DE2710270B2

DE2710270B2 - Schaltungsanordnung zur Erzeugung von mit eintreffenden Datenimpulsen synchronisierten Taktimpulsen

Info

Publication number: DE2710270B2
Application number: DE19772710270
Authority: DE
Inventors: Thomas Sebastian Chelmsford Essex Welford (Grossbritannien)
Original assignee: Marconi Co Ltd
Current assignee: BAE Systems Electronics Ltd
Priority date: 1976-11-06
Filing date: 1977-03-09
Publication date: 1978-12-07
Also published as: GB1585080A; DE2710270A1

Description

Die Erfindung betrifft eine Schaltungsanordnung von mit eintreffenden Datenimpulsen synchronisierten Taktimpulsen mit einem durch Vortaktimpulse mit höherer Frequenz als die der Datenimpulse angesteuerten Zähler.

Eine bekannte derartige Schaltungsanordnung nach wi DE-OS 24 62 087 zur Verarbeitung von NRZ-L-Signalen weist einen Impulsgenerator für die Vortaktsignale und einen durch diesen gespeisten dreistufigen Zähler auf. Die dritte Zählstufe dieses Zählers wird durch den Impulsgenerator derart gesperrt, daß eine einer b5 Zählstufe anstehende Impulsfolge nach entsprechender Impulsformung (Flankendifferenzierung) die Taktimpulse ergibt.

Die bekannte Schaltungsanordnung ist nur für die genannten NRZ-L-Signale geeignet, die bereits aus einer logischen Verknüpfung einer Taktimpulsfolge mit dem eigentlichen Informationssignal entstanden sind. Da bei dieser Signalkodierung bereits eine Folge von eingeprägten Taktimpulsen vorhanden ist, wenn keina Signalimpulse übertragen werden, ist eine Synchronisierung der entstehenden Taktimpuise ohne großen Aufwand möglich.

Aus der DE-OS 25 35 424 ist eine weitere Schaltungsanordnung zur Gewinnung von Taktimpulsen bekannt, die für die Verarbeitung von MFM-Signalen entwickelt wurde. Dabei wird ein die Vortaktsignale erzeugender Oszillator durch zwei aus den Eingangsdaten gewonnene Signale in seiner Frequenz so gesteuert, daß diese je nach dem Inhalt der Eingangsdaten erhöht bzw. herabgesetzt wird. Auf diese Weise wird ein Taktrahmen für die MFM-Signale erzeugt; da auch bei dieser Art von Signalen zwischen zwei aufeinanderfolgenden leeren Bitlängen bzw. Bitzellen Taktimpulse übermittelt werden, ist auch in diesem Fall ein Überprüfen der erzeugten Taktimpulse ohne weiteres möglich.

Bei keiner dieser bekannten Schaltungsanordnungen besteht eine Möglichkeit, aus Impulszügen, die keine Taktinformation enthalten, ein Taktsignal zu erzeugen. Es besteht aber beispielsweise auf der Empfangsseite von Fernsprechübertragungsstrecken die Notwendigkeit, die eintreffenden Datenimpulse durch Einfügung in ein Taktregister beispielsweise aus seriellen Daten in eine Folge von parallelen Dateneinheiten umzuwandeln, um die Daten beispielsweise bei Zeitmultiplexverfahren auf die von der Knotenstelle abgehenden Einzelleitungen zu verteilen.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, die mit eintreffenden Datenimpulsen synchronisierte Taktimpulse erzeugen kann, wenn der eintreffende Datenimpulszug keine Taktimpulse enthält. Die Schaltungsanordnung soll für unterschiedliche Impulskodierungen universell einsetzbar sein und ein einfaches Anpassen der Taktimpulse an Datenzüge mit unterschiedlicher Frequenz gestatten.

Die Aufgabe wird gelöst mit einer Schaltungsanordnung der eingangs erwähnten Gattung mit den Kennzeichen des Anspruchs 1. Eine solche Schaltungsanordnung erfordert also keine genaue Synchronisation der Frequenz der Vortakte. Es muß nur gewährleistet sein, daß der Zähler während der Bitlänge der eintreffenden Datenimpulse einen Zählzyklus durchläuft. Die Anpassung der Vortaktfrequenz erfolgt durch die während jeder Bitlänge einmal auftretenden Überprüfung des weiteren, ansonsten statisch bleibenden Zählers. Die eintreffenden Daten werden durch die erfindungsgemäße Schaltung nur zur Nachstellung des weiteren Zählers benötigt und ansonsten unverändert weitergeleitet. Die erfindungsgemäße Schaltungsanordnung gibt synchronisierte Taktimpulse auch dann ab, wenn während mehrerer Bitlängen kein Informationsimpuls eintrifft. Die Überprüfung und ggf. Nachstellung des die Datenimpulsabgabe beeinflussenden Zählinhalts des zweiten Zählers wird durch eine vorteilhafte Weiterentwicklung der erfindungsgemäßen Schaltungsanordnung nach den Kennzeichen des Anspruchs 2 besonders wirksam und einfach gestaltet, wobei eine vorteilhafte Weiterbildung nach dem Kennzeichen des Anspruchs 3 eine genügend sichere Nachstellung und Überprüfung bei wirtschaftlicher Herstellung der Schaltungsanordnung mit handelsüblichen Bauteilen

ermöglicht

Bei einer Abweichung der Phase der eintreffenden Datenbits um mehr als Vie eines Zyklus in bezug auf die Zählung im ersten Zähler wird die Zählung im zweiten Zähler um 1 vermehrt oder vermindert und die Lage des Synchronisierimpulses verändert sich um '/i6 einer Durchlauflänge des ersten Zählers. Dadurch wird der zusätzliche Vorteil erzielt, daß beim Auftreten einer Rauschspitze zwischen den eintreffenden Datenimpulsen am Ausgang des Synchronisierglieds die Zählung des zweiten Zählers gegenüber der Zählung des ersten Zählers nur um einen Schritt nach oben oder nach unten abweicht, so daß auch in diesem Fall die Phase des Synchronisierimpulses nur um '/ie eines Durchlaufzyklus des ersten Zählers verändert wird.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung näher erläutert; in der Zeichnung zeigt

F i g. 1 ein Blockschaltbild einer Schaltungsanordnung zur Erzeugung von synchronisierten Taktimpulsen und

Fig.2a—e Kurvendarstellungen der an verschiedenen Stellen der Schaltungsanordnung nach F i g. 1 erzeugten Impulszüge.

Die in F i g. 1 gezeigte Schaltungsanordnung besitzt einen Eingang 1, an dem Vortaktimpulse mit einer Frequenz anliegen, die das 16fache der Frequenz der am Anschluß 2 ankommenden seriellen Daten ist. Die i ι F i g. 2a gezeigten Vortaktimpulse liegen an einem Zähler 3 an. Für diesen Zähler kann beispielsweise Typ Nr. 741 61 von Texas Instruments verwendet werden. Im Zähler 3 entsteht eine zyklische Treppenwellenfunütion aus 16 Schritten synchron mit den Vortaktimpulsen (s. F i g. 2b). Der Zähler 3 ist über eine 4-Bit-Adressenvielfachleitung mit einem Festwertspeicher 4 verbunden, der beispielsweise ein IC Nr. 3601-1 der Firma Monolithic Memories Inc. sein kann. Ein weiterer Zähler 5, beispielsweise Typ 741 93 von Texas Instruments ist ebenfalls über eine 4-Bit-Adressenvielfachleitung mit dem Festwertspeicher 4 verbunden; die Zähler 3 und 5 sowie der Festwertspeicher 4 sind so ausgelegt, daß der Festwertspeicher als Komparator für die Zählungen der Zähler 3 und 5 dient. Im folgenden wird der Zähler 3 als »erster Zähler«, der Zähler 5 als »weiterer Zähler« bezeichnet.

Der Festwertspeicher 4 besitzt zwei Ausgänge 6 bzw. 7; dabei führt der Ausgang 6 ein Signal, wenn die Zählung des ersten Zählers 3 größer als die des weiteren Zählers 5, während der Anschluß 7 ein Signal führt, wenn die Zählung des weiteren Zählers 5 größer als die des ersten Zählers 3 ist. Die Ausgänge 6 und 7 sind jeweils mit Eingängen von UND-Gliedern 8 bzw. 9 verbunden. Diese UND-Glieder können beispielsweise Typ Nr. 740 0 von Texas Instruments sein. Die Vortaktimpulse liegen gleichzeitig an einem Synchronisierglied 10 an, das daneben auch die eintreffenden seriellen Datenimpulse vom Anschluß 2 erhält Das Synchronisierglied 10 gibt bei jedem Eintreffen eines Datenimpulses einen mit den Vortaktimpulsen synchronisierten Impuls an jeweils einen weiteren Eingang der UND-Glieder 8 und 9 ab. Das Ausgangssignai des UND-Glieds 8 liegt an einem Aufwärtszähleingang des weiteren Zählers 5, während das Ausgangssignal des UND-Gliedes 9 an einem Abwärtszäh leingang des v/eiteren Zählers 5 anliegt Der Festwertspeicher 4

ίο besitzt einen weiteren Ausgang 11, an dem die erforderlichen, mit den eintreffenden Datenimpulsen synchronisierten Taktimpulse abgegeben werden. Der Festwertspeicher 4 ist so programmiert, daß die synchronisierten Impulse am Anschluß 11 auftreten, wenn die Zählung des ersten Zählers 3 die Zählung des weiteren Zählers 5 um 8 Impulsschritte übersteigt

Diese Schaltungsanordnung wird auf folgende Weise betrieben: Das erste eintreffende Datenbit bewirkt einen ersten Ausgangsimpuls des Synchronisierglieds 10 (Fig.2d), dabei sei angenommen, daß zu diesem Zeitpunkt die Zählung des ersten Zählers 3 den Wert 5 (F i g. 2b) und die Zählung des weiteren Zählers 5 den Wert 7 (Fig.2c) aufweist Da die Zählung des ersten Zählers 3 kleiner als die des weiteren Zählers 5 ist,

2^ri erzeugt der Festwertspeicher ein Ausgangssignal am Anschluß 7, das UND-Glied 9 ist also angesteuert, da zur gleichen Zeit ein Impuls von dem Synchronisierglied 10 abgegeben wird. Der weitere Zähler 5 wird also auf eine statische Zählung von 6 gebracht Da der

ω Festwertspeicher so programmiert ist, daß ein Ausgangssignal am Anschluß 11 erzeugt wird, wenn die Zählung des ersten Zählers 3 gleich der Zählung des weiteren Zählers 5 plus dem Wert 8 ist, wird ein Takt-Synchronisierungsimpuls (F i g. 2e) synchron mit

j") dem Wert 14 der Treppenfunktion des ersten Zählers 3 (Fig. 2b) am Anschluß 11 des Festwertspeichers 4 erzeugt. Beim nächsten eintreffenden Datenbit gibt das Synchronisierglied 10 wiederum einen Impuls an die Anschlüsse der beiden UND-Glieder 8 und 9 ab. und der

4(i erste Zähler 3 weist zu diesem Zeitpunkt wieder eine Zählung vom Wert 5 auf. Die statische Zählung des weiteren Zählers 5 besitzt immer noch einen größeren Wert als der augenblickliche Wert der Zählung des ersten Zählers 3 und es wird wiederum ein Ausgangssi-

Y-. gnal am Anschluß 7 des Festwertspeichers 4 erzeugt, das UND-Glied wird angesteuert und die Zählung des weiteren Zählers 5 um einen Schritt auf den Wert 5 vermindert. Am Anschluß 11 tritt ein weiterer Synchronisierungsimpuls dann auf, wenn die Zählung

->o des ersten Zählers 3 den Wert 13 besitzt, d. h. die Zählung des weiteren Zählers 5 mit dem Wert 5 plus 8. Beim nächsten eintreffenden Impuls, d. h. heim dritten Impuls nach Fig.2d sind die Zählungen der beiden Zähler 3 und 5 gleich, so daß der Zähler 5 nicht mehr

ν-, umgestellt wird.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Erzeugung von mit eintreffenden Datenimpulsen synchronisierten Taktimpulsen mit einem durch Vortaktimpulse mit höherer Frequenz als die der Datenimpulse angesteuerten ersten Zähler, dadurch gekennzeichnet, daß ein Festwertspeicher (4) vorgesehen ist, der die Zählung des ersten Zählers (3) mit der eines weiteren Zählers (5) vergleicht und einen Taktimpuls jedesmal dann abgibt, wenn die Zählung des ersten Zählers (3) gleich ist der Zählung des weiteren Zählers (5) plus einer vorbestimmten Zählung von ganzen Zahlen des ersten Zählers (3), wobei der erste Zähler (3) während der Bitlänge der eintreffenden Datenimpulse einen Zählzyklus durchläuft und die Zählung des weiteren Zählers (S) bis zur einmal pro Bitlänge erfolgenden Überprüfung durch den Festwertspeicher (4) statisch bleibt

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Synchronisierglied (10) vorgesehen ist, das die eintreffenden Datenimpulse empfängt und mit den gleichfalls anliegenden Vortaktimpulsen synchronisiert und dessen Ausgang mit jeweils einem ersten Eingang zweier UND-Glieder (8,9) verbunden ist, daß der zweite Eingang des ersten UND-Glieds (8) mit einem Ausgang (6) des Festwertspeichers (4) verbunden ist, an dem ein Signal auftritt, wenn die Zählung des ersten Zählers (3) größer als die des weiteren Zählers (5) ist, daß der Ausgang des ersten UND-Glieds (8) mit dem Aufwärts-Zähleingang des weiteren Zählers (5) verbunden ist, daß der zweite Eingang des zweiten UND-Glieds (9) mit einem weiteren Ausgang (7) des Festwertspeichers (4) verbunden ist, an dem ein Signal auftritt, wenn die Zählung des ersten Zählers (3) kleiner als die des weiteren Zählers (5) ist und daß der Ausgang des zweiten UND-Glieds (9) mit dem Abwärts-Zähleingang des weiteren Zählers (5) verbunden ist.

3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der erste Zähler (3) vor der Zyklusrückführung eine Treppenwellenform(Fig.2a)mit 16 Impulsschritten erzeugt und daß an einem Ausgang (11) des Festwertspeichers (4) Taktimpulse (F i g. 2e) abgegeben werden, wenn die Zählung des ersten Zählers (3) gleich der Zählung des zweiten Zählers (5) plus 8 Impulsschritte des ersten Zählers (3) ist.