DE2461091C3

DE2461091C3 - Gerät zur Erfassung und Weitergabe der Anzahl von ein bestimmtes Ereignis repräsentierenden Signalen

Info

Publication number: DE2461091C3
Application number: DE2461091A
Authority: DE
Inventors: Lawrence J. Englishtown N.J. Pincus
Original assignee: Telesciences Inc
Current assignee: Telesciences Inc
Priority date: 1974-01-24
Filing date: 1974-12-23
Publication date: 1982-03-11
Also published as: SE7415644L; BR7410029A; JPS50105214A; FR2259493A1; ES434082A1; DE2461091A1; DE2461091B2; US3868480A; GB1447017A; CA1025983A; FR2259493B1

Description

Die Erfindung bezieht sich auf ein Gerät der im Oberbegriff des Patentanspruchs 1 beschriebenen, aus der US-PS 37 61 618 bekannten Art

Das bekannte Gerät arbeitet zufriedenstellend, wenn störungsfreie Eingangssignale anstehen. Sind jedoch die Eingangssignale mit insbesondere kurzzeitig auftretenden Störimpulsen behaftet, so können dem Gerät tatsächlich nicht aufgetretene Ereignisse vorgetäuscht werden, wodurch es zu Fehlzählungen kommt.

Der im kennzeichnenden Teil des Patentanspruchs 1 beschriebenen Erfindung liegt daher die Aufgabe zugrunde, die Sicherheit der Ereigniszählung zu erhöhen und insbesondere zu erreichen, daß kurzzeitig auftretende Störimpulse das Zählergebnis nicht beeinflussen.

Da erfindungsgemäß ein über mehrere Abtastzyklen am Eingang anstehendes Ereignis erst dann zu einer Zählung führt, wenn während wenigstens zweier aufeinander folgender Abtastzyklen an dem betreffenden Eingang kein Ereignis mehr festgestellt worden ist, werden insbesondere kurzzeitige Störimoulse mit Sicherheit nicht berücksichtigt

ίο Bevorzugte Weiterbildungen und Ausgestaltungen des erfindungsgemäßen Geräts sind Gegenstand der Unteransprüche.

Die Erfindung soll in der nachstehenden Beschreibung eines bevorzugten Ausführungsbeispiels anhand Ii der Zeichnungen näher erläutert werden. In den Zeichnungen zeigen

F i g. 1 ein funktionelles Gesamtblockschaltbild eines erfindungsgemäßen Gerätes,

F i g. 2 ein stärker detailliertes logisches Schaltbild für den Funktionsblock 22 der Zeitsteuerung und den Funkäonsbloek 33 der übertragungssteuerung gemäß Fil

F i g. 3A und 3B, wobei diese beiden Figuren gemäß Fig.3 zusammengehören, ein Zeitdiagramm für den Eingabe-Puffer-Multiplexbetrieb zur Veranschaulichung der Parallel/Serien-Datenumsecamg,

Fig.4 ein stärker detailliertes Schaltbild für die Funktionsblöcke 24 und 25 des Addierers bzw. des Zählregisters nach F i g. 1,

F i g. 5 ein Zeildiagramm für einen Vielfach-Abtastzyklus zur Veranschaulichung von drei Arten von Signalzuständen an drei verschiedenen Eingabe-Pufferleitungen,

Fig.6 ein Zeitdiagramm zur Veranschaulichung der Folge beim Hinzufügen eines Zähiwerts auf der Eingangsleitung 2,

Fig.7 ein detailliertes logisches Schaltbild für den gesamten Addierer 24,

F i g. 8 ein stärker detailliertes logisches Schaltbild für ■to die Funktionsblöcke 29 und 31 des Komparators bzw. des Speicherregisters nach F i g. 1,

F i g. 9 ein Zeitdiagramm zur Veranschaulichung des Datenübertragungsvorgangs unter Benützung der Zähl- und Speicherregister sowie des logischen Diagramms nachFig.6,

Fig. 10 ein stärker detailliertes logisches Schaltbild für den Funktionsblock 37 der Ausgangsdatensteuerung nach F i g. 1; und

F i g. 11A und 11B, wobei diese beiden Figuren gemäß so F i g. 11 zusammengehören, ein Zeitdiagramm zur Veranschaulichung des Vorgangs der Ausgangsdaten-'Jbertragung unter Steuerung einer entfernten Abfragequelle.

Zum besseren Verständnis der Erfindung soll

zunächst die Arbeitsweise des Geräts insgesamt und danach erst die einzelnen Einrichtungen zur Ausführung der verschiedenen sequentiellen Vorgänge betrachtet werden. Dazu wird das in den Zeichnungen dargestellte

Ausführungsbeispiel in den folgenden Abschnitten

beschrieben:

Allgemeine Beschreibung — F i g. 1 Zeitsteuerung und Eingabe-Puffer-Multiplexbetrieb — F i g. 2,3

Ermittlung von Ereignissen und Zählwerterhöhung „-, — F i g. 4... 7

Datenübertragung vom Zählregister zum Speicherregister- Fig. 8,9 Ausgabe- Datenübertragung — Fig. 10,8,11

Allgemeine Beschreibung — F i g. 1

Wie indem funktionellen Blockschaltbild nach F i g. 1 gezeigt, sind bis zu sechzehn Eingangsleitungen über einen Pegelangleicher 21 an einen Eingabepuffer 20 des Ein/Ausgabegeräts angeschlossen, wobei der Angleicher 21 dazu dient, den Pegel der Eingangsleitungen derart zu ändern, daß er mit den Schaltkreisen des Ein/Ausgabegerät kompatibel wird. Dem Eingabepuffer 20, bei dem es sich um einen Parallel/Serien-Zeitmultiplexer handelt, wird über eine als Leitung 23 bezeichnete Gruppe von vier Leitern von einer Zeitsteuerung 22 eine Folge von Wortzahl-Tastimpulsen zugeführt, die binärcodiert sind und zyklisch aufeinanderfolgende Zahlen von Null bis fünfzehn entsprechend der Pulscodierung auf den vier Leitern erzeugen. Der Eingabepuffer 20 decodiert den Zählwert und wählt sequentiell aufeinanderfolgende Eingangsleitungen an, wobei die einzelnen Leitungen dem Wort mit der gleichen Zahl in dem Tastzyklus des Ein/Ausgabegeräts entsprechend und die Signale auf diesen Leitungen durch den Eingabepuffer 20 hindurch auf eine Dateneingangsleitung 25 gesteuert und als ein einzelnes serielles Dateneingangssignal DA einem Addierer 24 zugeführt werden.

Weist das Dateneingangssignal für irgendeine Eingangsleitung über zwei oder mehr aufeinanderfolgende Tastzyklusimpulse für ein und dieselbe Eingangsleitung Daten und dann über zwei oder mehr aufeinanderfolgende Tastzyklusimpulse für dieselbe Eingangsleitung keine Daten mehr auf, so erhöht der Addierer 24 den Zählwert für diese Leitung um eins. Ein Tastzyklus des Ein/Ausgabegerätes beträgt in dem hier erläuterten Fall sechzehn Wortzeiten, so daß die zum Addieren eines Zählwerts zum Zählregister erforderliche Mindestzeit für eine beliebige spezielle Eingangsleitung 3 χ 16 oder 48 Wortzeiten beträgt Die Zählwerte für jede einzelne Leitung werden in dem Zählregister 26 gespeichert und über die Eingangs- und Ausgangsleitungen 27 bzw. 28 des Zählregisters kontinuierlich und zyklisch durch den Addierer 24 geleitet.

Die Zählwerte der Bits ΦΦ und Φ\ aus der Zeitsteuerung 22 werden über eine Leitung 30 dem Addierer 24 und einem Komparator 29 zugeführt, um Steuer- und Zeitsteuerfunktionen zur Erkennung der Eingangssignaldauer durchzuführen sowie Anfang und Ende jedes der sechzehn 16-Bit-Zeilenregister des Zählregisters 26 und eines Speicherregisters 31 zu markieren. Zeitsteuer-Taktimpulse c und C aus der Zeitsteuerung 22 werden dem Addierer 24, dem Zählregister 26, dem Komparator 29 und dem Speicherregister 31 Ober eine Leitung 32 zugeführt.

Wort- und Bit-Zählimpulse, ein Zeitsteuerimpuls DT für ein Intervall von 1 see sowie der Taktimpuls c von 22 KHz werden von der Zeitsteuerung 22 einer Übertragungs-Steuerung 33 über Leitungen 34, 35 und 36 zugeführt und bewirken dort die zyklische Erzeugung eines Signals TCS pro Sekunde, sofern diese Signalerzeugung nicht durch ein von einer Datenausgangssteuerung 37 über eine Leitung 38 empfangenes 7TDC-Sperrsignal verhindert wird. Das TCS-Signal wird der Datenausgangssteuerung 37 über eine Leitung 39 zugeführt und verhindert dort, solange es vorhanden ist, den Beginn einer Datenauslesung aus dem Speicherregister 31. Gleichzeitig wird das TCS-Signal den·, Komparator 29 und dem Speicherregister 31 über eine Leitung 40 zugeführt uüd ermöglicht dort die Übertragung der Daten aus dem Zählregister 26 über eine Leitung 41 sowie der Daten aus dem Speicherregister 3 i über eine Leitung 42 an den Komparator 29.

Der Komparator 29 nimmt die seriellen Daten von beiden Registern auf und vergleicht die Größe der Zählwerte in jedem 16-Bit-Zeilenregister, wobei die Bits gleichzeitig in zwei 16-Bit-Pufferregistern 43 und 44 gespeichert werden. Die Daten aus dem Pufferregister mit dem höheren Zählwert werden dann in das Speicherregister übertragen. Nachdem 256 Bits aus den ίο Zähl- und Speicherregistern übertragen und miteinander verglichen worden sind, bleibt das 7"CS-Signal über eine weitere Periode von 16-Bit bestehen, um die Übertragung der letzten 16 Bits desjenigen Pufferregisters 43 oder 44 in das Speicherregister 31 zu gestatten, das gemäß dem Vergleich einen höheren Wert hat.

Das TCS-Sperrsignal von der Datenausgangssteuerung 37 bildet gleichzeitig ein Zyklussignal, das über eine Leitung 45 dem Speicherregister 31 zugeführt wird und bewirkt, daß die Daten des Speicherregisters 31 über eine Leitung 46 während ein^.' Datenauslesung an die Abfrageqüelie zyklisch geleitet v» kf¹, wobei während dieser Zeit keine Datenübertragung vom Zählregister 26 zum Speicherregister 31 stattfindet, weil das TCS-Signal gesperrt ist. Die Aussendung von Daten von dem Ein/Ausgabegerät an eine Fernsprechleitung 47 wird, wenn ein Anruf von der Abfragequelle abgeschlossen ist, durch eine Datenzugriffseinrichtung 48 aktiviert, bei der es sich um eine Einrichtung der Firma Western Electric, Typ Nr. 1001A, handeln mag.

Empfängt die Datenzugriffseinrichtung 48 ein externes Rufsignal auf der Fernsprechleitung 47, so schließt sie die Fernsprechschleife dadurch, daß die Leitung 47 über eine Leitung 50 an eine Modemeinheit 49 angeschlossen wird. Die Modemeinheit 49 bildet einen

J5 Modulator/Demodulator, bei dem es sich typischerweise um einen Demodulator der Bezeichnung VADIC 81054-11 und einen Modulator der Bezeichnung 80004-11 handeln mag, und der bei Anschluß an die Fernsprechleitung 47 über die Datenzugriffseinrichtung 48 eine Gruppe von Signalen erzeugt, wie sie in den Normen RS-232-B der EIA (Electronic Industries Association) für eine Koppeleinheit zwischen Datenverarbeitungs-Ein/Ausgabeeinrichtungen und Datenverbindungseinrichtungen angegeben ist. Diese Signale sind in dem Blockschaltbild der F i g. 1 als Dateneingang (BB) und Träger (CF) bezeichnet und bilden die Steuereingangssignale auf einer Leitung 51 für die Datenausgangsteuerung 37. Das mit BA bezeichnete Ausgangssignal des Ein/Ausgabegeräts auf einer Ausgangsleitung 52 wird durch die Modemeinheit 49 und die Datenzugriffseinrichtung 48 der Fernsprechleitung 47 zugeführt

V'.r'angt die Abfragequelle eine Datenaussendung von dem Ein/Ausgabegerät, so erzeugt sie auf der Leitung 47 eine Markierungsfrequenz, die in der Modemeinheit 49 erkannt wird, und aufgrund der der Datenausgangssteuerung 37 die Signale Dateneingang (BB) und Träger (CF) zugeführt werden. Die Datenausgangssteuerung SI beginnt die Ausgangsfolge, indem

go zunächst während einer Periode von 256 Bits über eine Leitung 53 auf der Datenausgangsleitung 52 ein Markierungspegel gesendet wird, woraufhin im Anschluß an die Markierungsperiode die 256-Bit-Ausgangsnachricht vom Speicher31/4 des Speicherregisters 31 über eine Datenausgangsleitung 54 folgt. Die Auslesung der Daten aus dem Speicherregister 31 wird durch ein Datenausgangs-Steuersignal bewirkt, das dem Speicherregister 31 von der Datenausgangssteuerung

37 über eine Leitung 55 zugeführt wird. Bei diesem Datenausgangs-Steuersignal handelt es sich um ein aus der Zeitsteuerung 22 stammendes Taktsignal mit 110 Hz. das der Datenausgangssteuerung 37 über eine Leitung 56 zugeführt und selektiv zum Speicherregister 31 durchgesteuert wird. Die Folgefrequenz der Datenaussendung beträgt demgemäß 110 Baud, was natürlich im Vergleich zu der internen Taktfolgefrequenz von 22 KHz in dem Ein/Ausgabegerät außerordentlich langsam ist. Gleichzeitig werden auch die Daten des Speicherregisters 31 durch das Zyklussignal auf der Leitung 45 zyklisch weitergeleitet, so daß die Daten beibehalten werden, bis ein Löschsignal erzeugt wird.

Solange von der Abfragequelle die Verbindung aufrechterhalten wird, wird die 256-Bit-Nachricht zyklisch durch das Speicherregister geleitet und fortgesetzt ausgesendet, wobei eine 256-Bit-Markierungsperiode die einzelnen Nachrichten voneinander trennt. Verschiebt die Abfragequelle den Pegel des Signals BB vor der Trennung von dem Wert für Markierung auf den Wert für Abstand und wieder zurück auf den Wert für Markierung, so wird durch die Datenausgangssteuerung 37 ein Löschsignal erzeug!, daß über eine Leitung 57 dem Addierer 24, dem Zähli egister 26 und dem Speicherregister 31 zugeführt wird und diese Register sowie die Zähler des Addierers in ihren Ausgangszustand auf Null zurückstellt bzw. löscht. Wird die Fernsprechleitung 47 getrennt, ohne daß die Folge »Markierung-Abstand-Markierung« vorhergeht, so bleiben die Register und Zähler ungestört, da die Datenausgangssteuerung 37 genügend Datenausgangs-Steuerschiebeimpulse mit 110 Hz erzeugt, um zu gewährleisten, daß die 256-Bit-Daten in dem Speicherregister 31 ordnungsgemäß ausgerichtet sind. Arbeitet das Ein/Ausgabegerät im Maximalmodus, so erzeugt die Zeitsteuerung 22 je nach Wahl einmal pro Stunde oder pro halbe Stunde auf einer Leitung 58 ein Maximalsignal, das das Zählregister und die Zähler des Addierers auf Null löscht.

Wie oben beschrieben, erzeugt die Zeitsteuerung 22 einmal pro Minute ein Zeitsteuersignal, das über eine Leitung 59 und einen Wahlschalter 60 auf eine Eingangsleitung des Eingabepuffers 20 gegeben werden kann, um einen Zählwert in Minuten der verstrichenen Oberwachungszeit zu erzeugen. Wie ebenfalls oben beschrieben, wird über eine Leitung 61 von der Zeitsteuerung 22 ein Verkehrsabtastimpuls geliefert. Bei dem Eingabepuffer handelt es sich um einen Standard-Multiplexer, wie er beispielsweise von den Firmen Signetics, Motorola, Texas Instruments und anderen Herstellern verfügbar ist, während die Zähl- und Speicherregister integrierte Standardschaltungen bilden, die von den gleichen Herstellern ebenfalls zur Verfugung stehen.

Zeitsteuerung und Eingabe-Puffer-Multiplexbetrieb — F i g. 2,3

Betrachtet man zunächst Fig.2, so stellt man fest, daß die Zeitsteuerung 22 einen Kristalloszillator 62 umfaßt, dessen Ausgangssignal einem Frequenzteiler 63 zugeführt wird, das seinerseits eine Gruppe unterschiedlicher Zeitsteuersignale erzeugt wie sie in Fig.2 am unteren Rand des Kastens für den Frequenzteiler 63 angegeben sind. Bei den erzeugten Signalen handelt es sich, gelesen von links nach rechts, um den Datenaussende-TaktimpuIs mit 110 Hz in Form eines Rechteckwellen-Impulszuges, der dazu dient, das Speicherregister 31 zum Auslesen der Daten mit einer Folgefrequenz von 110 Hz zu triggern. Der Rechteckwellen-Taktimpulszug mit 22 KHz bildet das grundsätzliche Zeitsteuersignal, das bei der Übertragung und Verarbeitung von Daten innerhalb des Ein/Ausgabegeräts verwendet wird, wobei sowohl der Taktimpuls cals auch seine negierte Form c benützt werden. Das Signal DT tritt in Intervallen von 1 see auf, und hat eine Impulsbreite von 0,2 see. Die Signale mit 1 h und Vj h werden im Maximal-Lesemodus verwendet und dienen dazu, das Zählregister 26 in ausgewählten Intervallen zu löschen, so daß die Datenakkumulierung während des nächsten Zeitintervalls von einer bzw. einer halben Stunde von Null beginnt. Das Signal mit I min auf der Leitung 59 kann, wie oben erläutert, dem Eingabepuffer 20 auf einer der Eingangsleitungen zugeführt werden, um die verstrichene Überwachungszeit in Minuten aufzuzeichnen. Die Wahl dieser Möglichkeit vermindert natürlich die maximale Anzahl an Eingangsleitungen, die überwacht werden können. Wie oben beschrieben, handelt es sich bei dem Verkehrsabtastsignal auf der Leitung 61 um einen 2-sec-lmpuls, der je nach Wahl alle zehn oder alle einhundert Sekunden erzeugt wird und zur Verwendung bei der Ein/Ausgabe-Verbindung mit einem entfernten Verkehrsüberwachungsgerät dient.

Der Taktimpuls c wird einem 16-Bit-Zähler 64 zucfiführt, der aufeinanderfolgende Impulse zählt und Ausgangsimpulssignale erzeugt, die innerhalb des gesainten Gerätes verwendet werden, wobei es sich bei diesen Ausgangssignalen um die Zählsignale der Bits ΦΦ, Φ\, dez. 15 und dez. 15 handelt, die jeweils eine Dauer von 45 μ sec haben und einmal pro 720 μ sec auftreten. Der Zählimpuls für das Bit 15 wird dabei dem Eingang eines 16-Wort-Zählers 65 zugeführt, de ι entsprechend dem sequentiellen Wortzählwert ein binärcodiertes 4-Bit-Ausgangssignal erzeugt. Alle vier codierten Ausgangssignale des 16-Wort-Zählers 65 werden über die Leitung 23 als Wortabtast-Zählsignale dem Eingabepuffer 20 zugeführt, wo sie, wie oben beschrieben, in der Eingabepuffer-Matrix decodiert werden, um sequentiell nacheinander die Eingangsleitungen für den Eingabepuffer 20 anzuwählen, so daß die Signalzustände auf den Leitungen geprüft und auf die Dateneingangsleitung 25 durchgeschaltet werden können. Die vier Ausgangssignale des 16-Wort-Zählers 65 werden ferner zusammen mit einem Taktimpuls c und einem Zeitsteuerbit ΦΦ einem Übertragungssteuerungs-Eingangs-UND-Glied 66 zugeführt wodurch einer der Zustände für das UND-Glied 66 insofern hergestellt wird, als das Wort ΦΦ der Folge am Eingabepuffer geprüft wird. Infolgedessen ist zur Zeit des Bits ΦΦ des Wortes ΦΦ der Eingang des UND-Gliedes 66 von dem vorher auftretenden DT-Signal mit 1 see, das ein Flipflop 67 gesetzt hat angesteuert Ist das Ein/Ausgabegerät nicht damit beschäftigt Ausgangsdaten zu senden, so besteht auf der Leitung 38 kein TCS-Sperrsignal, und die Signale an dem UND-Glied 66 werden durchgelassen und setzen ein Flipflop 68, das auf den Leitungen 39 und 40 beim Bit ΦΦ des Wortes ΦΦ der Folge das TCS-Signal erzeugt Wie weiter unten anhand von F i g. 8 erläutert werden soll, beginnt daher zu diesem Zeitpunkt die Datenübertragung von dem Zählregister 26 und dem Speicherregister31 zu dem Komparator 29.

Die auf den Zählleitungen des Wortzählers 65 erscheinenden Zählwerte 2', 2² und 2³ werden ebenfalls als ein Signal einem Inverter-UND-Glied 69 zugeführt, so daß dieses Glied gesperrt ist bis der Zählwert auf sämtlichen Leitungen Null ist Außerdem wird der

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Zähl wert der Leitung 2° von dem 16-Wort-Zähler 65 über einen Inverter 70 dem Inverter-UND-Glied 69 zugeführt, so daß dann, wenn in dem 16-Wort-Zähler 65 der Zähl wert 2° auftritt, was das Wort ΦI der Folge darstellt, dieses Signal ebenfalls an dem UND-Glied 69 erscheint, und diese Koinzidenz am Ausgang des Gliedes ein Signal für einen durch 2 dividierenden Zänier 71 erzeugt. Das eine Wortzeit vorher erzeugte rCS-Signal hat den Zähler 71 beaufschlagt, so daß ein erster Zählwert in den Zähler eingegeben wird. Ist die gesamte 16-Wort-Abtastfolge beendet und wird das BiI ΦΦ des Wortes ΦI der nächsten Abtastfolge erzeugt, so wird über das Inverter-UND-Glied 69 ein zweites Signal dem Zähler 71 zugeführt, der daraufhin ein Ausgangsignal erzeugt, das die Flipflops 67 und 68 löscht und das TCS-Signal beendet.

Das TCS-Abtastintervall beträgt daher in der Länge eint· Abtastfolgezeit plus eine Wortzeit, wobei die zusätzliche Wortzeit erforderlich ist, um das letzte Wort aus dem gewählten 16-Bit-Pufferregister 43 oder 44, das nach dem letzten erfolgten Vergleich den höheren Wert enthält, an das Speicherregister 31 zurückzuführen. Da das Flipflop 67 gelöscht worden ist, ist das Eingangs-UND-Glied 66 für den Rest der nachfolgenden Abtastzyklen geschlossen, bis fast I see später der nächste D7"-Impuls auftritt, der das Flipflop 67 wieder löscht und das UND-Glied 66 durchschaltet.

Fig. 3A, B zeigt den Multiplexbetrieb des Eingabepuffers 20, der im folgenden untersucht werden soll. In dieser Figur ist die Art und Weise dargestellt, auf die das Signal auf der Dateneingangsleitung 25 entsprechend den Zuständen auf den einzelnen Signaleingangsleitungen, wobei zur Erläuterung die Leitungen 0, 1, 2, 14, 15 dargestellt sind, sowie dem Zustand der Multiplexer-Leitungswahlzahl, die in den vier mit 2°, 2', 7² und 2¹ bezeichneten Wahlsignalleitungen gezeigt ist, erzeugt wird. Die Zeitsteuerung des Systems ist durch den mit c bezeichneten Taktimpuls dargestellt, ferner durch die Bitzahl-Leitung, die die zeitliche Lage jedes der 16 Bits innerhalb jedes Wortes angibt, sowie durch die Zählimpuls» für die Bits ΦΦ, Φ\ und dez. 15. Im Hinblick auf die Zeitsteuerung 22 nach F i g. 2 ist dabei festzustellen, daß der Wortzähler 65 seinen Zählwert in der 15-Bit-Zeit ändert, wobei sich aus F i g. 3 ergibt, daß der auf den Wortzähler-Leitungen 2°, 2', 2~² und V gezeigte Zählwert sich mit dem Auftreten jedes fünfzehnten Bits ändert.

Betrachtet man zunächst die Abtastfolge 1, so stellt man fest, daß sämtliche vier Wortzahl-Leitungen auf niedrigem Pegel liegen und damit das Wort ΦΦ bezeichnen. Demgemäß ist die Eingangsleitung 0 über den Eingabepuffer mit der Dateneingangsleitung 25 verbunden; da der Signalzustand auf der Eingangsleitung 0 einen niedrigen Pegel aufweist (keine Daten), hat auch das Datensignal DA, das auf der Dateneingangsleitung 25 während der Wortzeit ΦΦ einen niedrigen Pegel und ist als solches auf der unteren Zeitsteuerlinie der F i g. 3 gezeigt. Eine Periode von 720 μ sec in jedem Tastzyklus von etwa 12 msec bildet das Zeitintervall, das in dem D-4-Signal für jede Eingangsleitung vorgesehen ist Obwohl die Leitungen 1, 2, und 15 mit hohem Pegel dargestellt sind, d.h. Daten führen, tritt dieser Signalzustand auf der Dateneingangsleitung nicht auf, da diese Leitungen während der Wortzeh ΦΦ nicht angewählt werden.

Für die Wortzeit Φ1 des Abtastzyklus 1 ist der gewählte Zählwert gemäß der Darstellung von 0 nach 1 geändert worden, indem auf der Leitung 2° ein hoher

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65 Pegel auftritt, während die übrigen Wortzähler-Leitungen auf niedrigem Pegel bleiben. Der Zählwert beträgt daher 1 und entspricht dem Wort Φ\, so daß die Eingangsleitung 1 über den Eingabepuffer mit der Dateneingangsleitung 25 verbunden ist. Da die Eingangsleitung 1 während dieser Zeit einen hohen Signalzustand aufweist, wird das D/A-Signal auf der Leitung 25 hoch und bleibt während des gesamten Zeitintervalls für das Wort Φ\ auf diesem Wert. Bei Auftreten der nächsten 15 Bit ändert sich der Zählwert der Wortzähler-Leitungen von I nach 2, so daß die Eingangsleitung 2 mit der Dateneingangsleitung 25 verbunden wird, was dadurch angezeigt wird, daß auf der Wortzählerleitung 2' ein hoher Signalzustand auftritt, während die übrigen Leitungen niedrige Pegel führen. Während der Wortzeit Φ2 bleibt daher das D/1-Signal auf hohem Pegel.

Dieser Vorgang wiederholt sich kontinuierlich, wobei sich der Zähiwert der Wortzähler-Leitungen nacheinander ändert und dabei jeweils bestimmt, welche Eingangsleitung über den Eingabepuffer 20 mit der Dateneingangsleitung 25 verbunden wird, wobei das D/4-Signal während jeder dargestellten Wortzeit genau gleich dem Signalzustand auf der entsprechenden Eingangsleitung ist. Beispielsweise liegt während der Abtastung 1 das DM-Signal innerhalb der Wortzeit 14 auf niedrigem und innerhalb der Wortzeit 15 auf hohem Pegel, was den Signalzuständen auf den Eingangsleitungen 14 und 15 während der betreffenden Zeiten entspricht. Untersucht man ähnlich die Zustände auf den Eingangsleitungen während der Abtastung 2 und der Abtastung 3 sowie die jeweiligen Wortzeiten, zu denen die einzelnen Eingangsleitungen angewählt werden, so ergibt sich, daß das auf der untersten Linie des Zeitdiagramms nach F i g. 3 dargestellte D/4-Signal eine einzelne kontinuierliche Folge von hohen Signalen, wenn Daten vorhanden sind, und niedrigen Signalen, wenn keine Daten vorhanden sind, bildet.

Ermittlung von Ereignissen und Zählwerterhöhung — F i g. 4... 7

Gemäß F i g. 4 erfolgt die Ermittlung von Ereignissen bezüglich den einzelnen Eingangsleitungen mit Hilfe der als Integrator- und Addierer-Steuerung bezeichneten logischen Schaltung 72, die das Dateneingangssignal DA, das die Anwesenheit von Ereignissen auf den sechzehn Eingangsleitungen anzeigt, vom Eingabepuffer 20 empfängt. Diese Daten werden von dem Integrator zur Bitzeit ΦΦ geprüft, um festzustellen, ob auf einer speziellen Eingangsleitung ein gültiges oder ein ungültiges Ereignis aufgetreten ist, und dann, wenn ein derartiges Ereignis aufgetreten ist, auf einer Leitung 71 ein Ausgangssignal erzeugt, das dazu dient, einen impuls Φ\ durch ein UND-Glied 74 zu steuern und in einem Serienaddierer 75 ein Signal zum Addieren einer 1 zu dem Zählwert zu erzeugen, der dann von dem Zählregister 26 durch den Serienaddierer geleitet wird. Obwohl ein Φΐ-Bit einen zusätzlichen, eine 1 addierenden Zählwert für das Zählregister 26 erzeugt wird der tatsächliche Zählwert in der Bitstelle Φ2 erhöht die die niedrigste Bitstelle der Zähldaten in einem Wort darstellt

Die Integrator- und Addierer-Steuerung bestimmt ob auf einer speziellen Eingangsleitung gültige Daten vorliegen, indem sie auf dieser Leitung zwei oder mehr aufeinanderfolgende vorhandenen Daten entsprechende Zustände zählt woraufhin während nachfolgender Abtastzyklen auf der gleichen Leitung zwei aufeinan-

derfolgende fehlenden Daten entsprechende Zustände folgen. Wird festgestellt, daß derartige Zustände für eine bestimmte Leitung vorliegen, so wird auf der Leitung 73 das Signal erzeugt, das in dem Serienaddierer 75 den zusätzlichen Zählwert hervorruft. Die Zählregisterbils werden für sämtliche Worte seriell über die Leitung 28 herausgelesen und der Schaltung 72 sowie gleichzeitig dem Serienaddierer 75 zugeführt. Das Ausgangssignal des Serienaddierers 75 liegt an einem UND-Glied 76, dessen Ausgang einem ODER-Glied 77 zugeführt wird, wobei das Ausgangssignal des ODER-Gliedes 77 ein Eingangssignal für ein weiteres UND-Glied 78 bildet.

Die Bits ΦΦ und Φ\ bilden an dem UND-Glied 76 Sperrsignale, so daß diese Bitsteilen in dem den Serienaddierer 75 verlassenden Wort stets niedrigen Pegel haben bzw. fehlenden Impulsen entsprechen und das dem ODER-Glied 77 zugeführte Ausgangssignal des ■jKjr) Qijgjj.. 7c keine Daten in den Bi'.-.teüer: ΦΦ und Φ\ sondern nur in den Bitstellen Φ2 bis 15 enthält, wobei die letzteren den Datenzählwert in dem Wort darstellen. Die Daten für die Bitstellen ΦΦ und Φ\ jedes Wortes werden dem ODER-Glied 77 als Ausgangssignal eines weiteren UND-Gliedes 79 zugeführt, das seine Eingangssignale von der Integrator- und Addierer-Steuerung sowie von einem ODER-Glied 80 erhält. Da das UND-Glied 79 nur während der Bitzeiten ΦΦ und Φ\

Tabelle I
/iihlreiiister

von dem ODER-Glied 80 ein Durchsteuersignal empfängt, erzeugt es nur während dieser Bitzeiten Eingangssignale für das ODER-Glied 77. Dabei enthalten genau die Bitzeiten ΦΦ und Φ\ die Daten, die ermitteln, wann auf einer der Eingangsleitungen ein gültiges Signal vorliegt, und dadurch bestimmen, wann dem Serienaddierer 75 ein zusätzlicher Zählwerl zugeführt wird.

In Fig.5 und 6 werden in Verbindung mit der nachstehenden Tabelle I die Arten von Signalzuständen erläutert, die auf jeder der Eingangsleitungen auftreten können, sowie die Art und Weise, auf die die Integrator- und Addierer-Steuerung diese Signalzustände diskriminiert, um zu bestimmen, wann der Zählwert für ein bestimmtes Wort zu erhöhen ist. Wie zunächst aus Fig. 5 ersichtlich, zeigt die obere Linie des Zeit'üagramms eine Vielzahl von aufeinanderfolgenden 16-Wort-Abtastzyklen. Während jedes Abtastzyklus

Multiplexer getastet. Die zweite Impulskurve der F i g. 5 veranschaulicht den Signalzustand auf der Eingangsleitung 2 bei Anwesenheit gültiger Daten, wobei die Art und Weise, nach der dieses Signal eine Erhöhung des Zählwertes für das Wort Φ1 der 16-Wort-Folge bewirkt, in dem Zeitdiagramm nach Fig. 6 sowie in der nachstehenden Tabelle 1 erläutert ist.

Gültiges
Datensignal
Eingangsleitung 2

Gültiges
Datensignal
mit Rauschunterbrechung
Eingangsleitung 1

/M

Ausgang ΦΦ 01

I Addieren

! ο

1 0

0 0

0 1 0 0 0 ' 0

0 I 1

1 0

ΦΦ 01

0 1

0 0 0 0 0 0

0
1

Zähl Li π a

keine
Zählung

Zählung

Abtastung I
Abtastung 2
Abtastung 3

Abtastung V
Abtastung .V+ I
Abtastung S + 2
Abtastung .V+ 3

Abtastung 0
Abtastung 1
Abtastung 2
Abtastung /V (=3)

Abtastung N+ 1
Abtastung Λ' + 2

Rauschimpuls
Eingangsleitung 0

I 0

0 0 0

0 1 0

Es sei angenommen, daß Daten zyklisch durch das Zählregister 26 geleitet worden sind, daß auf die oben beschriebene Art und Weise die Bitstellen ΦΦ und Φ\

0 0 0

des Wortes Φ2 des Registers an dem üND-uiied 76 gelöscht worden sind und daß sämtliche Zeiten U₃ bis fyv+2 gemäß Fig.5 während der Tastzeiven für die

Il

Eingangsleitung 2 auftreten und somit den Signalzustand DA auf der Dateneingangsleitung 25 darstellen. Dies ist ·η Tabelle 1 in der Spalte DA angegeben. Zum Zeitpunkt to besteht auf der Eingangsleitung 2 der fehlenden Daten entsprechende Zustand, so daß das £M-Signal gemäß der Tabelle I einen niedrigen Pegel hat bzw. Null beträgt. Die Bits ΦΦ und Φ\ für das Wort Φ2 aus dem Zählregister 26 sind ebenfalls Null und bleiben daher auch Null, wenn sie zyklisch an den Eingang des Zählregisters 26 zurückgeführt werden.

Die obere Impulslinie nach F i g. 6 zeigt die Zustände am Zählregister und am Addierer während des Tastzyklus 0, wobei ein Ereignis-Zählwert von 1840 dadurch dargestellt wird, daß in den Bitstellen 6, 7,10,11 und 12 des Wortes Bits vorhanden sind. Zum Zeitpunkt /\ während des folgenden Tastzyklus 1 hat sich das DM-Signal von einem Zustand für fehlende Daten in einen solchen für vorhandene Daten geändert, so daß

At η Intnnrntnr ttnrt A AAtar-etf C»n.ini-iinn TJ nnfiU ET t er Λ

in die Bitposition ΦΦ des Wortes Φ2 ein Datenbit einfügt. Uu Auftreten des nächstfolgenden Tastzyklus, d. h. des Tastzyklus 2, ist zum Zeitpunkt /2 festzustellen, daß der vorhandenen Daten entsprechende Zustand auf der Eingangsleitung 2 weiter besteht, wobei von der Schaltung 72 ein Bit in die Bitstellen Φ1 des Wortes Φ2 eingefügt wird, so daß jetzt in den beiden Bitstellen ΦΦ und Φ1 des Wortes Bits vorhanden sind.

Angenommen, es folgt eine beliebige Anzahl von weiteren Zyklen, während drnen auf der Eingangsleitung 2 immer noch Daten bis zu einem Tastzyklus N vorliegen, der zum Zeitpunkt f,v getastet wird, so ereignet sich an den Bitstellen ΦΦ und Φ1 des Wortes Φ2 nichts, was sich aus Tabelle 1 und den Impulslinien für die Tastungen 2 und N nach F i g. 6 entnehmen läßt. An dieser Stelle wird nach der Zeit f,v, jedoch vor dem anschließenden Tastzyklus N+1 das Signal auf der Eingangsleitung 2 niedrig, was dem Zustand für fehlende Daten entspricht, und dieser Zustand wird zur Zeit f.v* 1 als ein Signal mit niedrigem Pegel oder Null für das ΟΛ-Signal getastet. Die Schaltung 72 löscht daraufhin die Bitstelle ΦΦ. Beim nächsten Tastzyklus zur Zeit t_N * ₂. wenn die Eingangsleitung 2 erneut getastet wird, wird noch immer der fehlenden Daten entsprechende Zustand als Null auf der DA-Lehung festgestellt, wobei die Schaltung 72 die Bitstelle Φ1 löscht und auf der Leitung 73, ein Ausgangssignal erzeugt, das bewirkt, daß ein Bit Φ\ durch das UND-Glied 74 zum Serienaddierer 75 durchgesteuert wird. Demgemäß wird der Zählwert des Wortes Φ 2 um 1 erhöht, indem in die Bitstelle Φ2 des Wortes gemäß der untersten Impulslinie nach F i g. 6 ein Bit eingefügt wird.

Die dritte Impulslinie nach F i g. 5, die das Signal auf der Eingangsleitung 1 angibt, stellt einen gültigen Datenzustand mit Rauschunterbrechung dar, wobei dieser Kurvenverlauf in gedehnter Form in dem Zeitdiagramm nach F i g. 3 sowie digital in der zweiten Gruppe von Datensignalen der Tabelle I dargestellt ist Während der Tastzyklen 0 und 1 wird ein vorhandenden Daten entsprechender Zustand ermittelt, so daß ein Einerbit zuerst in die Bitstelle ΦΦ und dann in die Bitstelle Φ\ des Zählregister-Wortes 1 auf der Eingangsleitung 1 eingefügt wird Zur Zeit der Tastung 2 bewirkt jedoch ein Rauschen auf der Eingangsleitung 1, daß das Signal in der Zeit, während die Leitung von dem Multiplexer getastet wird, auf niedrigen Pegel absinkt, so daß das DA-Signal als niedriges Signal erscheint; daher findet eine Löschung der Bitstelle ΦΦ statt, wie dies in der Linie für die Tastung 2 nach Tabelle 1 veranschaulicht ist. Während des nächsten Abtastzyklus ist der Rauschimpuls verschwunden, und das Signal nimmt wieder seinen hohen Pegel an, der ordnungsgemäß getastet wird, so daß in die Bitstelle ΦΦ für das '> Eingangsleitungs-Wort I wieder ein Einerbit eingefügt wird. In dem Serienaddierer 75 wird kein Zählwert erhöht, da nicht die erforderliche Folge aufgetreten ist, gemäß der zwei oder mehr aufeinanderfolgenden Abtastungen eines Signals für vorhandene Daten ur.J

in danach zwei aufeinanderfolgende Abtastungen eines Signalzustands für fehlende Daten vorliegen müssen. Während der nächsten beiden aufeinanderfolgenden Abtastperioden wird dann, wenn der Multiplexer bei Abtastung der Eingangsleitung ! beide Male einen ·, fehlenden Daten entsprechenden Zustand ermittelt, der Zustand für die Erhöhung des Zählwertes erfüllt; indem nun beide Bitstellen ΦΦ und Φ1 des Wortes gelöscht werden, wird dabei durch den Serienaddierer 75 der Dstsrizählwert des Worte*! "ϊτ^{1 Α}!πτί Z^h'w*r* **rh^h*

:n Die unterste Impulslinie nach Fig.5 veranschaulicht den Fall eines Zustandes für fehlende Daten auf der Eingangsleitung 0, was das Vorliegen eines Rauschimpulses während einer der Tastzeiten für die Eingangsleitung 0 umfaßt, wobei Tabelle I zeigt, wie der

: ·, abgetastete Rauschimpuls zunächst bewirkt, daß in die Bitstelle ΦΦ des Wortes ΦΦ ein Bit eingegeben und dieses Bit während des nächstfolgenden Abtastzyklus wieder gelöscht wird. Wie ersichtlich, tritt in dem Datenwort keine Zählwerterhöhung auf, da die

in erforderlichen Tastbedingungen nicht erfüllt sind.

F i g. 7 zeigt das genaue schematische logische Schaltbild für den Addierer 24, der aus logischen Standard-Bauelementen wie UND-Gliedern, ODER-Gliedern und J-K-Flipflops aufgebaut ist; wobei auch die

r. Datensignale und Zeitsteuerimpulse angegeben sind, mit denen die logische Schaltung arbeitet.

Datenübertragung vom Zählregister zum Speicherregister - F i g. 8,9

Ist das TCS-Signal von der Übertragungssteuerung 33 vorhanden, wie dies oben in Verbindung mit F i g. 2 beschrieben wurde, so nimmt gemäß F i g. 8 ein Komparator-Flipflop 81 serielle Zählwertditen von dem Zählregister 26 und dem Speicherregistet 31 über

:. die Leitungen 41 und 42 sowie UND-Glieder 82 und 83 auf, die durch das 7iCS-Signal aufgesteuert werden. Das Komparator-Flipflop 81 vergleicht diese Bits ihrer Größe nach und zwar jeweils ein Registerwort oder sechzehn Bits, wobei das Flipflop gemäß dem Eingang,

ίο an dem ein Bit liegt, gesetzt oder gelöscht wird. Wird von keinem oder beiden Registern zu einer gegebenen Bitzeit ein Bit eingegeben, so ändert das Flipflop 81 seinen Zustand nicht

Wird nur von einem Register ein Bit eingegeben, so wird der Zustand des Flipflops 81 diesem Eingang angepaßt Falls also von dem Speicherregister 31 dem Komparator-Flipflop 81 ein Bit zugeführt wird, von dem Zählregister 26 zu dieser speziellen Bitzeit jedoch nicht, so wird das Komparator-Flipflop 81 gesetzt und erzeugt

ein S-Ausgangssignal (entsprechend dem Speicherregister). Falls andererseits das Zählregister ein Bit zuführt, und das Speicherregister nicht, ändert sich das Komparator-Flipflop in den Zustand, in dem es ein C-Ausgangssignal (entsprechend dem Zählregister)

abgibt

Während der kontinuierlichen seriellen Eingabe in das Komparator-Flipflop 81 aus den Zähl- und Speicherregistern wird daher der Ausgangszustand des

Komparator-Flipflops 81 gemäß der während der betreffenden Bitzeit empfangenen Bitinformation zwischen dem S- und dem C-Zustand hin und her geschoben. Obwohl diese Ausgangszustände des Flipflops 8i kontinuierlich einem getasteten Flipflop 84 mit Rastfunktion angeboten werden, nimmt dieses Flipflop 84 bis zur Zeit des Bits 15 keine Auswahl zwischen den beiden Zuständen vor; zu dieser Zeit wird dann durch einen Zeitsteuerimpuls des Bits 15 derjenige der beiden Zustände 5, Cdurch das Flipfiop 84 durchgesteuert, den das Komparator-Flipflop 81 gerade aufweist. Enthält der Speicher 31 des Speicherregisters dabei die höheren Zähldaten, so befindet sich das Komparator-Flipflop 81 zur Zeit des Bits 15 in seinem S-Zustand, so daß das getastete Flipfiop 84 diesen Zustand annimmt und auf seiner Ausgangsleitung 85 ein Aufsteuersignal erzeugt, wodurch tin UND-Glied 86 aufgesteuert wird und die von dem Pufferschieberegister 43 ausgelesenen Daten hindurchläßt Zeigen andererseits die letzten Datenbits, die von dem Komparator-Flipfiop 81 verglichen worden sind, an. daß ein höherer Zählwert in dem Zählregister 26 vorliegt, so wird das getastete Flipfiop 84 durch den Zeitsteuerimpuls des Bits 15 auf den C-Zustand eingestellt und erzeugt auf seiner Ausgangsleitung 87 ein Aufsteuersignal, wodurch ein UND-Glied 88 aufgesteuert wird und die in dem Pufferschieberegister 44 gespeicherten Zähldaten hindurchläßt.

Wie ersichtlich, werden die Datenbits von dem ivomparator-Flipflop 81 seriell verglichen und außerdem gleichzeitig in die beiden 16-Bit-Pufferregister 43 und 44 eingelesen sowie durch die Taktimpulse c, die die Daten des Zählregisters 26 und des Speicherregisters 31 synchronisieren, durch die Register 43 und 44 hindurch an ihre Ausgangsseiten bewegt Wenn nun das getastete Flipfiop 84 durch den Impuls des Bits 15 gesetzt wird, so daß entweder das Ausgangs-UND-Glied 86 oder 88 geöffnet wird, so erreicht das Bit ΦΦ des gerade verglichenen Wortes soeben diese Ausgangs-UND-Glieder. Dasjenige UND-Glied, das geöffnet ist, läßt dabei die Zähldaten von dem entsprechenden Pufferregister 43 oder 44 hindurch und diese Daten passieren ferner ein ODER-Glied 89, ein durch das TGS-Signal aufgesteuertes UND-Glied 90 und ein ODER-Glied 91 und gelangen zurück zu dem Speicherregister 31. Da die in dem Zählregister und in dem Speicherregister enthaltenen sechzehn Worte beim Passieren durch die Pufferregister 43 und 44 eine Verzögerung von 16 Bit oder einem Wort erfahren, ist eine Zeit von siebzehn Wörtern oder 272 Bit erforderlich, um einen vollständigen Vergleichszyklus durchzuführen, wobei diese Zeit durch die 272 Bits entsprechende Länge des TCS-Signals vermittelt wird.

Es ist zu beachten, daß zur Bitzeit ΦΦ durch ein Zeitsteuerbit ΦΦ an dem ODER-Glied 89 ein Bit eingefügt wird, so daß sämtliche zum Speicherregister 31 zurückkehrenden Wörter in der Bitstelle ΦΦ ein Einerbit aufweisen. Dieses Einerbit bildet das Stop-Bit für die im folgenden beschriebene Datenaussendung. Ähnlich ist zu beachten, daß beide an die Ausgänge des getasteten Flipflops 84 angeschlossenen UND-Glieder 86 und 88 durch ein Bit Φ1 gesperrt werden, so daß die Bitstelle Φ\ sämtlicher zum Speicherregister zurückkehrenden Wörter gelöscht ist bzw. sich im NuII-Zustand befindet. Dieses Null-Bit bildet das Start-Bit für die Datenaussendung, wie dies ebenfalls nachstehend beschrieben wird. Die Zähldaten werden demgemäß in die Bitstellen Φ2 bis 15 eingegeben.

Im Gegensatz zu dem Zählregister 26 und den

Pufferregistern 43 und 44 handelt es sich bei dem Speicherregister 31 um ein statisches Register, in dem die gespeicherten Daten normalerweise nicht kontinuierlich zyklisch in das Register hinein und ihm herausgeführt werden, sondern dort statisch gespeichert sind. Die Speicherdaten werden nur unter zwei Umständen durch den Speicher 31Λ des Speicherregisters 31 bewegt, nämlich während eines Datenvergleichs mit den Daten des Zählregiaers oder dann, wenn eine entfernte Abfragequelle die Bedingungen geschaffen hat, unter denen die Daten aus dem Ein/Ausgabegerät über die Fernsprechleitung 47 an die Abfragequelle ausgesendet werden.

Der Datenvergleich mit den Daten im Zählregister 26 ist bereits beschrieben worden, wobei während dieses Vorgangs die Daten in dem Speicherregister 31 mit Hilfe von Taktimpulsen cfaus dem Register heraus in den Komparator 29 bewegt werden, wobei die Taktimpulse cdurch das dann an einem ODER-Glied 93 liegende TCS-Signal über ein UND-Glied 92 geleitet werden. Das TGS-Signa! steuert die Taktimpulse cfüber das UND-Glied 92 sowie über ein ODER-Glied 94, um die Daten aus dem Speicherregister 31 in den Komparator zu bewegen. Diese zyklische Datenver-Schiebung währt nur solange, als das TCS-Signal vorhanden ist und die Taktimpulse ~c über das UND-Glied 92 schaltet; sie hört auf, wenn das TCS-Signal aufhört, wodurch das Speicherregister 31 wieder in den Zustand eines statischen Registers zurückgeführt wird. Wie aus dem folgenden ersichtlich, wird während der Datenaussendung das Signal DOC erzeugt, das über das ODER-Glied 94 geführt wird und die Daten seriell schrittweise aus dem Speicherregister 31 heraussteuert Die Daten, die aus dem Speicherregister 31 herausbewegt und gleichzeitig über die Datenausgangsleitung 54 herausgelesen werden, gelangen außerdem über die Leitung 42, ein UND-Glied 95 und ein ODER-Glied 91 in den Speicher 3\A des Speicherregisters zurück, da während dieser Zeit ein Zyklussignal vorhanden ist, das das UND-Glied 95 öffnet Dabei ist das TCS-Signal nicht vorhanden, und es kann kein Vergleich stattfinden.

Die Zeitsteuerung der Komparator-Datenübertragung soll im folgenden anhand von Fig.9 erläutert werden. Die Zeitsteuerimpulse für die Datenübertragung sind in Fig.9 in den ersten sechs Linien dargestellt; sie entsprechen dem Taktimpuls, den Bitstellen, dem Bit ΦΦ, dem Bit Φ1, dem Bit 15 und dem TCS-Signal. Die Linien 7 und 8 in Fig.9 zeigen die Zähldaten für die betreffenden Wörter im Zählregister 26 bzw. im Speicherregister 31 sowie die Steuerbits für diese Registerwörter. Die Steuerbits ΦΦ und Φ\ des Zählregisters 26 sind mit Null angegeben, was bedeutet, daß sich keines der dargestellten Wörter in dem Vorgang befindet, in dem es erhöht wird. Sämtliche Speicherregisterwörter zeigen in der Bitstelle ΦΦ eine 1 und in der Bitstelle Φ\ eine 0, wie dies oben beschrieber wurde. Betrachtet man das Wort ΦΦ, so stellt man fest daß die Zähldaten in dem Zählregister 26 für diese: Wort einen Zählwert von 9 aufweisen, während dei Zählwert im Speieherregisterwort einen Zlhlwert vor 12 aufweist; daher sollte man erwarten, daß da; Ergebnis dieses Vergleichs dazu führt, daß da« Speieherregisterwort in das Speicherregister 31 zurück gelesen wird, da es den höheren Zählwert darstellt. Die; ist tatsächlich in der untersten Zeile nach Fig.9 in dei Zeitstellung für das Wort Φ\ dargestellt, in der da; Speicherregisterwort ΦΦ auftritt, was eine Verzöge

rung von einer Wortzeit infolge des Pufferregisters 43 oder 44 bedeutet

Die Impulslinie unmittelbar oberhalb derjenigen für das Komparator-Ausgangssignal gibt an, welches der an die Ausgänge des Pufferregisters 43 oder 44 angeschlossenen Glieder als Funktion des Zählwertvergleichs ausgewählt wird. Wie dargestellt, wird zu Beginn der Wortzeit Φ\ das Glied 86 des Speicherregisters 31 gewählt, da das Speicherregister 31 für das Worts ΦΦ den größeren Zählwert aufweist Im Gegensatz dazu wird zu Beginn der Wortzeit Φϊ das Glied 88 am Ausgang des Pufferregisters 44 ausgewählt, so daß während dieser Zeit nicht das Speicherregisterwort Φ\ sondern das Zählregisterwort Φ1 aus dem Komparator herausgelesen wird, da das Zählregisterwort Φ\ einen Zählwert von 20 aufweist, während das Speicherregisterwort Φ\ einen Zählwert von 14 zeigt Mit den restlichen Wörtern wird in gleicher Weise verfahren, so daß am Ende der Wortzeit ΦΦ der nächsten Folge das Wort ΦΦ aus dem Komparator in die Wortstelle ΦΦ des Speicherregisters 31 geschoben worden ist und das TCS-Signal beendet wird, um das Speicherregister 31 wieder in seinen statischen Zustand zu versetzen, in dem sämtliche Wörter an ihrer ordnungsgemäßen Stelle innerhalb des Registers gespeichert sind.

Ausgabe-Datenübertragung — F i g. 10,8,11

Die Übertragung der Ausgangsdaten geht in der Weise vor sich, wie sie in der obigen allgemeinen Beschreibung erläutert worden ist Der Mechanismus, durch den die Datenübertragung gesteuert wird, ist in dem logischen Schaltbild der F i g. 10 gezeigt, wobei die wichtigeren Impulsformen in dem zugehörigen Zeitdiagrairm nach Fig. 11 A/B dargestellt sind. Verlangt die Abfragequelle eine Datenaussendung von dem Ein/Ausgabegerät, so gibt sie auf die Fernsprechleitung 47 eine Markierungsfrequenz, die in der Modemeinheit 49 erkannt wird, wobei die Modemeinheit 49 die Signale Dateneingang BB und Träger CF erzeugt, die über die Leitung 51 der Datenausgangssteuerung 37 zugeführt werden. Wie in dem Zeitdiagramm nach Fig. 11 A/B gezeigt, hat das gesendete BB-Signal niedrigen Pegel und das CF-Signal hohen Pegel. Das niedrige ßß-Signal durchläuft einen Inverter 96 und verläßt diesen als hohes Signal, das einem UND-Glied 97 sowie als Sperrsignal einen weiteren UND-Glied 98 zugeführt wird. Das hohe CF-Signal wird dem UND-Glied 97, einem weiteren Inverter 99 sowie als Sperrsignal einem weiteren UND-Glied 100 zugeführt Das durch den Inverter 99 invertierte CF-Signal erscheint als niedriges Signal am Löscheingang eines Flipflops 101 und hat daher auf dieses Flipflop keine Wirkung.

Das gleichzeitige Auftreten der hohen CF- und SB-Signale am UND-Glied 97 ergibt ein Signal für den Setzeingang des Flipflops 101 sowie ein Aufsteuersignal für ein UND-Glied 102. Der Setzausgang des Flipflops 101 gelangt dabei auf hohen Pegel und erzeugt ein Aufsteuersignal für das UND-Glied 98 sowie für ein weiteres UND-Glied 103 und gelangt über einen Inverter 104 als niedriges Signal an den Löscheingang eines Flipflops 105, auf dessen Zustand es keine Wirkung hat. Da das UND-Glied 98 durch das invertierte ßß-Signal gesperrt ist, kann das Setzausgangssignal des Flipflops 101 nicht auf ein erstes Verzögerungselement 106 durchgreifen, so daß unter den bestehenden Signalbedingungen kein Löschsignal erzeugt werden kann. Findet in dem Komparator 29 keine Datenübertragung statt, so liegt das TC5-Signal nicht als Sperrsignal an dem UND-Glied 103 vor, so daß das Setzausgangssignal des Flipflops 101 den nächsten 110-Hz-Impuls an den Setzeingang eines Flipflops 107 hindurchläßt, daher dessen Setzausgangsleitung 108 einen hohen Pegel annimmt und auf der Leitung 38 das TCS-Sperrsignal sowie auf der Leitung 45 das Zyklussignal erzeugt

Das TCS-Sperrsignal verhindert die Erzeugung eines TCS-Signals durch die Übertragungssteuerung 33, so in daß während dieser Zeit keine Datenübertragung in den Komparator 29 stattfindet Das Zyklussignal auf der Leitung 45 wird dem UND-Glied 95 des Speicherregisters 31 zugeführt, um die zyklische Verschiebungsschleife für den Speicher 31A des Speicherregisters 31 zu öffnen. Gleichzeitig wird der hohe Pegel auf der Ausgangsleitung 108 einem UND-Glied 109 als Aufsteuersignal zugeführt, das gestattet, daß die 1 lO-Hz-Rechteckwelle zur Leitung 55 als das .DOC-Signal sowie als pulsierendes Eingangssignal für einen 256-Bit-Zähler 110 durchgelassen wird. Das DOC-Signal wird als Zeitsteuertakt über das ODER-Glied 94 der Fig.8 dem Speicherregister 31 zugeführt und bewirkt, daß das Speicherregister die Daten auf die Datenausgangsleitung 54 als Ausgangssignal BA gibt, während außerdem die Daten über das UND-Glied 95 und das ODER-Glied 91 zyklisch an den Eingang des Speichers 31Λ zurückgeleitet werden.

Die aus dem Speicherregister 31 auf die Datenausgangsleitung 54 gegebenen Daten werden einem ODER-Glied 111 zugeführt Zu dieser Zeit wird jedoch dem ODER-Glied 111 außerdem über die Leitung 53 vom Löschausgang eines Umschalt-Flipflops 112 ein hoher Markierungspegel zugeführt Das Flipflop 112 befindet sich, wie im folgenden erläutert, in seinem gelöschten Zustand, so daß der hohe Markierungspegel an dem ODER-Glied U besteht und gegenüber jeglichen, auf der Datenausgangsleitung 54 von dem Speicherregister 31 auftretenden Daten Vorrang hat Das Datenausgangssignal BA, das auf der Leitung 52 der Modem-Einheit 49 zur Übertragung über die Fernsprechleitung 47 zugeführt wird, stellt also einen Markierungspegel dar und enthält keine Daten. Dieser Zustand ist in F i g. 11 links als Startsendefolge dargestellt

Jeder DOC-lmpuls mit 110 Hz schaltet bei Auftreten auf der Leitung 55 den Zählwert in dem 256-Bit-Zähler 110 um 1 weiter, wobei der Zähler dann, wenn er seinen 255. Zählwert ausführt und im Begriff ist, auf Null zurückzuschalten, über eine Leitung 113 dem Umschalteingang des Flipflops 112 einen Ausgangsimpuls zuführt, der das Flipflop in seinen gesetzten Zustand scha'tet und bewirkt, daß der Löschausgang des Flipflops einen niedrigen Pegel annimmt Da der Markierungspegel nicht mehr an dem ODER-Glied 11 liegt, passieren die auf der Datenausgangsleitung 54 erscheinenden Daten aus dem Speicherregister 31 das ODER-Glied 111 und werden an die Abfragequelle ausgesendet.

Da der Markierungspegel über eine Periode von 256 Bitzeiten gehalten worden ist, haben die Daten des Speicherregisters 31 einen vollständigen Verschiebungszyklus durchlaufen und werden am Beginn des Wortes ΦΦ aus dem Register ausgelesen. Wie oben anhand von Fig. 9 erläutert, ist das erste Bit in der (ii Bitstelle ΦΦ jedes Wortes in dem Speicherregister 31 ein Einerbit und damit gleich dem Markierungspegel. Daher erscheint das Bit ΦΦ des Wortes ΦΦ aus dem Speicherregister 31, das über das ODER-Glied 111 auf

die Datenausgangsleitung gebracht wird, als Fortsetzung des Markierungspegels über ein Bit. Wie oben erläutert, ergibt dies das Stop-Bit für die Markierungsperiode, und die Null in der zweiten Bitstelle (im Bit Φ1) des Wortes ΦΦ wird zum Start-Bit des ersten 16-Bit-Wortes in der Datenübertragung. Die Bits Φ3 bis 16 des Speicherregisters 31 werden als Bits Φ2 bis 15 übertragen, wobei das Einerbit in der ersten Bitstelle ΦΦ des zweiten 16-Bit-Wortes als Stop-Bit für das erste Wort auftritt. Die gesendete Nachricht erscheint daher als um eine Bitstelle gegenüber der im Speicherregister 31 gespeicherten Nachricht verschoben.

Während der Datenaussendezeit fährt der 256-Bit-Zähler 110 fort, die 110-Hz-Impulse zu zählen, und erzeugt nach einer Zählung von 256 dieser Impulse auf der Leitung 113 für das Umschalt-Flipflop 112 ein weiteres Ausgangssignal, das dieses Flipflop löscht, so daß über das ODER-Glied 111 wiederum ein Markierungspegel auf die Obertragungs-Ausgangsleitung 52 gegeben wird. Wenn der Löschausgang des Umschalt-Flipflops 112 «Jen hohen Markierungspegel annimmt, wird die Vorderflanke in einem Differenzierglied 114 differenziert; das differenzierte Ausgangssignal kann jedoch das UND-Glied 100 zum Löscheingang des Flipflops 107 nicht passieren, da sich das UND-Glied 100 wegen der Anwesenheit des CF-Signals im Sperrzustand befindet. Daher bleibt das Flipflop 107 gesetzt, das DOC-Signal wird weiterhin erzeugt, und weiterhin wechseln Perioden der Markierung und der Datenübertragung miteinander ab, bis die Abfragequel-Ie die Aussendung unterbricht

Die Abfrag&i'ielle kann dabei ohne Erzeugung eines Löschsignals unterbrechen, oder sie kann unterbrechen und bewirken, daß ein Löschsignal erzeugt wird. Beide Zustände sind in dem Diagramm nach Fig. 11 A/B veranschaulicht, wobei zunächst eine Unterbrechung ohne Erzeugung eines Löschsignals und dann eine Unterbrechung unter Erzeugung eines Löschsignals beschrieben werden soll.

Unterbricht die Abfragequelle ohne Erzeugung eines Löschsignals, so läßt sie den Pegel des Trägers CF auf einen niedrigen Wert absinken, wie dies in Fig. 11A in dem mit »Trennung ohne Löschen« bezeichneten Abschnitt gezeigt ist. Hat der Träger einen niedrigen Pegel, so ist das UND-Glied 97 nicht mehr aufgesteuert, und der Inverter 99 bewirkt, daß am Löscheingang des Flipflops 101 ein hoher Pegel auftritt, der das Flipflop löscht und seinen Setzausgang auf niedrigen Pegel stellt. Dadurch wird das Aufsteuersignal von den UND-Gliedern 98 und 103 entfernt, so daß diese UND-Glieder gesperrt werden und von dem Inverter 104 ein hoher Pegel erzeugt wird, der das Flipflop 105 in seinen gelöschten Zustand versetzt. Obwohl das UND-Glied 103 gesperrt worden ist, bleibt das Flipflop 107 dennoch gesetzt, da kein Umstand aufgetreten ist, der diesen Zustand geändert hätte. Befindet sich das Trägersignal CF auf niedrigem Pegel, so wird auch das Sperrsignal von dem UND-Glied 100 entfernt, so daß, wenn das Differenzierglied 114 sein nächstes Ausgangssignal erzeugt, dieses Signal das UND-Glied 100 zu dem Löscheingang des Flipflops 107 durchläuft und das hohe Ausgangssignal auf der Leitung 108 beendet.

Wie in Fig. UA/B gezeigt, nimmt das CF-Signal während der Zählzeit für das Bit Φ2 einen niedrigen Pegel an, wobei jedoch der gesetzte Zustand des Flipflops 107 gestattet, daß die Übertragung des DOC-Signals und die Zählung durch den 256-Bit-Zähler 110 weiterlaufen. Hat der Zähler bis 255 gezählt, so erzeugt er gemäß Fig. HA/B auf der Leitung 113 ein Ausgangssignal und schaltet das Flipflop aus seinem gesetzten in seinen gelöschten Zustand um, wodurch bewirkt wird, daß wiederum eine Markierungsfolge über die Sendeleitung ausgesendet wird; außerdem wird jedoch jetzt auch bewirkt daß über das UND-Glied 100 ein differenzierter Impuls übertragen wird und das Flipflop 107 löscht wodurch das DOC-Signal, das TTCS-Sperrsignal sowie das Zyklussignal beendet werden. Damit ist die Datenübertragung beendet und über die Leitung wird weiterhin ein Markierungspegel gesendet

Wie in Fig. 11 A/B gezeigt ist das Trennsignal während der Datenübertragung aufgetreten, als sich das

i" Umschalt-Flipflop in seinem gesetzten Zustand befand. Das Trennsignal kann jedoch zu jeder beliebigen Zeit auftreten; es könnte ebenso gut während der Übertragung eines Markierungspegels aufgetreten sein, wobei die Übertragung der Markierung in diesem Fail beendet worden wäre und danach vor der Trennung eine weitere Datenübertragung stattgefunden hätte. Die Tatsache, daß nach Empfang eines Trennsignals immer noch Daten auf die Datenübertragungsleitung 52 gegeben werden können, bedeutet nicht daß diese Daten tatsächlich an die Abfragequelle gesendet werden, da sich diese Quelle in Wirklichkeit von der Fernsprechleitung abgetrennt hat

Im folgenden soll die Trenn- und Löschfolge beschrieben werden. Dazu sei angenommen, daß die

jo Startsendefolge bereits aufgetreten ist und die Übertragung läuft Unter diesen Umständen befindet sich das Flipflop 101 in seinem gesetzten Zustand, so daß an dem UND-Glied 98 ein Aufsteuersignal liegt und das UND-Glied 102 durch das UND-Glied 97 aufgesteuert ist Ferner sperrt das hohe ßß-Ausgangssignal aus dem Inverter 96 das UND-Glied 98. Wie in Fig. HB links gezeigt wird während der Bitzeit Φ\ bei Aussendung von Daten der ßß-Pegel plötzlich angehoben, so daß das Ausgangssignal des Inverters 96 absinkt und das Sperrsignal von dem UND-Glied 9€ entfernt womit das Setzausgangssignal des Flipflops 101 an das erste Verzögerungselement 106 durchgetastet werden kann.

Hält die Abfragequelle den verschobenen SS-Pegel über länger als 50 msec, so gibt das erste Verzögerungselement einen Impuls ab, der das Flipflop 105 setzt und dem UND-Glied 102 ein Aufsteuersignal zuführt Zu dieser Zeit hat das Eingangssignal des UND-Gliedes 102 von dem UND-Glied 97 wegen der Verschiebung des ßß-Pegels einen niedrigen Wert angenommen, so daß zu dieser Zeit kein Signal das UND-Glied 102 passiert. Bewirkt nun die Abfragequelle, daß das SS-Signal wieder absinkt; so führt der Inverter 96 dem I IND-Glied 97 wieder ein hohes Signal zu, so daß, da das Trägersignal CF noch vorhanden ist, ein Ausgangssignal das UND-Glied 97 sowie das UND-Glied 102 passiert und an eine zweite Verzögerungs- und Formierstufe 115 gelangt. Bleibt über 80 msec oder länger das Trägersignal CF auf hohem und das SS-Signal auf niedrigem Pegel, so erzeugt die zweite Verzögerungs- und Formierstufe 115 ein Löschsignal von 500 msec, das über das ODER-Glied 116 auf die Löschleitung 57 gelangt. Bei Absinken des CF-Signals wird die oben beschriebene Unterbrechungs- oder Trennfolge eingeleitet.

(ή Die von dem ersten Verzögerungselement 106 erzeugte Zeitverzögerung differenziert einen hohen ßS-Signalbefehl »Register löschen« von einem Rauschimpuls, während die zweite Verzögerungs- und For-

erstufe 115 gewährleistet, daß der Träger CF noch rhanden ist und das flß-Signal über 80 msec auf drigem Pegel geblieben ist, um das niedrige (-Signal gegenüber einem Rauschimpuls zu differenren. Das Löschsignal auf der Leitung 57 sperrt das Idierer-UND-Glied 78 und löscht dadurch das hlregister 26; außerdem passiert es das ODER-Glied

93 und steuert das UND-Glied 92 durch, so daß Taktimpulse V dieses UND-Glied 92 sowie dar ODER-Giied 94 passieren und d&s Speicherregister 31 löschen können.

Wie gezeigt und oben erwähnt, wird ein Löschsignal auch durch einen Netzeinschalter 117 beim Einschalten des Ein/Ausgabegeräts erzeugt.

Hierzu 10 BhHl Zeichnungen

Claims

Patentansprüche:

1. Gerät zur Erfassung und Weitergabe der Anzahl von ein bestimmtes Ereignis repräsentierenden Signalen an jeden von m Eingängen, insbesondere in einem Verkehrs- oder Überwachungssystem, mit einem die Eingänge zyklisch seriell abfragenden Parauel/Serien-Multiplexer, einer Zeitsteuerung zum Erzeugen von Zeitsteuerimpulsen mit einer Vorrichtung zum Erzeugen eines binären Abtastcodes für die m Eingänge, ferner mit einem Addierer zum Addieren der Ereignissignale je Eingang für die Zeitdauer eines Abtastzyklus, einem Zwischenspeicher mit Speicherstellen für die je Eingang ermittelten Zählsignale und einer Vorrichtung zur Übertragung der gespeicherten Zählwerte an eine Abfragestelle, dadurch gekennzeichnet, daß für jeden Eingang ein u-stelliges Zählregister (26) vorgesehen ist, dessen beide niedrigstwertige Speichersteilen (ΦΦ, Φί) bei jedem Abtasizyklus dann belegt werden, wenn auf der betreffenden Leitung wenigstens bei zwei aufeinander folgenden Abtastzyklen ein Ereignis festgestellt wird und das über eine logische Schaltung (72) dem Addierer (24) nur dann einen Addierimpuls sendet, wenn die Speicherzellen (ΦΦ, Φ1) des Zählregisters (26) nach Feststellung eines Ereignisses bei wenigstens zwei aufeinanderfolgenden Abtastzyklen durch Fehlen eines Ereignisses in wenigstens zwei aufeinander folgenden * btastzyklen gelöscht sind.

2. Gerät nach Anspruch 1 ■ dadurch gekennzeichnet, daß der Addierer (24) einen Serienaddierer (75) umfaßt

3. Gerät nach Anspruch 1 oder 2, gekennzeichnet durch einen Komparator (29), dessen Eingänge an den Ausgang des Zählregisters (26) bzw. eines Speicherregisters (31) angeschlossen sind und der den jeweils höherwertigen Zählwert des Zähl- oder Speicherregisters in das Speicherregister (31) überträgt

4. Gerät nach Anspruch 3, dadurch gekennzeichnet, daß der Komparator (29) ein vom Zählregister (26) und vom Speicherregister (31) angesteuertes, vom jeweils höherwertigen Zählstand setzbares bzw. rücksetzbares Flip-Flop (81) so wie je ein an die beiden Register angeschlossenes Puffer-Schieberegister (43,44) enthält, sowie eine Steuerlogik (86,88, 89,90), die je nach dem Zustand des Flip-Flops (81) den Ausgang eines der Pufferregister (43 oder 44) mit dem Speicherregister (31) verbindet