DE2210737C3 - Speicherwerk - Google Patents

Description

. „MerkmalendesPatentanspruchs 1 gelöst. ^; nie erfindungsgemäße zusätzliche Speicherzellenzei-Γ .j Speicheruntereinheit bildet ein assoziatives ^;leU\_{or we}lches den Blockteil der Adresse eines ^wortes speichert Die Gleichheit des Blockteils Adresse aus der Adressieranordnung mit dem halt des Assoziativregisters zeigt an, daß die Sheruntereinheit den gleichen Wortblc-k speichert •de- mit dem Blockteil der Adresse identifizierte Teil ** Hauptspeichers. Der restliche Teil der von der AHressieranordnung gelieferten Adresse ist der Wort- £ähheil. um das aus der Untereinheit auszulesende ^WDurch^SZdIe erfindungsgemäßen Maßnahmen wird ■•reicht daß die für die Identifizierung der in der «neicheruntereinheit gespeicherten Wörter erforderli-X; Speicherung dem Umfang nach geringer ist Da „Rerdem die Eingabe eines Adressenblockteils in das !«oziativregister auf dem gleichen Weg erfolgt wie Λ»Γ Transport von Datenwörtern nach iwid von «chiedenen Speicherzellenzeilen der Speicherunler-•nheit vermindert sich die Anzahl der EJngangsleitun-Tn für diese Einheit Dies ist besonders dann von Vorteil wenn die Speicheruntereinheit in integrierter «^haltung ausgeführt wird, wo man allgemein mit öglichst wenigen äußeren Anschlüssen auskommen

^Vorteilhafte Ausgestaltungen der Erfindung sind in _H„ Unteransprüchen gekennzeichnet. Zur Erläuterung Her Erfindung wird nachstehend ein Ausführungsbei- ~L ,„hand von Zeichnungen beschrieben. Es zeigt F ig 1 ein Logikschaltbild einer Ausführungsform der Erfindung,^ _symbolische Blockdarstellung der Logik-

^sch _F ^ai^Ugⁿ ₃ ^gIin^C Blockform die Verschaltung zwischen mehreren Speicheruntereinheiten,

Fig-4 ein Logikschaltbild des Steuerteils fur ein Qnpicherwerk gemäß der Erfindung,

Fig 5 das Logikschema einer Schaltung für das niedrigststellige Bit im Steuerabschnitt und

Fi 2 6 ein Logikschaltschema, das Einzelheiten eines im Steuerabschnitt verwendeten Taktgebers wiedergibt. Fi e 1 zeigt eine Speichermatrix mit π Zeilen von Datenspeicher-Flipflops. wobei jede Zeile ein Wort.mit * BhS umfaßt- Ferner ist eine Zeile von Fl.pflops 11 fur L· Süeicherung eines Assoziativwortes vorgesehen, nas Assoziativwort ist die Hauptspeicher-Blockadresse der in einer dazugehörigen Matrix (nicht gezeigt) ^geSeirbStsweise der in Fig. 1 und den folgenden Figuren gezeigten Anordnung wird an Hand von b mären Digitalsignalen (Bits) erläutert. Binäre D.g.tal-Se haben einen Wert von »0« oder »K wobei herkömmlicherweise eine »0« durch den niedrigeren und eine »1« durch den höheren von zwei Spannungswerten oder-pegeln gegeben ist.

Ein UND-Glied, wie das UND-Glied 8 in Fig. liefert ein Ausgangssignal »1«, wenn seme samtHhen Eingangssignale den Wert »1« haben, wahrend das Ausgangssignal des UND-Gliedes »0« .st wenn igendeines oder mehrere der Eingangss.gnale den

^Ä^wledas ODER-Glied 19 liefert ein Ausgangssignal »0«, wenn kein Eingangssignal den Wert »1« hat, und ein Ausgangssignal »1«, wenn eines oder mehrere Eingangss.gnale den Wert»1« Ein Antivalenz-Glied, wie das Antivalenz-Glied 4 in Fig. 1, liefert ein Ausgangssignal »1«, wenn nur ein einziges seiner Eingangssignale den Wert »1« hat. Wenn die Eingangssignale »1,1« oder »0,0« sind, hat das Ausgangssignal den Wert »0«.

Ein Invenionsglied, wie das Inversionsglied 20 in Fig. 1, komplementiert oder kehrt sein Eingangssignal in der Polarität um, so daß, wenn das Eingangssignal »0« ist das Ausgangssignal »1« ist während, wenn das •ο Eingangssignal »1« ist das Ausgangssignal »0«.

Flipflops sind binäre Speicherelemente. Ein Flipfiop liefert zwei Ausgangssignale, herkömmlicherweise bezeichnet mit Q und Q', deren Werte komplementär zueinander sind. Wenn das (J-Ausgangssignal »1« und das <?'-Ausgangssignal »0« ist, befindet sich das Flipfiop im gesetzten Zustand. Wenn das (?'-Ausgangssignal »1« und das <?-Ausgangssignal »0« ist, befindet sich das Flipflop im rückgesetzten Zustand.

Es gibt verschiedene Arten von Flipflops; die in der nachstehenden Beschreibung vorkommenden Arten sind das taktgesteuerte j-K-Flipf)op, das D-Flipflop und das SRT-Flipflop (Setz- Rücksetz-Trigger-Flipfiop).

Das taktgesteuerte J-K-Flipfiop hat drei Eingänge. einen j-Eingang, einen K-Eingang und einen Taktein- ^5 gang. Die Eingangssignale steuern oder beeinflussen den Zustand des Flipflops nur während der Anwesenheit eines Takteingangssignals. Ein Takteingangssignal (oder Uhrimpuls), das auftritt, wenn das J- und das K-Eingangssignal beide »0« sind, verändert den Zustand des Flipflops nicht. Hat das J-Eingangssignai den Wert »1« und das K-Eingangssignal den Wert »0«, so bewirkt ein Uhrimpuls eine Umschaltung des Flipflops. Wenn das !-Eingangssignal »0« ist und das K-Eingangssignal »l«, so wird durch einen Uhrimpuls das Flipfiop in den rückgesetzten Zustand geschaltet oder gekippt. Wenn das J- und das K-Eingangssignal beide »1« sind, bewirkt ein Uhrimpuls, daß das Flipfiop in einen Zustand schaltet der demjenigen Zustand entgegengesetzt ist, den es unmittelbar vor dem Uhrimpuls eingenommen

hat

Ein D-Flipflop hat einen D-Eingang und einen Takteingang. Während eines Takt- oder Uhrimpulses schaltet das Flipfiop in den gesetzten Zustand (Setzzustand), wenn das D-Eingangssignal»'« ist, und in den rückgesetzten Zustand (Rücksetzzustand), wenn das D-Eingangssignal »0« ist.

Ein SRT-Flipflop (Setz-Rücksetz-Trigger-Flipflop) schaltet in den Setzzustand, wenn das S-Eingangssignal »1« ist, und in den Rücksetzzustand, wenn das R-Eingangssignal »1« ist. Wenn das S- und das R-Eingangssignal beide »1« sind, ist der Zustand des Flipflops nicht voraussagbar. Wenn das S- und das R-Eingangssignal beide »0« sind, erfolgt keine Zustandsänderung Bei Beaufschlagung des T-Eingangs eines SRT-Flipflops mit einem 1-Signal schaltet das Flipfiop in einen Zustand, der demjenigen Zustand entgegengesetzt ist, den es unmittelbar vor dem Eintreffen des T-Eingangssignals eingenommen hat.

In der Anordnung nach F i g. 1 sind die Datenwörter bo und das Assoziativwort in getrennten Zeilen von D-Flipflops gespeichert. Die D-Eingänge sämtlicher Daienspeicher-Flipflops und des Assoziativwortregisters Π sind an Ziffern- oder Bitleitungen angeschlossen, so daß das erste Flipfiop jedes Wortes mit der ^h5 Bitleitung DU, das zweite Flipfiop mit der Bitleitung DL 2 usw. gekoppelt sind. Der Ausgang jedes Datenspeicher-Flipflops ist über ein UND-Glied an die entsprechende Bitleitung angekoppelt.

Jede Bitleitung ist außerdem an einen Eingang eines Antivalenz-Gliedes angekoppelt, dessen anderer Eingang an den entsprechenden (^-Ausgang des Assoziativwortregisters 11 angeschlossen ist.

Zu jeder Zeile von Datenwörtern gehört eine Wortleitung. Über die Wortleitung werden die Einschreib- oder Auslese-Verknüpfungsglieder für jedes Datenwort, wie die UND-Glieder 8 und 9 für die erste Zeile, gewählt.

Die Stufen der Datenregister können an sich in beliebiger zweckmäßiger geometrischer Lagebeziehung zueinander angeordnet sein. Im vorliegenden beispielsweisen Fall sind die Datenregister in Zeilen und Spalten ausgelegt, wobei jede Zeile ein Datenwort und jede Spalte eine Bit- oder Ziffernstelle verkörpert.

Die Schaltung nach Fig. 1 hat m+n + 8 äußere Anschlüsse, wie nachstehend erläutert wird. Es gibt η Wortleitungen, je eine für jedes Datenwort. Im Betrieb des Speicherwerks, zu dem die Schaltung nach Fig. 1 gehört, wird jeweils immer nur eine der η Wortleitungen *o aktiviert. Ferner sind m Bitleitungen vorhanden, die für die Übertragung von Daten in die und aus der Matrix und zum Adressieren der Matrix verwendet werden, wie noch erläutert wird. Die übrigen 8 äußeren Anschlüsse gehören zu Leitungen wie SET MC₁ FIFO IN, SHIFT FIFO, RD, WR, WC, FIFO OUT, deren Bedeutung noch erläutert wird.

Die Schaltung nach F i g. 1 enthält ferner ein MC-Flipflop 14 und ein FIFO-Flipflop 16.

Das MC-Flipflop empfängt ein SET-MC-Signal, das sämtlichen Speicheruntereinheiten zugeführt wird. Das MC-Flipflop ist gesetzt, wenn Gleichheit zwischen dem Blockteil der Adressensignale in den Bitleitungen und den im Assoziativwortregister 11 gespeicherten Assoziativwortsignalen besteht. Um das MC-Flipflop zu setzen, liefern die mit ihren Ausgängen an die Bitleitungen und Flipflops des Assoziativwortregisters 11 angekoppelten Antivalenz-Glieder je ein anderes Eingangssignal an ein ODER-Glied 19. Das Ausgangssignal des ODER-Gliedes 19 gelangt zum Eingang des Inversionsgliedes 20, dessen Ausgang an den D-Eingang des MC-Flipflops 14 angekoppelt ist. Das Signal am MC-Ausgang 7 hat den Wert »1«, wenn die im Assoziativwortregister 11 gespeicherten Signale die gleichen sind wie die Signale vom Blockadressenteil des Adressenregisters.

Das FIFO-Flipflop 16 hat drei Anschlüsse: einen FIFO-IN-Anschluß, einen FIFO-OUT-Anschluß und einen SHIFT-FIFO-Anschluß. Der FIFO-IN-Anschluß ist mit dem FIFO-OUT-Anschluß der vorausgehenden oder vorgeschalteten Speicheruntereinheit verbunden, und der FIFO-OUT-Anschluß ist mit dem FIFO-IN-Anschluß der folgenden oder nachgeschalteten Speicheruntereinheit verbunden. Die SHIFT-FIFO-Anschlüsse sämtlicher Speicheruntereinheiten sind zusammengeschaltet.

Die Anschlüsse WC. RD (Auslesen) und WR (Einschreiben) werden später erläutert

F i g. 2 zeigt ein B.ockschaltsymbol, das die Schaltung nach F i g. 1 wiedergibt.

In Fig.3 sind die Verschaltungen zwischen den verschiedenen Speicheruntereinheiten gezeigt Die Bitleitungen, die Wortleitungen und die WR-, RD-, SET-MC-, SHIFT-FIFO- und WC-Leitungen sind an sämtliche Speicheruntereinheiten parallel angeschlossen. Die FIFO-IN- und die FIFO-OUT-Leitungen sind, wie oben erwähnt, seriell angeschlossen. Die einzelnen MC-Leitungen sind jeweils einzeln zum Speichersteuerabschnitt zurückgeführt. Es soll jetzt die Arbeitsweise der Schaltung nach F i g. 1 im einzelnen erläutert werden.

Wenn ein Datenwort aus dem Speicher herausgeholt werden soll, werden die dem Blockteil des Adressenregisters entsprechenden Signale sämtlichen Speicheruntereinheiten über die Bitleitungen zugeleitet. Der Wortteil der Adresse wird decodiert, so daß eine der η Wortleitungen aktiviert wird.

Nachdem die Blockadressenteilsignale des Adressenregisters den Bitleitungen zugeführt sind, wird sämtlichen Speicheruntereinheiten das SET-MC-Signal zugeleitet. Befindet sich im Assoziativwortregister 11 einer der Speicheruntereinheiten ein Assoziativwort, das mit dem Blockadressenteil des Adressenregisters übereinstimmt, so wird das MC-Flipflop 14 der betreffenden Speicheruntereinheit gesetzt, und das MC-Signal hat den Wert»l«.

Wenn die Ausgangssignale sämtlicher Antivalenz-Glieder »0« sind, besteht Übereinstimmung oder Gleichheit zwischen den im Assoziativwortregister gespeicherten Signalen und der Blockadresse in den Leitungen DIA, DLl ... DLm. In diesem Fall ist das Ausgangssignal des ODER-Gliedes 19 ebenfalls »0«. Das O-Ausgangssignal des ODER-Gliedes 19 gelangt zum lnversionsglied 20, dessen Ausgangssignal »1« ist. Das 1 -Ausgariigssignal des Inversionsgliedes 20 gelangt zum D-Eingang des MC-Flipflops 14, so daß, wenn das Eingangssignal am Takteingang, SET MC, »1« wird, das MC-Flipflop 14 gesetzt wird. Das Ausgangssignal des Inversionsgliedes 20 dient außerdem als MC-Signai für den Sleuerabsichnitt des Speicherwerks.

Wenn der Wert des Ausgangssignals irgendeines Flipflops im Assoziativwortregister 11 vom Wert des Signals in der betreffenden Bitleitung verschieden ist hat das Ausgangssignal des dazugehörigen Antivalenz-Gliedes den Wert »1«. Wenn das ODER-Glied 19 irgendein Eingangssignal mit dem Wert »1« empfängt ist sein Ausgangssignal »1«. Das Ausgangssignal des Inversionsgliedes 20 ist folglich »0«. Das betreffende MC-Flipflop 14 wird daher durch das SET-MC-Signa rückgesetzt, und das MC-Ausgangssignal 7 hat der Wert »0«.

Das MC-Ausgangssignal 7 von sämtlichen Speicher Untereinheiten wird im Steuerabschnitt oder -teil dc> Speicherwerks dazu verwendet, anzuzeigen, ob dei adressierte Datenblock sich in irgendeiner der Speicher Untereinheiten befindet. Wird von einer der Speichern tereinheiten ein MC-Signal empfangen, so wire sämtlichen Speicheruntereinheiten ein Lesesignal (RD zugeleitet, um sämtliche Zeilenausles-Verknüpfungs glieder vorzuaktivieren, und die Blockadressensignal* werden von den Bitleitungen DL1 - DLm weggenom men. In F i g. 1 wird, vorausgesetzt, daß die Wortleitunj WL1 aktiviert ist der an WL1 angeschlossene Einganj des UND-Gliedes 9 voraktiviert Wenn das MC-Flipfloi 14 gesetzt ist wird ein weiterer Eingang de: UND-Gliedes 9 durch das Q-Ausgangssignal de MC-Flipflopü voraktiviert Bei Auftreten des RD-Si gnals hat daher das Ausgangssignal des UND-Gliedes < den Wert »I«. wodurch die Ausgangs-Verknüpfungs glieder der Datenspeicher-Flipflops in der ersten Zeil· aufgetastet werden, so daß die im Datenwortregister 1 gespeicherten Signale in die entsprechenden Bitleitun gen gelangen. Die Datensignale können dann von de Datenregisteranordnung des Speicherwerks angenom men werden.

Wenn dagegen keine der Speicheruntereinheiten eii

Assoziativwort enthält, das mit dem Blockteil des Adressenregisters übereinstimmt, so müssen die adressierten Daten aus dem Hauptspeicher herausgeholt und sämtliche zu dem adressierten ßlock gehörenden Datenwörter in eine der Speicheruntereinheiten eingeschrieben werden. Zu diesem Zweck wird das FIFO-Flipflop in der Speicheruntereinheit mit den ältesten Daten gesetzt. Fig. 3 zeigt, daß das FIFO-Bit (d.h. das Signal mit dem Wert »1«, das vom FIFO-Flipflop in derjenigen Speiclheruntereinheit erzeugt wird, die die ältesten oder längstgespeicherten Datenwörter enthält) zyklisch durch sämtliche Speicheruntereinheilen unter Steuerung durch das SHIFT-FIFO-Signal geschoben wird. Das SHlFT-FIFO-Signal tritt auf, nachdem Daten in diejenige 'S Speicheruntereinheit eingeschrieben sind, in der das FIFO-Flipflop gesetzt ist. In der Anfangsphase der Auffüllung der Speicheruntereinheiten mit Daten wird das FIFO-Bit der Reihe nach von der ersten zur letzten Speicheruntereinheit und anschließend von der letzten zur ersten Speicheruntereinheit geschoben. Es wird somit das FIFO-Flipflop in derjenigen Speicheruntereinheit, die die ältesten Daten speichert, gesetzt, nachdem die Speicheruntereinheiten mit Daten gefüllt sind. Anfänglich wird es in einer leeren Speicheruntereinheit gesetzt.

Wenn in der Schaltung nach Fi g. 1 das FIFO-Flipflop 16 gesetzt ist, so wird der Block von Datenwörtern in die Datenregister dieser Schaltung eingeschrieben. Als erstes wird die in den Bitleitungen anstehende Blockadresse in das Assoziativregister 11 wie folgt eingeschrieben: Wenn keines der MC-Ausgangssignalc der Speicheruntereinheiten anzeigt, daß der adressierte Block sich in einer der Speicheruntereinheiten befindet, wird ein WC-Signal erzeugt, das sämtlichen Speicheruntereinheiten, einschließlich der nach Fig. 1, zugeleitet wird. Dadurch wird das UND-Glied 17 an seinem einen Eingang voraktiviert, dessen anderer Eingang das Q-Ausgangssignal vom FIFO-Flipflop, das voraussetzungsgemäß gesetzt worden ist. empfängt. Das Ausgangssignal des UND-Gliedes 17 dient als Takteingangsimpuls für sämtliche Flipflops im Assoziativwortregister 11, so daß die Signale der Bitleitungen (die Blockadresse) in den entsprechenden Flipflops des Registers 11 gespeichert werden. Die Blockadressensignale werden dann von den Bitleitungen entfernt.

Im Steuerteil des Speicherwerks wird die Wortleitung IVL1 aktiviert. Wenn das Datenwort aus dem Hauptspeicher herausgeholt ist und in Form von Signalen in den Bitleitungen erscheint, werden durch das WR-Signal die Einschreib-Verknüpfungsglieder für sämtliche Zeilen, einschließlich des UND-Gliedes 8, aufgetastet In der Speicheruntereinheit nach Fig. 1, in der das FIFO-Flipflop gesetzt ist, hat das WR-Signal ebenfalls den Wert »1«, so daß das UND-Glied 8 aktiviert ist und die Flipflops der ersten Zeile sämtlich ein Takteingangssipnal (C= 1) empfangen. Daraufhin werden die Datensignale der Bitleitungen in die erste Zeile von Flipflops eingespeichert.

Der Wortadressenteil der Adresse wird dann um 1 erhöht, so daß die Wortleitung IVL 2 aktiviert wird. Wenn das zweite Datenwort des adressierten Datenblocks aus dem Hauptspeicher herausgeholt ist und in Form von Signalen in den Bitleitutigen erscheint, werden die Datensignale durch das nächste WR-Signal in die zweite Zeile von Datenspeicher-Flipflops eingeschleust Dieser Vorgang wiederholt sich, bis sämtliche π Datenwörter des adressierten Datenblocks in der Speicheruntereinheit gespeichert sind.

Sodann wird das SHJFT-FIFO-Signal erzeugt, so daß das FIFO-Bit in die nächstfolgende Speicheruntereinheit eingeschoben wird.

Aus der vorstehenden Beschreibung ergeben sich verschiedene allgemeine Anforderungen an den Steuerteil eines Speicherwerks in erfindungsgemäßer Ausbildung. Der Steuerteil muß eine Adresse von der Rechenanlage oder einem anderweitigen Steuerwerk annehmen. Der Blocktcil der Adresse muß den Bitleitungen zugeleitet werden, und der Wortteil der Adresse muß auf eine der η Wortleitungen decodiert werden. Wenn sich die gewünschten Daten nicht in einer der Speicheruntereinheiten befinden, muß der Steuerteil den das adressierte Datenwort enthaltenden Datenblock aus dem Hauptspeicher herausholen. Beim Herausholen der aufeinanderfolgenden Datenwörter aus dem Hauptspeicher müssen die Wortleitungen VVL 1 bis WLn zyklisch angesteuert werden, und das von der Rechenanlage adressierte Datenwort muß erkannt und zur Rechenanlage übertragen werden. Der Steuerteil muß außerdem verschiedene Steuersignale zum richtigen Zeitpunkt erzeugen.

F i g. 4 zeigt ein Ausführungsbeispiel eines Steuerteils eines Speicherwerks, das für die vorliegende Ausführungsform der Erfindung verwendet werden kann. Die Arbeitsweise des Steuertcils wird ebenfalls erläutert, um das Wesentliche der Erfindung deutlicher herauszustellen.

Der in Fig.4 gezeigte Steuerteil ist für ein System mit 36 Bits pro Datenwort, 31 Adressenbits und 8 Datenwörter pro Block gedacht. Es speichert daher im vorliegenden Beispiel jede Speicheruntercinheit acht Datenwörter.

Die Adressensignale von der Rechenanlage werden vom Speicheradressenregister 41 aufgenomn.cn. Ein weiteres Signal von der Rechenanlage schaltet einen Taktgeber 43 ein und bewirkt die Rückset/ung eines DR-Flipflops (DR = DATA READY) 45. Das DR-Flipflop 45 schickt, wenn es gesetzt ist, ein Signal zur Rechenanlage, das anzeigt, daß die adressierten Daten sich in einem Speicherdatenregister 47 befinden. Die Daten zur Rechenanlage werden vom Speicherdatenregister 47 durch die Rechenanlage übertragen, wenn das DR-Signal anzeigt, daß die Daten bereitstehen.

Wie bereits erwähnt, schickt die Rechenanlage eir Startsignal zum Taktgeber 43, wenn die Adressensignale von der Rechenanlage zum Speicheradressenregistei 41 übertragen sind. Der Taktgeber 43 ist im einzelnen ir Fig.6 gezeigt Er erzeugt selektiv eine von zwe Gruppen von Taktimpulsen: fi, T₂, fj,, f3₆oder Ti. T;. T* Tu,- Die beiden Gruppen von Taktimpulsen sin< gegenseitig exklusiv, d. h„ sie schließen einander aus, s< daß jeweils immer nur eine Gruppe erzeugt wird. Dii Taktimpulse werden der Reihe nach wiederholt erzeugt bis sie durch Zuleitung eines STOP-Signals an dei Taktgeber 43 beendet werden.

Die mit Kleinbuchstaben bezeichnete Gruppe vo Taktimpulsen, d. h. fi usw., ist die schnelle Gruppe. Dies Gruppe wird dazu verwendet die Speieheruntereinhe' ten zu überprüfen, um festzustellen, ob die adressierte Daten sich in einer von ihnen befinden, und sie wir außerdem dazu verwendet die adressierten Daten au einer der Speicheruntereinheiten herauszuholen.

Die mit Großbuchstaben bezeichnete andere Grupp von Taktimpulsen, d. h. Ti usw., wird dazu verwende Daten aus dem Hauptspeicher herauszuholen. Di

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langsame Gruppe von Taktimpulsen wird beim Auslesen des Hauptspeichers wegen dessen langsamerer Arbeitsgeschwindigkeit gebraucht. In der Schaltung nach F i g. 6 beträgt die Folgefrequenz der langsamen Gruppe von Taktimpulsen ein Viertel der Folgefrequenz der schnellen Gruppe.

Die Arbeitsweise des Taktgebers nach F i g. 6 ist offensichtlich und braucht hier nicht im einzelnen erläutert zu werden. Die wichtigen Eigenschaften des Taktgebers in bezug auf die erfindungsgemäße Schaltung sind wie folgt: Er kann durch äußere Signale ein- und ausgeschaltet werden. Er erzeugt eine schnelle oder eine langsame Gruppe von Taktimpulsen, je nachdem, ob die Daten sich in einer der Speicheruntereinheiten befinden oder nicht. Er erzeugt ein spezielles Zeitsignal F3', das am Ende des letzten Taktimpulses jedes Zyklus auftritt, d. h. nach J₃*, oder T_it>

Ob sich die adressierten Daten in einer der Speicheruntereinheiien befinden, wird durch die Ausgangssignale eines PNIC-Flipflops 71 und eines NIC-Flipflops 49 angezeigt. Die ζΧ-Ausgangssignale der Flipflops haben den Wert »1«, wenn die adressierten Daten sich in einer der Speicheruntereinheiien befinden; die Q- Ausgangssignale haben den Wert »1«, wenn die adressierten Daten sich -nicht in einer der Speicheruntereinheiten befinden. Die Arbeitsweise des NIC-Flipflops 49 und des PNIC-Flipflops 71 ergibt sich aus der nachstehenden Beschreibung.

Das Logiknetzwerk des Steuerteils nach F i g. 4 enthält eine LSB-Schaltung (Schaltung für das niedrigststellige Bit) 51. Diese Schaltung empfängt die drei niedrigststelligen Bits der Adresse, die bestimmt, welches Wort im Block adressiert wird. Die LSB-Schaltung 51 ist im einzelnen in Fig. 5 gezeigt. Die Ausgangssignale eines 1-aus-acht-Decodierers 53 werden den Wortleitungen der Speicheruntereinheiten zugeleitet Die Arbeitsweise des Decodierers 53 ist allgemein bekannt und braucht hier nicht erläutert zu werden. Das O-Ausgangssignal des Decodierers 53, das der Wortleitung WL1 der einzelnen Speicheruntereiinheiten zugeleitet wird, erzeugt ein Signal 0/8. Die LSB-Schaltung 51 erzeugt ein GMD-Signal, das anzeigt, daß das aus dem Hauptspeicher herausgeholte Wort das von der Rechenanlage adressierte Wort ist. Beim Herausholen der Daten aus dem Hauptspeicher werden die drei niedrigststelligen Bits der Adresse von cj<_n Ausgängen der einen Zähler bildenden Flipflops 54, 55 und 56 abgenommen. Der Zähler zählt von 0 bis 7 in Binärsignalen, und die ^usgangssignale der Flipflops 54, 55 und 56 sind mit G 0. G 1 und G 2 in ansteigender Reihenfolge bezeichnet Die drei niedrigststelligen Bits vom Speicheradressenregister 41 sind mit MARO, MARi und MAR 2 in ansteigender Reihenfolge bezeichnet Wenn sich das adressierte Datenwort m einer der Speicheruntereinheiten befindet, werden als Eingangssignale für den Decodierer 53 die drei niedrigststelligen Bits des Speicheradressenregisters genommen. Wenn das adressierte Datenwort sich nicht in einer der Speicheruntereinheiten befindet, werden die Eingangssignale für den Decodierer 53 von den Zähler-Flipflops 54.55 und 56 abgenommen. Die Quelle der Eingangssignale für den Decodierer 53 wird durch die Ausgangssignale des NIC-Flipflops 49 gewählt.

Während des Herausholens der adressierten Daten aus dem Hauptspeicher werden die drei niedrigststelligen Bitsignale vom Speicheradressenregister 41 mit den Zählerausgangssignalen verglichen. Bei Gleichheit wird durch ein UND-Glied 57 während des Taktimpuises T₂ das GMD-Signal einieugt.

Die wichtigen Eigenschaften der LSB-Schaltung 51 sind folgende: Die drei niedrigststelligen Bits des Speieheradressenregisters 41 werden auf 1-aus-acht Worileitungen decodiert, wenn sich das adressierte Datenwort in einer der Speicheruntereinheiten befindet. Die drei niedrigstütelligen Bits der Hauptspeicheradresse werden vom Zähler abgenommen, wenn das Datenwort sich nicht in einer der Speicheruntereinheiten befindet. Wenn die adressierten Datenwörter aus dem Hauptspeicher herausgeholt werden, werden die Wortleitungen und die drei niedrigststelligen Bits der Hauptspeicheradresse zyklisch durch 0 (binär) bis 7 (binär) geschaltet (Wortleitungen WL 1 bis WLS). Es wird jetzt die Arbeitsweise des Steuerteils nach Fig. 4 im einzelnen erläutert. Der Betrieb des Stcuerteils wird durch die Adressen- und Startsignale von der Rechenanlage eingeleitet. Das Startsignal veranlaßt den Taktgeber 43. die schnelle Gruppe von Taktimpulsen zu erzeugen.

Während des Taktimpulses f, werden die Blockadressenteilsignale vom Speicheradressenregister 41 in die BiUeitungen der Speicherunlereinheiten eingeschleust. Das Signal /, liefert ein Eingangssignal für cm ODER-Glied 61. Das Ausgangssignal des ODER-Gliedes 61 tastet eine Gruppe von UND-Gliedern 63 auf. Diese UND-Glieder sind durch die gesetzten Stufen des Speicheradressenregisters 41 voraktiviert, so daß der Blockteil des Speicheradressenregisters 41 in Form von Signalen an den Ausgängen der Gruppe von UND-Gliedern 53 erscheint. Jedes Ausgangssignal eines UND-Gliedes in der Gruppe von UND-Gliedern 63 bildet ein Eingangssignal für je ein anderes ODER-Glied in einer Gruppe von ODER-Gliedern 65. Die Ausgangssignale der ODER-Glieder werden auf die BiUeitungen der Speicheruntereinheiten und auf die Eingänge c.icr weiteren Gruppe von UND-Gliedern 80 gekoppelt. Somit bewirkt der Taktimpuls ti, daß der Inhalt des Blockteils des Speicheradressenregisters 41 in Form von Signalen in den Bitleitungen der Speicheruntereinheiten erscheint.

Als nächstes werden während des Taktimpulses i: die MC-Signale der Speicheruntereinheiten abgefühlt oder wahrgenommen, so daß das PNIC-Flipflop 71 gesetzt .»5 wird, wenn der Blockadrcssenteil des Speicheradressenregisters 41 nicht mit dem Assoziativwort in irgendeiner Speicheruntereinheit übereinstimmt. Das Signal t₂ bildet außerdem ein Eingangssignal für das ODER-Glied 61, so daß die Blockadressensignale des Speicheradressenregisters 41 in den Bitleitungen der Speicheruntereinheiten bleiben.

Die MC-Leitung jeder Speicheruntereinheit liefert ein Eingangssignal an ein ODER-Glied 73 (oben rechts in Fig.4). Wenn irgendein MC-Eingangssignal des 55 ODER-Gliedes 73 den Wert »1« hat, ist das Ausgangssignal des ODER-Gliedes eine »1«; dieses Signal wird durch ein Inversionsglied 74 in ein O-Signal umgekehrt Der Taktimpuls ti bildet das Takteingangssignal für das PNIC-Flipflop 71 und das SET-MC-Signal für die 60 Speicheruntereir.heit. Wenn kein MC-Signal den Wert »1« hat (was anzeigt, daß die adressierten Daten sich nicht in einer der Speicheruntereinheiten befinden), hat das Ausgangssigmtl des Inversionsgliedes 74 den Wert »1«. und das Signal t_} setzt das Flipflop 71. Das Signal 65 Fi' bildet das Takteingangssignal für das NlC-Flipflop 49, so daß dieses gesetzt wird wenn das PNIC-Flipflop 71 gesetat ist. oder rückgesetzt wird, wenn das PNIC-Flipflop 71 rückgesetzt ist.

An dieser Stelle können zwei verschiedene Wege des Fortschreitens eingeschlagen werden, je nachdem, ob das adressierte Datenwort sich in einer der Speicheruntereinheiten befindet oder nicht, angezeigt durch den Zustand des PNIC-Flipflops 71.

Wenn sich das Datenwort in einer der Speicheruntereinheiten befindet, wird durch den Taktimpuls h das PNIC-Flipflop 71 rückgesetzt, so daß das Q '-Ausgangssignal PNIC den Wert »1« hat. Durch das Signal F3' (nach dem Taktimpuls h_b) wird das NIC-Flipflop 49 rückgesetzt. Aufgrund der Anwesenheit einer »1« bei NIC erzeugt der Taktgeber 43 die schnelle Gruppe von Taktimpulsen und decodiert die LSB-Schaltung 51 die drei niedrigststelligen Bits des Speicheradressenregisters 41, so daß eine der acht Wortleitungen der Speicheruntereinheiten aktiviert wird.

Der Taktimpuls t_ia tastet das UND-Glied 76 auf, das durch das (7-Ausgangssignal des PNIC-Flipflops 71 voraktiviert ist. Das 1-Ausgangssignal des UND-Gliedes 76 bildet das RD-Signal für die Speicheruniereinhci ten und setzt außerdem die DR-Flipflops 45 über das ODER-Glied 79. Das RD-Signal wird außer den Speicheruntereinheiten einem Eingang des ODER-Gliedes 78 zugeleitet. Das Ausgangssignal des ODER-Gliedes 78 tastet die Gruppe von UND-Gliedern 80 auf, so daß die Datensignale, die in den Bitleitungen anstehen, in das Speicherdateriregister 47 eingeschleust werden. Das Q-Ausgangssignal des DR-Flipflops 45 zeigt der Rechenanlage an, daß das adressierte Datenwort bereitsteht. Ferner wird durch das (p-Ausgangssignal des DR-Flipflops 45 das UND-Glied 82 voraktiviert, das durch das Signal F 3' aufgetastet wird. Das Ausgangssignal des UND-Gliedes 82 schaltet den Taktgeber 43 am Ende der Taktimpulsfolge ab. Wenn somit die Daten in einer der Speicheruntereinheiten gefunden werden, werden sie herausgeholt und über das Speicherdalenregister 47 zur Rechenanlage übertragen.

Wenn sich das adressierte Datenwort nicht in einer der Speicheruntereinheiten befindet, wird das PNIC-Flipflop 71 durch den Taktimpuls t₂ gesetzt. Das Q-Ausgangssignal des PNIC-Flipflops 71 hat den Wert »1«, und das Q-Ausgangssignal dieses Flipflops hat den Wert »0«. Durch den O-Wert des PNIC-Signals wird das UND-Glied 76 gesperrt, so daß das RD-Signal nicht erzeugt und das DR-Flipflop 45 nicht gesetzt wird.

Beim Taktimpuls U₃ beschickt das UND-Glied 85, das eingangsseitig den Taktimpuls tu und das PNIC-Signal empfängt, die Speicheruntereinheiten mit dem WC-Signal, so daß der Blockadressenteil des Speicheradressenregisters 4t in das Assoziativwortregister der Speicheruntereinheit mit gesetztem FIFO-Flipflop eingeschrieben wird. Das WC-Sig^al wird außerdem dem ODER-Glied 61 zugeleitet so daß der Blockadressenteil des Speicheradressenregisters 41 über die Gruppe von UND-Gliedern 63 und die Gruppe von ODER-Gliedern 65 weiter in die Bitleitungen gelangt

Das Signal F3' am Ende der Taktimpulsfolge bewirkt, daß das NIC-Flipflop 49 gesetzt wird. Das <?-Ausgangssignal des NlC-Flipflops 49 veranlaßt den Taktgeber 43, die langsame Taktimpulsgruppe (Ti bis Tib) zu erzeugen. Ferner wird durch den Zähler in der LSB-Schaltung 51 die aktivierte Wortleitung statt der drei niedrigststelligen Rits des Speicheradressenregisters 41 bestimmt Der Zähler in der LSB-Schaltung 51 ist anfänglich auf 0 eingestellt.

Während des Taktimpulses Γι wird der Hauptspeicher durch den Blockadressenteil des Speicheradressen-41 und durch die vom Zähler in der LSB-Schaltung 51 erzeugten drei niedrigststelligen Bits adressiert. Der Taktimpuls Tl tastet eine Gruppe von UND-Gliedern 88 auf, so daß der Blockadressenteil des Speicheradressenregisters 41 zum Hauptspeicher über-S tragen wird. Der Taktimpuls Ti tastet außerdem die Gruppe von UND-Gliedern 89 auf, so daß die drei niedrigststelligen Bits der Hauptspeicheradresse von der LSB-Schaltung 51 übertragen werden.

Während des Taktimpulses Ti werden die Datensignale vom Hauptspeicher durch die Gruppe von UND-Gliedern 91 über die Gruppe von ODER-Gliedern 65 in die Bitleitungen der Speicheruntereinheiten eingeschleust. Der Taklimpuls T₂ erzeugt auch das WR-Signal für die Speicheruntereinheiten, so daß die Datensignalc in den Bitleitungen in das von der LSB-Schaltung 51 gewählte Wortregister in der Speicheruntereinheit mit gesetztem FIFO-Flipflop eingeschrieben werden.

Wenn die vom Zahler in der L.SB-Schaltung 51 erzeugten drei niedrigststelligen Bits mit den drei niedrigststelligen Bits des Speicheradressenregisters 41 übereinstimmen, wird durch das UND-Glied 57 (Fi g. 5) während des Taktimpulses T2 das GMD-Signal erzeugt. Das GMD-Signal gelangt zum ODER-Glied 78, dessen

2s Ausgangssignal die Gruppe von UND-Gliedern 80 auftastet, so daß die Datensignalc in den Bitleitungen in das Speicherdatenregister 47 eingeschrieben werden. Dagegen wird das DR-Flipflop 45 so laⁿ.ge nicht geset/t. bis alle acht Wörter des adressierten Datcnblocks aus dem Hauptspeicher herausgeholt und in der angegebenen Speicheruntereinheit gespeichert sind.

Der Taktimpuls T^₃ erhöht den Zähler in der LSB-Schaltung 51. Dadurch wird die nächstfolgende Wortleitung nach den Speicheruniereinheiten aktiviert.

Das nächstfolgende Datenwort im adressierten Datenblock wird dann aus dem Hauptspeicher herangeholt, da die der Hauptspeicheradresse zugelieferten drei niedrigststelligen Bits um 1 erhöht worden sind. Wenn das letzte Datenwort herausgeholt ist. wird der Zähler auf 0 gestellt, so daß das O/8-Signal von der LSB-Schaltung 51 das UND Glied 99 voraktiviert. Ein weiterer Eingang des UND-Gliedes 99 ist bereits durch das (?-Ausgangssignal des NIC-Flipflops 49 voraktiviert, so daß der Taktimpuls T_ia das UND-Glied 99 auftastet. Das Ausgangssignal des UND-Gliedes 99 bildet das SHIFT-FIFO-Signal für die Speicheruntereinheiten und setzt das DR-Flipflop 45 über das ODER-Glied 79.

Am Ende der Taktimpulsfolge wird durch das Signal F3' vom Taktgeber 43 das NIC-Flipflop 49 rückgesetzt da das PNIC-Flipflop 71 durch das seinem unabhängigen Rücksetzeingang zugeleitete SHIFT-FIFO-Signal rückgesetzt worden ist Das Stopsignal für den Taktgeber 43 wird vom UND-Glied 82 erzeugt, das eingangsseitig das Q-Ausgangssignal des DR-Flipflops 45 und das Signal F3' empfängt. Bei rückgesetztem NIC-Flipflop erzeugt der Taktgeber 43 die schnelle Taktimpulsgruppe bei Auftreten des nächsten Startsignals. Der Steuerteil ist nunmehr in Bereitschaft für den Beginn eines weiteren Zyklus bei Empfang der Signale von der Rechenanlage.

Vorstehend wurde somit zur Vervollständigung der Beschreibung der Arbeitsweise des Steuerteils gezeigt, wie der Steuerteil veranlaßt daß die Daten aus dem Hauptspeicher herausgeholt und in die entsprechende Speicheruntereinheit eingeschrieben werden, wenn der adressierte Datenblock nicht in einer der Speicheruntereinheiten gespeichert ist

Vorteile der erfindungsgemäßen Anordnung sind Einfachheit, Ausweitbarkeit und die Möglichkeit der HerstelJung in integrierter Schaltungsform. Die Einfachheit ergibt sich zum Teil daraus, daß an jede Speicheruntereinheit nur ein Satz von Bitleitungen angekoppelt ist, die sowohl die Daten zu und von den Datenspeicherregistern (wie 12 in Fig. 1) als auch den Blockteil der Adresse zu den Assoziativwortregistern (wie 11 in Fig. 1) der Speicheruntereinheiten transportieren. Das Speicherwerk kann ohne weiteres ausgeweitet werden, da nur wenige Anschlüsse für den Einbau einer neuen Speicheruntereinheit erforderlich sind, da in der vorhandenen Verdrahtung nur die FIFO-IN- und die FIFO-OUT-Leitungen unterbrochen werden müssen, da die MC-Einzelleitung von der neu eingebauten Speicheruntereinheit an einen getrennten Eingang des ODER-Gliedes 73 angeschlossen werden muß und da weitere Anschlüsse an die Speicheruntereinheiten parallel zu entsprechenden vorhandenen Anschlüssen vorgenommen werden.

Verschiedene mögliche Abwandlungen ergeben sich ohne weiteres. Beispielsweise kann man das Assoziativ Wortregister so einrichten, daß es die gesamte Adresse speichert und jede Speicheruntereinheit nur ein Wort zi speichern braucht Dadurch vereinfacht sich der intern« Aufbau der Speicheruntereinheit und erhöht sich ihr« Arbeitsgeschwindigkeit, weil nur ein Wort aus derr Hauptspeicher herausgeholt werden muß. Andererseit; verringert sich dadurch die Wahrscheinlichkeit, daß eir adressiertes Datenwort sich in einer der Speicherunter einheiten befindet

Hierzu 4 Blatt Zeichnungen

Claims (3)

1. i% Patentansprüche:

   ; fe Speicherwerk mit einer Adressieranordnung, einer Steueranordnung, einem Hauptspeicher mit τ Speicherzellen, einer Datenregisteranordnung und \ mindestens einer Speicheruntereinheit, wobei die '£ Adressieranordnung in zwei Teile aufgeteilt ist und die Speicheruntereinheit eine Datenspeicheranordnung mit einer Vielzahl von Speicherzellen enthält, die in Zeilen zur Speicherung jeweils eines Datenwortes und in Spalten für die einzelnen Ziffernstellen der Datenwörter angeordnet sind; in der Speicheruntereinheit eine Vergleichsanordnung vorgesehen ist, die bei Gleichheit des Inhalts des ersten Teils der Adressieranordnung mit einer Gruppe von in der Speicheruntereinheit gespeicherten Adressenbits ein Gleichheitssignal und andernfalls ein Ungleichheitssignal erzeugt; eine Wählanordnung vorgesehen ist, die beim Auftreten des Gleichheitssignals eines der Wörter aus der Speicheruntereinheit ausliest und beim Auftreten des Ungleichheitssignals dasjenige Wort aus dem Hauptspeicher ausliest, welches sich in den durch die Adressieranordnung identifizierten Speicherzellen befindet; eine Übertragungsanordnung vorgesehen ist, die beim Auftreten eines Ungleichheitssignals Bits aus dem ersten Teil der Adressieranordnung zur Einspeicherung in die Speicheruntereinheit überträgt und aus dem Hauptspeicher ausgelesene Datenwörter in die Datenregisteranordnung und in die jeweiligen Zeilen der Datenspeicheranordnung der Speicheruntereinheit überträgt, dadurch gekennzeichnet, daß die Speicheruntereinheit (Fig. 1) eine zusätzliche Zeile von Speicherzellen (A, ... A_m) zum Speichern der Gruppe von Adressenbits aufweist, wobei die Stellen dieser zusätzlichen Speicherzellen den Ziffernstellen der einzelnen in der Speicheruntereinheit gespeicherten Datenwörter entsprechen; daß die Übertragungsanordnung (85,91,61,63,65 in F i g. 4) die Bits aus dem ersten Teil (Bit Nr. 3 bis Bit Nr. 38) der Adressieranordnung (41) auf dem gleichen Weg (DL 1 ... DLM) an die jeweiligen Stellen der zusätzlichen Speicherzelicnzeile der Speicheruntereinheit gibt, der auch zum Übertragen der Datenwörter zwischen den Speicherzellen (Sw ... Snm) der Datenspeicheranordnung der Speicheruntereinheit und der Datenregisteranordnung (47) dient.
2. 2. Speicherwerk nach Anspruch 1 mit mehreren Speicheruntereinheiten, dadurch gekennzeichnet, daß die Übertragungsanordnung (85,91,61,63,65 in F i g. 4) sämtlichen Speicheruniereinheiten gemeinsam ist und daß eine Schreibsteueranordnung (99, 16) vorgesehen ist, dio beim Auftreten eines in der Vergleichsanordnung (4,5,6,19,20 in F i g. 1 mit 73, 74, 71,49 in Fi g. 4) gebildeten Ungleichheitssignals (PNIC = 1) diejenige Speicheruntereinheit auswählt, die Datenwörter vom Hauptspeicher und die Bits aus dem ersten Teil der Adressieranordnung (41) empfangen soll.
3. 3. Speicherwerk nach Anspruch 2, dadurch gekennzeichnet, daß die Schreibsteueranordnung (99, 16) die Speicheruntereinheiten auf zyklische Weise wählt.

   Die Erfindung betrifft ein Speicherwerk nach dem Oberbegriff des Patentanspruchs 1.

   Die Geschwindigkeit, mit der eine elektronische Datenverarbeitungsanlage (nachfolgend als »Rechcnan- * !lage« bezeichnet) Daten verarbeiten kann, wird durch die Arbeitsgeschwindigkeit und die Größe des Speicherwerks der Rechenanlage bestimmt )e schneller das Speicherwerk ist, desto größer ist die Datenverarbeitungsgeschwindigkeit der Reihenanlage. Häufig sind die Kosten, die mit der Erhöhung der Arbeitsgeschwindigkeit eines Speicherwerks unter Beibehaltung einer großen Kapazität verbunden sind, wirtschaftlich nicht tragbar.

   Es hat sich gezeigt, daß diejenigen Speicherzellen, die •5 während der Durchführung eines Programms durch eine Rechenanlage benutzt werden, die Neigung haben, sich um eine kleine Gruppe von Adressen zusammenzudrängen. Um dJ2S auszunutzen, ist ein Speicherwerk bekanntgeworden (vgl. deutsche Offenlegungsschrift ^ί0 20 02 369), bei welchem ein verhältnismäßig langsamer Hauptspeicher großer Kapazität mit sehr schnellen Speichern kleiner Kapazität kombiniert ist. Während der Durchführung eines Programms adressiert die Rechenanlage diese kleineren »Speicheruntereinhei-²5ten«, um ni ermitteln, ob sich die Daten in ihnen befinden. 1st dies der Fall, dann werden die Daten aus der betriffenden Untereinheit herausgeholt und von der Rechenanlag'e verwendet Befinden sich die von der Rechenanlage adressierten Daten in keiner der

   Untereinheilen, so holt sie die Rechenanlage aus dem Hauptspeicher heraus. Die herausgeholten Daten

   werden sowohl der Verarbeitung zugeführt als auch in eine der Untereinheiten übertragen Anfänglich enthalten die Speicheruntereinheiten

   keine Daten, so daß jede Datenanforderung von der Rechenanlage ein Herausholen der adressierten Daten aus dem Hauptspeicher erforderlich macht. Jedes Herausholen von Daten aus dem Hauptspeicher hat zur Folge, daß eine der Untereinheiten gefüllt oder teilweise

   gefüllt wird. Schließlich sind alle Untereinheiten vollständig mit aus dem Hauptspeicher herausgeholten Daten gefüllt, so daß, wenn ein weiteres Herausholen aus dem Hauptspeicher erforderlich wird, angegeben werden muß, in welcher der Untereinheiten die dort gespeicherten Daten durch die neu herausgeholten Daten zu ersetzen sind. Diese Auswahl kann nach der Gebrauchshäufigkeit der Daten getroffen werden, d. h. es werden jeweils diejenigen Daten in den Untereinheiten ersetzt, die am wenigsten häufig von der Rechenanlage benutzt werden. Ein anderer Weg ist die sogenannte »F1FO«-Methode (First In, First Out), be^j welcher jeweils die ältesten Daten in den Untereinheiten, d. h. diejenigen Daten, die sich die längste Zeit ir einer der Untereinheiten befinden, durch die nei herausgeholte Information ersetzt werden.

   Bei dem bekannten Speicherwerk ist für jedes in einei Untereinheit gespeicherte Datenwort jeweils eir gesonderter Adressenspeicher vorgesehen, der derr Speicherplatz dieses Datenwortes eindeutig zugeordne

   ^fr0 ist. Dies hat den Nachteil, daß zum Aufsuchen der in der Untereinheiten gespeicherten Datenwörter relativ vie Adressenspeicherraum notwendig ist.

   Die Aufgabe der Erfindung besteht darin, bei einen mit Speicheruntereinheiten der vorstehend beschriebe

   nen Art versehenen Speicherwerk den zum Aufsuchet der in de:n Untereinheiten gespeicherten Datei erforderlichen Speicherraum zu vermindern. Diesi Aufgabe wiird erfindungsgemäß mit den kennzeichnen