DE2259267A1

DE2259267A1 - SEMI-CONDUCTOR ARRANGEMENT

Info

Publication number: DE2259267A1
Application number: DE19722259267
Authority: DE
Inventors: James Marvin Pickett
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1971-12-06
Filing date: 1972-12-04
Publication date: 1973-06-28
Also published as: FR2162657B1; NL7216472A; FR2162657A1; CA984061A; JPS555699B2; JPS4866381A; GB1363815A

Description

di.pl.-ing. KLAUS NEUBECKERdi.pl.-ing. KLAUS NEUBECKER

Patentanwalt 9OEQOR7Patent attorney 9OEQOR7

4 Düsseldorf 1 '■ Schadowplatz 9 £. & Ό Ό &.Ό ί 4 Düsseldorf 1 '■ Schadowplatz £ 9. & Ό Ό & .Ό ί

Düsseldorf, 29. Nov. 1972Düsseldorf, November 29, 1972

PF 1787
72137PF 1787
72137

Tektronix, Inc.Tektronix, Inc.

Beaverton, Oregon, V. St. A. Beaverton, Oregon, V. St. A.

Semiconductor device

Die vorliegende Erfindung bezieht sich auf eine Halbleiteranordnung mit einem Halbleitersubstrat, das mindestens ein diskretes Schaltelement aufweist,,sowie auf ein zur Herstellung einer solchen Halbleiteranordnung besonders geeignetes Verfahren»The present invention relates to a semiconductor device with a semiconductor substrate that has at least one discrete Has switching element, as well as on a for the production of such Semiconductor arrangement particularly suitable method »

Bei der Herstellung von mehrschichtigen Leitern auf Halbleiteranordnungen sind erhebliche Schwierigkeiten aufgetreten, wenn durch eine zweite Metallage topologische Abstufungen abgedeckt werden sollen, die bei einem vorangegangenen Verfahrensschritt gebildet wurden, etwa an der Kante der ersten Metallage» Beim Aufbringen einer Metallage im Bereich dieser topologischen Abstufungen entstehen verdünnte Metallzonen, die dann nicht genügend Metall aufweisen, um den Strom mit ausreichend niedriger Dichte zu führen, so daß es zu einem erhöhten Widerstand und möglicherweise zu einer Unterbrechung des Metalls in diesen verdünnten Zonen und somit zu einer öffnung des entsprechenden Stromkreises kommt.In the manufacture of multilayer conductors on semiconductor devices Considerable difficulties have arisen when topological gradations are covered by a second metal layer that were formed in a previous process step, for example on the edge of the first metal layer »When applying a metal layer in the area of these topological gradations results in thinned metal zones, which then do not have enough metal, in order to carry the current with a sufficiently low density that there is an increased resistance and possibly a Interruption of the metal in these thinned zones and thus an opening of the corresponding circuit occurs.

Aufgabe vorliegender Erfindung ist daher die Schaffung einer Halbleiteranordnung mit verstärkter Querschnittsfläche der zweiten Me-. tallage in der Nähe von Übergangsbereichen der ersten Metallage, so daß die Stromdichte verringert wird. Gleichzeitig sollen Abstufungen an Metallagen-Übergangsbereichen zumindest im wesentlichenThe object of the present invention is therefore to create a semiconductor device with reinforced cross-sectional area of the second Me-. tallage in the vicinity of transition areas of the first metal layer, so that the current density is reduced. At the same time there should be gradations at metal layer transition areas at least substantially

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eliminiert werden, so daß das Metall in der Lage oder den Lagen über der ersten Metallage eine im wesentlichen gleichförmige Dicke hat. Bei der Bildung der Halbleiteranordnung soll für eine diskrete Isolation zwischen metallisierten Bereichen gesorgt werden. Dabei soll die Halbleiteranordnung sich bequem und preiswert einsetzen lassen und ein Arbeiten mit den minutiösen geometrischen Konturen gestatten, wie sie bei Hochfrequenz-Halbleiteranordnungen und Integrierten Schaltkreisen auftreten.can be eliminated so that the metal in the sheet or sheets over the first metal sheet has a substantially uniform thickness Has. In the formation of the semiconductor arrangement, discrete insulation should be ensured between metallized areas. Included it should be possible to use the semiconductor arrangement conveniently and inexpensively and to work with the meticulous geometric contours allow as they occur in high-frequency semiconductor devices and integrated circuits.

Zur Lösung dieser Aufgabe ist eine Halbleiteranordnung mit einem Halbleitersubstrat, das mindestens ein diskretes Schaltelement aufweist, erfindungsgemäß gekennzeichnet durch eine elektrisch isolierende Lage auf einer Oberfläche des Halbleitersubstrats, die das diskrete Schaltelement unter Anpassung an dessen Gestalt und Belassung "vorohmscher" öffnungen darin überlappt, eine auf der ersten elektrisch isolierenden Lage vorgesehene zweite elektrisch isolierende Lage mit mit den"vorohmschen" öffnungen in Verbindung stehenden weiteren Öffnungen, eine in den öffnungen angeordnete stromverteiler^ Metallisierungslage mit der gemeinsamen Dicke der ersten und der zweiten Lage im wesentlichen gleicher Dicke sowie eine auf der zweiten isolierenden Lage und der stromverteilenden Metallisierungslage vorgesehene dritte elektrisch isolierende Lage mit im wesentlichen glatter topologischer Gestalt.To solve this problem, a semiconductor arrangement with a semiconductor substrate, the at least one discrete switching element has, according to the invention characterized by an electrically insulating layer on a surface of the semiconductor substrate which the discrete switching element, while adapting to its shape and leaving "pre-ohmic" openings therein, overlaps one on the First electrically insulating layer provided second electrically insulating layer with the "vorohmschen" openings in connection standing further openings, a current distributor ^ metallization layer arranged in the openings with the common thickness of first and second layers of essentially equal thickness and one on the second insulating layer and the current-distributing layer Metallization layer provided third electrically insulating layer with an essentially smooth topological shape.

Die Erfindung bezieht sich somit auf eine mehrschichtige Metall-Halbleiteranordnung, beispielsweise eine Silizium-Halbleiteranordnung, die eine zweite dielektrische Lage, etwa eine pyrolytische Lage aus Siliziumdioxid auf einer darunter befindlichen ersten dielektrischen Lage mit "vorohmschen" Bereichen aufweist, wobei die erste dielektrische Lage eine thermische Lage aus Siliziumdioxid sein kann. Nach der Bildung von Gräben oder Rillen in der zweiten dielektrischen Lage entsprechend den vorohmschen Bereichen in der ersten dielektrischen Lage wird darin Metall abgelagert, das für Kontakte niedrigen Widerstands mit dem Emitter, der Basis und dem Kollektor oder anderen Gebieten sorgt, überschüssiges Metall wird entfernt, worauf eine dritte dielektrische Lage wie etwa pyrolytisches Siliziumdioxid darüber gebildet wird. Diese dritte dielek-The invention thus relates to a multilayer metal-semiconductor arrangement, For example, a silicon semiconductor device that has a second dielectric layer, such as a pyrolytic Layer of silicon dioxide on a first dielectric layer underneath with "pre-ohmic" areas, the first dielectric layer can be a thermal layer made of silicon dioxide. After the formation of trenches or grooves in the second dielectric layer corresponding to the pre-resistive areas in the first dielectric layer, metal is deposited therein which is responsible for Low resistance contacts with the emitter, base, and collector or other areas ensures excess metal becomes is removed, whereupon a third dielectric layer such as pyrolytic silicon dioxide is formed over it. This third dielectric

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trische Lage wird einer Ätzung zur Herstellung von Fenstern für die Metall-/Metallverbindung unterworfen, worauf eine zweite Metallage auf diese dritte dielektrische Lage aufgebracht und sodann die zweite Metallage entsprechend einem gewünschten Muster geätzt wird.tric layer is an etching for the production of windows for subjected to the metal / metal connection, whereupon a second metal layer is applied to this third dielectric layer and then the second metal layer is etched according to a desired pattern.

Die Ätzung der Gräben oder Rillen in die zuvor aufgebrachte dielektrische Lage kann durch photolithographische Verfahren erfolgen. Die Gräben sind so tief wie das Metall dick ist. Wenn das Metall in die Siliziumdioxidlage eingebettet ist, wird die Oberfläche im wesentlichen eben. Weitere Ablagerungen auf dieser Oberfläche folgen deren Verlauf und sind somit ebenfalls im wesentlichen eben. Auch die Ätzung der Fenster für die Metall-ZMetallverbindungen kann auf photolithographischem Wege erfolgen. Die zweite Metallage wird gleichfalls auf photolithographischem Wege entsprechend dem gewünschten Muster geätzt. Die Zuverlässigkeit solcher HalbleiteranOrdnungen entsprechend der Erfindung wird erhöht, weil störanfällige Gebiete in den Metallübergangsbereichen eliminiert werden.The etching of the trenches or grooves in the previously applied dielectric Location can be done by photolithographic processes. The trenches are as deep as the metal is thick. When the metal is embedded in the silicon dioxide layer, the surface becomes essentially just. Further deposits on this surface follow their course and are therefore also essential just. Also the etching of the windows for the metal-to-metal connections can be done photolithographically. The second layer of metal is also etched photolithographically according to the desired pattern. The reliability of such Semiconductor arrangements according to the invention are increased because failure-prone areas in the metal transition areas are eliminated.

Die Erfindung wird nachstehend anhand von Ausführungsbeispielen in Verbindung mit der zugehörigen Zeichnung erläutert. In der Zeichnung zeigen:The invention is illustrated below with reference to exemplary embodiments in Connection explained with the accompanying drawing. In the drawing demonstrate:

Fig. 1 in Blockform ein Flußdiagramm, das die einzelnen Verfahrensschritte bei der Herstellung einer Halbleiteranordnung entsprechend der vorliegenden Erfindung veranschaulicht;1 shows, in block form, a flow chart showing the individual method steps in the production of a semiconductor device illustrated in accordance with the present invention;

Fig. 2-9 Tei!querschnitte durch eine Halbleiteranordnung nach der Erfindung, die verschiedene maßgebliche Phasen bei der Herstellung einer Halbleiteranordnung nach der Erfindung veranschaulichen;Fig. 2-9 Partial cross-sections through a semiconductor arrangement According to the invention, the various relevant phases in the manufacture of a semiconductor device illustrate according to the invention;

Fig. IO perspektivisch im Querschnitt eine Teilansicht einer Halbleiteranordnung nach der Erfindung; und10 shows a partial view in perspective in cross section a semiconductor device according to the invention; and

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Fig. 11 eine Halbleiteranordnung ähnlich Fig. 10, jedoch mit dem Stand der Technik entsprechendem Aufbau.FIG. 11 shows a semiconductor arrangement similar to FIG. 10, but with the state-of-the-art structure.

Block 1 derBlock 1 of the

Wie mit/Fig. 1 veranschaulicht, besteht der erste Schritt des Verfahrens zur Herstellung einer Halbleiteranordnung nach der Erfindung darin, mittels herkömmlicher "vorohmscher" Ätzverfahren durch eine auf ein Siliziumsubstrat 21 aufgebrachte thermische Oxidbeschichtung 20 hindurch einen Schaltkreis zu bilden, indem öffnungen zu einem Emitterbereich 23, einem Basisbereich 24 und einem Kollektorbereich 25 sowie anderen Bereichen (nicht dargestellt), die in dem Siliziumsubstrat 21 entsprechend Fig. 2 vorgesehen worden sind, geschaffen werden. Entsprechend einem anschließenden Block 2 wird als nächstes eine dielektrische Siliziumdioxid-Lage 26 auf die thermische Oxidbeschichtung 20 mittels herkömmlicher chemischer Bedampfung aufgebracht, um eine pyrolytische Siliziumdioxid-Lage zu erzeugen, wie das mit Fig. 3 gezeigt ist. Der nächste Verfahrensschritt entsprechend Block 3 der Fig. 1 ist darauf gerichtet, Photoresistmaterial aufzubringen und die dielektrische Siliziumdioxid-Lage 26 zu maskieren, so daß eine entsprechend einem gewünschten Muster konturierte Photoresistschicht 27 zurückbleibt, die Gräben oder Rillen festlegt, wie das in Fig. 4 gezeigt ist. Als Photoresistmaterial kommt allgemein Microline PR-102 in Frage, das von der GAF-Corporation hergestellt wird. Entsprechend dem mit Block 4 veranschaulichten Verfahrensschritt wird die Siliziumdioxid-Lage 26 einer zeitlich festgelegten Ätzbehandlung unterworfen, bei der mittels verdünnter Fluorwasserstoffsäure nur die Siliziumdioxid-Lage 26 entfernt wird, außer in den Bereichen, in denen die Photoresistschicht 27 angeordnet ist, so daß jetzt Gräben T entstehen, die in der mit Fig. 5 veranschaulichten Weise einen T-förmigen Querschnitt haben.As with / Fig. As illustrated in Figure 1, there is the first step of the method for producing a semiconductor device according to the invention therein, by means of conventional "pre-ohmic" etching processes a thermal oxide coating applied to a silicon substrate 21 20 through to form a circuit by opening openings to an emitter region 23, a base region 24 and a Collector region 25 and other regions (not shown) which have been provided in the silicon substrate 21 in accordance with FIG. 2 are to be created. According to a subsequent block 2, a dielectric silicon dioxide layer is next 26 to the thermal oxide coating 20 using conventional Chemical vapor deposition is applied to a pyrolytic silica layer as shown in FIG. 3. The next process step corresponding to block 3 of FIG. 1 is thereupon directed to apply photoresist material and to mask the silicon dioxide dielectric layer 26 so that a corresponding photoresist layer 27 contoured to a desired pattern remains, defines the trenches or grooves, as shown in FIG. 4. Microline PR-102 is generally used as the photoresist material Question manufactured by GAF Corporation. According to the method step illustrated with block 4, the silicon dioxide layer 26 subjected to a timed etching treatment using dilute hydrofluoric acid only the silicon dioxide layer 26 is removed, except in the areas in which the photoresist layer 27 is arranged, so that now Trenches T arise which have a T-shaped cross section in the manner illustrated with FIG. 5.

Entsprechend dem nächsten, mit dem Block 5 veranschaulichten Verfahrensschritt wird eine erste Metallage aus einem Metall wie beispielsweise Aluminium, einer Aluminiumlegierung, Gold oder anderen geeigneten Metallen bzw. Metallegierungen in die Gräben T und auf die Photoresistschicht 27 in herkömmlicher Weise aufgedampft, so daß Metallkontakte 28 und leitende Bahnen gebildet werden. In Ver-Corresponding to the next method step illustrated with block 5 becomes a first metal layer made of a metal such as aluminum, an aluminum alloy, gold or others suitable metals or metal alloys in the trenches T and vapor-deposited on the photoresist layer 27 in a conventional manner, see above that metal contacts 28 and conductive traces are formed. In verse

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bindung mit dem mit dem Block 6 veranschaulichten Verfahrensschritt wird die Photoresistschicht mittels eines (von dem jeweils verwendeten Photoresistmaterial abhängenden) geeigneten Lösungsmittels entfernt, wofür im vorliegenden Fall Azeton verwendet wird, so daß das die Photoresistschicht abdeckende Metall entfernt werden kann. Die Halbleiteranordnung nimmt somit nach dem mit dem Block 6 veranschaulichten Verfahrensschritt die mit Fig. 7 gezeigte Gestalt an, so daß sie jetzt mit ihrer ersten Metallage verwendet werden kann, da die Metall-Querschnittsflächen groß sind und somit eine höhere Stromführungskapazität vermitteln. Außerdem ergibt sich eine topologisch^ Oberfläche, die im wesentlichen glatt ausgebildet ist, so daß Abstufungen in den Metallübergangsbereichen bei der Bildung von mehrschichtigen Metall-Halbleiteranordnungen fehlen und somit einerseits störanfällige Bereiche entfallen, andererseits die Produktion von Halbleiteranordnungen erhöht wird.Binding with the process step illustrated with the block 6, the photoresist layer is applied by means of a (of the respective Used photoresist material depending) removed suitable solvent, for which acetone is used in the present case so that the metal covering the photoresist layer can be removed. The semiconductor device thus takes after with the Block 6 illustrated process step the shape shown with Fig. 7, so that it is now used with its first metal layer can be, since the metal cross-sectional areas are large and thus convey a higher current carrying capacity. Also results a topologically ^ surface that is essentially smooth, so that gradations in the metal transition areas in the formation of multilayer metal-semiconductor devices are absent and thus on the one hand failure-prone areas are omitted, on the other hand the production of semiconductor arrangements is increased will.

Bei dem Verfahrensschritt entsprechend Block 7 der Fig. 1 wird in herkömmlicher Weise eine dielektrische Lage aufgebracht, im vorliegenden Fall pyrolytisches Siliziumdioxid. Die Lage weist dabei eine Stärke auf, wie sie erforderlich ist, um die anschließend aufzubringende zweite Metallage zu isolieren. Diese dielektrische Lage dichtet die darunter befindlichen Metallagen und dielektrischen Lagai entsprechend Fig. 8 hermetisch ab. Durch die dielektrische Lage 29 werden entsprechend Fig. 9 Metall-ZMetallkontakt-Fenster W an ausgewählten Stellen geätzt. Diese Ätzung erfolgt entsprechend dem mit Block 8 repräsentierten Verfahrensschritt mittels herkömmlicher Photoresist-, Maskierungs- und Ätzverfahren. Bei dem Verfahrensschritt entsprechend Block 9 der Fig. 1 wird eine zweite Lage 30 aus einem geeigneten Metall, wie zuvor erwähnt, auf die dielektrische Lage 29 aufgedampft, die die Metalllagen entsprechend Fig. 9 isoliert. Durch die Fenster W wird eine Metal1-/Metallverbindung zwischen der Metallage 30 und den Metallkontakten 28 hergestellt. Bei dem abschließenden, mit dem Block veranschaulichten Verfahrensschritt wird die Metall-Lage 30 in herkömmlicher Weise entsprechend einem vorgegebenen Muster geätzt, so daß nur die notwendigen Metallbereiche zurückbleiben, wie dasIn the method step corresponding to block 7 of FIG. 1, a dielectric layer is applied in a conventional manner, in the present case Case of pyrolytic silica. The situation has a strength as it is required to subsequently to be applied second metal layer to isolate. This dielectric layer seals the metal layers and dielectric layers underneath Lagai according to FIG. 8 hermetically. Through the dielectric Layer 29 are metal-to-metal contact windows as shown in FIG W etched in selected places. This etching takes place accordingly the process step represented by block 8 using conventional photoresist, masking and etching processes. In the method step corresponding to block 9 of FIG. 1, a second layer 30 made of a suitable metal, as mentioned above, vapor-deposited onto the dielectric layer 29, which insulates the metal layers according to FIG. Through the window W is a Metal / metal connection between the metal layer 30 and the metal contacts 28 established. At the end, with the block illustrated method step, the metal layer 30 is etched in a conventional manner according to a predetermined pattern, so that only the necessary metal areas remain, like that

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mit Fig. 10 gezeigt ist_r um die erforderlichen leitenden Verbindungen zwischen den jeweiligen Komponenten der Halbleiteranordnung zu bilden.shown with FIG. 10, _r is the required conductive connections between the respective components to form the semiconductor device.

Die Erfindung stellt damit eine Halbleiteranordnung zur Verfügung, die eine im wesentlichen glatte topologische Oberfläche besitzt, so daß Stufen S, wie sie in Verbindung mit einer Halbleiteranordnung nach dem Stand der Technik mit Fig. 11 dargestellt sind, entfallen. Es treten somit in der Metall-Lage 30 keine verdünnten Zonen wie in der Metallage 30a der Fig. 11 auf, so daß in der Metall-Lage 30 keine Gebiete hoher Stromdichte oder unterbrochenen Gebiete auftreten können, wie das in der Metall-Lage 30a der Fall sein könnte.The invention thus provides a semiconductor arrangement available, which has a substantially smooth topological surface, so that steps S, as they are in connection with a semiconductor device are shown according to the prior art with FIG. 11, are omitted. There are thus no thinned zones in the metal layer 30 as in the metal layer 30a of FIG. 11, so that in the metal layer 30 no areas of high current density or interrupted areas can occur, as is the case in the metal layer 30a could be.

Patentansprüche: Patent claims :

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Claims

Patent claims;

1.) Semiconductor arrangement with a semiconductor substrate which has at least one discrete switching element, characterized by a first electrically insulating layer on a surface of the semiconductor substrate, which is the discrete switching element while adapting to its shape and leaving "vorohmscher" openings in it overlaps, one on the first electrically insulating layer provided second electrically insulating layer with the "vorohmschen" openings in connection standing further openings, one arranged in the openings current-distributing metallization layer with the common Thicknesses of the first and second layers of substantially equal thickness and one on the second insulating layer Layer and the current-distributing metallization layer provided third electrically insulating layer with essentially smooth topological shape.

2. Semiconductor arrangement according to claim 1, characterized in that the third insulating layer has openings with the underlying metallization layer in connection stand, and that a second current-distributing metallization layer runs along the third insulating layer, the metal of which extends through the openings and is electrically connected to the first metallization layer, wherein the second metallization layer, electrical connecting lines in the form of webs forms with an essentially smooth topological course.

3. Semiconductor arrangement according to claim 1, characterized in that the openings in the second insulating layer are larger than the corresponding openings in the first insulating layer are and thus, together with the openings in the first insulating layer, have a T-shaped cross section for receiving the Form metallization.

4. A method for producing a semiconductor device according to a

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of claims 1-3, characterized in that initially one first layer of dielectric material is applied to the surface of a semiconductor substrate, the at least one has a discrete switching element, the first layer being provided with openings which expose parts of the switching element, that on top of the first layer of dielectric material a second layer of dielectric material is formed, a layer of photoresist material is placed on the second layer and is subjected to a patterning treatment, then the second layer is etched with parts in correspondence with the openings removed, a current-distributing metallization layer is applied to the first and second dielectric layers and the layer of photoresist material, the photoresist material and overlying metal are removed and finally on top of the first and second Layer of dielectric material and the metal located in the openings, a third layer of dielectric Material is formed with a substantially smooth topological shape.

5. The method according to claim 4, characterized in that applied to the third dielectric layer photoresist material, a pattern is formed therein and the third dielectric layer is etched so that holes are formed which communicate with each other stand with the material underneath, and that another current-distributing metallization layer on the third Dielectric layer provided and the metal located thereon is etched, so that metal traces remain, the one have an essentially smooth topological course.

6. The method according to claim 4, characterized in that each of the openings in the second dielectric layer is greater than the corresponding opening is in the first dielectric layer.

7. The method according to claim 4, characterized in that the openings in the first and the second layer and that therein

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the metal that is located has a T-shaped cross-section.

KN / hs 3

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