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DE19714470A1 - Drahtbondchipverbindung mit hoher Dichte für Multichip-Module - Google Patents

Drahtbondchipverbindung mit hoher Dichte für Multichip-Module

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Publication number
DE19714470A1
DE19714470A1 DE19714470A DE19714470A DE19714470A1 DE 19714470 A1 DE19714470 A1 DE 19714470A1 DE 19714470 A DE19714470 A DE 19714470A DE 19714470 A DE19714470 A DE 19714470A DE 19714470 A1 DE19714470 A1 DE 19714470A1
Authority
DE
Germany
Prior art keywords
wire
bond
bond pads
row
connections
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19714470A
Other languages
English (en)
Inventor
Kenneth Rush
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
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Withdrawn legal-status Critical Current

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Description

Die vorliegende Erfindung bezieht sich allgemein auf Multi­ chip-Module und insbesondere auf Verbindungen zwischen Chips in einem Multichip-Modul mit hoher Dichte.
Mit Verbesserungen der integrierten Schaltungsprozeßtechno­ logie kann eine zunehmende Anzahl von Bauelementen und Funktionen auf einem einzigen Chip integriert werden. Dies erzeugt jedoch einen Bedarf nach dem Erhöhen der Anzahl von elektrischen Verbindungen mit der integrierten Schaltung. Heutzutage besteht das gebräuchlichste Verfahren des Her­ stellens der elektrischen Verbindung zwischen der integrier­ ten Schaltung (IC) und dem Gehäuse durch Drahtbonden. Draht­ bondverbindungen (oder "Drahtbonds")) sind am Umfang des Chips bei einem minimalen Zwischenraum angeordnet, der durch die derzeitige Drahtbondausrüstung begrenzt ist. Elektrische Verbindungen, die innerhalb der IC hergestellt werden, können bei viel kleineren Geometrien hergestellt werden, als sie von der Drahtbondausrüstung unterstützt werden. Daher hielt die Anzahl von Drahtbondverbindungen, die an dem Chipumfang verfügbar sind, nicht mit der zunehmenden Nachfrage nach elektrischen Verbindungen, die durch die Verbesserungen der Halbleiterprozeßtechnik erzeugt werden, Schritt. Es besteht ein Bedarf nach Verbesserungen bei der Drahtbondtechnologie, die mit dem Bedarf nach elektrischen Verbindungen Schritt halten.
Vorgeschlagene Lösungen umfassen das Herstellen von größeren Chipumfängen, um eine größere Anzahl von Verbindungen zu unterstützen. Dies ist jedoch keine effiziente Verwendung des Siliziums und resultiert in erhöhten Kosten, die im all­ gemeinen unannehmbar sind. Weitere Vorschläge betreffen das Verwenden von Bondanschlußflächen, die über dem Körper der IC verteilt sind. Praktische Technologien zum Herstellen von zuverlässigen Verbindungen mit dem Chipinneren sind jedoch nicht gebräuchlich. Eine bestimmte Verbesserung wird er­ reicht, indem die Reihen der Bondanschlußflächen auf der IC gestaffelt werden. Drahtbondverbindungen können zwischen den zwei Reihen von Bondanschlußflächen mit nicht-planaren (d. h. Mehrebenen-) Bondanschlußflächen auf einem Trägersubstrat hergestellt werden. Dieses Verfahren der gestaffelten Bond­ anschlußflächen verdoppelt wirksam die Anzahl von Draht­ bondverbindungen, die zwischen einem Chip und einem äußeren Gehäuse oder Leitungsrahmen hergestellt werden können.
Das Herstellen von Verbindungen zwischen integrierten Schaltungen ist ein besonderes Problem bei Multichip-Mo­ dulen, bei denen der Raum die Hauptsache ist, und bei denen der Bedarf nach elektrischen Verbindungen mit hoher Bandbreite zwischen den Chips groß ist. Dies ist besonders bei "skalierbaren" Technologien der Fall, die eine gestei­ gerte Leistung bieten, indem Arrays von integrierten Schal­ tungen des ähnlichen Typs bereitgestellt werden. Beispiele skalierbarer Technologien umfassen programmierbare Logik­ bauelemente, wie z. B. Speicher, programmierbare Gatearrays (PGAs), programmierbare Logikarrays (PLAs), Feld-program­ mierbare Gatearrays (FPGAs) und dergleichen.
Bei Multichip-Entwürfen wird eine Mehrzahl von Chips auf einem gemeinsamen Substrat befestigt. Das Substrat weist eine gedruckte Verdrahtung und Bondanschlußflächen auf. Drahtbondverbindungen werden von jedem Chip zu einer Bondanschlußfläche auf dem Substrat hergestellt. Die gedruckten Verdrahtungskanäle werden verwendet, um jede Drahtbondverbindung mit einer erwünschten Drahtbondver­ bindung auf einem anderen Chip zu verbinden. Herkömmliche Substratprozesse erzeugen jedoch Bondanschlußflächen bei einer viel geringeren Dichte, als sie auf der integrierten Schaltung gebildet werden kann. Daher ist die Chip-zu-Chip-Ver­ drahtungsdichte durch die Substrattechnologie begrenzt. Chips sind weiter voneinander beabstandet, um es zu ermög­ lichen, daß sich die Drahtbondverbindungen zu Bondan­ schlußflächen, die auf dem Substrat gebildet sind, auffächern können. Dies erhöht die Größe des gesamten Gehäuses und erhöht ferner die physische Länge jeder Verbindung, wodurch parasitäre Kapazitäten und Induktivi­ täten erhöht werden, die die Geschwindigkeit begrenzen, mit der Signale von einem Chip zu einem anderen Chip laufen können.
Bestimmte herkömmliche MCM-Bauelemente (MCM = Multi-Chip Module) sind mit Drahtbondverbindungen verfügbar, die direkt von einer Chipbondanschlußfläche zu einer benachbarten Chipbondanschlußfläche gebildet sind. Diese Entwürfe beseitigen die Auswirkungen dazwischenliegender Substrat­ bondverbindungen. Bis jetzt war jedoch das direkte Chip­ zu-Chip-Bonden nicht in der Lage, die erhöhte Dichte von gestaffelten Bondanschlußflächen vorteilshaft auszunützen.
Weitere vorgeschlagene Lösungen vergrößern die Datenüber­ tragungskapazität jedes Drahts. So schlagen beispielsweise G. Y. Yacoub u. a. in einem Artikel mit dem Titel "Self- Timed Simultaneous Bi-directional Signaling for IC Systems" (IEEE 1992) vor, daß drei Spannungspegel verwendet werden können, um eine bidirektionale Datenübertragung über einen einzigen Draht zu ermöglichen. Ein ähnlicher Lösungsansatz wird von Mooney u. a. in "A 900 Mb/s Bi-directional Signaling Scheme", erschienen in dem IEEE Journal of Solid- State Circuits, Band 30, Nr. 12 (Dezember 1995) erörtert. Diese Systeme erfordern eine Komponentenanpassung mit hoher Toleranz bei den integrierten Schaltungen und eine sorg­ fältige Anpassung von Widerständen zwischen benachbarten Chips, um eine ausreichende Rauschreserve zu den drei Span­ nungspegeln zu schaffen. Weitere vorgeschlagene Verfahren umfassen Zeitbereichs- oder Frequenzbereichs-Multiplextech­ niken, diese erhöhen jedoch die Komplexität des Systems.
Ein wesentlicher Faktor bei dem Erfolg und der Zuverlässig­ keit jeder Drahtbondtechnologie mit hoher Dichte ist die Trennung zwischen Drähten. Integrierte Schaltungen arbeiten bei wesentlich erhöhten Temperaturen, die die Drahtbondver­ bindungen ausbreiten, was bewirken kann, daß zwei Draht­ bondverbindungen kurzgeschlossen werden, wenn sie zu nahe aneinander angeordnet sind. Weitere Faktoren, die eine physische Belastung und Größe betreffen, die während der Herstellung, einem Test oder der Verwendung erzeugt werden, können Drahtbondverbindungen kurzschließen, es sei denn, daß eine ausreichende Trennung zwischen den Drähten gegeben ist. Die bekannten, oben erörterten Drahtbondtechnologien trennen die Drähte in einer Dimension durch Steuern des Zwischen­ raums der Bondanschlußflächen. Eine bekannte Drahtbondtech­ nologie mit hoher Dichte trennt die Drahtbondverbindungen in drei Dimensionen unter Verwendung mehrerer Reihen von ge­ staffelten Bondanschlußflächen, die mit einem mehrlagigen Substrat gekoppelt sind. Die dreidimensionale Trennung er­ forderte, daß das mehrlagige Substrat die dritte Trennungs­ dimension schafft. Daher ermöglichen diese bekannten Tech­ niken kein Chip-zu-Chip-Drahtbonden, bei dem beide Chips koplanar sind, wodurch der Nutzen eines mehrlagigen Sub­ strats nicht vorhanden ist.
Diese bekannten Versuche, um die Anzahl von Drähten und die Datenkapazität von Drähten in einer integrierten Schaltung zu erhöhen, war nicht in der Lage, den Bedarf nach Draht­ bondverbindungen mit hoher Dichte zu erfüllen, welche von derzeitigen integrierten Schaltungen gefordert werden. Es besteht ein Bedarf nach dem Erhöhen der Anzahl von Verbin­ dungsdrähten, die mit einer integrierten Schaltung gekoppelt sind, und speziell mit integrierten Schaltungen in Multi­ chip-Modulen, um größere Mengen von Daten zwischen Chips zu übertragen.
Die Aufgabe der vorliegenden Erfindung besteht darin, Multi­ chip-Module zu schaffen, die eine große interne Datenüber­ tragungskapazität aufweisen.
Diese Aufgabe wird durch ein Multichip-Modul gemäß Anspruch 1 oder 6 gelöst.
Kurz gesagt betrifft die vorliegende Erfindung ein Multi­ chip-Modul, das ein mehrschichtiges Substrat und eine strukturierte Metallisationsschicht hat, die auf jeder Schicht des Substrats gebildet ist. Ein mehrlagiger Hohlraum ist gebildet, wobei sich eine Befestigungsoberfläche für integrierte Schaltungen (ICs) am Boden des mehrlagigen Hohl­ raums befindet. Eine Mehrzahl von ICs ist auf der IC-Be­ festigungsoberfläche des Hohlraums gebildet. Ein erster Satz von Drahtbondverbindungen erstreckt sich von zumindest einer IC zu den freigelegten Abschnitten einer strukturierten Metallisierung von zumindest zwei Lagen des mehrlagigen Hohlraums. Ein zweiter Satz von Drahtbondverbindungen erstreckt sich von der zumindest einen IC zu Bondanschluß­ flächen einer benachbarten IC. Ein dritter Satz von Draht­ bondverbindungen erstreckt sich von der zumindest einen IC zu Bondanschlußflächen der benachbarten IC, derart, daß der dritte Satz von Drahtbondverbindungen eine höhere Schleifen­ höhe als der zweite Satz von Drahtbondverbindungen hat.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich­ nungen detaillierter erläutert. Es zeigen:
Fig. 1 eine Draufsicht eines Abschnitts eines Multichip-Moduls gemäß der vorliegenden Erfindung;
Fig. 2 einen vergrößerten Abschnitt des Multichip-Moduls, das in Fig. 1 gezeigt ist; und
Fig. 3 einen vereinfachten Querschnitt durch einen Ab­ schnitt eines Multichip-Moduls gemäß der vorlie­ genden Erfindung.
1. Überblick
Die vorliegende Erfindung betrifft eine Drahtbondtechno­ logie, die Drahtbondverbindungen mit ultrahoher Dichte zwischen zwei integrierten Schaltungen schafft. Obwohl die vorliegende Erfindung bezüglich ihrer Ausführung auf vor­ teilhafte Weise Druck-, Photolithographie- und Drahtbondaus­ rüstungsverbesserungen verwendet, können die erfindungsge­ mäßen Konzepte auf jede Technologie angewendet werden, um die Drahtbonddichte für diese Technologie zu verbessern. Daher werden die spezifischen Abmessungen, die Bondanschluß­ flächenzwischenräume, die Drahtgrößen und dergleichen le­ diglich beispielhaft und aus Verständnisgründen gegeben, und stellen keine Begrenzung der Lehren der vorliegenden Erfin­ dung dar.
Die vorliegende Erfindung wird bei Multichip-Modulen (MCMs), wie z. B. dem in Fig. 1 gezeigten Modul 100, verwendet. MCMs erfordern eine hohe Drahtdichte, um Signale zwischen ICs 101 zu koppeln, die auf einem gemeinsamen Substrat befestigt sind, das mehrere Schichten 102A-102E aufweist (zusätzlich zu den Schichten 102F-102J, die in Fig. 3 gezeigt sind). Es sollte offensichtlich sein, daß jede Anzahl von Schichten verwendet werden kann, um eine spezielle Herstellungstechno­ logie und Drahtdichte unterzubringen, welche von einem Entwurf gefordert werden. Bei dem in den Fig. 1-3 gezeig­ ten Beispiel wird eine herkömmliche Mehrebenen-Keramiksub­ strattechnologie verwendet, es könnte jedoch jede äquivalen­ te Technologie ebenfalls verwendet werden. In Fig. 1-Fig. 3 umfaßt jede der Schichten 102A-102J ein isoliertes Keramikmaterial mit einer strukturierten Metallisations­ schicht, die auf demselben gebildet ist. Ein Abschnitt jeder Schicht 102A-102D wird entfernt, um einen mehrlagigen Hohlraum zu erzeugen, indem ein Abschnitt der strukturierten Metallisierung auf jeder Schicht 102B-102E an dem Umfang des Hohlraums freigelegt wird. Der freigelegte Abschnitt der Schicht 102E bildet eine Chipbefestigungsoberfläche und ist im wesentlichen von der Masseebenenmetallisierung bedeckt, an der die ICs 101 durch leitfähiges Epoxidharz, Lötmittel oder durch eine ähnliche Chipbefestigungstechnologie befestigt werden. Wie es nachfolgend erörtert ist, sind weitere strukturierte Metallisierungsmerkmale auf der Schicht 102E zwischen den ICs 101 gebildet.
Jede der Schichten 102D-102B umfaßt vorzugsweise eine Signalverdrahtung, die digitale oder analoge Datensignale von den ICs zu MCM-Eingabe/Ausgabe- (I/O-; I/O = Input/Output) Anschlußstiften oder Anschlüssen (nicht gezeigt) trägt. Die Schicht 102A ist eine Frontoberfläche, die einen chemischen, mechanischen und elektrischen Schutz für die darunterliegenden Schichten bildet, und die als Be­ festigungsoberfläche für eine Gehäuseabdeckung 301 (in Fig. 3 gezeigt) dient. Jede verfügbare MCM-Technologie kann ver­ wendet werden, um die gedruckte Verdrahtung auf den Schichten 102B-102D zu bilden, und um die I/O-Anschluß­ stifte oder -anschlüsse zu bilden, um es zu ermöglichen, daß das MCM 100 mit einer externen Schaltungsanordnung gekoppelt wird. Drahtbond 106 koppeln Bondanschlußflächen, die auf einer Kante jeder IC 101 gebildet sind, und zwar mit ausge­ wählten Leitern oder Bondanschlußflächen auf den Schichten 102B-102D. Drahtbond 105 koppeln eine Bondanschlußfläche auf eine IC 101 mit einer Bondanschlußfläche auf einer be­ nachbarten IC 101. Ein wichtiges Merkmal der vorliegenden Erfindung besteht darin, daß jede IC 101 mehrere Reihen von Bondanschlußflächen 203 aufweist, und daß Drahtbondverbin­ dungen 105 mit jeder der mehreren Reihen gekoppelt sind. Daher erreicht die vorliegende Erfindung die Vorteile einer Verdrahtung mit höherer Dichte, die durch gestaffelte Bond­ anschlußflächen 203 sowie durch die Vorteile der direkten Chip-zu-Chip-Drahtbondverbindungen 105 geliefert werden.
Ein Merkmal der vorliegenden Erfindung besteht darin, daß Chip-zu-Substrat-Drahtbondverbindungen verfügbar sind, daß jedoch auf dieselben zugunsten von direkten Chip-zu-Chip-Drahtbondverbindungen 105 lediglich minimal gebaut wird. Dies erlaubt es, daß die Drahtbonddichte von dem Zwischen­ raum, bei dem auch Auf-Chip-Bondanschlußflächen gebildet werden können (sowie durch Drahtbondwerkzeugbegrenzungen) diktiert wird. Daher sind die technischen Begrenzungen, die beim Bilden von Bondanschlußflächen 202 auf Substraten oder Anschlußrahmen inhärent sind, keine Begrenzungen für den Drahtbondzwischenraum gemäß der vorliegenden Erfindung.
Ein weiteres Merkmal der vorliegenden Erfindung besteht darin, gestaffelte Bondanschlußflächen auf eine Art und Weise zu verwenden, die die Chip-zu-Chip-Drahtbondverbin­ dungen, welche oben beschrieben wurden, vereinfacht. Obwohl gestaffelte Bondanschlußflächen verwendet worden sind, um die Bondanschlußflächendichte zu erhöhen, wurden sie jedoch nicht in einer dreidimensionalen Drahtbondstruktur verwen­ det, die die Schleifenhöhen der Drahtbondverbindungen 105 und die Schleifenlängen gemäß der Staffelung der Bondan­ schlußflächen 203 staffelt. Dieses Merkmal erhöht die Dichte der Drahtbondverbindungen 105 für ein gegebenes Drahtbond­ werkzeug, ohne die Zuverlässigkeit zu opfern.
Bei einem speziellen Beispiel wurde ein MCM hergestellt, das zwei Lagen von Aluminiumlegierungsdrahtbondverbindungen zwischen koplanaren Chips hatte, wobei ein effektiver Bondzwischenraum 62,5 Mikrometer betrug. Jeder Chip umfaßte zwei Reihen von Bondanschlußflächen für ein Chip-zu-Chip-Bonden. Jedes MCM umfaßte über 1000 Chip-zu-Chip-Drähte mit einer Fehlerdichte, die besser als 10 Teile pro Million war.
Die vorliegende Erfindung wird bezugnehmend auf ein spezi­ fisches Beispiel unter Verwendung der Ultraschalldrahtbond­ technologie mit einem Drahtbondwerkzeug von Hughes beschrie­ ben. Die Lehren der vorliegenden Erfindung finden bei jedem anderen Drahtbondwerkzeug unter Verwendung eines bekannten Drahtmetalls oder einer bekannten Drahtlegierung Verwendung. Es sei ins Auge gefaßt, daß Verbesserungen der Drahtbond­ werkzeugleistung die Drahtbondleistung weiter erhöhen wird, wobei diese Werkzeuge ebenfalls in der Lage sein werden, die Vorteile der vorliegenden Erfindung auszunützen. Diese und weitere vorhersagbare Modifikationen der Lehren gemäß der vorliegenden Erfindung sind zu der Vorrichtung und dem Verfahren gemäß der vorliegenden Erfindung äquivalent.
2. Dreidimensionale Drahtbondverbindungstrennung
Ein wesentlicher Faktor beim Erfolg und der Zuverlässigkeit jeder Drahtbondtechnologie mit hoher Dichte ist die Trennung zwischen den Drähten. Integrierte Schaltungen arbeiten bei wesentlich erhöhten Temperaturen, die die Drahtbondver­ bindungen ausbreiten, und die bewirken können, daß zwei Drahtbondverbindungen kurzgeschlossen werden, wenn sie zu nahe aneinander sind. Weitere Faktoren, einschließlich einer physischen Belastung von Stößen, die während der Herstel­ lung, des Tests oder der Verwendung erzeugt werden können, können Drahtbondverbindungen kurzgeschlossen werden, es sei denn, daß eine ausreichende Trennung zwischen den Drähten gegeben ist. Die meisten Drahtbondtechnologien trennen die Drähte in einer Dimension, indem der Zwischenraum der Bondanschlußflächen gesteuert wird, um die Begrenzungen des Drahtbondwerkzeugs zu erfüllen. Eine bekannte Hochdichte- Drahtbondtechnologie trennt die Drahtbondverbindungen in drei Dimensionen unter Verwendung mehrerer Reihen von ge­ staffelten Bondanschlußflächen, die mit einem mehrlagigen Substrat gekoppelt sind. Wie es vorher dargelegt wurde, sind diese Techniken nicht auf das Chip-zu-Chip-Drahtbonden anwendbar, bei dem beide Chips koplanar sind, wodurch kein Nutzen aus einem mehrlagigen Substrat gezogen werden kann.
Fig. 2 zeigt einen vergrößerten Abschnitt eines MCM 100 von Fig. 1. Benachbarte ICs 101 sind auf der Befestigungsober­ fläche 102E am Boden eines Hohlraums befestigt, der in einem mehrlagigen Substrat gebildet ist. Die Schicht 102D ist gegenüber der Schicht 102E erhöht und umfaßt Bondanschluß­ flächen 202, die verwendet werden, um auf eine herkömmliche Art und Weise Signale zu einer externen Schaltungsanordnung zu koppeln. Zwischen den Bondanschlußflächen 203 der benach­ barten ICs 101 sind drei Lagen einer Verdrahtung durch Drahtbondverbindungen 105 gebildet.
Bei einem bevorzugten Ausführungsbeispiel sind die Bondan­ schlußflächen 201 auf der Oberfläche der Schicht 102E ge­ bildet, wobei sie durch Durchgangslöcher (Vias) mit Lei­ stungsversorgungsspannungen gekoppelt sind, die auf der strukturierten Metallisierung der Schichten 102F-102J (in Fig. 3 gezeigt) verteilt werden. Weniger oder mehr Lei­ stungsversorgungsspannungen können erforderlich sein, wodurch entsprechend weniger oder mehr Schichten in dem Mehrschichtsubstrat nötig sind. Ebenfalls können die Bondanschlußflächen 201 mit digitalen oder analogen Signalen statt mit Leistungsversorgungsleitungen gekoppelt sein.
Eine erste Lage der Chip-zu-Chip-Drahtbondverbindungen 105 wird durch Verbindungen zwischen ausgewählten Bondanschluß­ flächen der äußersten Reihe der Bondanschlußflächen 203 mit Bondanschlußflächen 201 auf der Substratschicht 102E gebil­ det. In Fig. 2 ist jede sechste Bondanschlußfläche 203 mit einer Bondanschlußfläche 201 gekoppelt. Die Anzahl von not­ wendigen Verbindungen wird von der Anzahl von Leistungsver­ sorgungsspannungen, die von der Schaltungsanordnung der ICs 101 benötigt werden, sowie von der erwünschten Höhe der Lei­ stungsversorgungsintegrität, die von der Schaltungsanordnung auf den ICs benötigt wird, abhängen. Dieser erste Satz von Drahtbondverbindungen 105, der zwischen den Bondanschlußflä­ chen 203 und den Bondanschlußflächen 201 gebildet ist, wird auf eine herkömmliche Art und Weise unter Verwendung verfüg­ barer Technologien zum Herstellen von Chip-zu-Substrat-Draht­ bondverbindungen hergestellt.
Eine zweite Lage von Chip-zu-Chip-Drahtbondverbindungen 105 wird durch Verbindungen zwischen den restlichen der Bond­ anschlußflächen 203 in der äußersten Reihe mit den Bond­ anschlußflächen 203 der benachbarten ICs 101 gebildet. Vorzugsweise sind die ICs 101 zueinander ausgerichtet, derart, daß die Bondanschlußflächen (oder "Bondpads") 203 auf jeder IC 101 mit entsprechenden Bondanschlußflächen 203 auf der benachbarten IC 101 ausgerichtet sind. Wünschenswer­ terweise sind alle Bondanschlußflächen 203 in der äußersten Reihe der IC 203 entweder mit der ersten Lage oder der zwei­ ten Lage der Chip-zu-Chip-Drahtbondverbindungen 105 gekop­ pelt, wobei es jedoch annehmbar ist, bestimmte Bondan­ schlußflächen 203 unbefestigt zu lassen, wenn sie nicht verwendet oder benötigt werden, oder wenn sie fehlerhaft sind. Dieser zweite Satz von Drahtbondverbindungen 105 weist eine höhere Schleifenhöhe (d. h. die maximale Höhe des Drahts, wie er die zwei Chips überbrückt) auf, als die erste Lage von Drahtbondverbindungen 105 aufweist. Diese Differenz der Schleifenhöhe wird hauptsächlich dadurch bewirkt, daß jeder Draht der zweiten Lage von Drähten eine längere Länge als ein Draht der ersten Lage von Drahtbondverbindungen 105 aufweist. Da die erste Lage von Drahtbondverbindungen 105 physisch von der zweiten Lage von Drahtbondverbindungen durch den Zwischenraum der Bondanschlußflächen 203 voneinan­ der beabstandet sind, ist es nicht kritisch, daß die Schlei­ fenhöhe der zweiten Lage wesentlich größer als die der er­ sten Lage ist.
Eine dritte Lage von Chip-zu-Chip-Drahtbondverbindungen 105 wird durch Verbindungen zwischen den Bondanschlußflächen 203 in der inneren Reihe jeder IC 101 zu Bondanschlußflächen 203, die auf der inneren Reihe der benachbarten IC 101 gebildet sind, gebildet. Vorzugsweise ist die innere Reihe der Bondanschlußflächen 203 auf jeder IC 101 bezüglich der äußeren Reihe der Bondanschlußflächen 203 gestaffelt oder versetzt, was einen gewissen Grad an Beabstandung zwischen den Drahtbondverbindungen 105 der dritten Lage und den Drahtbondverbindungen 105 der ersten und der zweiten Lage ergibt. Um einen weiteren Grad an Beabstandung zu schaffen, wird die Schleifenhöhe der dritten Lage der Chip-zu-Chip-Draht­ bondverbindungen 105 höher als entweder die der ersten Lage oder der zweiten Lage der Drahtbondverbindungen 105 eingestellt. Dies ist besonders in Fig. 3 sichtbar, welche die wesentliche Beabstandung zwischen der zweiten Lage von Drahtbondverbindungen 105 von der dritten Lage von Draht­ bondverbindungen 105 zeigt.
Gemäß der vorliegenden Erfindung sind die Chip-zu-Chip-Draht­ bondverbindungen 105 voneinander in zwei Dimensionen, wie es in Fig. 2 gezeigt sind, und ferner in einer dritten Dimension versetzt, wie es in Fig. 3 gezeigt ist, um eine ausreichende Beabstandung zwischen den Drähten für ein robustes Chip-zu-Chip-Drahtbonden mit hohem Ertrag und hoher Dichte zu ergeben. Unter Verwendung herkömmlicher Drahtbond­ werkzeuge können Hunderte von Drahtbondverbindungen auf jeder Seite einer IC 101 mit typischer Größe gebildet werden.
Es sollte offensichtlich sein, daß die vorliegende Erfindung die Beabstandung vorteilhaft ausnützt, die sowohl durch die gestaffelten Bondanschlußflächen 203 als auch durch die gestaffelten Schleifenhöhen der Drahtbondverbindungen 105 geschaffen ist. Jede dieser Techniken kann bei den Chip-zu-Chip-Drahtbondverbindungen allein verwendet werden, und jede schafft durch sich selbst einen bestimmten Grad an Beabstandung zwischen den Drahtbondverbindungen 105, die koplanare Bondanschlußflächen 203 auf benachbarten Chips verbinden. Es wird jedoch davon ausgegangen, daß die beste Technik zum Verwenden der vorliegenden Erfindung darin besteht, sowohl die gestaffelten Bondanschlußflächen 203 als auch die gestaffelten Schleifenhöhen zu kombinieren, statt daß jede Technik für sich allein verwendet wird.
3. Mehrebenen-Substrataufbau
Obwohl der Aufbau eines mehrschichtigen Substrats mit Schichten 102A-102E im wesentlichen herkömmlich ist, er­ laubt die Verwendung der zwischen-Chip-Bondanschlußflächen 201 (in Fig. 2 gezeigt) die Bildung der ersten Lage von Drahtbondverbindungen 105, die elektrische Leistung und eine Masse oder "Erdung" für die ICs 101 liefern. Da große ICs viele Verbindungen mit Leistungsversorgungen und mit der Masseebene für einen stabilen Betrieb benötigen, ist es notwendig, Leistungs- und Masse-Bondanschlußflächen 201 zwischen benachbarten ICs 101 bereitzustellen, derart, daß auf jede Bondanschlußfläche 201 von zwei ICs 101 zugegriffen werden kann. Wie es in Fig. 3 gezeigt ist, ist jede der unteren Substratschichten 102F-102J zum Tragen von Lei­ stungsversorgungsspannungen verfügbar, die zu der Oberfläche der Schicht 102E zu den Bondanschlußflächen 201 gekoppelt werden können. Die Metallisierung der Schicht 102E ist strukturiert, um Bondanschlußflächen 201 zu schaffen, die über Vias oder Durchgangslöcher mit den darunterliegenden Leistungsversorgungsspannungen auf den Schichten 102F-102J gekoppelt sind. Jede der Schichten 102F-102J kann digitale oder analoge Signale statt dessen oder zusätzlich zu Lei­ stungsversorgungsspannungen tragen. Bei einer spezifischen Implementation wird eine der Schichten 102F-102J verwen­ det, um Bondanschlußflächen 203 an einem Ende der MCM 100 (d. h. der linken Seite in Fig. 1) mit Bondanschlußflächen 203 an dem gegenüberliegenden Ende der MCM 100 (d. h. der rechten Seite in Fig. 1) zu koppeln. Dieser Verbindungstyp ist besonders bei einem Array einer programmierbaren Logik nützlich, z. B. wenn jede integrierte Schaltung 101 ein FPGA oder eine Schaltung ähnlichen Typs ist.
4. Chiplayout
Bei der bevorzugten Implementation sind die ICs 101 im we­ sentlichen identisch, um die Kosten des MCM 100 zu redu­ zieren. Jedes MCM 100 weist eine erste Seite auf, die Bond­ anschlußflächen hat, die eine Kommunikation mit einer exter­ nen Schaltungsanordnung über Drahtbondverbindungen 106 un­ terstützen. Die restlichen drei Seiten jeder IC 101 weisen zwei Reihen von Bondanschlußflächen auf, die Chip-zu-Chip- Drahtbondverbindungen 105 tragen. ICs 101 sind in zwei Rei­ hen beliebiger Länge (oder zwei Spalte beliebiger Länge) angeordnet. ICs 101 sind derart positioniert, daß die erste Seite nach außen gerichtet ist, derart, daß die Drahtbond­ verbindungen 106 parallel sind und mit Substratschichten 102B-102D auf zwei gegenüberliegenden Seiten des MCM 100 gekoppelt sind. Daher weist jede IC 102 drei Seiten auf, die eine Chip-zu-Chip-Kommunikation unterstützen, weshalb es möglich ist, daß die Chips in einem 2×N-Array plaziert werden, wobei N irgendeine Anzahl ist, die durch die Sub­ stratgröße und die praktischen Kosten sowie durch Herstel­ lungsüberlegungen begrenzt ist.
Dieses bevorzugte Layout der IC 101 resultiert darin, daß zwei gegenüberliegende Seiten der MCM 100 Chip-zu-Chip-Bond­ anschlußflächen 203 und nicht Bondanschlußflächen, die Drahtbondverbindungen 106 unterstützen, haben. In diesem Fall ist es vorteilhaft, eine oder mehrere Schichten 102B- 102J zu haben, um Bondanschlußflächen 203 auf diesen gegenüberliegenden Enden des MCM 100 zu koppeln. Diese Verbindung wird ein "Herumwickeln" genannt und ist optional verfügbar, um Chip-zu-Chip-Verbindungen für nicht-benach­ barte ICs 101 zu haben. Auf diese Art und Weise können Chip- zu-Chip-Drahtbondverbindungen 105 verwendet werden, um die Signalleitungen zwischen einer beliebigen Anzahl von ICs 101 zu koppeln. Es sollte offensichtlich sein, daß die spe­ zielle Implementation, die für die vorliegende Erfindung dargestellt ist, lediglich beispielhaft und keine Begrenzung für das Chip-zu-Chip-Drahtbondmerkmal mit hoher Dichte der vorliegenden Erfindung ist.
Da die Chip-zu-Chip-Drahtbondverbindungen 105 gemäß der vor­ liegenden Erfindung in drei Dimensionen mit variierenden Drahtbondlängen, Schleifenhöhen und Positionen gebildet sind, werden die Drahtbondprozesse wünschenswerterweise in einer nachfolgend beschriebenen Reihenfolge ausgeführt. Bei dem bevorzugten Verfahren werden auf jeder Seite jeder IC 101 drei Durchläufe ausgeführt, wobei jedem Durchlauf eine Erhöhung folgt. Durch elektrisches und/oder visuelles Un­ tersuchen der Drahtbondverbindungen an dem Ende jedes Durch­ laufs können bestimmte fehlerhafte Drahtbondverbindungen 105 und 106 repariert werden, bevor sie durch eine folgende Schicht einer Verdrahtung bedeckt werden. Da ein einziges MCM gemäß der vorliegenden Erfindung ohne weiteres Tausende von Drahtbondverbindungen 105 und 106 haben kann, wird selbst ein niedriger Hintergrundpegel an Fehlern in bestimm­ ten fehlerhaften Drahtbondverbindungen 105 oder 106 nach der Fertigstellung resultieren.
Vorzugsweise werden Leistungsversorgungs- und Massezufüh­ rungsverbindungen durch Substratbondanschlußflächen 201 (in Fig. 2 gezeigt), wie es oben beschrieben wurde, geschaffen. Eine erste Ebene von Drahtbondverbindungen wird durch Koppeln ausgewählter Bondanschlußflächen 203 jeder IC 101 mit geeigneten Bondanschlußflächen 201 auf der Substrat­ schicht 102E gebildet. In den meisten Fällen wird dies bedeuten, daß viele Bondanschlußflächen nach dem ersten Durchlauf offengelassen oder nicht verwendet sind. Die Leistungs- und die Massedrahtbondverbindungen haben die kleinste Schleifenhöhe und Schleifenlänge, weshalb sie zuerst hergestellt werden. Ebenfalls können die Leistungs- und Masseverbindungen nach dem ersten Durchlauf elektrisch untersucht werden, um eine Identifikation und eine Reparatur jeder fehlerhaften Drahtbondverbindung zu ermöglichen.
In einem zweiten Durchlauf wird die zweite Lage der Chip­ zu-Chip-Drahtbondverbindungen 105 mit Schleifenhöhen gebil­ det, die etwas größer als die der Drahtbondverbindungen 105 der ersten Lage sind, und die durch den Zwischenraum der Bondanschlußflächen 203 von den Drahtbondverbindungen der ersten Lage physisch beabstandet sind. Vorzugsweise wird eine visuelle und/oder elektrische Untersuchung nach dem zweiten Durchlauf durchgeführt, obwohl eine elektrische Untersuchung unmöglich sein kann, bis die restlichen Draht­ bondverbindungen gebildet sind. Ein dritter Durchlauf wird durchgeführt, um die Drahtbondverbindungen 105 der dritten Lage zu bilden, die eine Schleifenhöhe haben, die größer als die ist, die während des Bildens der zweiten Drahtbondver­ bindungen oder der ersten Drahtbondverbindungen ist.
Es ist demnach offensichtlich, daß eine Drahtbondchipver­ bindung mit hoher Dichte für Multichip-Module geschaffen ist, die die Verdrahtungsdichte durch Staffeln von Draht­ bondverbindungen in drei Dimensionen zwischen zwei im wesentlichen planaren Oberflächen auf benachbarten ICs erhöht.

Claims (8)

1. Multichip-Modul (100) mit folgenden Merkmalen:
einem Substrat (102) mit einer Chipbefestigungsoberflä­ che (102E), die auf demselben gebildet ist;
einer strukturierten Metallisierung (201), die auf der Chipbefestigungsoberfläche (102E) des Substrats (102) gebildet ist, um eine Mehrzahl von Masseleitern und eine Mehrzahl von Leistungsversorgungsleitern zu schaffen;
einer ersten integrierten Schaltung (101), die auf der strukturierten Metallisierung (102E) der Chipbefesti­ gungsoberfläche befestigt ist;
einer ersten Reihe von Bondanschlußflächen (203), die an einem Umfang der ersten integrierten Schaltung (101) gebildet ist;
einer zweiten Reihe von Bondanschlußflächen (203), die an dem Umfang der ersten integrierten Schaltung (101) und innerhalb der ersten Reihe von Bondanschlußflächen (203) gebildet ist;
einer zweiten integrierten Schaltung (101), die auf der Chipbefestigungsoberfläche befestigt ist;
einer dritten Reihe von Bondanschlußflächen (203), die an einem Umfang der zweiten integrierten Schaltung (101) gebildet ist;
einer vierten Reihe von Bondanschlußflächen (203), die an dem Umfang der zweiten integrierten Schaltung (101) und innerhalb der dritten Reihe von Bondanschlußflächen gebildet ist;
einem ersten Satz von Drahtbondverbindungen (105), die die zweite Reihe der Bondanschlußflächen (203) mit der vierten Reihe der Bondanschlußflächen (203) koppeln;
einem zweiten Satz von Drahtbondverbindungen (105), die ausgewählte der ersten Reihe von Bondanschlußflächen (203) mit ausgewählten der dritten Reihe von Bondan­ schlußflächen (203) koppeln;
einem dritten Satz von Drahtbondverbindungen (105), der nicht den zweiten Satz von Drahtbondverbindungen auf­ weist, die ausgewählte der ersten Reihe von Bondan­ schlußflächen (203) mit der strukturierten Metalli­ sierung (201), die auf dem Substrat gebildet ist, kop­ peln; und
einem vierten Satz von Drahtbondverbindungen (105), der den zweiten Satz von Drahtbondverbindungen nicht auf­ weist, die ausgewählte der dritten Reihe von Bondan­ schlußflächen mit der strukturierten Metallisierung (203), die auf dem Substrat gebildet ist, koppeln.
2. Multichip-Modul (100) gemäß Anspruch 1, bei dem die erste, die zweite, die dritte und die vierte Reihe der Bondanschlußflächen (203) im wesentlichen ko­ planar sind.
3. Multichip-Modul (100) gemäß Anspruch 1 oder 2, bei dem der erste Satz von Drahtbondverbindungen (105) eine Schleifenhöhe aufweist, die größer als die des zweiten Satzes von Drahtbondverbindungen (105) ist.
4. Multichip-Modul (100) gemäß einem der vorhergehenden Ansprüche, bei dem der erste Satz von Drahtbondverbindungen (105) eine Schleifenhöhe aufweist, die größer als die sowohl des zweiten Satzes von Drahtbondverbindungen (105) als auch des dritten Satzes von Drahtbondverbindungen (105) ist.
5. Multichip-Modul (100) gemäß einem der vorhergehenden An­ sprüche,
bei dem die erste Reihe von Bondanschlußflächen (203) von der zweiten Reihe von Bondanschlußflächen (203) ge­ staffelt ist, und
bei dem die dritte Reihe von Bondanschlußflächen (203) von der vierten Reihe von Bondanschlußflächen (203) ge­ staffelt ist.
6. Multichip-Modul mit folgenden Merkmalen:
einem mehrschichtigen Substrat (102);
einer strukturierten Metallisierungsschicht, die auf je­ der Schicht des Substrats gebildet ist;
einem mehrlagigen Hohlraum, der in dem Substrat (102) durch Entfernen von Abschnitten von weniger als allen Schichten des mehrschichtigen Substrats (102) gebildet ist, wobei jede Lage einen Abschnitt (202) der struktu­ rierten Metallisierungsschicht auf einer einzelnen Schicht (102B-102D) des Substrats (102) freilegt;
einer Befestigungsoberfläche (102E) für integrierte Schaltungen am Boden des mehrlagigen Hohlraums;
einer Mehrzahl von integrierten Schaltungen (101), die auf der IC-Befestigungsoberfläche des Hohlraums befe­ stigt sind;
einem ersten Satz von Drahtbondverbindungen (106), die sich von zumindest einer integrierten Schaltung (101) zu den freigelegten Abschnitten (202) der strukturierten Metallisierung von zumindest zwei Lagen (102B-102E) des mehrlagigen Hohlraums erstrecken;
einem zweiten Satz von Drahtbondverbindungen (105), die sich von der zumindest einen integrierten Schaltung (101) zu Bondanschlußflächen (203) einer benachbarten integrierten Schaltung (101) erstrecken; und
einem dritten Satz von Drahtbondverbindungen (105), die sich von der zumindest einen integrierten Schaltung (101) zu Bondanschlußflächen (203) der benachbarten integrierten Schaltung (101) erstrecken, wobei der dritte Satz von Drahtbondverbindungen (105) eine höhere Schleifenhöhe als der zweite Satz von Drahtbondver­ bindungen (105) hat.
7. Multichip-Modul gemäß Anspruch 6, bei dem der erste Satz von Drahtbondverbindungen (106) folgende Merkmale auf­ weist:
eine erste Drahtbondverbindung, die sich von zumindest einer IC (101) zu Bondanschlußflächen (202) erstreckt, die in der strukturierten Metallisierung einer ersten Lage (102E) des mehrlagigen Hohlraums freigelegt sind, erstreckt;
einer zweiten Drahtbondverbindung, die sich von der zu­ mindest einen integrierten Schaltung (101) zu Bondan­ schlußflächen (202) erstreckt, die in der strukturierten Metallisierung einer zweiten Lage (102D) des mehrlagigen Hohlraums freigelegt sind;
einer dritten Drahtbondverbindung, die sich von der zumindest einen integrierten Schaltung (101) zu Bond­ anschlußflächen (202) erstreckt, die in der struktu­ rierten Metallisierung einer dritten Lage (102C) des mehrlagigen Hohlraums freigelegt sind; und
einer vierten Drahtbondverbindung, die sich von der zu­ mindest einen integrierten Schaltung (101) zu Bondan­ schlußflächen (202) einer vierten Lage (102B) des mehr­ lagigen Hohlraums erstreckt.
8. Multichip-Modul gemäß Anspruch 6 oder 7, bei dem sich der zweite und der dritte Satz von Draht­ bondverbindungen (105) auf der gleichen Seite wie die zumindest eine integrierte Schaltung (101) befinden.
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