DE1268886B - Binaeres Serienaddierwerk - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

G06f

Deutsche Kl.: 42 m3 - 7/50

Nummer:
Aktenzeichen:
Anmeldetag:
Auslegetag:

1268 886
P 12 68 886.7-53
4. Juli 1964
22. Mai 1968

Die Erfindung betrifft ein binäres Serienaddierwerk, bei dem je ein Summen- und ein Ubertrags-Flip-Flop mit zusätzlichen Verknüpfungsgliedern bausteinweise zusammengefaßt sind.

Es sind zahlreiche solche Addierwerke bekannt, die eine größere oder kleinere Anzahl von UND-Verknüpfungsgliedern, ODER-Verknüpfungsgliedern usw. enthalten. Es wird jedoch immer mehr angestrebt, aus Gründen der Vereinheitlichung und der leichteren Auswechselbarkeit der einzelnen Schaltkreise mit einem einzigen logischen Baustein auszukommen. Hierfür sind insbesondere NAND-Verknüpfungsglieder geeignet. Ein NAND-Verknüpfungsglied Nicht-UND-Verknüpfungsglied ist bekanntlich ein logischer Schaltkreis, der die Funktion des sogenannten Sheffer-Strichs (negiertes UND) erfüllt. Mit solchen NAND-Gliedern können sämtliche logischen Elementarfunktionen und damit auch sämtliche zusammengesetzten Funktionen dargestellt werden, jedoch ist der Aufwand an Schaltelementen im allgemeinen etwas größer als bei der gemischten Verwendung verschiedener logischer Elementarkreise. So benötigt z. B. ein bekanntes, aus NAND-Gliedern aufgebautes Serienaddierwerk insgesamt zehn derartige NAND-Glieder, während ein ebenfalls bekanntes Serienaddierwerk der gemischten Bauweise mit zwei Flip-Flops und zusätzlichen UND-Verknüpfungsgliedern außer den üblichen, für die richtige Taktfolge der Operanden am Eingang erforderlichen Gliedern auskommt.

Eine elektronische Ziffernrechenmaschine enthält häufig eine Vielzahl derartiger, von einem gemeinsamen Leitwerk gesteuerter Rechenwerke, so daß bereits eine geringe Einsparung an Schaltelementen in einem einzelnen Rechenwerk für die gesamte Rechenmaschine erheblichen Aufwand spart.

Aufgabe der Erfindung ist demgemäß die Schaffung eines binären Serienaddierwerks der eingangs angegebenen Art, das unter Verwendung einer möglichst kleinen Anzahl von NAND-Gliedern aufgebaut ist. Die Bezeichnung »Glied« ist hier wie auch nachstehend und in der Zeichnung als Abkürzung für »Verknüpfungsglied« verwendet.

Es wurde überraschenderweise gefunden, daß bereits zwei NAND-Glieder in Verbindung mit zwei Flip-Flops zum Aufbau eines binären Serienaddierwerks ausreichen, daß also der Aufwand gegenüber dem erwähnten Serienaddierwerk mit Flip-Flops und UND-Gliedern sogar noch verringer werden kann.

Das erfindungsgemäße binäre Serienaddierwerk, bei dem je ein Summen- und ein Übertrags-Flip-Flop mit zusätzlichen Gliedern bausteinweise zusammen-Binäres Serienaddierwerk

Anmelder:

Westinghouse Electric Corporation,

East Pittsburgh, Pa. (V. St. A.)

Vertreter:

Dipl.-Ing. G. Weinhausen, Patentanwalt,

8000 München 22, Widenmayerstr. 46

Als Erfinder benannt:

John R. Ball, Pittsburgh, Pa. (V. St. A.)

Beanspruchte Priorität:

V. St. ν. Amerika vom 5. Juli 1963 (292 840)

gefaßt sind, ist dadurch gekennzeichnet, daß zwei NAND-Glieder parallel mit den entsprechenden Operandenbits und dem Übertragsbit beaufschlagt werden, daß der Ausgang des einen NAND-Gliedes an den einen Eingang und der Ausgang des anderen NAND-Gliedes an den anderen Eingang des Summen-Flip-Flops sowie an den einen Eingang des Übertrags-Flip-Flops angeschlosesn ist und daß ein Ausgang des Summen-Flip-Flops mit einem Eingang des einen NAND-Gliedes und der dazu komplementäre Ausgang des Summen-Flip-Flops mit einem Eingang des anderen NAND-Gliedes verbunden ist. Bei anderer Zeitfolge der dem Addierwerk zugeführten Taktimpulse kann dieses gegebenenfalls auch als UND-Glied, als exklusives ODER-Glied und als inklusives ODER-Glied arbeiten. Zur Ausführung der betreffenden logischen Elementarfunktionen benötigt man also keine zusätzlichen Schaltelemente.

Ausführungsbeispiele der Erfindung werden nachfolgend an Hand der Fig. 1 bis 9b näher erläutert. Die Zeichnungen zeigen in

Fig. 1 ein Ausführungsbeispiel einer Rechenanlage, die mit Addierwerken gemäß F i g. 2 aufgebaut ist, Fig. 2 einen Baustein der Rechenanlage nach Fig.1,

Fig. 3 das Symbol eines NAND-Gliedes,
Fig.4 eine Funktionstafel für das NAND-Glied nach F i g. 3,

809 550/220

3 4

Fig. 5 das Symbol eines Flip-Flops, Bespielsweise kann eine Null an der α-Klemme,

Fig. 5a und 5b eine Darstellung der beiden mög- d. h. der unteren Klemme 32, und eine Eins an der

liehen Zustände des Flip-Flops nach F i g. 5, ß-Klemme, d. h. der oberen Klemme 30, den Arbeits-

Fig. 6 eine schematische Darstellung des Addier- zustand bedeuten oder umgekehrt. Die in der Auswerks, 5 führungsform nach F i g. 6 verwendeten Flip-Flops

F i g. 7 ein Diagramm der Impulsfolge des Addier- sollen der letzteren Konvention folgen, d. h., die

werks nach Fig. 6, Arbeitslage wird durch eine Eins an der unteren

F i g. 8 ein Impulsdiagramm bei Verwendung des Klemme und eine Null an der oberen Klemme beAddierwerks als UND-Glied, zeichnet, während die Ruhelage durch eine Null an

F i g. 9 a ein entsprechendes Diagramm zur Dar- io der unteren Klemme und eine Eins an der oberen

stellung der Funktion des inklusiven ODER und Klemme bezeichnet wird. Diese Verhältnisse sind in

Fig. 9b ein entsprechendes Diagramm zur Dar- Fig. 5a und 5b dargestellt. Eine Rückstellklemme

stellung der Funktion des exklusiven ODER. (Fig. 5) dient unabhängig von der zugeführten In-

Fig. 1 zeigt eine Rechenanlage, bei der der vor- formation zur Rückstellung des Flip-Flops in die

geschlagene Baustein Anwendung finden kann. Es 15 Ruhelage.

handelt sich um eine Rechenanlage mit einem zen- Das in Fig. 6 dargestellte Addierwerk enthält zwei

tralen Leitwerk 12 und zugehörigem Speicher, das NAND-Glieder 40 und 42. Diese sind je bei einer

identische Steuersignale auf eine größere Anzahl 14 anderen Lage eines Summen-Flip-Flops 44 geöffnet,

von Rechnerbausteinen gibt, die dann gleichzeitig da die eine Ausgangsklemme 45 des Flip-Flops 44

die entsprechenden Befehle ausführen. 20 mit einem Eingang des Gliedes 40 und die andere

Ein typischer solcher Baustein ist in Fig. 2 sehe- Ausgangsklemme 46 des Flip-Flops 44 mit einem matisch dargestellt. Jeder Baustein enthält einen Eingang des Gliedes 42 verbunden ist. Es kommt also Speicher 16 zur Aufnahme mehrerer Wörter, die aus je nach der Arbeitslage des Flip-Flops 44 immer auf mehreren Bits bestehen, ferner ein inneres Leitwerk eines der beiden Glieder 40 oder 42 das Signal Eins. 18 und ein Addierwerk 20 zur Ausführung der ge- 25 Der Ausgang des Gliedes 40 ist mit der einen Einwünschten logischen und arithmetischen Operationen gangsklemme 47 und der Ausgang des Gliedes 42 mit an den im Speicher 16 gespeicherten Informationen. der anderen Eingangsklemme 48 des Flip-Flops 44 Die Bausteine der Matrix 14 können ihre Information verbunden. Dieses empfängt ferner einen Taktpuls anderen Bausteinen weitergeben, weshalb das Addier- CKS und weist wie in F i g. 5 einen Rückstelleingang werk 20 auch Informationen verarbeiten kann, die 30 auf.

im Speicher anderer Bausteine stehen. Der vorgeschla- Zur Anzeige des Übertrages und zur Mitwirkung

gene Baustein kann aber auch bei anderen Rechen- bei bestimmten logischen Operationen ist ein zweites

anlagen zur Vereinfachung des Rechenwerks An- Flip-Flop 50 mit den Ausgängen 51 und 52 und den

wendung finden. Eingängen 53 und 54 vorgesehen. Es empfängt einen

Vor der Erläuterung des in Fig. 6 dargestellten 35 Taktpuls CKS und hat ebenfalls einen Rückstell-

Bausteins werden die dabei verwendeten Symbole eingang. Ein vom Glied 42 geliefertes Ausgangssignal

an Hand der Fig. 3 bis 5 erläutert. wird nicht nur der Eingangsklemme 48 des Flip-Flops

Fig. 3 zeigt das Symbol für ein NAND-Glied, das 44, sondern auch dem Eingang53 des Flip-Flops 50

zur Ausführung der logischen Verknüpfung des zugeführt,

Sheffer-Strichs dient. Das NAND-Glied kann mehrere 40 Die Verknüpfungsglieder 40 und 42 empfangen in Eingänge haben, von denen zwei gezeigt sind. An bestimmter Zeitfolge Eingangsimpulse, die binäre einen wird das Eingangssignal α und an den anderen Ziffern darstellen, mit denen die eingestellten Operadas Eingangssignal b angelegt. Das Ausgangssignal tionen ausgeführt werden sollen. Diese Operanden ist mit X bezeichnet. Wie aus F i g. 4 hervorgeht, sind mit A und B bezeichnet. Die beiden Glieder 40 liefert das NAND-Glied der Fig. 3 am Ausgang das 45 und 42 haben also je einen Eingang A und einen Ein-Signal Eins, wenn eines der Eingangssignale Null ist. gang 5. Das Signal^ kann z. B. von einem NAND-Dagegen tritt am Ausgang nur dann das Signal Null Glied 60 geliefert werden, dem als Eingangssignale auf, wenn alle Eingangssignale den Wert 1 haben. die Impulse Glied A und der Kehrwert des Operan-Dieser Zustand wird nachstehend als öffnung des denbits, also Ά zugeführt werden. Wenn dem Glied 60 Verknüpfungsgliedes bezeichnet. 50 das durch eine Null ausgedrückte Signal »Glieds«

Fig. 5 zeigt das Symbol für ein Flip-Flop, und zugeführt wird und das Signal^ eine Null ist, liefert zwar insbesondere ein vom Signal Null gesetztes Glied 60 am Ausgang eine Eins, d. h. den Kehrwert Flip-Flop. Wenn an der Eingangsklemme 26 eines des Operandenbits. Ist das Signal Ά Eins, so liefert solchen Flip-Flops das Signal Null auftritt, nimmt Glied 60 das Ausgangssignal Null. In gleicher Weise das Flip-Flop einen Zustand ein, bei dem das Signal 55 ist ein Glied 62 zur Erzeugung des Signals B aus den Null an der Ausgangsklemme 30 und das Signal Eins Eingangssignalen Glied B und ZF vorgesehen. Zur an der Ausgangsklemme 32 auftritt. Erscheint das Zuführung der Überträge aus dem Flip-Flop 50 dient Signal Null an der Eingangsklemme 28, so nimmt das ein Glied 64, das einerseits das Signal ü vom Flip-Flip-Flop diejenige Lage ein, bei der das Signal Null Flop 50 und andererseits ein Signal Glied C erhält an der Ausgangsklemme 32 und das Signal Eins an 60 und beim Wert 0 beider Signale ein Ausgangssignal der Ausgangsklemme 30 auftritt. Das Eingangssignal liefert, das mit dem Wert C identisch ist. Dieses Eins an einer der Eingangsklemmen26 oder 28 be- Signale wird je einem weiteren Eingang der Glieder einflußt den Betriebszustand des Flip-Flops nicht. Für 40 und 42 zugeführt.

Synchronisationszwecke wird dem Flip-Flop ein Takt- Wie erwähnt, ist je nach dem Zustand des Flippuls zugeführt, ohne dessen Anwesenheit das Flip- 65 Flops 44 immer eines der Glieder 40 oder 42 geöffnet Flop nicht kippt. Die beiden möglichen Zustände, und das andere gesperrt. Das Ausgangssignal an der d. h. die Ruhelage und die Arbeitslage, können will- Klemme 45 wird nachstehend mit S und das Signal kürlich definiert werden. bei 46 mit 5 bezeichnet. Ebenso werden die Ausgangs-

signale bei 51 und 52 mit C und C bezeichnet. Hat eines der Signaled und B den Wert 1, so liefert das geöffnete Glied 40 bzw. 42 ein Ausgangssignal, das ein oder beide Flip-Flops 44 und 50 kippt.

Beispielsweise sei das Flip-Flop 44 in Arbeitslage, so daß S den Wert 1 und S den Wert 0 hat und Glied 42 geöffnet wird. Ferner habe das Signal A den Wert 1. B, C und der Taktimpuls CK2 sind alle Eins. Dann gibt das Glied 42 das Ausgangssignal Null ab, wodurch das Flip-Flop 44 kippt, so daß S den Wert 1 und S den Wert 0 annimmt. Hierdurch wird Glied 40 geöffnet und Glied 42 gesperrt. Wird als nächstes das Signal B zugeführt, und hat es ebenfalls den Wert 1, so liefert Glied 40 das Ausgangssignal Null, wodurch abermals das Flip-Flop 44 gekippt wird. Zur weiteren Erläuterung wird auf die F i g. 7 bis 9 verwiesen, welche die Zeitfolge der einzelnen Öffnungssignale für verschiedene logische Funktionen darstellen.

Fig. 7 zeigt die Verhältnisse bei Durchführung einer Addition der z'-ten Bits zweier binärer Zahlen. Beispielsweise sollen die Zahlen 3 und 9 entsprechend den nachfolgenden bekannten Formeln für Summe und Übertrag addiert werden. Hierbei bedeutet S die Summe, A das z-te Bit der ersten Zahl und B das /-te Bit der zweiten Zahl, C ist ein früherer Übertrag, und C" ist ein neugebildeter Übertrag.

S =A~EC + ABV + Ά~Βΐ + ABC; C = ~ÄBC + ÄEC + ABZ! + ABC.

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Die Zahlen 3 und 9 haben die Binärdarstellungen 0011 und 1001. Im Zeitpunkt Tl erfolgen ein Taktimpuls CKS und ein Rückstellsignal S, um das Flip-Flop 44 in die Ruhelage zu überführen, bei der S gleich Eins und S gleich Null ist. In diesem Taktzeitpunkt ist das Flip-Flop 50 bereits rückgestellt worden, so daß U gleich Eins und C gleich Null ist. Im Zeitpunkt T 2 treten die Impulse CKS, »GLIED C« und CKl auf, um das Summen-Flip-Flop 44 zu kippen, wenn ein Übertrag vorhanden ist.

Da im vorliegenden Falle C Null ist, bleibt Flip-Flop 44 in Ruhelage. Im Zeitpunkt T 3 kommen die Impulse CKC und »Rückstellung von C«, um das Übertrags-Flip-Flop 50 gegebenenfalls in die Ruhelage zu kippen. Im vorliegenden Falle haben sie keinen Einfluß. Im Zeitpunkt T 4 treffen die Öffnungsimpulse CKS, CKl, CKl und CKC ein. Außerdem ist der Öffnungsimpuls »GLIED A« anwesend, so daß das Glied 60 das erste Bit von rechts der ersten Zahl durchläßt, das im vorliegenden Falle eine Eins ist. Dieses Signal Eins wird auf die beiden Glieder 40 und 42 gegeben und, da das Summen-Flip-Flop 44 in Ruhelage ist, ist Glied 40 geöffnet. Es gibt an seinem Ausgang das Signal Null ab, da alle seine Eingänge den Wert 1 haben. Infolgedessen kippt das Flip-Flop 44 in die Arbeitslage, so daß der Ausgang S den Wert 1 hat und das Glied 42 öffnet. Im Zeitpunkt Γ 5 treten wieder die ÖffnungsimpulseCKS, CKl, CKl und CKC auf. Außerdem wird das Glied 62 mittels des Signals GLIED B geöffnet und läßt die erste Ziffer der Zahl B durch, die ebenfalls den Wert 1 hat. Das allein geöffnete Glied 42 gibt also das Ausgangssignal Null ab, wodurch das Flip-Flop 44 in die Ruhelage zurückkippt und außerdem das Übertrags-Flip-Flop 50 in die Arbeitslage übergeführt wird. Am Ende der dargestellten ersten Impulsfolge ist also der Wert von S gleich Null und der Wert von C gleich Eins, wie es sein muß.

Die Impulsfolge wird nun mit dem zweiten Bit der beiden Zahlen wiederholt. Im vorliegenden Beispiel ist A gleich Eins und B gleich Null. Im Zeitpunkt Tl erhält Flip-Flop 44 ein Rückstellsignal, das aber im vorliegenden Falle keine Wirkung hat. Im Zeitpunkt Tl hat der Impuls CXl am Eingang des Gliedes 40 den Wert 1, das Glied 64 wird durch das Signal GLIED C geöffnet, und das Glied 64 gibt somit ein Ausgangssignal mit dem Wert 1 ab, da C von der Klemme 52 des Flip-Flops 50 den Wert 1 hat.

Da das Signal S das Glied 40 öffnet, ergibt sich an dessen Ausgang ein Signal Null, wodurch Flip-Flop 44 kippt und in die Arbeitslage kommt, d. h. S gleich Eins und S gleich Null. Infolgedessen wird Glied 42 geöffnet. Im Zeitpunkt Γ 3 wird Flip-Flop 50 rückgestellt. Im Zeitpunkt T 4 wird das Bit des Operanden A in der oben erläuterten Weise zugeführt. Da A in diesem Falle den Wert 1 hat, gibt das Glied 42 einen Impuls ab, der das Flip-Flop 44 rückstellt und das Flip-Flop 50 in die Arbeitslage überführt. Im Zeitpunkt Γ 5 wird in gleicher Weise das Bit B zugeführt, das in diesem Falle den Wert 0 hat. Infolgedessen geben beide Glieder 40 und 42 das Ausgangssignal Eins ab, das keinen Einfluß auf die Flip-Flops 44 und 50 hat. Somit hat am Ende des zweiten Kleinzyklus 5 den Wert 0 und C den Wert 1.

Die dritten Bits der beiden Zahlen haben beide den Wert 0. Bei Tl wird das Summen-Flip-Flop 44 rückgestellt und bei Γ 2 in die Arbeitslage gekippt, da vorher ein Übertrag auftrat. Das Ubertrags-Flip-Flop 50 wird bei Γ 3 rückgestellt. Da beide Operandenbits den Wert 0 haben, gibt erst Glied 40 im Zeitpunkt T 4 und dann Glied 42 im Zeitpunkt T S das Signal Eins ab, so daß die Flip-Hops 44 und 50 unbeeinflußt bleiben. Am Ende des dritten Kleinzyklus hat somit S den Wert 1, da es im Zeitpunkt T1 in die Arbeitslage gekippt wurde, und C hat den WertO, da es im Zeitpunkt T 3 rückgestellt wurde.

Die nächsten Operandenbits haben die Werte 0 und 1. Da kein Übertrag übriggeblieben ist, bleibt das Summen-Flip-Flop 44 in der Ruhelage, die es im Zeitpunkt Tl erhalten hatte. Somit ist das Glied 40 geöffnet, und im Zeitpunkt Γ 4 ergibt das Eingangssignal A vom Wert 0 ein Ausgangssignal Eins, das keinen Einfluß auf die Flip-Flops 44 und 50 hat. Im Zeitpunkt T 5 wird Signal B geprüft und den Eingängen der Glieder 40 und 42 zugeführt. Da Glied 40 geöffnet ist, liefert es am Ausgang den Impuls Null, wodurch das Flip-Flop 44 in die Arbeitslage gekippt wird. Nach dem vierten Kleinzyklus ist also S gleich Eins und C gleich Null.

Es wurde somit gezeigt, daß die Schaltung nach Fig. 6 das Ausgangssignal 1100 geliefert hat, das in Dezimaldarstellung der Zahl 12 entspricht und somit zum richtigen Ergebnis der Addition der Zahlen 3 und 9 (binär 0011 und 1001) geführt hat.

Bei der logischen Verknüpfung der Konjunktion (logisches UND) tritt dann und nur dann das Ergebnis Eins auf, wenn der Operands und der Operand B den Wert 1 haben. Eine Impulsfolge zur Durchführung einer solchen Konjunktion mit Hilfe der Schaltung nach Fig. 6 ist in Fig. 8 dargestellt. Zur Zeit Tl sind beide Flip-Flops 44 und 50 in Ruhelage. Es sollen z. B. zwei Operanden, die je den Wert 1 haben, verknüpft werden. Zur Zeit Tl wird der erste Operand^ durch ein Öffnungssignal GLIEDS zugeführt, und außerdem treten die Impulse CKS und CKl auf. Das Glied 60 liefert also das Signal Eins

an das Glied 40, das in der Ruhelage des Flip-Flops 44 geöffnet ist und ein Ausgangssignal Null liefert, welches das Flip-Flop 44 in den Arbeitszustand kippt. Zur Zeit T 3 wird zwecks Zuführung des Signals B der Öffnungsimpuls GLIEDS gegeben, und außerdem treten die Impulse CKS, CKl, CKl und CKC auf.

Da das Flip-Flop 44 in der Arbeitslage ist, wird das Glied 42 geöffnet und liefert an seinem Ausgang eine Null, da das Glied 62 den Wert 1 abgibt. Somit wird das Flip-Flop 44 zurückgekippt und das Flip-Flop 50 in die Arbeitslage gekippt. Zur Zeit T 5 wird das Flip-Flop 44 durch das Signal CKS geöffnet, Glied 40 wird durch CKl und Glied 64 durch das Signal GLIED C geöffnet. Es liefert im vorliegenden Falle das Ausgangssignal Eins, da das Flip-Flop 50 sich in der Arbeitslage befindet. An sämtlichen Eingängen von Glied 40 treten somit Einsen auf, so daß sich am Ausgang das Signal Null ergibt, das Flip-Flop 44 in die Arbeitslage kippt. Am Ende des Kleinzyklus hat also S den Wert 1, was anzeigt, daß beide Operanden .<4 und B den Wertl hatten.

Nun sei angenommen, daß z. B. das Signal B den Wert 0 hat. Bei Tl werden beide Flip-Flops 44 und 50 in die Ruhelage gebracht. Bei Tl wird das Signale zugeführt und bewirkt, daß das geöffnete Glied 40 am Ausgang den Wert 0 zeigt, so daß das Flip-Flop 44 gekippt wird. Es ist also S gleich Eins und S gleich Null wie vorher. Zur Zeit T 3 treten die Öffnungssignale CSS, CKl, CKl, CKC und GLIED B auf, so daß B geprüft wird. Es ist Null, weshalb beide Glieder 40 und 42 den Ausgangswert 1 zeigen, der keinen Einfluß auf die Flip-Flops 44 und 50 hat. Zur Zeit Γ 4 wird das Flip-Flop 44 in die Ruhelage zurückgestellt und öffnet Glied 40. Zur Zeit Γ 5 wird der Zustand des Flip-Flops 50 geprüft, und Glied 44 liefert das Ausgangssignal Null, da das Flip-Flop 50 sich in der Ruhelage befindet. Die Glieder 40 und 42 liefern beide die Ausgangssignale Eins und beeinflussen somit die Flip-Flops nicht. Am Ende dieses Kleinzyklus ist also S gleich Null entsprechend der Tatsache, daß nicht beide Operanden^ und B gleich Eins waren.

Bei der in Fig. 9a dargestellten Impulsfolge kann ein inklusives ODER erzeugt werden, d. h., es wird S gleich Eins, wenn einer der beiden Operanden .4 und B den Wert 1 hat. Wie man sieht, werden hier das Flip-Flop 50 und das Glied 64 nicht benötigt. In ähnlicher Weise ergibt die in Fig. 9b dargestellte Öffnungsimpulsfolge die Verknüpfung des exklusiven ODER, bei der S gleich Eins ist, wenn entweder A oder B, nicht aber beide gleich Eins sind.

Claims (1)

1. Patentanspruch:

   Binäres Serienaddierwerk, bei dem je ein Summen- und ein Übertrags-Flip-Flop mit zusätzlichen Verknüpfungsgliedern bausteinweise zusammengefaßt sind, dadurch gekennzeichnet, daß zwei NAND-Verknüpfungsglieder (40, 42) parallel mit den entsprechenden Operandenbits (A, B) und dem Übertragsbit (C) beaufschlagt werden, daß der Ausgang des einen NAND-Verknüpfungsgliedes (40) an den einen Eingang (47) und der Ausgang des anderen NAND-Verknüpfungsgliedes (42) an den anderen Eingang (48) des Summen-Fnp-Flops (44) sowie

   as an den einen Eingang (53) des Übertrags-Flip-Flops (50) angeschlossen ist und daß ein Ausgang (45) des Summen-Flip-Flops mit einem Eingang (S) des einen NAND-Verknüpfungsgliedes (40) und der dazu komplementäre Ausgang (46) des Summen-Flip-Flops mit einem Eingang (S) des anderen NAND-Verknüpfungsgliedes (42) verbunden ist.

   In Betracht gezogene Druckschriften:
   A. P. Speiser, »Digitale Rechenanlagen«, Springer-Verlag, 1961, S. 16 und 79;

   »Computer Handbook«, 1962, McGraw-Hill-Verlag, 1962, S. 15-10;

   »IRE-Transactions on Eletronic Computers«,
   März 1960, S. 19;

   »Electronic Engineering«, September 1960, S. 534 bis 539;

   »Electronics«, Januar 1963, S. 35 bis 39.

   Hierzu 1 Blatt Zeichnungen

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