Nothing Special   »   [go: up one dir, main page]

DE112013002672T5 - Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse - Google Patents

Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse Download PDF

Info

Publication number
DE112013002672T5
DE112013002672T5 DE112013002672.4T DE112013002672T DE112013002672T5 DE 112013002672 T5 DE112013002672 T5 DE 112013002672T5 DE 112013002672 T DE112013002672 T DE 112013002672T DE 112013002672 T5 DE112013002672 T5 DE 112013002672T5
Authority
DE
Germany
Prior art keywords
semiconductor chip
wiring
insulating substrate
semiconductor package
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE112013002672.4T
Other languages
English (en)
Inventor
Yong-Tae Kwon
Kyung-Hoon Park
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nepes Co Ltd
Original Assignee
Nepes Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020120056341A external-priority patent/KR101362714B1/ko
Priority claimed from KR1020120056340A external-priority patent/KR101368793B1/ko
Application filed by Nepes Co Ltd filed Critical Nepes Co Ltd
Publication of DE112013002672T5 publication Critical patent/DE112013002672T5/de
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/08111—Disposition the bonding area being disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08235—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32235—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Es wird ein Verfahren zum Herstellen eines Halbleitergehäuses enthaltend eine Durchgangsverdrahtung mit großer Genauigkeit und geringen Prozessdefekten offenbart. Das Halbleitergehäuse enthält ein isolierendes Substrat enthaltend einen ersten Durchgangsbereich und einen zweiten Durchgangsbereich; eine Durchgangsverdrahtung, die den ersten Durchgangsbereich füllt und so angeordnet ist, dass sie das isolierende Substrat durchdringt; einen Halbleiterchip, der sich in dem zweiten Durchgangsbereich befindet und mit der Durchgangsverdrahtung elektrisch verbunden ist; ein Formteil, das den Halbleiterchip und das isolierende Substrat formt; und eine Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des isolierenden Substrats befindet und die Durchgangsverdrahtung und den Halbleiterchip elektrisch verbindet.

Description

  • [Technisches Gebiet]
  • Die folgende Beschreibung bezieht sich auf ein Halbleitergehäuse und insbesondere auf ein Halbleitergehäuse enthaltend eine Durchgangsverdrahtung, ein Verfahren zum Herstellen desselben und ein Gehäuse auf Gehäuse (PoP).
  • [Stand der Technik]
  • Mit fortdauernder Entwicklung eines Verfahrens zum Herstellen eines Halbleiterchips wurde die Größe des Halbleiterchips kontinuierlich verringert. Da die Größe des Halbleiterchips stark abgenommen hat, ist es gegenwärtig, wenn ein Halbleitergehäuse gebildet wird, erforderlich, das Halbleitergehäuse für elektrische Verbindungen größer auszubilden. Eine der Halbleitergehäusetechnologien, die im Verlauf der Entwicklung vorgeschlagen wurde, ist ein aufgefähtertes Gehäuse. Weiterhin wurde auch eine Technologie, die eine Speicherkapazität erweitert oder das Arbeitsvermögen eines Halbleiterchips in derselben Installationsabmessung verbessert durch Bilden einer Musterstruktur, die ein Signal in einer vertikalen Richtung in einem äußeren Bereich des aufgefächerten Gehäuses überträgt und das Stapeln von Gehäusen derselben Art oder Gehäusen verschiedener Arten, in verschiedenen Typen entwickelt.
  • Ein herkömmliches Verfahren bildet ein Loch in einem äußeren Formungsbereich des Halbleiterchips, um ein elektrisches Signal vertikal zu verbinden, füllt eine leitende Paste in dieses und bildet ein Durchgangsmuster mit einer vertikalen Form. Danach bildet das herkömmliche Verfahren ein horizontales Muster, das elektrisch mit dem Durchgangsmuster verbunden ist und auf der oberen und/oder unteren Oberfläche des äußeren Formungsbereichs gebildet ist. Jedoch erzeugt das herkömmliche Verfahren verschiedene Prozessdefekte aufgrund einer Beschädigung einer Oberfläche eines Chiplötanschlusses oder des Eindringens eines Formungsmaterials usw. während eines Herstellungsprozesses. Weiterhin hat der Stand der Technik Beschränkungen dahingehend, dass es schwierig ist, das Durchgangsloch zum Bilden des Durchgangsmusters, das in dem Formungsbereich des Halbleiterchips gebildet wird, genau zu bilden und das Durchgangsloch dicht mit einem leitenden Material zu füllen. Als Dokument nach dem Stand der Technik wird das US-Patent Nr. 7 545 047 angesehen.
  • [Offenbarung]
  • [Technisches Problem]
  • Die vorliegende Erfindung ist auf das Vorsehen eines Halbleitergehäuses enthaltend eine Durchgangsverdrahtung mit Genauigkeit und geringen Prozessdefekten, eines Verfahrens zum Herstellen desselben und ein Gehäuse auf Gehäuse (PoP) gerichtet.
  • [Technische Lösung]
  • Ein Aspekt der vorliegenden Erfindung sieht ein Halbleitergehäuse vor, das enthält: ein isolierendes Substrat enthaltend einen ersten Durchgangsbereich und einen zweiten Durchgangsbereich; eine Durchgangsverdrahtung, die den ersten Durchgangsbereich füllt und angeordnet ist, das isolierende Substrat zu durchdringen; einen Halbleiterchip, der sich in dem zweiten Durchgangsbereich befindet und elektrisch mit der Durchgangsverdrahtung verbunden ist; ein Formteil, das den Halbleiterchip und das isolierende Substrat formt; und eine Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des isolierenden Substrats befindet und elektrisch die Durchgangsverdrahtung und den Halbleiterchip verbindet.
  • Ein anderer Aspekt der vorliegenden Erfindung sieht ein Halbleitergehäuse vor, das enthält: ein isolierendes Substrat enthaltend einen ersten Durchgangsbereich und einen zweiten Durchgangsbereich; eine Durchgangsverdrahtung, die den ersten Durchgangsbereich füllt und angeordnet ist, das isolierende Substrat zu durchdringen; einen oberen Lötanschluss, der sich auf einer oberen Oberfläche des isolierenden Substrats befindet und elektrisch mit einer oberen Oberfläche der Durchgangsverdrahtung verbunden ist; einen unteren Lötanschluss, der sich auf einer unteren Oberfläche des isolierenden Substrats befindet und elektrisch mit einer unteren Seite der Durchgangsverdrahtung verbunden ist; einen Halbleiterchip, der sich in dem zweiten Durchgangsbereich befindet und elektrisch mit der Durchgangsverdrahtung verbunden ist; ein Formteil, das den Halbleiterchip und das isolierende Substrat formt; und eine Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des isolierenden Substrats befindet und elektrisch die Durchgangsverdrahtung und den Halbleiterchip verbindet. Eine untere Oberfläche des Halbleiterchips kann so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf eine untere Oberfläche des unteren Lötanschlusses hat.
  • Bei einem Ausführungsbeispiel kann die untere Oberfläche des Halbleiterchips so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche des isolierenden Substrats hat.
  • Bei einem Ausführungsbeispiel kann die untere Oberfläche des Halbleiterchips so vertieft sein, dass sie eine Stufendifferenz in dem Bereich von 3 bis 23 μm mit Bezug auf die untere Oberfläche des isolierenden Substrats hat.
  • Bei einem Ausführungsbeispiel kann die Wiederverdrahtungs-Musterschicht enthalten: eine erste isolierende Schicht, die die Durchgangsverdrahtung und einen Halbleiterchip-Lötanschluss des Halbleiterchips auf dem isolierenden Substrat und der Durchgangsverdrahtung freilegt; ein Wiederverdrahtungsmuster, das sich auf der ersten isolierenden Schicht befindet und elektrisch die Durchgangsverdrahtung und den Halbleiterchip-Lötanschluss verbindet; und eine zweite isolierende Schicht, die sich auf dem Wiederverdrahtungsmuster befindet und einen Bereich des Wiederverdrahtungsmusters freilegt. Eine Dicke der ersten isolierenden Schicht, die in Kontakt mit dem Halbleiterchip ist, kann größer als eine Dicke der ersten isolierenden Schicht, die in Kontakt mit dem isolierenden Substrat ist, sein.
  • Bei einem Ausführungsbeispiel kann die Dicke der ersten isolierenden Schicht, die in Kontakt mit dem Halbleiterchip ist, in dem Bereich von 3 bis 23 μm größer als die Dicke der ersten isolierenden Schicht, die in Kontakt mit dem isolierenden Substrat ist, sein.
  • Bei einem Ausführungsbeispiel kann das Halbleitergehäuse weiterhin ein externes Verbindungsteil enthalten, das sich auf einer unteren Seite der Wiederverdrahtungs-Musterschicht befindet und elektrisch mit der Wiederverdrahtungs-Musterschicht verbunden ist.
  • Bei einem Ausführungsbeispiel kann das Halbleitergehäuse weiterhin ein externes Verbindungsteil enthalten, das sich auf einer oberen Seite des oberen Lötanschlusses befindet und elektrisch mit dem oberen Lötanschluss verbunden ist.
  • Bei einem Ausführungsbeispiel können der obere Lötanschluss, der untere Lötanschluss oder beide von diesen eine größere Breite als die Durchgangsverdrahtung haben.
  • Bei einem Ausführungsbeispiel kann der Halbleiterchip eine kleinere Höhe als das isolierende Substrat haben.
  • Bei einem Ausführungsbeispiel kann der Halbleiterchip dieselbe Höhe wie das isolierende Substrat haben.
  • Bei einem Ausführungsbeispiel kann der Halbleiterchip eine größere Höhe als das isolierende Substrat haben.
  • Bei einem Ausführungsbeispiel kann sich die obere Oberfläche des Halbleiterchips in derselben Ebene wie die obere Oberfläche des isolierenden Substrats befinden.
  • Bei einem Ausführungsbeispiel kann sich die obere Oberfläche des Halbleiterchips in derselben Ebene wie die obere Oberfläche des Formteils befinden.
  • Bei einem Ausführungsbeispiel kann die obere Oberfläche des Halbleiterchips von dem Formteil freigelegt sein.
  • Bei einem Ausführungsbeispiel kann der Halbleiterchip mehrere Halbleiterchips enthalten.
  • Noch ein anderer Aspekt der vorliegenden Erfindung sieht ein Halbleitergehäuse vor, das enthält: ein isolierendes Substrat enthaltend einen oder mehrere erste Durchgangsbereiche und einen zweiten Durchgangsbereich, der sich zwischen den ersten Durchgangsbereichen befindet; eine oder mehrere Durchgangsverdrahtungen, die die ersten Durchgangsbereiche ausfüllen und angeordnet sind, das isolierende Substrat zu durchdringen; einen oberen Lötanschluss, der sich auf einer oberen Oberfläche des isolierenden Substrats befindet und elektrisch mit einer oberen Seite von jeder der Durchgangsverdrahtungen verbunden ist; einen unteren Lötanschluss, der sich auf einer unteren Oberfläche des isolierenden Substrats befindet und elektrisch mit einer unteren Seite von jeder der Durchgangsverdrahtungen verbunden ist; einen Halbleiterchip, der sich in dem zweiten Durchgangsbereich und zwischen den Durchgangsverdrahtungen befindet und elektrisch mit den Durchgangsverdrahtungen verbunden ist; ein Formteil, das den Halbleiterchip und das isolierende Substrat formt; und eine Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des isolierenden Substrats befindet und die Durchgangsverdrahtungen und den Halbleiterchip elektrisch verbindet. Die Wiederverdrahtungs-Musterschicht kann enthalten: eine erste isolierende Schicht, die die Durchgangsverdrahtungen und einen Halbleiterchip-Lötanschluss des Halbleiterchips auf dem isolierenden Substrat und den Durchgangsverdrahtungen freilegt; ein Wiederverdrahtungsmuster, das sich auf der ersten isolierenden Schicht befindet und die Durchgangsverdrahtungen und den Halbleiterchip-Lötanschluss verbindet; und eine zweite isolierende Schicht, die sich auf dem Wiederverdrahtungsmuster befindet und einen Bereich des Wiederverdrahtungsmusters freilegt. Eine unter Oberfläche des Halbleiterchips kann so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf eine untere Oberfläche des unteren Lötanschlusses hat, und eine Dicke der ersten isolierenden Schicht, die in Kontakt mit dem Halbleiterchip ist, kann größer als eine Dicke der ersten isolierenden Schicht, die in Kontakt mit dem isolierenden Substrat ist, sein.
  • Noch ein anderer Aspekt der vorliegenden Erfindung sieht ein Verfahren zum Herstellen eines Halbleitergehäuses vor, das enthält: Herstellen eines Halbleiterchips und eines isolierenden Substrats; Bilden einer Schutzschicht auf einer unteren Oberfläche des Halbleiterchips; Bilden einer Durchgangsverdrahtung in einem ersten Durchgangsbereich des isolierenden Substrats; Bilden eines oberen Lötanschlusses auf einer oberen Oberfläche der Durchgangsverdrahtung und Bilden eines unteren Lötanschlusses auf einer unteren Oberfläche der Durchgangsverdrahtung; Anordnen des Halbleiterchips in einem zweiten Durchgangsbereichs des isolierenden Substrats; Bilden eines Formteils, das das isolierende Substrat und den Halbleiterchip bedeckt; Entfernen der Schutzschicht von dem Halbleiterchip; und Bilden einer Wiederverdrahtungs-Musterschicht, die elektrisch die Durchgangsverdrahtung und den Halbleiterchip verbindet. Die untere Oberfläche des Halbleiterchips kann so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf eine untere Oberfläche des unteren Lötanschlusses hat.
  • Bei einem Ausführungsbeispiel kann das Anordnen des Halbleiterchips in dem zweiten Durchgangsbereich des isolierenden Substrats enthalten: Bonden des isolierenden Substrats auf ein Trägersubstrat; und Bonden des Halbleiterchips in dem zweiten Durchgangsbereich des isolierenden Substrats auf das Trägersubstrat.
  • Bei einem Ausführungsbeispiel kann das Bilden der Wiederverdrahtungs-Musterschicht, die elektrisch die Durchgangsverdrahtung und den Halbleiterchip verbindet, weiterhin enthalten: Bilden einer ersten isolierenden Schicht, die die Durchgangsverdrahtung und einen Halbleiterchip-Lötanschluss des Halbleiterchips auf dem isolierenden Substrat und der Durchgangsverdrahtung freigibt; Bilden eines Wiederverdrahtungsmusters, das elektrisch die Durchgangsverdrahtung und den Halbleiterchip-Lötanschluss auf der ersten isolierenden Schicht verbindet; und Bilden einer zweiten isolierenden Schicht, die einen Bereich des Wiederverdrahtungsmusters auf dem Wiederverdrahtungsmuster freigibt. Eine Dicke der ersten isolierenden Schicht, die in Kontakt mit dem Halbleiterchip ist, kann größer sein als eine Dicke der ersten isolierenden Schicht, die in Kontakt mit dem isolierenden Substrat ist.
  • Bei einem Ausführungsbeispiel kann das Bilden des Formteils enthalten: Bilden eines Formteils, das das isolierende Substrat und den Halbleiterchip vollständig bedeckt; Freilegen des oberen Lötanschlusses durch Entfernen eines Bereichs des Formteils unter Verwendung eines Ätzvorgangs oder eines Laserablationsvorgangs; Reinigen des freigelegten oberen Lötanschlusses; und Bearbeiten einer Oberfläche des freigelegten oberen Lötanschlusses unter Verwendung eines stromlosen Ni/Au-Metallisierens; Ni/Sn-Metallisierens oder Sn-Metallisierens.
  • Noch ein anderer Aspekt der vorliegenden Erfindung sieht ein Gehäuse auf Gehäuse vor, enthaltend: ein unteres Halbleitergehäuse, enthaltend: ein unteres isolierendes Substrat enthaltend einen ersten Durchgangsbereich und einen zweiten Durchgangsbereich, eine untere Durchgangsverdrahtung, die den ersten Durchgangsbereich füllt und angeordnet ist, das untere isolierende Substrat zu durchdringen, einen ersten Lötanschlusse, der sich auf einer oberen Oberfläche des unteren isolierenden Substrats befindet und elektrisch mit einer oberen Seite der unteren Durchgangsverdrahtung verbunden ist, einen zweiten Lötanschluss, der sich auf einer unteren Oberfläche des unteren isolierenden Substrats befindet und elektrisch mit einer unteren Seite der unteren Durchgangsverdrahtung verbunden ist, einen unteren Halbleiterchip, der sich in dem zweiten Durchgangsbereich befindet und elektrisch mit der unteren Durchgangsverdrahtung verbunden ist, ein unteres Formteil, das den unteren Halbleiterchip und das untere isolierende Substrat formt, und eine untere Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des unteren isolierenden Substrats befindet und elektrisch die untere Durchgangsverdrahtung und den unteren Halbleiterchip verbindet, wobei ein untere Oberfläche des unteren Halbleiterchips so vertieft ist, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche des zweiten Lötanschlusses hat, und ein oberes Halbleitergehäuse, enthaltend: ein oberes isolierendes Substrat enthaltend einen dritten Durchgangsbereich und einen vierten Durchgangsbereich, eine obere Durchgangsverdrahtung, die den dritten Durchgangsbereich füllt und angeordnet ist, das obere isolierende Substrat zu durchdringen, einen dritten Lötanschluss, der sich auf einer oberen Oberfläche des oberen isolierenden Substrats befindet und elektrisch mit einer oberen Seite der oberen Durchgangsverdrahtung verbunden ist, einen vierten Lötanschluss, der sich auf einer unteren Seite des oberen isolierenden Substrats befindet und elektrisch mit einer unteren Oberfläche der oberen Durchgangsverdrahtung verbunden ist, einen oberen Halbleiterchip, der sich in dem vierten Durchgangsbereich befindet und elektrisch mit der oberen Durchgangsverdrahtung verbunden ist, ein oberes Formteil, das den oberen Halbleiterchip und das obere isolierende Substrat formt, und eine obere Wiederverdrahtungs-Musterschicht, die sich auf der unteren Oberfläche des oberen isolierenden Substrats befindet und elektrisch die obere Durchgangsverdrahtung und den oberen Halbleiterchip verbindet, wobei eine untere Oberfläche des oberen Halbleiterchips so vertieft ist, dass sie eine Stufendifferenz mit Bezug auf eine untere Oberfläche des vierten Lötanschlusses hat. Das obere Halbleitergehäuse kann sich auf einer oberen Seite des unteren Halbleitergehäuses befinden, und ein oberes externes Verbindungsteil des oberen Halbleitergehäuses kann elektrisch mit der unteren Durchgangsverdrahtung des unteren Halbleitergehäuses verbunden sein.
  • Noch ein anderer Aspekt der vorliegenden Erfindung sieht ein Halbleitergehäuse vor, das enthält: ein isolierendes Substrat enthaltend einen ersten Durchgangsbereich und einen zweiten Durchgangsbereich; eine Durchgangsverdrahtung, die den ersten Durchgangsbereich füllt und angeordnet ist, das isolierende Substrat zu durchdringen; einen Halbleiterchip, der sich in dem zweiten Durchgangsbereich befindet und elektrisch mit der Durchgangsverdrahtung verbunden ist; ein Formteil, das den Halbleiterchip und das isolierende Substrat formt und einen Vertiefungsbereich hat, der die obere Seite der Durchgangsverdrahtung freilegt; eine Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des isolierenden Substrats befindet und elektrisch die Durchgangsverdrahtung und den Halbleiterchip verbindet; und ein externes Verbindungsteil, das elektrisch mit der Wiederverdrahtungs-Musterschicht verbunden ist.
  • Bei einem Ausführungsbeispiel kann das Halbleitergehäuse weiterhin eine Kontaktierungsschicht enthalten, die sich auf der Durchgangsverdrahtung in dem Vertiefungsbereich des Formteils befindet.
  • Bei einem Ausführungsbeispiel kann die Kontaktierungsschicht ein leitendes Material enthalten.
  • Bei einem Ausführungsbeispiel kann die obere Oberfläche der Kontaktierungsschicht so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die obere Oberfläche des Formteils hat.
  • Bei einem Ausführungsbeispiel kann der Halbleiterchip eine kleinere Höhe als das isolierende Substrat haben.
  • Bei einem Ausführungsbeispiel kann der Halbleiterchip dieselbe Höhe wie das isolierende Substrat haben.
  • Bei einem Ausführungsbeispiel kann der Halbleiterchip eine größere Höhe als das isolierende Substrat haben.
  • Bei einem Ausführungsbeispiel kann sich die obere Oberfläche des Halbleiterchips in derselben Ebene wie die obere Oberfläche des isolierenden Substrats befinden.
  • Bei einem Ausführungsbeispiel kann sich die obere Oberfläche des Halbleiterchips in derselben Ebene wie die obere Oberfläche des Formteils befinden.
  • Bei einem Ausführungsbeispiel kann die obere Oberfläche des Halbleiterchips von dem Formteil freigelegt sein.
  • Bei einem Ausführungsbeispiel kann der Halbleiterchip mehrere Halbleiterchips enthalten.
  • Noch ein anderer Aspekt der vorliegenden Erfindung sieht ein Verfahren zum Herstellen eines Halbleitergehäuses vor, das enthält: Herstellen eines isolierenden Substrats; Buden einer Durchgangsverdrahtung in einem ersten Durchgangsbereich des isolierenden Substrats; Anordnen eines Halbleiterchips in einem zweiten Durchgangsbereich des isolierenden Substrats; Bilden eines Formteils, das das isolierende Substrat und den Halbleiterchip bedeckt; Bilden einer Wiederverdrahtungs-Musterschicht, die elektrisch die Durchgangsverdrahtung und den Halbleiterchip verbindet; Bilden eines externen Verbindungsteils, das elektrisch mit der Wiederverdrahtungs-Musterschicht verbunden ist; und Bilden eines Vertiefungsbereichs, der die Durchgangsverdrahtung durch Entfernen eines Bereichs des Formteils freilegt.
  • Bei einem Ausführungsbeispiel kann das Bilden der Durchgangsverdrahtung in dem isolierenden Substrat enthalten: gleichzeitiges Bilden des ersten Durchgangsbereichs und des zweiten Durchgangsbereichs durch Entfernen eines Bereichs des isolierenden Substrats; und Bilden der Durchgangsverdrahtung durch Füllen des ersten Durchgangsbereichs mit einem leitenden Material.
  • Bei einem Ausführungsbeispiel kann das Bilden der Durchgangsverdrahtung in dem isolierenden Substrat enthalten: Bilden des ersten Durchgangsbereichs durch Entfernen eines Bereichs des isolierenden Substrats; Bilden der Durchgangsverdrahtung durch Füllen des ersten Durchgangsbereichs mit einem leitenden Material; und Bilden des zweiten Durchgangsbereichs durch Entfernen eines anderen Bereichs des isolierenden Substrats.
  • Bei einem Ausführungsbeispiel können der erste Durchgangsbereich und der zweite Durchgangsbereich unter Verwendung eines Fräsvorgangs, eines Formschneidvorgangs, eines Ätzvorgangs, eines Bohrvorgangs oder eines Laserablationsvorgangs gebildet werden.
  • Bei einem Ausführungsbeispiel kann das Anordnen des Halbleiterchips in dem zweiten Durchgangsbereich des isolierenden Substrats enthalten: Bonden des isolierenden Substrats auf ein Trägersubstrat; und Bonden des Halbleiterchips in dem zweiten Durchgangsbereich des isolierenden Substrats auf das Trägersubstrat.
  • Bei einem Ausführungsbeispiel kann das Halbleitergehäuse weiterhin enthalten: nach dem Durchführen des Bildens des Vertiefungsbereichs Freilegen der Durchgangsverdrahtung durch Entfernen des Bereichs des Formteils, Bilden einer Kontaktierungsschicht, die elektrisch mit der Durchgangsverdrahtung in dem Vertiefungsbereich verbunden ist.
  • Bei einem Ausführungsbeispiel kann die Kontaktierungsschicht eine kleinere ebene Abmessung als die Durchgangsverdrahtung haben.
  • Bei einem Ausführungsbeispiel kann das Bilden der Wiederverdrahtungs-Musterschicht, die die Durchgangsverdrahtung und den Halbleiterchip elektrisch verbindet, weiterhin enthalten: Buden einer ersten isolierenden Schicht, die die Durchgangsverdrahtung und einen Halbleiterchip-Lötanschluss des Halbleiterchips auf dem isolierenden Substrat und der Durchgangsverdrahtung freilegt; Bilden eines Wiederverdrahtungsmusters, das die Durchgangsverdrahtung und den Halbleiterchip-Lötanschluss auf der ersten isolierenden Schicht elektrisch verbindet; und Bilden einer zweiten isolierenden Schicht, die einen Bereich des Wiederverdrahtungsmusters auf dem Wiederverdrahtungsmuster freilegt.
  • Noch ein anderer Aspekt der vorliegenden Erfindung sieht ein Gehäuse auf Gehäuse vor, enthaltend: ein unteres Halbleitergehäuse, enthaltend: ein unteres isolierendes Substrat enthaltend einen ersten Durchgangsbereich und einen zweiten Durchgangsbereich, eine untere Durchgangsverdrahtung, die den ersten Durchgangsbereich füllt und angeordnet ist, das untere isolierende Substrat zu durchdringen, einen unteren Halbleiterchip, der sich in dem zweiten Durchgangsbereich befindet und mit der unteren Durchgangsverdrahtung elektrisch verbunden ist, ein unteres Formteil, das den unteren Halbleiterchip und das untere isolierende Substrat formt und einen unteren Vertiefungsbereich enthält, der die obere Seite der unteren Durchgangsverdrahtung freilegt, eine untere Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des unteren isolierenden Substrats befindet und die untere Durchgangsverdrahtung und den unteren Halbleiterchip elektrisch verbindet, und ein unteres externes Verbindungsteil, das mit der unteren Wiederverdrahtungs-Musterschicht elektrisch verbunden ist, und ein oberes Halbleitergehäuse, enthaltend: ein oberes isolierendes Substrat enthaltend einen dritten Durchgangsbereich und einen vierten Durchgangsbereich, eine obere Durchgangsverdrahtung, die den dritten Durchgangsbereich füllt und angeordnet ist, das obere isolierende Substrat zu durchdringen, einen oberen Halbleiterchip, der sich in dem vierten Durchgangsbereich befindet und mit der oberen Durchgangsverdrahtung elektrisch verbunden ist, ein oberes Formteil, das den oberen Halbleiterchip und das obere isolierende Substrat formt, eine obere Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des oberen isolierenden Substrats befindet und die obere Durchgangsverdrahtung und den oberen Halbleiterchip elektrisch verbindet, und ein oberes externes Verbindungsteil, das mit der oberen Wiederverdrahtungs-Musterschicht elektrisch verbunden ist. Das obere Halbleitergehäuse kann auf einer oberen Seite des unteren Halbleitergehäuses angeordnet sein. Das obere externe Verbindungsteil des oberen Halbleitergehäuses kann mit der unteren Durchgangsverdrahtung des unteren Halbleitergehäuses verbunden sein.
  • [Vorteilhafte Wirkungen]
  • Anders als beim Installieren eines Halbleiterchips, Bilden eines Durchgangslochs, Füllen des Durchgangslochs und Bilden einer Durchgangsverdrahtung nach dem Stand der Technik kann, da das Halbleitergehäuse gemäß dem Geist der vorliegenden Erfindung vorher das Durchgangsloch in einem isolierenden Substrat bildet, die Durchgangsverdrahtung durch Füllen des Durchgangslochs bildet und den Halbleiterchip installiert, die Durchgangsverdrahtung, die in der Lage ist, eine Beschädigung mit Bezug auf den Halbleiterchip während eines Herstellungsprozesses zu verringern und eine Genauigkeit und einen geringen Prozessdefekt hat, vorgesehen werden.
  • Weiterhin können, da eine Schutzschicht auf einer Aktivierungsoberfläche des Halbleiterchips gebildet wird, bei der Behandlung der Aktivierungsoberfläche des Halbleiterchips in einem individualisierungsvorgangs des Halbleiterchips, einem Installationsvorgang und einem Formungsvorgang auf einem Trägersubstrat auftretende Defekte, beispielsweise Defekte wie eine Beschädigung der Aktivierungsoberfläche des Halbleiterchips, eine Kontaminierung von Lötanschlüssen des Halbleiterchips, eine Bedeckung einer Lötanschlussfläche eines Formteils usw. vermieden werden.
  • Darüber hinaus kann, da ein Halbleierchip-Lötanschluss des Halbleiterchips in einer von einem unteren Lötanschluss, der mit der Durchgangsverdrahtung durch die Schutzschicht verbunden ist, unterschiedlichen Ebene gebildet ist, eine Signalinterferenz unterdrückt werden. Eine Höhe des unteren Lötanschlusses kann durch Steuern einer Dicke einer isolierenden Schicht, die sich auf dem Halbleiterchip und dem isolierenden Substrat befindet, eingestellt werden, und elektrische und mechanische Eigenschaften des Halbleitergehäuses können gesteuert werden.
  • [Beschreibung der Zeichnungen]
  • 1 ist eine Querschnittsansicht, die ein Halbleitergehäuse gemäß einem Ausführungsbeispiel der vorliegenden Erfindung illustriert;
  • 2 ist eine Draufsicht entlang der Linie II-II' auf das Halbleitergehäuse nach 1 gemäß dem einen Ausführungsbeispiel der vorliegenden Erfindung;
  • 3 bis 18 sind Querschnittsansichten zum Beschreiben eines Verfahrens zur Herstellung des Halbleitergehäuses nach 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung im Verfahrensablauf;
  • 19 ist eine Querschnittsansicht, die ein Gehäuse auf Gehäuse (PoP) illustriert, bei dem mehrere in 1 gezeigte Halbleitergehäuse gestapelt sind;
  • 20 ist eine Querschnittsansicht, die ein Halbleitergehäuse gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustriert;
  • 21 und 22 sind Querschnittsansichten, die Halbleitergehäuse gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustrieren;
  • 23 bis 15 sind Querschnittsansichten, die Halbleitergehäuse gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustrieren;
  • 26 ist eine Querschnittsansicht, die ein Halbleitergehäuse gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustriert;
  • 27 ist eine Draufsicht entlang der Linie II-II' des Halbleitergehäuses nach 26 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung;
  • 28 bis 40 sind Querschnittsansichten zum Beschreiben eines Verfahrens zum Herstellen des Halbleitergehäuses nach 26 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung während des Verfahrensablaufs;
  • 41 ist eine Querschnittsansicht, die ein Gehäuse auf Gehäuse (PoP) illustriert, bei dem mehrere in 26 gezeigte Halbleitergehäuse gestapelt sind;
  • 42 bis 44 sind Querschnittsansichten zum Beschreiben eines Verfahrens zum Herstellen des Halbleitergehäuses nach 26 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung;
  • 45 bis 47 sind Querschnittsansichten, die Halbleitergehäuse gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustrieren; und
  • 48 ist eine Querschnittsansicht, die ein Halbleitergehäuse gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustriert.
  • [Arten der Erfindung]
  • Das Halbleitergehäuse gemäß einem Ausführungsbeispiel der vorliegenden Erfindung enthält ein isolierendes Substrat 110 enthaltend einen ersten Durchgangsbereich 112 und einen zweiten Durchgangsbereich 114; eine Durchgangsverdrahtung 120, die den ersten Durchgangsbereich 112 füllt und angeordnet ist, das isolierende Substrat 110 zu durchdringen; einen Halbleiterchip 130, der sich in dem zweiten Durchgangsbereich 114 befindet und mit der Durchgangsverdrahtung 120 elektrisch verbunden ist; ein Formungsteil 140, das den Halbleiterchip 130 und das isolierende Substrat 110 formt; und eine Wiederverdrahtungs-Musterschicht 150, die sich auf einer unteren Seite des isolierenden Substrats 110 befindet und die Durchgangsverdrahtung 120 und den Halbleiterchip 130 elektrisch verbindet.
  • Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. Ausführungsbeispiele der vorliegenden Erfindung sind vorgesehen, um dem Fachmann den Geist der vorliegenden Erfindung vollständig zu beschreiben, wobei der Geist der vorliegenden Erfindung jedoch nicht hierauf beschränkt ist. Stattdessen sind die Ausführungsbeispiele vorgesehen, um die Offenbarung der Erfindung zuverlässig und vollständig zu beschreiben und dem Fachmann den Geist der Erfindung vollständiger zu beschreiben. Der hier verwendete Begriff ”und/oder” enthält jegliche und sämtliche Kombinationen von einem oder mehreren der assoziierten aufgeführten Gegenstände. Dieselbe Zahl kann immer dieselbe Komponente bedeuten. Weiterhin sind verschiedene Komponenten und Bereiche schematisch in den Zeichnungen illustriert. Demgemäß ist der Geist der vorliegenden Erfindung nicht durch eine relative Größe oder einen Abstand, die in den begleitenden Zeichnungen gezeigt sind, beschränkt.
  • 1 ist eine Querschnittsansicht, die ein Halbleitergehäuse 100 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung illustriert. 2 ist eine Draufsicht entlang der Linie II-II' des Halbleitergehäuses 100 nach 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Gemäß den 1 und 2 kann das Halbleitergehäuse 100 ein isolierendes Substrat 110, eine Durchgangsverdrahtung 120, einen oberen Lötanschluss 122, einen unteren Lötanschluss 124, einen Halbleiterchip 130, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 160 enthalten.
  • Das isolierende Substrat 110 kann einen ersten Durchgangsbereich 112 und einen zweiten Durchgangsbereich 114 enthalten. Der zweite Durchgangsbereich 114 kann sich in dem mittleren Bereich des isolierenden Substrats 110 befinden, und der erste Durchgangsbereich 112 kann sich um den zweiten Durchgangsbereich 114 herum befinden. Die Durchgangsverdrahtung 120 kann durch Füllen des ersten Durchgangsbereichs 112 mit einem leitenden Material gebildet sein. Der Halbleiterchip 130 kann sich in dem zweiten Durchgangsbereich 114 befinden. Jedoch können die Positionen des ersten Durchgangsbereichs 112 und des zweiten Durchgangsbereichs 114 variabel geändert werden. Beispielsweise kann sich der zweite Durchgangsbereich 114 an einem Ende oder einer Ecke des isolierenden Substrats 110 befinden, und der erste Durchgangsbereich 112 kann sich außerhalb des zweiten Durchgangsbereichs 114 befinden, um den zweiten Durchgangsbereich 114 nicht vollständig zu umgeben.
  • Die Durchgangsverdrahtung 120 kann so angeordnet sein, dass sie das isolierende Substrat 110 durchdringt. Der obere Lötanschluss 122 kann sich auf einer oberen Seite der Durchgangsverdrahtung 120 befinden, um elektrisch mit der Durchgangsverdrahtung 120 verbunden zu sein. Weiterhin kann sich der untere Lötanschluss 124 auf einer unteren Seite der Durchgangsverdrahtung 120 befinden, um elektrisch mit der Durchgangsverdrahtung 120 verbunden zu sein. Das heißt, der obere Lötanschluss 122 kann sich auf einer oberen Oberfläche des isolierenden Substrats 110 befinden, und der untere Lötanschluss 124 kann sich auf einer unteren Oberfläche des isolierenden Substrats 110 befinden. Die Durchgangsverdrahtung 120 kann durch den unteren Lötanschluss 124 und die Wiederverdrahtungs-Musterschicht 150 elektrisch mit dem Halbleiterchip 130 verbunden sein. Das heißt, die Durchgangsverdrahtung 120 kann elektrisch durch den unteren Lötanschluss 124 und das Wiederverdrahtungsmuster 154 elektrisch mit dem Halbleiterchip-Lötanschluss 132 des Halbleiterchips 130 verbunden sein. Die Durchgangsverdrahtung 120 kann ein Datensignal oder ein Versorgungssignal zu dem Halbleiterchip 130 liefern.
  • Der Halbleiterchip 130 kann sich in der Mitte des isolierenden Substrats 110 befinden, und die Durchgangsverdrahtung 120 kann sich außerhalb des Halbleiterchips 130 befinden. Der Halbleiterchip 130 kann ein Speicherchip oder ein logischer Chip sein. Beispielsweise kann der Speicherchip einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM), einen statischen Speicher mit wahlfreiem Zugriff (SRAM), einen Flash, einen Phasenänderungs-RAM (PRAM), einen Widerstandsspeicher (ReRAM), einen ferroelektrischen RAM (FeRAM) oder einen magnetischen Speicher mit wahlfreiem Zugriff (MRAM) enthalten. Der logische Chip kann eine Steuervorrichtung zum Steuern von Speicherchips sein. Eine Höhe H1 des Halbleiterchips 130 kann kleiner als eine Höhe H2 des isolierenden Substrats 110 sein. Demgemäß kann die Höhe H1 des Halbleiterchips 130 kleiner als eine Höhe der Durchgangsverdrahtung 120 sein.
  • Das Formteil 140 kann den Halbleiterchip 130 versiegeln. Der Halbleiterchip-Lötanschluss 132 des Halbleiterchips 130 kann von dem Formteil 140 freigelegt sein. Das Formteil 140 kann die obere Oberfläche des isolierenden Substrats 110 bedecken, und eine Seitenfläche des isolierenden Substrats 110 kann von dem Formteil 140 freigelegt sein. Das Formteil 140 kann einen Vertiefungsbereich 142 enthalten, der den oberen Lötanschluss 122 freilegt. Das Formteil 140 kann einen Raum zwischen dem Halbleiterchip 130 und dem isolierenden Substrat 110 ausfüllen. Weiterhin kann das Formteil 140 erweitert sein, um einen Raum zwischen dem isolierenden Substrat 110 und einer ersten isolierenden Schicht 152 der Wiederverdrahtungs-Musterschicht 150 auszufüllen. Das Formteil 140 kann ein isolierendes Material enthalten, beispielsweise ein Epoxidformverbindung (EMC). Der freigelegte obere Lötanschluss 122 kann weiterhin eine Metallisierungsschicht enthalten, die durch stromloses Ni/Au-Metallisieren, Ni/Sn-Metallisieren oder Sn-Metallisieren usw. gebildet ist.
  • Die Wiederverdrahtungs-Musterschicht 150 kann sich auf einer unteren Seite des isolierenden Substrats 110 befinden. Die Wiederverdrahtungs-Musterschicht 150 kann den Halbleiterchip 130 stützen. Die erste isolierende Schicht 152, das Wiederverdrahtungsmuster 154 und eine zweite isolierende Schicht 156 können die Widerverdrahtungs-Musterschicht 150 bilden. Das Wiederverdrahtungsmuster 154 kann von der ersten isolierenden Schicht 152 und der zweiten isolierenden Schicht 156 umgeben sein. Das Wiederverdrahtungsmuster 154 kann ein leitendes Material enthalten, beispielsweise ein Metall wie Kupfer, Kupferlegierungen, Aluminium oder Aluminiumlegierungen. Das Wiederverdrahtungsmuster 154 kann den Halbleiterchip 130 wiederverdrahten. Demgemäß kann das Wiederverdrahtungsmuster 154 Eingangs- und Ausgangsanschlüsse des Halbleiterchips 130 miniaturisieren und auch die Anzahl der Eingangs- und Ausgangsanschlüsse des Halbleiterchips 130 erhöhen. Weiterhin kann das Halbleitergehäuse 100 eine Auffächerungsstruktur durch das Wiederverdrahtungsmuster 154 haben.
  • Weiterhin kann die Wiederverdrahtungs-Musterschicht 150 eine vorher hergestellte Struktur haben, und ein Beispiel, bei dem die Struktur an den Halbleiterchip 130 und das Formteil 140 durch einen Pressvorgang, einen Kontaktierungsvorgang, einen Schmelzvorgang usw. gebondet wird, kann in dem Geist der vorliegenden Erfindung enthalten sein.
  • Eine untere Oberfläche 133 des Halbleiterchips 130 braucht sich nicht in derselben Ebene wie eine untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder einer unteren Oberfläche 116 des isolierenden Substrats 110 zu befinden. Beispielsweise kann die untere Oberfläche 133 des Halbleiterchips 130 so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 hat, oder eine Stufendifferenz mit Bezug auf die untere Oberfläche 116 des isolierenden Substrats 110 hat. Beispielsweise kann die untere Oberfläche 133 des Halbleiterchips 130 so vertieft sein, dass sie die Stufendifferenz in dem Bereich von 1 bis 50 μm, beispielsweise 3 bis 23 μm mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder die untere Oberfläche 116 des isolierenden Substrats 110 hat.
  • Weiterhin kann eine Dicke T1 der ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 130 ist, größer als eine Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein. Beispielsweise kann die Dicke T1 der ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 130 ist, um eine Dicke entsprechend einer Dicke einer entfernten Schutzschicht 139 größer als die Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein. Beispielsweise kann die Dicke T1 der ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 130 ist, in dem Bereich von 1 bis 50 μm, beispielsweise 3 bis 23 μm, größer als die Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein. Demgemäß kann die Wiederverdrahtungs-Musterschicht 150 auf einer unteren Seite des Halbleiterchips 130 eine größere Dicke haben als auf der unteren Seite des isolierenden Substrats 110.
  • Das externe Verbindungsteil 160 kann elektrisch und/oder physisch mit dem Wiederverdrahtungsmuster 154 verbunden sein, und somit elektrisch mit dem Halbleiterchip 130 und/oder der Durchgangsverdrahtung 120 verbunden sein. Das externe Verbindungsteil 160 kann den Halbleiterchip 130 und eine externe Vorrichtung elektrisch verbinden. Das externe Verbindungsteil 160 kann sich an demselben vertikalen Ort wie die Durchgangsverdrahtung 120 befinden. Demgemäß können, wie nachfolgend mit Bezug auf 19 beschrieben wird, das externe Verbindungsteil 160 von einem Halbleitergehäuse und die Durchgangsverdrahtung von einem anderen Halbleitergehäuse elektrisch und/oder physisch miteinander verbunden sein. Das externe Verbindungsteil 160 kann sich außerhalb des Halbleiterchips 130 befinden. Jedoch ist dies ein Beispiel und der Geist der vorliegenden Erfindung ist nicht hierauf beschränkt, und ein Beispiel, bei dem das externe Verbindungsteil 160 so angeordnet ist, dass es den Halbleiterchip 130 überlappt, kann in dem Geist der vorliegenden Erfindung enthalten sein. Beispielsweise kann das externe Verbindungsteil 160 eine Lötperle sein.
  • Die 3 bis 18 sind Querschnittsansichten zur Beschreibung eines Verfahrens zum Herstellen des Halbleitergehäuses 100 nach 1 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung entsprechend dem Verfahrensablauf.
  • Gemäß 3 kann die Schutzschicht 139 auf einer unteren Seite einer Halbleiterscheibe W enthaltend mehrere Halbleiterchips 130 gebildet sein. Die Schutzschicht 139 kann auf einer unteren Oberfläche des Halbleiterchips 130 gebildet sein. Die untere Oberfläche kann eine Aktivierungsoberfläche sein, in der Schaltungsstrukturen (nicht gezeigt) gebildet sind, und der Halbleiterchip-Lötanschluss 132 kann sich auf der unteren Oberfläche befinden. Das heißt, der Halbleiterchip-Lötanschluss 132 kann während des Herstellungsprozesses durch die Schutzschicht 139 geschützt werden. Weiterhin können die Schaltungsstrukturen (nicht gezeigt) während des Herstellungsprozesses durch die Schutzschicht 139 geschützt werden.
  • Die Schutzschicht 139 kann aus einem Material bestehen, das durch Aushärten nach dem Aufbringen eines flüssigen Materials gebildet wird. Weiterhin kann die Schutzschicht 139 aus einem Material bestehen, das durch ein Auf bringungsverfahren gebildet wurde. Die Schutzschicht 139 kann ein isolierendes Material enthalten, z. B. ein Oxyd, Nitrid oder Oxynitrid. Beispielsweise kann die Schutzschicht 139 eine Dicke in dem Bereich von 1 bis 50 μm, z. B. 3 bis 23 μm haben. Jedoch können das Material, die Form und die Dicke der Schutzschicht 139 nur ein Beispiel sein, und der Geist der vorliegenden Erfindung ist nicht hierauf beschränkt.
  • Gemäß 4 kann der Halbleiterchip 130 durch Schneiden der Halbleiterscheibe W entlang einer Reißlinie 131 individualisiert werden. Demgemäß kann der individualisierte Halbleiterchip 130 von der Schutzschicht 139 bedeckt sein, und die untere Oberfläche des Halbleiterchips 130, auf der sich der Halbleiterchip-Lötanschluss 132 befindet, kann von der Schutzschicht 139 bedeckt sein.
  • Gemäß 5 kann das isolierende Substrat 110 hergestellt werden. Das isolierende Substrat 110 kann ein isolierendes Material enthalten, z. B. Silizium, Glas, Keramik, Kunststoff oder ein Polymer. Das isolierende Substrat 110 kann eine ebene Form, eine Kreisform oder eine polygonale Form haben.
  • Gemäß 6 kann der erste Durchgangsbereich 112, der das isolierende Substrat 110 durchdringt, durch Entfernen eines Bereichs des isolierenden Substrats 110 gebildet werden. Ein Prozess des Bildens des ersten Durchgangsbereichs 112 kann ein Fräsprozess, ein Formenschneidprozess, ein Ätzprozess, ein Bohrprozess oder ein Laserablationsprozess sein. Der erste Durchgangsbereich 112 kann so angeordnet sein, dass er einem Bereich entspricht, in welchem die Durchgangsverdrahtung 120 durch einen nachfolgenden Prozess gebildet wird. Eine in 6 gezeigte strichlierte Linie ist nur dargestellt, um den ersten Durchgangsbereich 112 klar anzuzeigen, und bedeutet nicht, dass das isolierende Substrat 110 in mehrere Teile geteilt ist.
  • Gemäß 7 kann die Durchgangsverdrahtung 120 in dem isolierenden Substrat 110 gebildet werden. Genauer gesagt, die Durchgangsverdrahtung 120 kann durch Füllen des ersten Durchgangsbereichs 112 mit einem leitenden Material gebildet werden. Die Durchgangsverdrahtung 120 kann ein Siliziumdurchgang über (TSV) oder ein Substratdurchgang über (TSV) sein. Die Durchgangsverdrahtung 120 kann ein leitendes Material enthalten und kann gebildet werden durch Aushärten nach dem Füllen des ersten Durchgangsbereichs 112 mit einer flüssigen leitenden Paste. Die leitende Paste kann eine Mischung aus einem Metallpulver und/oder einem Kohlepulver und einem flüssigen Harz sein. Alternativ kann die Durchgangsverdrahtung 120 durch Füllen des ersten Durchgangsbereichs 112 mit einem leitenden Material unter Verwendung eines Metallisierungsprozesses oder eines Abscheidungsprozesses gebildet sein. Beispielsweise kann die Durchgangsverdrahtung 120 ein Metall wie Kupfer, Kupferlegierungen, Aluminium oder Aluminiumlegierungen enthalten. Weiterhin kann die Durchgangsverdrahtung 120 Kohlenstoff enthalten.
  • Der obere Lötanschluss 122 kann auf einer oberen Oberfläche 115 des isolierenden Substrats 110 gebildet werden, und der untere Lötanschluss 124 kann auf der unteren Oberfläche 116 des isolierenden Substrats 110 gebildet werden. Der obere Lötanschluss 122 und der untere Lötanschluss 124 können von der Durchgangsverdrahtung 120 aus verbreitert werden und mit der Durchgangsverdrahtung 120 elektrisch verbunden werden. Weiterhin kann eine Breite w1 des oberen Lötanschlusses 122 größer als eine Breite w0 der Durchgangsverdrahtung 120 sein. Eine Breite w2 des unteren Lötanschlusses 124 kann größer als die Breite w0 der Durchgangsverdrahtung 120 sein. Die Breite w1 des oberen Lötanschlusses 122 und die Breite w2 des unteren Lötanschlusses 124 können gleich oder unterschiedlich sein. Der obere Lötanschluss 122 und/oder der untere Lötanschluss 124 können unter Verwendung eines Metallisierungsprozesses, eines Abscheidungsprozesses oder eines Druckprozesses gebildet sein. Der obere Lötanschluss 122 und/oder der untere Lötanschluss 124 können ein leitendes Material enthalten, beispielsweise ein Metall wie Kupfer, Kupferlegierungen, Aluminium oder Aluminiumlegierungen. Der obere Lötanschluss 122 und/oder der untere Lötanschluss 124 können dasselbe Material wie die Durchgangsverdrahtung 120 oder ein unterschiedliches Material enthalten. Die Dicken des oberen Lötanschlusses 122 und/oder des unteren Lötanschlusses 124 können variabel geändert werden.
  • Gemäß 8 kann der zweite Durchgangsbereich 114, der das isolierende Substrat 110 durchdringt, durch Entfernen eines Bereichs des isolierenden Substrats 110 gebildet sein. Ein Prozess des Bildens des zweiten Durchgangsbereichs 114 kann unter Verwendung eines Fräsprozesses, eines Formenschneidprozesses, eines Ätzprozesses, eines Bohrprozesses oder eines Laserablationsprozesses durchgeführt werden. Der zweite Durchgangsbereich 114 kann so angeordnet sein, dass er einem Bereich entspricht, in welchem der Halbleiterchip 130 durch einen nachfolgenden Prozess angeordnet wird. Der zweite Durchgangsbereich 114 kann in der Mitte des isolierenden Substrats 110 angeordnet sein, und die in dem ersten Durchgangsbereich 112 gebildete Durchgangsverdrahtung 120 kann sich um den zweiten Durchgangsbereich 114 herum befinden. Jedoch können die Positionen des ersten Durchgangsbereichs 112 und des zweiten Durchgangsbereichs 114 variabel geändert werden. Beispielsweise kann sich der zweite Durchgangsbereich 114 an einem Ende oder an der Ecke des isolierenden Substrats 110 befinden, und der erste Durchgangsbereich 112 kann sich außerhalb des zweiten Durchgangsbereichs 114 befinden, um den zweiten Durchgangsbereich 114 nicht vollständig zu umgeben. Eine in 8 gezeigte strichlierte Linie ist nur dargestellt, um den zweiten Durchgangsbereich 114 klar anzuzeigen, und bedeutet nicht, dass das isolierende Substrat 110 in mehrere Teile geteilt ist.
  • In diesem Ausführungsbeispiel wurde beschrieben, dass der erste Durchgangsbereich 112 und der zweite Durchgangsbereich 114 durch verschiedene Prozesse gebildet werden, aber dies ist nur ein Beispiel, und ein Beispiel, in welchem der erste Durchgangsbereich 112 und der zweite Durchgangsbereich 114 in demselben Prozess gebildet werden, kann in dem Geist der vorliegenden Erfindung enthalten sein.
  • Gemäß 9 kann das isolierende Substrat 110 auf ein Trägersubstrat 129 gebondet sein. Beispielsweise kann das isolierende Substrat 110 unter Verwendung eines Klebstoffteils 128 auf das Trägersubstrat 129 gebondet sein. Das Trägersubstrat 129 kann Silizium, Glas, Keramik, Kunststoff oder ein Polymer enthalten. Das Klebstoffteil 128 kann ein flüssiger Klebstoff oder ein Klebeband sein. Das Klebstoffteil 128 kann gegenüber dem zweiten Durchgangsbereich 114 des isolierenden Substrats 110 freigelegt sein. In 9 ist das Klebstoffteil 128 nur an den unteren Lötanschluss 124 gebondet, und so dargestellt, dass es einen Abstand von dem isolierenden Substrat 110 aufweist, aber das Klebstoffteil 128 kann in einem Bereich, in welchem sich der untere Lötanschluss 124 nicht befindet, an das isolierende Substrat 110 gebondet sein.
  • Gemäß 10 kann der Halbleiterchip 130 in dem isolierenden Substrat 110 angeordnet sein. Genauer gesagt, der Halbleiterchip 130 kann so gebondet sein, dass er sich innerhalb des zweiten Durchgangsbereichs 114 des isolierenden Substrats 110 auf dem Trägersubstrat 129 befindet. Der Halbleiterchip-Lötanschluss 132 des Halbleiterchips 130 kann so angeordnet sein, dass er dem Trägersubstrat 129 zugewandt ist, und die Schutzschicht 139 kann in Kontakt mit dem Klebstoffteil 128 sein. Der Halbleiterchip 130 und das isolierende Substrat 110 können so angeordnet sein, dass sie in einer seitlichen Richtung einen gegenseitigen Abstand aufweisen. Das heißt, der zweite Durchgangsbereich 114 kann eine größere ebene Abmessung als der Halbleiterchip 130 haben. Alternativ können der Halbleiterchip 130 und das isolierende Substrat 110 so angeordnet sein, dass sie in einer seitlichen Richtung in Kontakt miteinander sind. Beispielsweise kann der zweite Durchgangsbereich 114 nahezu dieselbe ebene Abmessung wie der Halbleiterchip 130 haben. Die Höhe H1 des Halbleiterchips 130 kann geringer als die Höhe H2 des isolierenden Substrats 110 sein. Weiterhin kann die obere Oberfläche des Halbleiterchips 130 eine Stufendifferenz mit Bezug auf die obere Oberfläche des isolierenden Substrats 110 haben. Jedoch ist dies nur ein Beispiel, und der Geist der vorliegenden Erfindung ist nicht hierauf beschränkt. Beispielsweise kann die Höhe H1 des Halbleiterchips 130 gleich der oder größer als die Höhe H2 des isolierenden Substrats 110 sein.
  • Die Durchgangsverdrahtung 120 kann so angeordnet sein, dass sie den Halbleiterchip 130 umgibt. Die Anzahl der Durchgangsverdrahtungen 120, die um beide Seiten den Halbleiterchips 130 herum anzuordnen sind, kann dieselbe sein. Jedoch ist dies nur ein Beispiel, und der Geist der vorliegenden Erfindung ist nicht hierauf beschränkt. Beispielsweise kann sich die Durchgangsverdrahtung 120 nur um eine Seite des Halbleiterchips 130 herum befinden, oder die Anzahl der Durchgangsverdrahtungen 120, die um den Halbleiterchip 130 herum anzuordnen sind, kann unterschiedlich sein. Weiterhin ist ein Beispiel illustriert, in welchem zwei Durchgangsverdrahtungen 120 um die beiden Seiten des Halbleiterchips 130 herum angeordnet sind, aber dies ist nur ein Beispiel, und der Geist der vorliegenden Erfindung ist nicht hierauf beschränkt. Das heißt, die Anzahl der Durchgangsverdrahtungen 120, die um die beiden Seiten des Halbleiterchips 130 herum anzuordnen sind, kann variabel geändert werden.
  • Gemäß 11 kann das Formteil 140, das das isolierende Substrat 110 und den Halbleiterchip 130 bedeckt, gebildet werden. Das Formteil 140 kann den Halbleiterchip 130 und die Schutzschicht 139 versiegeln. Die obere Oberfläche des isolierenden Substrats 110 kann von dem Formteil 140 bedeckt sein, und eine Seitenfläche des isolierenden Substrats 110 kann von dem Formteil 140 freigelegt sein. Weiterhin können die Durchgangsverdrahtung 120 und der obere Lötanschluss 122 von dem Formteil 140 bedeckt sein. Das Formteil 140 kann einen Raum zwischen dem Halbleiterchip 130 und dem isolierenden Substrat 110 ausfüllen. Das Formteil 140 kann ein isolierendes Material enthalten, beispielsweise ein EMC. Ein Prozess des Bildens des Formteils 140 kann in einer einzigen Operation oder in mehreren Operationen durchgeführt werden. Wahlweise kann ein Prozess des Nivellierens der oberen Oberfläche des Formteils 140 durchgeführt werden. Das Formteil 140 kann unter Verwendung eines Druckverfahrens oder eines Kompressionsformungsverfahrens gebildet werden.
  • Gemäß 12 können das Trägersubstrat 129 und das Klebstoffteil 128 entfernt werden. Demgemäß können die Schutzschicht 139, die den Halbleiterchip-Lötanschluss 132 des Halbleiterchips 130 bedeckt, und der untere Lötanschluss 124, der mit der Durchgangsverdrahtung 120 verbunden ist, von dem Formteil 140 freigelegt werden.
  • Gemäß 13 kann die Schutzschicht 139, die den Halbleiterchip-Lötanschluss 132 des Halbleiterchips 130 bedeckt, entfernt werden. Demgemäß kann der Halbleiterchip-Lötanschluss 132 des Halbleiterchips 130 von dem Formteil 140 freigelegt werden. Die untere Oberfläche 133 des Halbleiterchips 130, auf der sich der Halbleiterchip-Lötanschluss 132 befindet, kann um einen ersten Abstand S1 gegenüber der unteren Oberfläche 125 des unteren Lötanschlusses 124 vertieft sein. Die untere Oberfläche 133 des Halbleiterchips 130 kann um einen zweiten Abstand S2 gegenüber der unteren Oberfläche 116 des isolierenden Substrats 110 vertieft sein. Genauer gesagt, die untere Oberfläche 133 des Halbleiterchips 130 braucht sich nicht in derselben Ebene wie die untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder die untere Oberfläche 116 des isolierenden Substrats 110 zu befinden. Das heißt, die untere Oberfläche 133 des Halbleiterchips 130 kann so vertieft sein, dass sie eine Stufendifferenz entsprechend einer Dicke der entfernten Schutzschicht 139 mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder die untere Oberfläche 116 des isolierenden Substrats 110 hat. Beispielsweise kann die untere Oberfläche 133 des Halbleiterchips 130 in dem Bereich von 1 bis 50 μm, z. B. 3 bis 23 μm, mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder die untere Oberfläche 116 des isolierenden Substrats 110 vertieft sein.
  • Gemäß den 14 bis 16 kann die Wiederverdrahtungs-Musterschicht 150, die die Durchgangsverdrahtung 120 und den Halbleiterchip 130 elektrisch verbindet, gebildet werden.
  • Gemäß 14 kann die erste isolierende Schicht 152 auf dem isolierenden Substrat 110 und der Durchgangsverdrahtung 120 gebildet werden. Die erste isolierende Schicht 152 kann auf den Halbleiterchip 130 erweitert werden. Genauer gesagt, die erste isolierende Schicht 152 und das Formteil 140 können so angeordnet werden, dass sie beiden Oberflächen des isolierenden Substrats 110 zugewandt sind. Die Dicke T1 der ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 130 ist, kann größer als die Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein. Beispielsweise kann die Dicke T1 der ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 130 ist, um eine Dicke entsprechend einer Dicke der entfernten Schutzschicht 130 größer als die Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein. Beispielsweise kann die Dicke T1 der ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 130 ist, um den Bereich von 1 bis 50 μm, beispielsweise 3 bis 23 μm, größer als die Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein.
  • Als Nächstes können eine erste Öffnung 151, die die Durchgangsverdrahtung 120 freilegt, und eine zweite Öffnung 153, die den Halbleiterchip-Lötanschluss 132 des Halbleiterchips 132 freilegt, durch Entfernen eines Bereichs der ersten isolierenden Schicht 152 gebildet werden. Ein Vorgang des Entfernens der ersten isolierenden Schicht 152 kann durch Verwenden eines Ätzprozess oder eines Laserablationsprozesses durchgeführt werden. Die erste isolierende Schicht 152 kann ein isolierendes Material enthalten, z. B. ein Oxid, ein Nitrid oder ein EMC usw.
  • Gemäß 15 kann das Wiederverdrahtungsmuster 154, das die Durchgangsverdrahtung 120 und den Halbleiterchip-Lötanschluss 132 des Halbleiterchips 130 elektrisch verbindet, auf der ersten isolierenden Schicht 152 gebildet werden. Das Wiederverdrahtungsmuster 154 kann die erste Öffnung 151 ausfüllen, und somit kann das Wiederverdrahtungsmuster 154 elektrisch und/oder physisch mit der Durchgangsverdrahtung 120 verbunden werden. Weiterhin kann das Wiederverdrahtungsmuster 154 die zweite Öffnung 153 ausfüllen, und somit kann das Wiederverdrahtungsmuster 154 elektrisch und/oder physisch mit dem Halbleiterchip-Lötanschluss 132 verbunden werden. Das Wiederverdrahtungsmuster 154 kann ein leitendes Material enthalten, beispielsweise ein Metall wie Kupfer, Kupferlegierungen, Aluminium oder Aluminiumlegierungen. Weiterhin kann das Wiederverdrahtungsmuster 154 Kohlenstoff enthalten. Das Wiederverdrahtungsmuster 154 kann unter Verwendung verschiedener Verfahren enthaltend einen Abscheidungsprozess, einen Metallisierungsprozess, einen Druckprozess usw. gebildet werden. Darüber hinaus kann das Wiederverdrahtungsmuster 154 unter Verwendung der leitenden Paste, die zum Bilden der Durchgangsverdrahtung 120 verwendet wird, gebildet werden. Das Wiederverdrahtungsmuster 154 kann den Halbleiterchip 130 wiederverdrahten. Das Wiederverdrahtungsmuster 154 kann elektrisch und/oder physisch mit dem externen Verbindungsteil (siehe 160 in 18) verbunden werden. Demgemäß kann das Wiederverdrahtungsmuster 154 die Eingangs- und Ausgangsanschlüsse des Halbleiterchips 130 miniaturisieren und auch die Anzahl der Eingangs- und Ausgangsanschlüsse erhöhen. Weiterhin kann das Halbleitergehäuse 100 eine Ausfächerungsstruktur durch das Wiederverdrahtungsmuster 154 haben.
  • Gemäß 16 kann die zweite isolierende Schicht 156 auf dem Wiederverdrahtungsmuster 154 gebildet werden. Die zweite isolierende Schicht 156 kann das Wiederverdrahtungsmuster 154 und die erste isolierende Schicht 152 vollständig bedecken. Die zweite isolierende Schicht 156 kann ein isolierendes Material enthalten, z. B. ein Oxid, ein Nitrid oder ein EMC, usw. Die erste isolierende Schicht 152 und die zweite isolierende Schicht 156 können dasselbe Material oder unterschiedliche Materialien enthalten.
  • Die erste isolierende Schicht 152, das Wiederverdrahtungsmuster 154 und die zweite isolierende Schicht 156 können die Wiederverdrahtungs-Musterschicht 150 bilden. Die Wiederverdrahtungs-Musterschicht 150 kann auf einer unteren Seite des Halbleiterchips 130 eine größere Dicke als auf einer unteren Seite des isolierenden Substrats 110 haben.
  • Weiterhin kann die Wiederverdrahtungs-Musterschicht 150 eine vorher hergestellte Struktur haben, und ein Beispiel, in welchem die Struktur an den Halbleiterchip 130 und das Formteil 140 durch einen Pressprozess, einen Kontaktierungsprozess, einen Schmelzprozess usw. gebondet wird, kann in dem Geist der vorliegenden Erfindung enthalten sein.
  • Gemäß 17 kann eine dritte Öffnung 155, die einen Bereich des Wiederverdrahtungsmusters 154 freilegt, durch Entfernen eines Bereichs der zweiten isolierenden Schicht 156 gebildet werden. Ein Prozess des Entfernens der zweiten isolierenden Schicht 156 kann durch Verwendung eines Ätzprozesses oder eines Laserablationsprozesses durchgeführt werden.
  • Gemäß 18 kann das externe Verbindungsteil 160, das elektrisch und/oder physisch mit dem Wiederverdrahtungsmuster 144 verbunden wird, gebondet werden. Das externe Verbindungsteil 160 kann an das freigelegte Wiederverdrahtungsmuster 154 gebondet werden. Das externe Verbindungsteil 160 kann ein leitendes Material enthalten, beispielsweise ein Metall. Das externe Verbindungsteil 160 kann eine Lötperle sein.
  • Als Nächstes wird das Halbleitergehäuse 100 nach 1 durch Entfernen eines Bereichs des Formteils 140 und Freilegen des oberen Lötanschlusses 122 hergestellt werden. Die freigelegte Oberfläche des oberen Lötanschlusses 122 und der Wiederverdrahtungs-Musterschicht 150 kann so angeordnet sein, dass sie auf den beiden Oberfläche des isolierenden Substrats 110 einander zugewandt sind. Ein Prozess des Entfernens des Formteils 140 kann unter Verwendung eines Ätzprozesses oder eines Laserablationsprozesses durchgeführt werden. Weiterhin kann ein Prozess des Bildens des Vertiefungsbereichs 142 durch Entfernen eines Bereichs des Formteils 140 und Freilegen des oberen Lötanschlusses 122 wahlweise durchgeführt und in einigen Fällen weggelassen werden.
  • Weiterhin können ein Prozess des Reinigens des freigelegten oberen Lötanschlusses 122 und ein Prozess des Behandelns der Oberfläche enthalten sein. Der Prozess des Behandelns der Oberfläche kann durch stromloses Ni/Au-Metallisieren, Ni/Sn-Metallisieren oder Sn-Metallisieren durchgeführt werden.
  • 19 ist eine Querschnittsansicht, die ein Gehäuse auf Gehäuse (PoP) 1000, bei denen mehrere in 1 gezeigte Halbleitergehäuse 100 gestapelt sind, illustriert. Eine nochmalige Beschreibung zwischen dem PoP 1000 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung und dem vorbeschriebenen Halbleitergehäuse 100 wird weggelassen.
  • Gemäß 19 kann das PoP 1000 Halbleitergehäuse 100A und 100B, die vertikal gestapelt sind, enthalten. Genauer gesagt, ein oberes Halbleitergehäuse 100A kann auf einem unteren Halbleitergehäuse 100B angeordnet sein. Weiterhin können PoPs, bei denen zwei oder mehr Halbleitergehäuse gestapelt sind, in dem Geist der vorliegenden Erfindung enthalten sein.
  • Ein externes Verbindungsteil 160A des oberen Halbleitergehäuses 100A kann elektrisch und/oder physisch mit einem oberen Lötanschluss 122B des unteren Halbleitergehäuses 100B verbunden sein. Demgemäß kann das externe Verbindungsteil 160A des oberen Halbleitergehäuses 100A elektrisch mit einer Durchgangsverdrahtung 120B des unteren Halbleitergehäuses 100B verbunden sein. Weiterhin kann das externe Verbindungsteil 160A wahlweise durch ein Formteil 140B des unteren Halbleitergehäuses 100B ausgerichtet und/oder fixiert sein.
  • Eine obere Oberfläche eines oberen Lötanschlusses 122A des oberen Halbleitergehäuses 100A kann nach oben freigelegt sein oder elektrisch mit einem externen Verbindungsteil eines anderen Halbleitergehäuses (nicht gezeigt) verbunden sein.
  • Ein externes Verbindungsteil 160B des unteren Halbleitergehäuses 100B kann mit einer externen Vorrichtung wie einem externen Substrat (nicht gezeigt) elektrisch verbunden sein.
  • Nachfolgend wird eine elektrische Verbindungsbeziehung zwischen den Halbleitergehäusen 100A und 100B beschrieben.
  • Ein Halbleiterchip 130B des unteren Halbleitergehäuses 100B kann elektrisch durch ein Wiederverdrahtungsmuster 154B und das externe Verbindungsteil 160B mit der externen Vorrichtung (nicht gezeigt) verbunden sein.
  • Ein Halbleiterchip 130A des oberen Halbleitergehäuses 100A kann mit der externen Vorrichtung (nicht gezeigt) durch ein Wiederverdrahtungsmuster 154A, das externe Verbindungsteil 160A, den oberen Lötanschluss 122B, die Durchgangsverdrahtung 120B, einen unteren Lötanschluss 124B, das Wiederverdrahtungsmuster 154B und das externe Verbindungsteil 160B elektrisch verbunden sein. Alternativ kann der Halbleiterchip 130A des oberen Halbleitergehäuses 100A über das Wiederverdrahtungsmuster 154A, einen unteren Lötanschluss 124A, eine Durchgangsverdrahtung 120A und den oberen Lötanschluss 122A mit der externen Vorrichtung (nicht gezeigt) elektrisch verbunden sein.
  • Weiterhin kann der Halbleiterchip 130A des oberen Halbleitergehäuses 100A durch das Wiederverdrahtungsmuster 154A, das externe Verbindungsteil 160A, den oberen Lötanschluss 122B, die Durchgangsverdrahtung 120B, den unteren Lötanschluss 124B und das Wiederverdrahtungsmuster 154B mit dem Halbleiterchip 130B des unteren Halbleitergehäuses 100B elektrisch verbunden sein.
  • 20 ist eine Querschnittsansicht, die ein Halbleitergehäuse 100 gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustriert. Das Halbleitergehäuse 200 gemäß dem anderen Ausführungsbeispiel der vorliegenden Erfindung kann durch Modifizieren der Konfiguration des vorbeschriebenen Halbleitergehäuses gebildet sein, und somit wird eine doppelte Beschreibung weggelassen.
  • Gemäß 20 kann das Halbleitergehäuse 200 ein isolierendes Substrat 110, eine Durchgangsverdrahtung 120, einen oberen Lötanschluss 122, einen unteren Lötanschluss 124, einen Halbleiterchip 130, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 170 enthalten. Nach der Durchführung der in den 3 bis 16 gezeigten Herstellungsprozesse kann anstelle eines Prozesses des Bildens des externen Verbindungsteils 160 das externe Verbindungsteil 170, das elektrisch und/oder physisch mit dem oberen Lötanschluss 122 verbunden ist, durch Entfernen eines Bereichs des Formteils 140 und Freilegen des oberen Lötanschlusses 122 gebondet werden. Das externe Verbindungsteil 170 kann ein leitendes Material, beispielsweise ein Metall enthalten. Das externe Verbindungsteil 170 kann eine Lötperle sein. Das externe Verbindungsteil 170 und das externe Verbindungsteil 160 können dasselbe Material oder verschiedene Materialien enthalten.
  • Eine untere Oberfläche 133 des Halbleiterchips 130 braucht nicht in derselben Ebene wie eine untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder eine untere Oberfläche 116 des isolierenden Substrats 110 angeordnet zu sein. Beispielsweise kann die untere Oberfläche 133 des Halbleiterchips 130 so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 oder die untere Oberfläche 116 des isolierenden Substrats 110 haben kann. Weiterhin kann eine Dicke T1 einer ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 130 ist, größer als eine Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein.
  • Die 21 und 22 sind Querschnittsansichten, die Halbleitergehäuse 300 und 400 gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustrieren. Die Halbleitergehäuse 300 und 400 können durch Modifizieren des vorbeschriebenen Halbleitergehäuses gebildet sein, und eine doppelte Beschreibung wird weggelassen.
  • Gemäß 21 kann das Halbleitergehäuse 300 ein isolierendes Substrat 110, eine Durchgangsverdrahtung 120, einen oberen Lötanschluss 122, einen unteren Lötanschluss 124, einen ersten Halbleiterchip 330a, einen zweiten Halbleiterchip 330b, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 160 enthalten. Der erste Halbleiterchip 330a und der zweite Halbleiterchip 330b können wie der Halbleiterchip 130 in 1 elektrisch mit der Wiederverdrahtungs-Musterschicht 150 verbunden sein. Der erste Halbleiterchip 330a und der zweite Halbleiterchip 330b können dieselbe Größe oder unterschiedliche Größen haben. Der erste Halbleiterchip 330a und der zweite Halbleiterchip 330b können Speicherchips oder logische Chips sein. Weiterhin kann der erste Halbleiterchip 330a dieselbe Art eines Produkts mit derselben Funktion wie der zweite Halbleiterchips 330b oder eine diesem gegenüber unterschiedliche Art eines Produkts mit einer unterschiedlichen Funktion sein. Beispielsweise kann der erste Halbleiterchip 330a ein logischer Chip sein, und der zweite Halbleiterchip 330b kann ein Speicherchip sein, oder umgekehrt. Das Halbleitergehäuse 300 kann ein System auf dem Chip (SOC) oder ein System im Gehäuse (SIP) bilden.
  • Eine untere Oberfläche 333a des ersten Halbleiterchips 330a und/oder eine untere Oberfläche 333b des zweiten Halbleiterchips 330b brauchen nicht in derselben Ebene wie eine untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder eine untere Oberfläche 116 des isolierenden Substrats 110 angeordnet sein. Beispielsweise können die untere Oberfläche 333a des ersten Halbleiterchips 330a und/oder die untere Oberfläche 333b des zweiten Halbleiterchips 330b so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 oder die untere Oberfläche 116 des isolierenden Substrats 110 haben. Weiterhin kann eine Dicke T1 einer ersten isolierenden Schicht 152, die in Kontakt mit dem ersten Halbleiterchip 330a und dem zweiten Halbleiterchip 330b ist, größer als eine Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein.
  • Ein Beispiel, in welchem der erste Halbleiterchip 330a und der zweite Halbleiterchip 330b in einer horizontalen Richtung angeordnet sind, ist in 21 illustriert, aber ein Beispiel, in welchem der erste Halbleiterchip 330a und der zweite Halbleiterchip 330b in einer vertikalen Richtung gestapelt sind, kann in dem Geist der vorliegenden Erfindung enthalten sein.
  • Gemäß 22 kann das Halbleitergehäuse 400 ein isolierendes Substrat 110, eine Durchgangsverdrahtung 120, einen oberen Lötanschluss 122, einen unteren Lötanschluss 124, einen dritten Halbleiterchip 430a, einen vierten Halbleiterchip 430b, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 170 enthalten. Der dritte Halbleiterchip 430a und der vierte Halbleiterchip 430b können wie der Halbleiterchip 130 in 20 elektrisch mit der Wiederverdrahtungs-Musterschicht 150 verbunden sein. Der dritte Halbleiterchip 430a und der vierte Halbleiterchip 430b können dieselbe Größer oder unterschiedliche Größen haben. Der dritte Halbleiterchip 430a und der vierte Halbleiterchip 430b können Speicherchips oder logische Chips sein. Weiterhin kann der dritte Halbleiterchip 430a dieselbe Art eines Produkts mit derselben Funktion wie der vierte Halbleiterchip 430b sein oder gegenüber diesem eine unterschiedliche Art eines Produkts mit einer unterschiedlichen Funktion sein. Beispielsweise kann der dritte Halbleiterchip 430a ein logischer Chip sein, und der vierte Halbleiterchip 430b kann ein Speicherchip sein, oder umgekehrt. Das Halbleitergehäuse 400 kann ein SOC oder ein SIP bilden.
  • Eine untere Oberfläche 433a des dritten Halbleiterchips 430a und/oder eine untere Oberfläche 433b des vierten Halbleiterchips 430b brauchen nicht in derselben Ebene wie eine untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder eine untere Oberfläche 116 des isolierenden Substrats 110 angeordnet zu sein. Beispielsweise können die untere Oberfläche 433a des dritten Halbleiterchips 430a und/oder die untere Oberfläche 433b des vierten Halbleiterchips 430b so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 oder der unteren Oberfläche 116 des isolierenden Substrats 110 haben. Weiterhin kann eine Dicke T1 einer ersten isolierenden Schicht 152, die in Kontakt mit dem dritten Halbleiterchip 430a und dem vierten Halbleiterchip 430b ist, größer als eine Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein.
  • Ein Beispiel, in welchem der dritte Halbleiterchip 430a und der vierte Halbleiterchip 430b in einer horizontalen Richtung angeordnet sind, ist in 22 illustriert, aber ein Beispiel, in welchem der dritte Halbleiterchip 430a und der vierte Halbleiterchip 430b in einer vertikalen Richtung gestapelt sind, kann in dem Geist der vorliegenden Erfindung enthalten sein.
  • Die 23 bis 25 sind Querschnittsansichten, die Halbleitergehäuse 500, 600 und 700 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustrieren. Die Halbleitergehäuse 500, 600 und 700 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung können durch Modifizieren der Konfiguration der Halbleitergehäuse der vorbeschriebenen Ausführungsbeispiele gebildet sein, und eine doppelte Beschreibung wird weggelassen.
  • Gemäß 23 kann das Halbleitergehäuse 500 ein isolierendes Substrat 110, eine Durchgangsverdrahtung 120, einen oberen Lötanschluss 122, einen unteren Lötanschluss 124, einen Halbleiterchip 530, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 160 enthalten. Bei diesem Ausführungsbeispiel kann eine Höhe H1 des Halbleiterchips 530 gleich einer Höhe H2 des isolierenden Substrats 110 sein. Demgemäß kann die Höhe H1 des Halbleiterchips 530 gleich einer Höhe der Durchgangsverdrahtung 120 sein. Weiterhin kann die obere Oberfläche des Halbleiterchips 530 sich in derselben Ebene wie die obere Oberfläche des isolierenden Substrats 110 befinden.
  • Eine untere Oberfläche 533 des Halbleiterchips 530 braucht nicht in derselben Ebene wie eine untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder eine untere Oberfläche 116 des isolierenden Substrats 110 angeordnet zu sein. Beispielsweise kann die untere Oberfläche 533 des Halbleiterchips 530 so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 oder die untere Oberfläche 116 des isolierenden Substrats 110 hat. Weiterhin kann eine Dicke T1 einer ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 530 ist, größer als eine Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein.
  • Gemäß 24 kann das Halbleitergehäuse 600 ein isolierendes Substrat 110, eine Durchgangsverdrahtung 120, einen oberen Lötanschluss 122, einen unteren Lötanschluss 124, einen Halbleiterchip 630, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 160 enthalten. Bei diesem Ausführungsbeispiel kann eine Höhe H1 des Halbleiterchips 630 größer als eine Höhe H2 des isolierenden Substrats 110 sein. Demgemäß kann die Höhe H1 des Halbleiterchips 630 größer als eine Höhe der Durchgangsverdrahtung 120 sein. Weiterhin kann die obere Oberfläche des Halbleiterchips 630 höher als die obere Oberfläche des isolierenden Substrats 110 sein. Das heißt, die obere Oberfläche des Halbleiterchips 630 kann so angeordnet sein, dass sie einen größeren Abstand von der Wiederverdrahtungs-Musterschicht 150 aufweist als die obere Oberfläche des isolierenden Substrats 110.
  • Eine untere Oberfläche 633 des Halbleiterchips 630 braucht nicht in derselben Ebene wie eine untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder eine untere Oberfläche 116 des isolierenden Substrats 110 angeordnet zu sein. Beispielsweise kann die untere Oberfläche 633 des Halbleiterchips 630 so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 oder die untere Oberfläche 116 des isolierenden Substrats 110 hat. Weiterhin kann eine Dicke T1 einer ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 630 ist, größer als eine Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein.
  • Gemäß 25 kann das Halbleitergehäuse 700 ein isolierendes Substrat 110, eine Durchgangsverdrahtung 120, einen oberen Lötanschluss 122, einen unteren Lötanschluss 124, einen Halbleiterchip 730, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 160 enthalten. Bei diesem Ausführungsbeispiel kann eine Höhe H1 des Halbleiterchips 730 größer als eine Höhe H2 des isolierenden Substrats 110 sein. Demgemäß kann die Höhe H1 des Halbleiterchips 730 größer als eine Höhe der Durchgangsverdrahtung 120 sein. Weiterhin kann die obere Oberfläche des Halbleiterchips 730 höher als die obere Oberfläche des isolierenden Substrats 110 sein. Das heißt, die obere Oberfläche des Halbleiterchips 730 kann so angeordnet sein, dass sie einen größeren Abstand von der Wiederverdrahtungs-Musterschicht 150 aufweist, als die obere Oberfläche des isolierenden Substrats 110. Die obere Oberfläche des Halbleiterchips 730 kann von dem Formteil 140 freigelegt sein. Die obere Oberfläche des Halbleiterchips 730 kann sich in derselben Ebene wie die obere Oberfläche des Formteils 140 befinden.
  • Eine untere Oberfläche 733 des Halbleiterchips 730 braucht sich nicht in derselben Ebene wie eine untere Oberfläche 125 des unteren Lötanschlusses 124 und/oder eine untere Oberfläche 116 des isolierenden Substrats 110 zu befinden. Beispielsweise kann die untere Oberfläche 733 des Halbleiterchips 730 so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche 125 des unteren Lötanschlusses 124 oder die untere Oberfläche 116 des isolierenden Substrats 110 hat. Weiterhin kann eine Dicke T1 der ersten isolierenden Schicht 152, die in Kontakt mit dem Halbleiterchip 730 ist, größer als eine Dicke T2 der ersten isolierenden Schicht 152, die in Kontakt mit dem isolierenden Substrat 110 ist, sein.
  • Weiterhin kann ein Beispiel, in welchem technische Merkmale der Halbleitergehäuse 200, 300 und 400 der 20 bis 22 mit den Halbleitergehäusen 500, 600 und 700 der 23 bis 25 kombiniert sind, in dem begrifflichen Konzept der vorliegenden Erfindung enthalten sein.
  • 26 ist eine Querschnittsansicht, die ein Halbleitergehäuse 1100 gemäß nach einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustriert. 27 ist eine Querschnittsansicht entlang der Linie II-II' des Halbleitergehäuses 1100 in 26 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung. Das Halbleitergehäuse 1100 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung kann durch Modifizieren der Konfiguration der Halbleitergehäuse gemäß den vorbeschriebenen Ausführungsbeispielen gebildet sein, und eine doppelte Beschreibung wird weggelassen.
  • Gemäß den 26 und 27 kann das Halbleitergehäuse 1100 ein isolierendes Substrat 110, eine Durchgangsverdrahtung 120, einen Halbleiterchip 130, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 160 enthalten. Weiterhin kann das Halbleitergehäuse 1100 eine Kontaktierungsschicht 190 enthalten.
  • Das isolierende Substrat 110 kann einen ersten Durchgangsbereich 112 und einen zweiten Durchgangsbereich 114 enthalten. Die Durchgangsverdrahtung 120 kann in dem ersten Durchgangsbereich 112 gebildet sein. Der Halbleiterchip 130 kann sich in dem zweiten Durchgangsbereich 114 befinden.
  • Die Durchgangsverdrahtung 120 kann so angeordnet sein, dass sie das isolierende Substrat 110 durchdringt. Die Durchgangsverdrahtung 120 kann durch die Wiederverdrahtungs-Musterschicht 150 mit dem Halbleiterchip 130 elektrisch verbunden sein.
  • Der Halbleiterchip 130 kann in der Mitte des isolierenden Substrats 110 angeordnet sein, und die Durchgangsverdrahtung 120 kann um den Halbleiterchip 130 herum angeordnet sein. Eine Höhe H1 des Halbleiterchips 130 kann kleiner als eine Höhe H2 des isolierenden Substrats 110 sein. Demgemäß kann die Höhe H1 des Halbleiterchips 130 kleiner als eine Höhe der Durchgangsverdrahtung 120 sein.
  • Das Formteil 140 kann den Halbleiterchip 130 versiegeln. Das Formteil 140 kann einen Vertiefungsbereich 142 haben, der zumindest einen Bereich der oberen Oberfläche der Durchgangsverdrahtung 120 freilegt.
  • Die WiederverdrahtungsMusterschicht 150 kann sich auf einer unteren Seite des isolierenden Substrats 110 befinden. Eine erste isolierende Schicht 152, ein Wiederverdrahtungsmuster 154 und eine zweite isolierende Schicht 156 können die Wiederverdrahtungs-Musterschicht 150 bilden.
  • Das externe Verbindungsteil 160 kann elektrisch und/oder physisch mit dem Wiederverdrahtungsmuster 154 verbunden sein und kann somit elektrisch mit dem Halbleiterchip 130 und/oder der Durchgangsverdrahtung 120 verbunden sein. Das externe Verbindungsteil 160 kann den Halbleiterchip 130 und eine externe Vorrichtung elektrisch verbinden.
  • Wahlweise kann sich die Kontaktierungsschicht 190 auf der Durchgangsverdrahtung 120 befinden. Die Kontaktierungsschicht 190 kann sich in dem Vertiefungsbereich 142 des Formteils 140 befinden. Die Kontaktierungsschicht 190 kann ein leitendes Material, z. B. ein Metall enthalten. Die Kontaktierungsschicht 190 kann einen Teil des Vertiefungsbereichs 142 ausfüllen, und somit kann die obere Oberfläche der Kontaktierungsschicht 190 so vertieft sein, dass sie eine Stufendifferenz mit Bezug auf die obere Oberfläche des Formteils 140 hat.
  • Anders als das in 1 gezeigte Halbleitergehäuse 100 braucht das Halbleitergehäuse 1100 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung nicht einen oberen Lötanschluss und einen unteren Lötanschluss an einer oberen Seite und einer unteren Seite der Durchgangsverdrahtung 120 zu enthalten. Demgemäß kann die Durchgangsverdrahtung 120 Funktionen des oberen Lötanschlusses und des unteren Lötanschlusses durchführen. Weiterhin kann die Kontaktierungsschicht 190 wahlweise die Funktion des oberen Lötanschlusses durchführen.
  • Die 28 bis 40 sind Querschnittsansichten zum Beschreiben eines Verfahrens zur Herstellung des Halbleitergehäuses 1100 nach 26 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezugnehmend auf 28 kann das isolierende Substrat 110 hergestellt werden.
  • Gemäß 29 können der erste Durchgangsbereich 112 und der zweite Durchgangsbereich 114, die das isolierende Substrat 110 durch Entfernen eines Bereichs des isolierenden Substrats 110 durchdringen, gleichzeitig gebildet werden. Der erste Durchgangsbereich 112 und der zweite Durchgangsbereich 114 können gebildet werden, indem derselbe Prozess oder verschiedene Prozesse durchgeführt werden. Eine in 29 gezeigte strichlierte Linie dient nur zur Illustration, um deutlich den ersten Durchgangsbereich 112 und den zweiten Durchgangsbereich 114 anzuzeigen, und bedeutet nicht, dass das isolierende Substrat 110 in mehrere Teile geteilt ist.
  • Gemäß 30 kann die Durchgangsverdrahtung 120 in dem isolierenden Substrat 110 gebildet werden. Genauer gesagt, die Durchgangsverdrahtung 120 kann gebildet werden, indem der erste Durchgangsbereich 112 mit einem leitenden Material gefüllt wird.
  • Gemäß 31 kann das isolierende Substrat 110 auf ein Trägersubstrat 129 gebondet werden. Beispielsweise kann das isolierende Substrat 110 unter Verwendung eines Klebstoffteils 128 auf das Trägersubstrat 129 gebondet werden.
  • Gemäß 32 kann der Halbleiterchip 130 in dem isolierenden Substrat 110 angeordnet werden. Genauer gesagt, der Halbleiterchip 130 kann gebondet werden, um in dem zweiten Durchgangsbereich 114 des isolierenden Substrats 110 auf dem Trägersubstrat 129 angeordnet zu werden. Die Höhe H1 des Halbleiterchips 130 kann kleiner als die Höhe H2 des isolierenden Substrats 110 sein. Demgemäß kann die obere Oberfläche des Halbleiterchips 130 eine Stufendifferenz mit Bezug auf die obere Oberfläche des isolierenden Substrats 110 haben. Jedoch ist dies nur ein Beispiel, und der Geist der vorliegenden Erfindung ist nicht hierauf beschränkt. Beispielsweise kann die Höhe H1 des Halbleiterchips 130 gleich der oder größer als die Höhe H2 des isolierenden Substrats 110 sein. Die Durchgangsverdrahtung 120 kann so angeordnet sein, dass sie den Halbleiterchip 130 umgibt.
  • Gemäß 33 kann das Formteil 140, das das isolierende Substrat 110 und den Halbleiterchip 130 bedeckt, gebildet werden. Das Formteil 140 kann den Halbleiterchip 130 versiegeln.
  • Gemäß 34 können das Trägersubstrat 129 und das Klebstoffteil 128 entfernt werden. Demgemäß können ein Halbleiterchip-Lötanschluss 132 des Halbleiterchips 130 und die Durchgangsverdrahtung 120 von dem Formteil 140 freigelegt werden.
  • Gemäß den 35 bis 37 kann die Wiederverdrahtungs-Musterschicht 150, die die Durchgangsverdrahtung 120 und den Halbleiterchip 130 elektrisch verbindet, gebildet werden. Die Wiederverdrahtungs-Musterschicht 150 kann durch ein Verfahren gebildet werden, das mit Bezug auf die 14 bis 16 beschrieben ist. Die Wiederverdrahtungs-Musterschicht 150 kann die erste isolierende Schicht 152, die auf dem isolierenden Substrat 110 und der Durchgangsverdrahtung 120 gebildet ist, das Wiederverdrahtungsmuster 154, das sich auf der ersten isolierenden Schicht 152 befindet und die Durchgangsverdrahtung 120 und den Halbleiterchip-Lötanschluss 132 des Halbleiterchips 130 elektrisch verbindet, und die zweite isolierende Schicht 156, die sich auf dem Wiederverdrahtungsmuster 154 befindet und eine dritte Öffnung 155 hat, enthalten.
  • Gemäß 38 kann der Vertiefungsbereich 142, der die Durchgangsverdrahtung 120 durch Entfernen eines Bereichs des Formteils 140 freilegt, gebildet werden. Die freigelegte Oberfläche der Durchgangsverdrahtung 120 und der Wiederverdrahtungs-Musterschicht 150 kann so angeordnet sein, dass sie einander auf beiden Oberflächen des isolierenden Substrats 110 zugewandt sind. Ein Prozess des Entfernens des Formteils 140 kann unter Verwendung eines Ätzprozesses oder eines Laserablationsprozesses durchgeführt werden.
  • Gemäß 39 kann die Kontaktierungsschicht 190, die elektrisch und/oder physisch mit der Durchgangsverdrahtung 120 verbunden ist, in dem Vertiefungsbereich 142 gebildet werden. Die Kontaktierungsschicht 190 kann den Vertiefungsbereich 142 teilweise oder vollständig ausfüllen. Die Kontaktierungsschicht 190 kann ein leitendes Material, beispielsweise ein Metall enthalten. Die Kontaktierungsschicht 190 kann unter Verwendung verschiedener Verfahren enthaltend einen Abscheidungsprozess, einen Metallisierungsprozess, einen Druckprozess, usw. gebildet werden. Die Kontaktierungsschicht 190 kann eine Funktion des Verbesserns eines elektrischen Kontakts mit einem externen Teil der Durchgangsverdrahtung 120, z. B. eines Kontaktwinkels oder der Benetzbarkeit, durchführen. Wenn mehrere Halbleitergehäuse 1100 gestapelt werden, kann eine Funktion des Verbesserns des elektrischen Kontakts mit einem externen Verbindungsteil eines anderen Halbleitergehäuses durchgeführt werden. Weiterhin kann die Kontaktierungsschicht 190, wenn das externe Verbindungsteil eines anderen Halbleitergehäuses den Vertiefungsbereich 142 durch einen Schmelzprozess ausfüllt, eine Funktion des Vorsehens eines leitenden Materials derart durchführen, dass ein leerer Raum nicht in dem Vertiefungsbereich 142 gebildet wird und der Vertiefungsbereich 142 vollständig mit dem leitenden Material ausgefüllt wird.
  • Die Kontaktierungsschicht 190 kann eine kleinere ebene Abmessung als die Durchgangsverdrahtung 120 haben. Jedoch ist dies ein Beispiel und der Geist der vorliegenden Erfindung ist nicht hierauf beschränkt. Ein Beispiel, in welchem die Kontaktierungsschicht 190 dieselbe ebene Abmessung wie die oder eine größere ebene Abmessung als die Durchgangsverdrahtung 120 hat, kann in dem Geist der vorliegenden Erfindung enthalten sein.
  • Weiterhin kann ein Prozess des Bildens der Kontaktierungsschicht 190 wahlweise durchgeführt werden und in einigen Fällen weggelassen werden.
  • Gemäß 40 kann das externe Verbindungsteil 160, das elektrisch und/oder physisch mit dem Wiederverdrahtungsmuster 154 verbunden ist, gebondet werden. Das externe Verbindungsteil 160 kann auf das freigelegte Wiederverdrahtungsmuster 154 gebondet werden. Demgemäß kann das Halbleitergehäuse 1100 nach 26 hergestellt werden.
  • 41 ist eine Querschnittsansicht, die ein Gehäuse auf Gehäuse (PoP) 2000, bei dem die mehreren in 26 gezeigten Halbleitergehäuse 1100 gestapelt sind, illustriert. Eine doppelte Beschreibung zwischen dem PoP 200 gemäß diesem Ausführungsbeispiel und dem vorbeschriebenen Halbleitergehäuse 1100 wird weggelassen.
  • Gemäß 41 kann das PoP 2000 Halbleitergehäuse 1100A und 1100B enthalten, die vertikal gestapelt sind. Genauer gesagt, ein oberes Halbleitergehäuse 1100A kann sich auf einem unteren Halbleitergehäuse 1100B befinden. Weiterhin können PoPs, bei denen zwei oder mehr Halbleitergehäuse gestapelt sind, in dem Geist der vorliegenden Erfindung enthalten sein.
  • Ein externes Verbindungsteil 160A des oberen Halbleitergehäuses 1100A kann elektrisch mit einer Durchgangsverdrahtung 120B des unteren Halbleitergehäuses 1100B verbunden sein. Weiterhin kann wahlweise das externe Verbindungsteil 160A mit einer Kontaktierungsschicht 190B, die sich in einem Vertiefungsbereich 142B des unteren Halbleitergehäuses 1100B befindet, elektrisch und/oder physisch verbunden sein. Das externe Verbindungsteil 160A kann den Vertiefungsbereich 142B eines Formteils 140B des unteren Halbleitergehäuses 1100B ausfüllen, und somit kann das externe Verbindungsteil 160A durch das Formteil 140B ausgerichtet und/oder fixiert werden.
  • Ein obere Oberfläche einer Kontaktierungsschicht 190A des oberen Halbleitergehäuses 1100A kann nach oben freigelegt sein oder kann elektrisch mit einem externen Verbindungsteil eines anderen Halbleitergehäuses (nicht gezeigt) verbunden sein.
  • Ein externes Verbindungsteil 160B des unteren Halbleitergehäuses 1100B kann elektrisch mit einer externen Vorrichtung wie einem externen Substrat (nicht gezeigt) verbunden sein.
  • Nachfolgend wird eine elektrische Verbindungsbeziehung zwischen den Halbleitergehäusen 1100A und 1100B beschrieben.
  • Ein Halbleiterchip 130B des unteren Halbleitergehäuses 1100B kann durch ein Wiederverdrahtungsmuster 154B und das externe Verbindungsteil 160B elektrisch mit der externen Vorrichtung (nicht gezeigt) verbunden werden.
  • Ein Halbleiterchip 130A des oberen Halbleitergehäuses 1100A kann durch ein Wiederverdrahtungsmuster 154A, das externe Verbindungsteil 160A, die Durchgangsverdrahtung 120B, das Wiederverdrahtungsmuster 154B und das externe Verbindungsteil 160B elektrisch mit der externen Vorrichtung (nicht gezeigt) verbunden werden. Alternativ kann der Halbleiterchip 130A des oberen Halbleitergehäuses 1100A durch das Wiederverdrahtungsmuster 154A und eine Durchgangsverdrahtung 120A elektrisch mit der externen Vorrichtung (nicht gezeigt) verbunden werden.
  • Weiterhin kann der Halbleiterchip 130A des oberen Halbleitergehäuses 1100A über das Wiederverdrahtungsmuster 154A, das externe Verbindungsteil 160A, die Durchgangsverdrahtung 120B und das Wiederverdrahtungsmuster 154B elektrisch mit dem Halbleiterchip 130B des unteren Halbleitergehäuses 1100B verbunden werden.
  • Die 42 bis 44 sind Querschnittsansichten zum Beschreiben eines Verfahrens zum Herstellen des Halbleitergehäuses 1100 nach 26 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung.
  • Der in 42 gezeigte Prozess kann nach dem mit Bezug auf 28 beschriebenen Prozess des Herstellens des isolierenden Substrats 110 durchgeführt werden. Gemäß 22 kann der erste Durchgangsbereich 112 durch Entfernen eines Bereichs des isolierenden Substrats 110 gebildet werden. Anders als bei dem in 29 gezeigten Ausführungsbeispiel braucht der zweite Durchgangsbereich 114 nicht gebildet zu werden.
  • Gemäß 43 kann die Durchgangsverdrahtung 120 durch Füllen des ersten Durchgangsbereichs 112 mit einem leitenden Material gebildet werden.
  • Gemäß 44 kann der zweite Durchgangsbereich 114 durch Entfernen eines Bereichs des isolierenden Substrats 110 gebildet werden. Als Nächstes kann das Halbleitergehäuse 1100 nach 26 hergestellt werden, indem die vorstehend mit Bezug auf die 31 bis 40 beschriebenen Prozess durchgeführt werden.
  • Das mit Bezug auf die 42 bis 44 beschriebene Ausführungsbeispiel kann verhindern, dass das leitende Material in dem zweiten Durchgangsbereich 114 abgeschieden wird, wenn die Durchgangsverdrahtung 120 gebildet wird, indem der erste Durchgangsbereich 112 für die Durchgangsverdrahtung 120 und der zweite Durchgangsbereich 114 für das Einsetzen des Halbleiterchips 130 unter Verwendung verschiedener Prozesse gebildet werden, und somit können die Prozesskosten und die Kontamination verringert sowie die Prozessausbeute erhöht werden.
  • Die 45 bis 47 sind Querschnittsansichten, die Halbleitergehäuse 1200, 1300 und 1400 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustrieren. Die Halbleitergehäuse 1200, 1300 und 1400 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung können durch Modifizieren der Konfiguration der vorstehend beschriebenen Halbleitergehäuse gebildet werden, und eine doppelte Beschreibung wird weggelassen.
  • Gemäß 45 kann das Halbleitergehäuse 1200 eine Durchgangsverdrahtung 120, einen Halbleiterchip 1230, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 160 enthalten. Weiterhin kann das Halbleitergehäuse 1200 eine Kontaktierungsschicht 190 enthalten. Bei diesem Ausführungsbeispiel kann eine Höhe H1 des Halbleiterchips 1230 gleich einer Höhe H2 eines isolierenden Substrats 110 sein. Demgemäß kann die Höhe H1 des Halbleiterchips 1230 gleich einer Höhe der Durchgangsverdrahtung 120 sein. Weiterhin kann die obere Oberfläche des Halbleiterchips 1230 in derselben Ebene wie die obere Oberfläche des isolierenden Substrats 110 angeordnet sein.
  • Gemäß 46 kann das Halbleitergehäuse 1300 eine Durchgangsverdrahtung 120, einen Halbleiterchip 1330, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 160 enthalten. Weiterhin kann das Halbleitergehäuse 1300 eine Kontaktierungsschicht 190 enthalten. Bei diesem Ausführungsbeispiel kann eine Höhe H1 des Halbleiterchips 1330 größer als eine Höhe H2 eines isolierenden Substrats 110 sein. Demgemäß kann die Höhe H1 des Halbleiterchips 1330 größer als eine Höhe der Durchgangsverdrahtung 120 sein. Weiterhin kann die obere Oberfläche des Halbleiterchips 1330 höher als die obere Oberfläche des isolierenden Substrats 110 sein. Das heißt, die obere Oberfläche des Halbleiterchips 1330 kann in einem Abstand von der Wiederverdrahtungs-Musterschicht 150 angeordnet sein, der größer als der von der oberen Oberfläche des isolierenden Substrats 110 ist.
  • Gemäß 47 kann das Halbleitergehäuse 1400 eine Durchgangsverdrahtung 120, einen Halbleiterchip 1430, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150 und ein externes Verbindungsteil 160 enthalten. Weiterhin kann das Halbleitergehäuse 1300 eine Kontaktierungsschicht 190 enthalten. Bei diesem Ausführungsbeispiel kann eine Höhe H1 des Halbleiterchips 1430 größer als eine Höhe H2 eines isolierenden Substrats 110 sein. Demgemäß kann die Höhe H1 des Halbleiterchips 1430 größer als eine Höhe der Durchgangsverdrahtung 120 sein. Weiterhin kann die obere Oberfläche des Halbleiterchips 1430 höher als die obere Oberfläche des isolierenden Substrats 110 sein. Das heißt, die obere Oberfläche des Halbleiterchips 1430 kann in einem Abstand von der Wiederverdrahtungs-Musterschicht 150 angeordnet sein, der größer als der von der oberen Oberfläche des isolierenden Substrats 110 ist. Weiterhin kann die obere Oberfläche des Halbleiterchips 1430 von dem Formteil 140 freigelegt sein. Darüber hinaus kann die obere Oberfläche des Halbleiterchips 1430 sich in derselben Ebene wie die obere Oberfläche des Formteils 140 befinden.
  • 48 ist eine Querschnittsansicht, die ein Halbleitergehäuse 1500 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung illustriert. Das Halbleitergehäuse 1500 gemäß noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung kann durch Modifizieren der Konfiguration des vorbeschriebenen Halbleitergehäuses gebildet werden, und eine doppelte Beschreibung wird weggelassen.
  • Gemäß 48 kann das Halbleitergehäuse 1500 eine Durchgangsverdrahtung 120, einen ersten Halbleiterchip 1530a, einen zweiten Halbleiterchip 1530b, ein Formteil 140, eine Wiederverdrahtungs-Musterschicht 150, und ein externes Verbindungsteil 160 enthalten. Der erste Halbleiterchip 1530a und der zweite Halbleiterchip 1530b können wie der Halbleiterchip 130 nach 1 oder 26 elektrisch mit der Wiederverdrahtungs-Musterschicht 150 verbunden sein. Der erste Halbleiterchip 1530a und der zweite Halbleiterchip 1530b können dieselbe Größe oder unterschiedliche Größen haben. Der erste Halbleiterchip 1530a und der zweite Halbleiterchip 1530b können Speicherchip oder logische Chips sein. Weiterhin kann der erste Halbleiterchip 1530a dieselbe Art von Produkt mit derselben Funktion oder eine unterschiedliche Art von Produkt mit einer unterschiedlichen Funktion in Bezug auf den zweiten Halbleiterchip 1530b sein. Zum Beispiel kann der erste Halbleiterchip 1530a ein logischer Chip sein und der zweite Halbleiterchip 1530b kann ein Speicherchip sein, oder umgekehrt. Das Halbleitergehäuse 1500 kann ein SOC oder ein SIP bilden.
  • Ein Beispiel, bei dem der erste Halbleiterchip 1530a und der zweite Halbleiterchip 1530b in einer horizontalen Richtung angeordnet sind, ist illustriert, aber ein Beispiel, in welchem der erste Halbleiterchip 1530a und der zweite Halbleiterchip 1530b in einer vertikalen Richtung angeordnet sind, kann in dem Geist der vorliegenden Erfindung enthalten sein. Weiterhin kann ein Beispiel, in welchem technische Merkmale der Halbleitergehäuse 1200, 1300 und 1400 der 45 bis 47 dem Halbleitergehäuse 1500 in 48 kombiniert sind, in dem begrifflichen Konzept der vorliegenden Erfindung enthalten sein.
  • Anders als bei dem Installieren eines Halbleiterchips, Bilden eines Durchgangslochs, Füllen des Durchgangslochs und Bilden einer Durchgangsverdrahtung nach dem Stand der Technik kann, da das Halbleitergehäuse gemäß dem Geist der vorliegenden Erfindung vorher das Durchgangsloch in einem isolierenden Substrat bildet, die Durchgangsverdrahtung durch Füllen des Durchgangslochs bildet und den Halbleiterchip installiert, eine Durchgangsverdrahtung, die in der Lage ist, Beschädigungen mit Bezug auf den Halbleiterchip während des Herstellungsvorgangs zu verringern und die eine Genauigkeit und einen geringen Prozessdefekt hat, erhalten werden.
  • Während die Erfindung mit Bezug auf bestimmte Ausführungsbeispiel von dieser gezeigt und beschrieben wurde, ist für den Fachmann offensichtlich, dass verschiedene Änderungen in der Form und in Einzelheiten vorgenommen werden können, ohne den Geist und den Bereich der in den angefügten Ansprüchen definierten Erfindung zu verlassen.

Claims (20)

  1. Halbleitergehäuse, welches aufweist: ein isolierendes Substrat enthaltend einen ersten Durchgangsbereich und einen zweiten Durchgangsbereich; eine Durchgangsverdrahtung, die den ersten Durchgangsbereich füllt und so angeordnet ist, dass sie das isolierende Substrat durchdringt; einen Halbleiterchip, der sich in dem zweiten Durchgangsbereich befindet und elektrisch mit der Durchgangsverdrahtung verbunden ist; ein Formteil, das den Halbleiterchip und das isolierende Substrat formt; und eine Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des isolierenden Substrats befindet und die Durchgangsverdrahtung und den Halbleiterchip elektrisch verbindet.
  2. Halbleitergehäuse nach Anspruch 1, weiterhin aufweisend: einen oberen Lötanschluss, der sich auf einer oberen Oberfläche des isolierenden Substrats befindet und mit einer oberen Seite der Durchgangsverdrahtung elektrisch verbunden ist; und einen unteren Lötanschluss, der sich auf einer unteren Oberfläche des isolierenden Substrats befindet und elektrisch mit einer unteren Seite der Durchgangsverdrahtung verbunden ist, wobei eine untere Oberfläche des Halbleiterchips so vertieft ist, dass sie eine Stufendifferenz mit Bezug auf eine untere Oberfläche des unteren Lötanschlusses hat.
  3. Halbleitergehäuse nach Anspruch 2, bei dem die untere Oberfläche des Halbleiterchips so vertieft ist, dass sie eine Stufendifferenz mit Bezug auf die untere Oberfläche des isolierenden Substrats hat.
  4. Halbleitergehäuse nach Anspruch 2, bei dem die Wiederverdrahtungs-Musterschicht aufweist: eine erste isolierende Schicht, die die Durchgangsverdrahtung und einen Halbleiterchip-Lötanschluss des Halbleiterchips freilegt, auf dem isolierenden Substrat und der Durchgangsverdrahtung; ein Wiederverdrahtungsmuster, das sich auf der ersten isolierenden Schicht befindet und die Durchgangsverdrahtung und den Halbleiterchip-Lötanschluss elektrisch verbindet; und eine zweite isolierende Schicht, die sich auf dem Wiederverdrahtungsmuster befindet und einen Bereich des Wiederverdrahtungsmusters freilegt, wobei eine Dicke der ersten isolierenden Schicht, die in Kontakt mit dem Halbleiterchip ist, größer als eine Dicke der ersten isolierenden Schicht, die in Kontakt mit dem isolierenden Substrat ist, ist.
  5. Halbleitergehäuse nach Anspruch 2, weiterhin aufweisend: ein externes Verbindungsteil, das sich auf einer unteren Seite der Wiederverdrahtungs-Musterschicht befindet und elektrisch mit der Wiederverdrahtungs-Musterschicht verbunden ist.
  6. Halbleitergehäuse nach Anspruch 2, weiterhin aufweisend: ein externes Verbindungsteil, das sich auf einer oberen Seite des oberen Lötanschlusses befindet und elektrisch mit dem oberen Lötanschluss verbunden ist.
  7. Halbleitergehäuse nach Anspruch 2, bei dem der obere Lötanschluss, der untere Lötanschluss oder beide von diesen eine größere Breite als die Durchgangsverdrahtung haben.
  8. Halbleitergehäuse nach Anspruch 1, bei dem der Halbleiterchip dieselbe Höhe wie das isolierende Substrat hat.
  9. Halbleitergehäuse nach Anspruch 1, bei dem die obere Oberfläche des Halbleiterchips sich in derselben Ebene wie die obere Oberfläche des isolierenden Substrats befindet.
  10. Halbleitergehäuse nach Anspruch 1, bei dem die obere Oberfläche des Halbleiterchips sich in derselben Ebene wie die obere Oberfläche des Formteils befindet.
  11. Halbleitergehäuse nach Anspruch 1, bei dem die obere Oberfläche des Halbleiterchips von dem Formteil freigelegt ist.
  12. Halbleitergehäuse nach Anspruch 1, bei dem das Formteil einen Vertiefungsbereich aufweist, der die obere Seite der Durchgangsverdrahtung freilegt, und das Halbleitergehäuse weiterhin eine Kontaktierungsschicht aufweist, die sich auf der Durchgangsverdrahtung in dem Vertiefungsbereich des Formteils befindet.
  13. Halbleitergehäuse nach Anspruch 12, bei dem die Kontaktierungsschicht ein leitendes Material enthält.
  14. Halbleitergehäuse nach Anspruch 12, bei dem die obere Oberfläche der Kontaktierungsschicht so vertieft ist, dass sie eine Stufendifferenz mit Bezug auf die obere Oberfläche des Formteils hat.
  15. Halbleitergehäuse nach Anspruch 12, bei dem die Kontaktierungsschicht eine kleinere ebene Abmessung als die Durchgangsverdrahtung hat.
  16. Verfahren zum Herstellen eines Halbleitergehäuses, welches aufweist: Herstellen eines Halbleiterchips und eines isolierenden Substrats; Bilden einer Durchgangsverdrahtung in einem ersten Durchgangsbereich des isolierenden Substrats; Anordnen des Halbleiterchips in einem zweiten Durchgangsbereich des isolierenden Substrats; Bilden eines Formteils, das das isolierende Substrat und den Halbleiterchip bedeckt; und Bilden einer Wiederverdrahtungs-Musterschicht, die elektrisch die Durchgangsverdrahtung und den Halbleiterchip verbindet.
  17. Verfahren zum Herstellen des Halbleitergehäuses nach Anspruch 16, weiterhin aufweisend: nach dem Durchführen des Herstellens des Halbleiterchips und des isolierenden Substrats, Bilden einer Schutzschicht auf einer unteren Oberfläche des Halbleiterchips; und nach dem Durchführen des Bildens des Formteils, das das isolierende Substrat und den Halbleiterchip bedeckt, Entfernen der Schutzschicht von dem Halbleiterchip, wobei die untere Oberfläche des Halbleiterchips so vertieft ist, dass sie eine Stufendifferenz mit Bezug auf eine untere Oberfläche des isolierenden Substrats hat.
  18. Verfahren zum Herstellen des Halbleitergehäuses nach Anspruch 16, das nach dem Durchführen des Bildens der Wiederverdrahtungs-Musterschicht aufweist: Bilden eines vertieften Bereichs, der die Durchgangsverdrahtung durch Entfernen eines Bereichs des Formteils freilegt; und Bilden einer Kontaktierungsschicht, die in dem vertieften Bereich elektrisch mit der Durchgangsverdrahtung verbunden ist.
  19. Gehäuse auf Gehäuse, aufweisend: ein unteres Halbleitergehäuse, welches aufweist: ein unteres isolierendes Substrat enthaltend einen ersten Durchgangsbereich und einen zweiten Durchgangsbereich, eine untere Durchgangsverdrahtung, die den ersten Durchgangsbereich füllt und so angeordnet ist, dass sie das untere isolierende Substrat durchdringt, einen ersten Lötanschluss, der sich auf einer oberen Oberfläche des unteren isolierenden Substrats befindet und mit einer oberen Seite der unteren Durchgangsverdrahtung elektrisch verbunden ist, einen zweiten Lötanschluss, der sich auf einer unteren Oberfläche des unteren isolierenden Substrats befindet und mit einer unteren Seite der unteren Durchgangsverdrahtung elektrisch verbunden ist, einen unteren Halbleiterchip, der sich in dem zweiten Durchgangsbereich befindet und mit der unteren Durchgangsverdrahtung elektrisch verbunden ist, ein unteres Formteil, das den unteren Halbleiterchip und das untere isolierende Substrat formt, und eine untere Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des unteren isolierenden Substrats befindet und die untere Durchgangsverdrahtung und den unteren Halbleiterchip elektrisch verbindet, wobei eine untere Oberfläche des unteren Halbleiterchips so vertieft ist, dass sie eine Stufendifferenz mit Bezug auf eine untere Oberfläche des zweiten Lötanschlusses hat; und ein oberes Halbleitergehäuse, welches aufweist: ein oberes isolierendes Substrat enthaltend einen dritten Durchgangsbereich und einen vierten Durchgangsbereich, eine obere Durchgangsverdrahtung, die den dritten Durchgangsbereich füllt und so angeordnet ist, dass sie das obere isolierende Substrat durchdringt, einen dritten Lötanschluss, der sich auf einer oberen Oberfläche des oberen isolierenden Substrats befindet und mit einer oberen Seite der oberen Durchgangsverdrahtung elektrisch verbunden ist, einen vierten Lötanschluss, der sich auf einer unteren Oberfläche des oberen isolierenden Substrats befindet und mit einer unteren Seite der oberen Durchgangsverdrahtung elektrisch verbunden ist, einen oberen Halbleiterchip, der sich in dem vierten Durchgangsbereich befindet und mit der oberen Durchgangsverdrahtung elektrisch verbunden ist, ein oberes Formteil, das den oberen Halbleiterchip und das obere isolierende Substrat formt, und eine obere Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des oberen isolierenden Substrats befindet und die obere Durchgangsverdrahtung und den oberen Halbleiterchip elektrisch verbindet, wobei eine untere Oberfläche des oberen Halbleiterchips so vertieft ist, dass sie eine Stufendifferenz mit Bezug auf eine untere Oberfläche des vierten Lötanschlusses hat, und wobei das obere Halbleitergehäuse sich auf einer oberen Seite des unteren Halbleitergehäuses befindet und ein oberes externes Verbindungsteil des oberen Halbleitergehäuses mit der unteren Durchgangsverdrahtung des unteren Halbleitergehäuses elektrisch verbunden ist.
  20. Gehäuse auf Gehäuse, aufweisend: ein unteres Halbleitergehäuse, welches aufweist: ein unteres isolierendes Substrat enthaltend einen ersten Durchgangsbereich und einen zweiten Durchgangsbereich, eine untere Durchgangsverdrahtung, die den ersten Durchgangsbereich füllt und so angeordnet ist, dass sie das untere Isolierende Substrat durchdringt, einen unteren Halbleiterchip, der sich in dem zweiten Durchgangsbereich befindet und mit der unteren Durchgangsverdrahtung elektrisch verbunden ist, ein unteres Formteil, das den unteren Halbleiterchip und das untere isolierende Substrat formt und einen unteren vertieften Bereich enthält, der die obere Seite der unteren Durchgangsverdrahtung freilegt, eine untere Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des unteren isolierenden Substrats befindet und die untere Durchgangsverdrahtung und den unteren Halbleiterchip elektrisch verbindet, und ein unteres externes Verbindungsteil, das mit der unteren Wiederverdrahtungs-Musterschicht elektrisch verbunden ist, und ein oberes Halbleitergehäuse, welches aufweist: ein oberes isolierendes Substrat, das einen dritten Durchgangsbereich und einen vierten Durchgangsbereich enthält, eine obere Durchgangsverdrahtung, die den dritten Durchgangsbereich füllt und so angeordnet ist, dass sie das obere isolierende Substrat durchdringt, einen oberen Halbleiterchip, der sich in dem vierten Durchgangsbereich befindet und mit der oberen Durchgangsverdrahtung elektrisch verbunden ist, ein oberes Formteil, das den oberen Halbleiterchip und das obere isolierende Substrat formt, eine obere Wiederverdrahtungs-Musterschicht, die sich auf einer unteren Seite des oberen isolierenden Substrats befindet und die obere Durchgangsverdrahtung und den oberen Halbleiterchip elektrisch verbindet, und ein oberes externes Verbindungsteil, das elektrisch mit der oberen Wiederverdrahtungs-Musterschicht verbunden ist, wobei das obere Halbleitergehäuse auf einer oberen Seite des unteren Halbleitergehäuses angeordnet ist und das obere externe Verbindungsteil des oberen Halbleitergehäuses mit der unteren Durchgangsverdrahtung des unteren Halbleitergehäuses elektrisch verbunden ist.
DE112013002672.4T 2012-05-25 2013-05-09 Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse Ceased DE112013002672T5 (de)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KRKR-10-2012-0056341 2012-05-25
KRKR-10-2012-0056340 2012-05-25
KR1020120056341A KR101362714B1 (ko) 2012-05-25 2012-05-25 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR1020120056340A KR101368793B1 (ko) 2012-05-25 2012-05-25 반도체 패키지 및 그 제조 방법
PCT/KR2013/004073 WO2013176426A1 (ko) 2012-05-25 2013-05-09 반도체 패키지, 그 제조 방법 및 패키지 온 패키지

Publications (1)

Publication Number Publication Date
DE112013002672T5 true DE112013002672T5 (de) 2015-03-19

Family

ID=49624058

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013002672.4T Ceased DE112013002672T5 (de) 2012-05-25 2013-05-09 Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse

Country Status (4)

Country Link
US (1) US9502391B2 (de)
CN (1) CN104364902B (de)
DE (1) DE112013002672T5 (de)
WO (1) WO2013176426A1 (de)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256884A1 (en) * 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package
US9165887B2 (en) * 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
FR3015111B1 (fr) * 2013-12-16 2017-08-25 Centre Nat D'etudes Spatiales C N E S Procede et dispositif de preparation d'un echantillon de diagnostic de circuit integre
DE102014101366B3 (de) * 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US9881859B2 (en) * 2014-05-09 2018-01-30 Qualcomm Incorporated Substrate block for PoP package
US9839133B2 (en) 2014-06-04 2017-12-05 Apple Inc. Low-area overhead connectivity solutions to SIP module
US11239138B2 (en) 2014-06-27 2022-02-01 Taiwan Semiconductor Manufacturing Company Methods of packaging semiconductor devices and packaged semiconductor devices
US9502270B2 (en) 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
TWI566348B (zh) * 2014-09-03 2017-01-11 矽品精密工業股份有限公司 封裝結構及其製法
WO2016048363A1 (en) 2014-09-26 2016-03-31 Intel Corporation Integrated circuit package having wire-bonded multi-die stack
US9679842B2 (en) * 2014-10-01 2017-06-13 Mediatek Inc. Semiconductor package assembly
US9570322B2 (en) * 2014-11-26 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
US10624214B2 (en) 2015-02-11 2020-04-14 Apple Inc. Low-profile space-efficient shielding for SIP module
US10032704B2 (en) * 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
US10292258B2 (en) 2015-03-26 2019-05-14 Apple Inc. Vertical shielding and interconnect for SIP modules
CN105097764B (zh) * 2015-06-30 2018-01-30 通富微电子股份有限公司 封装结构
KR101567580B1 (ko) 2015-07-24 2015-11-12 한국기계연구원 유연 접속 구조물 및 그 제조 방법
KR101809521B1 (ko) * 2015-09-04 2017-12-18 주식회사 네패스 반도체 패키지 및 그 제조방법
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR101681028B1 (ko) * 2015-11-17 2016-12-01 주식회사 네패스 반도체 패키지 및 그 제조방법
KR101912278B1 (ko) * 2015-12-21 2018-10-29 삼성전기 주식회사 전자 부품 패키지 및 그 제조방법
KR101922874B1 (ko) * 2015-12-21 2018-11-28 삼성전기 주식회사 전자 부품 패키지
KR102015335B1 (ko) 2016-03-15 2019-08-28 삼성전자주식회사 전자부품 패키지 및 그 제조방법
US10818621B2 (en) 2016-03-25 2020-10-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10050024B2 (en) * 2016-06-17 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US10600748B2 (en) * 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR102019352B1 (ko) * 2016-06-20 2019-09-09 삼성전자주식회사 팬-아웃 반도체 패키지
KR101952863B1 (ko) * 2016-06-21 2019-02-28 삼성전기주식회사 팬-아웃 반도체 패키지
US9935068B2 (en) 2016-06-21 2018-04-03 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US9991219B2 (en) * 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
US10283467B2 (en) * 2016-08-29 2019-05-07 Chengwei Wu Semiconductor package
KR101952862B1 (ko) * 2016-08-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
KR101982047B1 (ko) * 2016-09-29 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR102073294B1 (ko) 2016-09-29 2020-02-04 삼성전자주식회사 팬-아웃 반도체 패키지
KR101973431B1 (ko) * 2016-09-29 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
KR102052900B1 (ko) 2016-10-04 2019-12-06 삼성전자주식회사 팬-아웃 반도체 패키지
KR102566145B1 (ko) * 2016-10-18 2023-08-16 삼성전자주식회사 반도체 패키지의 제조 방법
WO2018097410A1 (ko) 2016-11-28 2018-05-31 주식회사 네패스 신뢰성을 가지는 반도체 패키지 및 이의 제조방법
KR102055593B1 (ko) 2017-02-03 2019-12-13 삼성전자주식회사 팬-아웃 반도체 패키지
US10784220B2 (en) * 2017-03-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Plurality of semiconductor devices encapsulated by a molding material attached to a redistribution layer
US10638608B2 (en) 2017-09-08 2020-04-28 Apple Inc. Interconnect frames for SIP modules
KR102380821B1 (ko) * 2017-09-15 2022-03-31 삼성전자주식회사 팬-아웃 반도체 패키지
US10334732B2 (en) 2017-09-22 2019-06-25 Apple Inc. Area-efficient connections to SIP modules
KR101892869B1 (ko) * 2017-10-20 2018-08-28 삼성전기주식회사 팬-아웃 반도체 패키지
US11322449B2 (en) * 2017-10-31 2022-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Package with fan-out structures
TWI736780B (zh) 2017-10-31 2021-08-21 台灣積體電路製造股份有限公司 晶片封裝及其形成方法
KR101963293B1 (ko) * 2017-11-01 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10354987B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10354980B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
EP3557608A1 (de) * 2018-04-19 2019-10-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Verpackte integrierte schaltung mit zwischenschaltfunktionalität und verfahren zur herstellung solch einer verpackten integrierten schaltung
KR102687751B1 (ko) * 2019-07-15 2024-07-23 에스케이하이닉스 주식회사 브리지 다이를 포함한 반도체 패키지
KR102517464B1 (ko) * 2018-04-30 2023-04-04 에스케이하이닉스 주식회사 반도체 다이와 이격된 브리지 다이를 포함하는 반도체 패키지
KR102556517B1 (ko) * 2018-08-28 2023-07-18 에스케이하이닉스 주식회사 브리지 다이를 포함하는 스택 패키지
US11282761B2 (en) * 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
CN110634756A (zh) * 2019-08-09 2019-12-31 上海先方半导体有限公司 一种扇出封装方法及封装结构
KR20210047457A (ko) 2019-10-22 2021-04-30 삼성전자주식회사 팬-아웃 타입 반도체 패키지 및 그의 제조 방법
KR102643424B1 (ko) * 2019-12-13 2024-03-06 삼성전자주식회사 반도체 패키지
KR102736602B1 (ko) 2020-02-10 2024-12-02 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11373955B2 (en) 2020-02-25 2022-06-28 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package
TW202201673A (zh) * 2020-03-17 2022-01-01 新加坡商安靠科技新加坡控股私人有限公司 半導體裝置和製造半導體裝置的方法
KR20210137275A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20220017022A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 패키지
KR20220065292A (ko) * 2020-11-13 2022-05-20 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20220090661A (ko) 2020-12-22 2022-06-30 삼성전자주식회사 반도체 패키지
KR20220140090A (ko) * 2021-04-08 2022-10-18 삼성전자주식회사 반도체 패키지
KR20220150093A (ko) 2021-05-03 2022-11-10 삼성전자주식회사 반도체 패키지
US20220399244A1 (en) * 2021-06-10 2022-12-15 Amulaire Thermal Technology, Inc. Thermally conductive and electrically insulating substrate
US11879790B2 (en) * 2021-10-28 2024-01-23 Texas Instruments Incorporated Isolated temperature sensor package with embedded spacer in dielectric opening
WO2023209861A1 (ja) * 2022-04-27 2023-11-02 日本電信電話株式会社 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004022884B4 (de) * 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
KR20070069717A (ko) * 2005-12-28 2007-07-03 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7863088B2 (en) * 2007-05-16 2011-01-04 Infineon Technologies Ag Semiconductor device including covering a semiconductor with a molding compound and forming a through hole in the molding compound
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
KR101535649B1 (ko) * 2009-01-06 2015-07-09 삼성전자주식회사 가변저항 기억 소자 및 그 제조방법
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
KR101059629B1 (ko) * 2009-12-29 2011-08-25 하나 마이크론(주) 반도체 패키지 제조방법
US8216918B2 (en) * 2010-07-23 2012-07-10 Freescale Semiconductor, Inc. Method of forming a packaged semiconductor device

Also Published As

Publication number Publication date
CN104364902A (zh) 2015-02-18
US20150187742A1 (en) 2015-07-02
WO2013176426A1 (ko) 2013-11-28
CN104364902B (zh) 2017-07-07
US9502391B2 (en) 2016-11-22

Similar Documents

Publication Publication Date Title
DE112013002672T5 (de) Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE102019128460B4 (de) Halbleiterpackages und verfahren für deren herstellung
DE102016101685B4 (de) Verfahren zur herstellung eines integrierten fan-out-packages
DE102019103993B4 (de) Package mit Dummy-Dies zum reduzieren von Wölbungen im Package und Herstellungsverfahren dafür
DE112013007312B4 (de) Zuerst eingehauste und später geätzte dreidimensionale flip-chip system-in-package-struktur und verfahren für deren herstellung
DE102016015805B3 (de) Multi-stack-package-on-package-strukturen
DE102008028072B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen
DE102013113469B4 (de) Flip-chip-wafer-level-baueinheiten und diesbezügliches verfahren
DE102010000269B4 (de) Halbleiter-Package-on-Package-Stapel
DE112005003862B4 (de) Vorrichtung mit einer Schablone für einen Siebdruckprozess
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
US9318465B2 (en) Methods for forming a semiconductor device package
DE102009044712B4 (de) Halbleiter-Bauelement
DE102016108060B4 (de) Packungen mit hohlraumbasiertem Merkmal auf Chip-Träger und Verfahren zu ihrer Herstellung
DE102017124071A1 (de) Packages mit si-substrat-freiem interposer und verfahren zum ausbilden derselben
DE102012103784B4 (de) Chipgehäusemodul für einen Chip, Gehäuse-auf-Gehäuse-Stapel und Verfahren zum Bilden eines Chipgehäusemoduls
DE102008017569A1 (de) Verfahren zur Herstellung eines organischen Substrats mit eingebetteten Aktivchips
DE102014108992A1 (de) Fließverhalten von Unterfüllmaterial für reduzierte Abstände zwischen den Chiplagen in Halbleiterpaketen
DE102006010085A1 (de) Interposerstruktur, Herstellungsverfahren, Waferlevel-Stapelstruktur und Packungsstruktur
DE102009011975B4 (de) Halbleiteranordnung mit einem lagestabilen überdeckten Element
DE102013103140A1 (de) Integrierte 3-D-Schaltungen und Verfahren zu deren Bildung
DE102009041463A1 (de) Halbleitervorrichtung mit mehreren Halbleitersubstraten und Verfahren zu deren Fertigung
DE102016100523B4 (de) Multi-Stack-Package-on-Package-Strukturen
DE102020115150B4 (de) Giga-interposer-integration durch chip-on-wafer-on-substrat und verfahren zur bildung von chip-on-wafer-on-substrate-paketen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0023480000

Ipc: H01L0023500000

R083 Amendment of/additions to inventor(s)
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final