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DE102009044712B4 - Halbleiter-Bauelement - Google Patents

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Abstract

Verfahren zum Montieren eines Halbleiter-Bauelements, umfassend die folgenden, in der angegebenen Reihenfolge auszuführenden Schritte: Platzieren von mindestens zwei Halbleiterchips auf einem Träger; Platzieren von mindestens zwei Elementen aus elektrisch isolierendem Material auf dem Träger; Aufbringen von Kapselungsmaterial über den mindestens zwei Halbleiterchips und den mindestens zwei Elementen aus elektrisch isolierendem Material, um ein Kapselungswerkstück auszubilden; Erzeugen mindestens eines Durchgangslochs durch jedes der Elemente aus elektrisch isolierendem Material; und Füllen des mindestens einen Durchgangslochs mit einem elektrisch leitenden Material.

Description

  • Ein Halbleiter-Package liefert eine schützende Umhüllung für einen oder mehrere Halbleiterchips und enthält Zwischenverbindungen, die zu dem oder den Chips führen. Halbleiter-Packages können in vielen Elektronikgeräten angewendet werden, einschließlich Mobiltelefonen und anderen Kommunikationsgeräten, in Kraftfahrzeugelektronik und in anderen Technologieplattformen.
  • Einige Halbleiter-Packages sind konfiguriert, um mit Package-on-Package-Stapelungstechnologien kompatibel zu sein, bei denen eine andere Komponente auf dem Package gestapelt wird. Solche Package-on-Package-Stapel enthalten eine Zwischenverbindung auf dem ersten Level, die mit Kontakten auf dem Halbleiterchip kommuniziert, und eine Sammlung von Kontaktpads auf dem oberen Level, die elektrisch mit Zwischenverbindungen auf dem ersten Level verbunden sind. Es ist wünschenswert, Package-on-Package-Halbleiter-Bauelemente mit einer flexiblen Zwischenverbindungsgeometrie bereitzustellen, die kompatibel mit Pick-and-Place- und Formprozessen sind und dabei auch eine minimale Packagegröße aufweisen.
  • Die Druckschrift DE 10 2005 043 557 A1 beschreibt ein Verfahren zur Herstellung eines Nutzens mit Durchkontakten zwischen Oberseite und Unterseite. Bei diesem Verfahren werden zunächst Durchkontaktleisten mit Durchkontakten in vorgegebener Größe, Anzahl und Schrittweite hergestellt, die einer Anordnung von Außenkontaktflächen auf Ober- und Unterseite von Halbleiter-Bauteilen entsprechen. Unabhängig davon werden Halbleiterchips mit Kontaktflächen auf ihrer aktiven Oberseite hergestellt. Schließlich wird ein Träger mit in Zeilen und Spalten angeordneten Halbleiter-Bauteilpositionen bereitgestellt. Dieser Träger wird nun in den Halbleiter-Bauteilpositionen mit den Halbleiterchips unter Fixieren der Halbleiterchips mit ihren aktiven Oberseiten auf dem Träger mit den Durchkontaktleisten in Randbereichen der Halbleiter-Bauteilpositionen bestückt. Nach dem Bestücken des Trägers sowohl mit Halbleiterchips als auch mit Durchkontaktleisten wird eine Kunststoffgehäusemasse auf den Träger aufgebracht. Dabei werden die Halbleiterchips und die Durchkontaktleisten unter Ausbildung einer koplanaren Fläche auf dem Träger aus aktiven Oberseiten der Halbleiterchips und Oberseiten der Durchkontaktstreifen sowie der Oberseite der Kunststoffgehäusemasse eingebettet. Nach dem Aushärten der Kunststoffmasse bildet sich eine selbsttragende Verbundplatte aus Halbleiterchips, Durchkontaktleisten und Kunststoffgehäusemasse. Da die Rückseite der Durchkontakte noch von Kunststoffgehäusemasse bedeckt ist, werden nun die Durchkontakte auf der Unterseite der Verbundplatte zu Außenkontaktflächen freigelegt. Danach kann von der Oberseite der Verbundplatte der Träger entfernt werden, sodass die koplanare Fläche frei zugänglich wird.
  • Die Druckschrift DE 11 2006 001 588 T5 beschreibt ein Verfahren zum Bilden von Durchkontaktierungen durch Silizium mit Krägen zum Abpuffern von Belastungen, bei welchem in einem Substrat eine Durchkontaktierung gebildet wird, wobei das Substrat aus einem ersten Material besteht, eine Schicht aus einem Puffermaterial in der Durchkontaktierung abgeschieden wird, und ein zweites Material über der Pufferschicht innerhalb der Durchkontaktierung abgeschieden wird.
  • Die Druckschrift US 2008/0284035 A1 beschreibt ein Verfahren zur Herstellung eines Halbleiter-Bauelements, bei welchem Halbleiterchips auf einen Träger aufgebracht werden, die Chips in eine Mold-Masse eingebettet werden, Durchgangslöcher in die Mold-Masse geformt werden, die sich von einer Oberfläche der Mold-Masse bis zu dem Träger erstrecken und mit einem elektrisch leitfähigen Material zur Bildung von Durchkontaktierungen verbunden werden, der Träger entfernt wird und an seiner Stelle eine Umverdrahtungsschicht aufgebracht wird, welche ein auf der rückseitigen Oberfläche der Halbleiterchips vorhandenes Kontaktpad mit der Durchkontaktierung verbindet.
  • Es ist demgemäß Aufgabe der Erfindung, ein Verfahren zum Montieren eines Halbleiter-Bauelements anzugeben, welches eine möglichst effiziente und kostensparende Herstellung eines gekapselten Halbleiter-Bauelements ermöglicht.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1A ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements gemäß eines Beispiels.
  • 1B ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements gemäß eines Beispiels.
  • 2 ist eine schematische Querschnittsansicht eines Halbleiter-Packages, das für Package-on-Package-Stapelung gemäß eines Beispiels konfiguriert ist.
  • 3 ist eine Draufsicht auf das in 2 gezeigte Halbleiter-Package.
  • 4 ist eine schematische Querschnittsansicht einer Elektronikkomponente, an das in 2 gezeigte Halbleiter-Package angeschlossen, gemäß eines Beispiels.
  • 5 ist ein Blockdiagramm eines Prozesses zum Herstellen eines Halbleiter-Package gemäß einer Ausführungsform.
  • 6A–6I sind schematische Querschnittsansichten eines Prozesses zum Montieren von Halbleiter-Bauelementen gemäß einer Ausführungsform.
  • 7 ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements mit mehreren gekapselten Halbleiterchips gemäß eines Beispiels.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • Hierin gezeigte Beispiele zeigen ein embedded-Wafer-Level-Halbleiter-Package. Das Halbleiter-Package enthält ein oder mehrere elektrisch isolierende Elemente mit jeweils einem oder mehreren Durchgangslöchern, wobei die Durchgangslöcher mit elektrisch leitendem Material gefüllt sind, um das eingebettete Halbleiter-Package mit einer großen Spanne von Flexibilität für Interkonnektivität in Z-Richtung zu Halbleiterchips in dem Package und auf dem Package gestapelten Komponenten zu versehen.
  • Hierin gezeigte Beispiele zeigen relativ preiswerte elektrisch isolierende Elemente, die sich leicht aufgreifen und platzieren lassen. Bei einem Beispiel werden die elektrisch isolierenden Elemente aus einem ungefüllten Polymer ausgebildet, was es ermöglicht, Öffnungen durch Laserbohren, mechanisches Bohren oder anderweitiges Öffnen von Vias auf saubere, schnelle und effiziente Weise auszubilden. Bei einem Beispiel werden mehrere elektrisch isolierende Elemente bereitgestellt, wobei die elektrisch isolierenden Elemente Vias enthalten, wodurch man eine große Flexibilität für das Anschließen von anderen Elektronikbauelementen an Chips innerhalb des Package erhält.
  • Herkömmliche Halbleiter-Packages verwenden leitende Stäbe, die entlang den Halbleiterchips platziert werden und mit Kapselungsmaterial überformt werden. Die herkömmlichen leitenden Stäbe liefern eine begrenzte Konnektivität in Z-Richtung mit nur einer oder einigen wenigen Zwischenverbindungspositionen und sind inkompatibel mit einem Gruppieren zum Bereitstellen von kleinen Zwischenverbindungsgruppen. Außerdem sind die leitenden Stäbe im Vergleich zu den hierin bereitgestellten Elementen relativ teuer und besitzen ein relativ großes Seitenverhältnis (Dicke zu Via-Durchmesser), was die Miniaturisierung des Halbleiter-Package begrenzt. Die herkömmlichen leitenden Stäbe besitzen das Potential, sich während der Ausformung zu verschieben, was zusätzliche Prozessschritte zum Reparieren des Package vor der Endmontage einführen könnte.
  • Andere herkömmliche Halbleiter-Bauelemente liefern eine Konnektivität in Z-Richtung durch Laserbohren von einem oder mehreren Vias durch das Kapselungsmaterial und Füllen der Vias mit elektrisch leitendem Material. Das Bohren eines Via in das gefüllte Kapselungsmaterial ist jedoch zeitraubend und teuer. Außerdem liefern in dem gefüllten Kapselungsmaterial ausgebildete Vias keine geradwandigen Durchgangslöcher und enthalten Unterschneidungen, die das Füllen der Vias erschweren können. Nicht ordnungsgemäß gefüllte Vias oder Vias mit Unterschneidung können elektrische Eigenschaften besitzen, die weniger als wünschenswert sind.
  • 1A ist eine schematische Querschnittsansicht eines Halbleiter-Bauelements 20 gemäß einem Beispiel. Das Halbleiter-Bauelement 20 enthält einen Halbleiterchip 22, ein elektrisch isolierendes Element 24, das durch einen Raum S von dem Chip 22 getrennt ist, Kapselungsmaterial 26, das in dem Raum S und um den Chip 22 herum und um das elektrisch isolierende Element 24 herum angeordnet ist, und elektrisch leitendes Material 28, das in einem in dem elektrisch isolierenden Element 24 ausgebildeten Durchgangsloch 30 abgeschieden ist. Das elektrisch leitende Material 28 kommuniziert mit mindestens einem Kontakt 42 des Chips 22.
  • Bei einem Beispiel sind ein oder mehrere elektrisch isolierende Elemente 24 in einem Abstand S von einem oder mehreren Chips 22 weg angeordnet, wobei jedes elektrisch isolierende Element 24 ein oder mehrere Durchgangslöcher 30 enthält. Auf diese Weise sind die elektrisch isolierenden Elemente 24 für eine zweckmäßige Pick-and-Place-Positionierung konfiguriert und liefern reichlich Fläche für Via-Öffnungen. Die elektrisch isolierenden Elemente 24 ergeben Flexibilität zum Verbinden von anderen Elektronikbauelementen zu Chips innerhalb des Package, wenn die Vias 30 mit leitendem Material 28 gefüllt sind.
  • 1B ist eine schematische Querschnittsansicht des Halbleiter-Bauelements 20. Bei einem Beispiel enthält der Chip 22 eine erste Fläche 40 (oder aktive Oberfläche 40) mit Kontakten 42 und enthält das Bauelement 20 eine elektrisch leitende Bahn 44 (oder eine Umverdrahtungsschicht (Redistribution Lager – RDL) 44), die elektrisch zwischen die Kontakte 42 und das elektrisch leitende Material 28 geschaltet ist. Bei einem Beispiel ist eine weitere elektrisch leitende Bahn 46 (oder zweite Umverdrahtungsschicht 46) elektrisch an elektrisch leitendes Material 28 angeschlossen, um ein Kontaktpad 48 auszubilden. Bahnen 44, 46 werden durch geeignete Abscheidungsprozesse abgeschieden, einschließlich chemischer Abscheidung aus der Dampfphase und/oder andere Direktabscheidungsprozesse. Die Konnektivität durch das Halbleiter-Bauelement 20 in Z-Richtung wird durch das Kontaktpad 48 über die Bahn 46, durch elektrisch leitendes Material 28, über die Bahn 44 zum Kontakt 42 des Chips 22 hergestellt.
  • 2 ist eine schematische Querschnittsansicht des Halbleiter-Bauelements 20 einschließlich Lötkugeln 54. Bei einem Beispiel ist die RDL 44 in einem Dielektrikum 50 strukturiert, das mit einem Lötstop 52 versehen ist, der über einer Oberfläche des Dielektrikums 50 abgeschieden und zum Aufnehmen der Lötkugeln 54 konfiguriert ist. Bei einem Beispiel sind RDL 44, 46 in das Dielektrikum 50 durch einen embedded-Wafer-Level-Prozess oder einen anderen geeigneten Prozess strukturiert. Zu geeigneten Prozessen zum Strukturieren des Dielektrikums 50 zählen Photolithographie, Ätzen und andere diskrete Materialentfernungsprozesse. Die Lötkugeln 54 ermöglichen, dass das Bauelement 20 elektrisch an gedruckte Leiterplatten oder andere Bauelemente angeschlossen wird. Die Kontaktpads 48 konfigurieren das Halbleiter-Bauelement 20 für Package-on-Package-Stapelung. Beispielsweise kommunizieren andere an Kontaktpads 48 angeschlossene Elektronikkomponenten elektrisch mit Kontakten 42 auf dem Chip 22 durch die RDL 46, das elektrisch leitende Material 28 und die RDL 44.
  • 3 ist eine Draufsicht auf das Halbleiter-Bauelement 20. Bei einem Beispiel sind mehrere elektrisch isolierende Elemente 24 vom Chip 22 beabstandet vorgesehen. Bei dem dargestellten Beispiel sind vier elektrisch isolierende Elemente 24 vom Chip 22 beabstandet vorgesehen, wenngleich andere Anzahlen von Elementen 24 ebenfalls akzeptabel sind. Bei einem Beispiel enthält jedes der elektrisch isolierenden Elemente 24 mehrere mit einem elektrisch leitenden Material 28 gefüllte Durchgangslöcher 30, wenngleich es akzeptabel ist, dass nicht alle Durchgangslöcher 30 genutzt werden. Zum Beispiel und unter Bezugnahme auf die rechte Seite von 3 stehen Vias 30b für eine elektrische Verbindung mit dem Chip 22 zur Verfügung (wenngleich nicht angeschlossen), und Vias 30a sind elektrisch an die RDL 46 und Kontaktpads 48 angeschlossen.
  • Das Halbleiter-Bauelement 20 liefert vergrößerte Flexibilität beim selektiven Anordnen von Verbindungen zwischen Kontaktpads 48 und Vias 30a zum Anbringen am Chip 22. Die gefüllten Vias 30 werden geeigneterweise irgendwo entlang den elektrisch isolierenden Elementen 24 angeordnet, um für zusammenschaltende kleine Gruppen oder eine spezifische Platzierung von anderen Elektronikbauelementen auf Kontaktpads 48 zu sorgen. Außerdem sind die elektrisch isolierenden Elemente 24 stabil und ermöglichen ein Formpressen von Kapselungsmaterial 26 um die Elemente 24 herum.
  • Die Halbleiterchips 22 enthalten integrierte Schaltungen, die geeignet als Logikschaltungen, Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten konfiguriert sind. Bei einem Beispiel enthalten die Chips 22 Leistungshalbleiterchips wie etwa Leistungstransistoren oder IGBT (Insulated Gate Bipolar Transistors). Bei einem Beispiel enthalten die Chips 22 eine vertikale Struktur (eine Struktur in Z-Richtung), die so konfiguriert ist, dass elektrischer Strom in der Z-Richtung senkrecht zu den Hauptoberflächen des Halbleiter-Bauelements 20 fließt. Bei einem Beispiel sind geeignete Halbleiterchips 22 mit einer Topographie in Z-Richtung versehen und enthalten Chips 22 mit Kontakten 42 auf der aktiven Oberfläche 40 (1B).
  • Bei einem Beispiel werden die elektrisch isolierenden Elemente 24 aus einem Polymer wie etwa einem Thermokunststoff hergestellt. Bei einem Beispiel werden die elektrisch isolierenden Elemente 24 aus Epoxid hergestellt. Bei einem Beispiel besitzen die elektrisch isolierenden Elemente 24 eine Höhe von zwischen etwa 100 und 500 Mikrometern und eine Breite von zwischen etwa 50 und 250 Mikrometern, wenngleich andere Größen akzeptabel sind.
  • Bei einem Beispiel ist das Kapselungsmaterial 26 ein gefülltes Material, zum Beispiel ein mit Silizium gefülltes Polymer, und die elektrisch isolierenden Elemente 24 sind ungefüllt und für die Ausbildung von Vias 30 ohne Unterschneidungen konfiguriert.
  • Bei einem Bespiel enthält das elektrisch leitende Material 28 Kupfer, Legierungen von Kupfer, Aluminium, Legierungen von Aluminium oder Schichten aus elektrisch leitenden Materialien wie etwa Metallen.
  • 4 ist eine schematische Querschnittsansicht eines Package-on-Package-Bauelements 60 gemäß einem Beispiel. Das Package-on-Package-Bauelement 60 (POP-Bauelement 60) enthält eine separate Elektronikkomponente 62 oder Bauelement 62, die oder das elektrisch durch Kugeln 64 an das Halbleiter-Bauelement 20 angeschlossen ist. Wie oben beschrieben ist der Chip 22 in Kapselungsmaterial 26 eingebettet und wird als ein eingebettetes Bauelement angesehen, so dass das POP-Bauelement 60 als ein embedded-Package-on-Package-(ePOP-)Bauelement 60 angesehen wird.
  • Bei einem Beispiel wird der Chip 22 als ein Logikchip bereitgestellt, und ein separates Elektronikbauelement 62 wird als ein Speicherbauelement bereitgestellt, so dass das ePOP 60 als ein gestapeltes Logik- und Speicherbauelement bereitgestellt wird. Bei einem Beispiel enthält der Chip 22 mehrere Hunderte Eingangs-/Ausgangsstellen, die über Vias 30 zugänglich sind (siehe 3) und durch Kontaktpads 48 angeschlossen werden können. Das Bauelement 62 ist auf einem Abschnitt der Pads 48 platziert.
  • Zu geeigneten Elektronikbauelementen 62 zählt ein Speicher, der beispielsweise von Samsung oder Qimonda oder einem anderen Hersteller von Speicherbauelementen erhältlich ist. Bei Schaltung in einem Stapel ist das Elektronikbauelement 62 durch die Kugel 64 elektrisch an die RDL 46 angeschlossen und kommuniziert mit Kontakten 42 auf dem Chip 22 durch die RDL 44 und elektrisch leitendes Material 28.
  • 5 ist ein Blockdiagramm 70 eines Prozesses zum Montieren des Halbleiter-Bauelements 20 gemäß einer Ausführungsform. Bei einem beispielhaften Prozess werden Halbleiterchips bei 72 auf einem Träger platziert. Bei 74 werden elektrisch isolierende Elemente auf dem Trager weg von den Halbleiterchips beabstandet. Bei 76 wird Kapselungsmaterial über den Halbleiterchips und um die elektrisch isolierenden Elemente herum aufgebracht, um ein Kapselungswerkstück auszubilden. Bei 78 wird mindestens ein elektrischer Weg durch jedes der elektrisch isolierenden Elemente bereitgestellt, um eine Kopplung eines Elektronikbauelements an das Werkstück zu ermöglichen, das mit mindestens einem der Halbleiterchips kommuniziert.
  • Es ist akzeptabel, Kapselungsmaterial uber den Halbleiterchips und über den elektrisch isolierenden Elementen aufzubringen, wenngleich bevorzugt wird, die Dicke des Kapselungsmaterials uber den elektrisch isolierenden Elementen zu minimieren, um Unterschneidungen, die ausgebildet werden, wenn durch das Kapselungsmaterial gebohrt wird, zu minimieren oder zu eliminieren.
  • 6A–6I liefern schematische Querschnittsansichten der Fabrikation von Halbleiter-Bauelementen 20 gemäß einer Ausfuhrungsform.
  • 6A ist eine Querschnittsansicht eines Tragers 80. Geeignete Träger beinhalten Metallträger, Siliziumtrager oder Polymerträger.
  • 6B ist eine Querschnittsansicht einer an dem Trager 80 angebrachten Klebefolie 82. Bei einer Ausführungsform wird die Klebefolie 82 als ein doppelseitiger Kleber bereitgestellt, der lösbar an dem Träger 80 angebracht ist.
  • 6C ist eine Querschnittsansicht der an der Klebefolie 82 und dem Träger 80 angebrachten Halbleiterchips 22. Bei einer Ausführungsform ist die aktive Oberflache 40 (1B) derart mit der Klebefolie 82 verbunden, dass Kontakte 42 nach unten auf den Träger 80 orientiert sind. Bei einer Ausführungsform werden Chips 22 aufgegriffen und auf dem Träger 80 platziert, wobei ein geeigneter Pick-and-Place-Prozess verwendet wird, wie er bei der Halbleiterfabrikation verwendet wird.
  • 6D ist eine Querschnittsansicht von elektrisch isolierenden Elementen 24, die auf dem Trager 80 platziert und durch den Abstand S von den Chips 22 beabstandet sind. Bei einer Ausführungsform beträgt eine seitliche Abmessung der elektrisch isolierenden Elemente 24 zwischen etwa 100 und 1000 Mikrometern, so dass die Elemente 24 durch standardmäßiges Pick-and-Place-Gerat leicht aufgenommen und platziert werden.
  • 6E ist eine Querschnittsansicht von Kapselungsmaterial 26, das über den Chips 22, um die Chips 22 herum und um die Elemente 24 herum abgeschieden ist. Geeignetes Kapselungsmaterial 26 beinhaltet Kunststoff- oder Epoxidkapselungsmaterial, das mit Silizium entweder gefüllt oder ungefüllt ist. Beispielsweise ist bei einer Ausführungsform das Kapselungsmaterial 26 ein siliziumgefülltes Polymer, das auf geeignete Weise uber den Chips 22 und in dem Raum S ausgeformt ist. Zu geeigneten Kapselungsprozessen zählen Formpressen oder Spritzgießen.
  • 6F ist eine Querschnittsansicht eines Werkstücks 90 (oder Kapselungskörpers 90) mit Chips 22 und Elementen 24, die in Kapselungsmaterial 26 gekapselt und von dem Träger 80 (6C) und der Klebefolie 82 entfernt sind.
  • 6G ist eine Querschnittsansicht des Werkstucks 90 oder des Kapselungskörpers 90 mit einer ersten Flache 92 gegenuber einer zweiten Flache 94. Bei einer Ausführungsform wurde die erste Flache 92 durch Kleber 82 am Träger 80 angebracht und die zweite Fläche 94 wurde planarisiert (beispielsweise durch Schleifen oder durch Ätzen), um eine obere Oberfläche der Elemente 24 zu exponieren. Bei einer Ausführungsform wird das Werkstück 90 geschliffen, um die obere Oberfläche des Elements 24 zu exponieren und eine kleine Schicht aus Kapselungsmaterial 26 auf der Oberseite des Chips 22 zurückzulassen (wie gezeigt). Bei einer Ausführungsform wird das Werkstück 90 geschliffen, um eine dünne Schicht aus Kapselungsmaterial 26 auf der oberen Oberfläche des Elements 24 zurückzulassen.
  • 6H ist eine Querschnittsansicht von Vias 30 oder Durchgangslöchern 30, die in elektrisch isolierenden Elementen 24 ausgebildet sind. Bei einer Ausführungsform enthalten die Durchgangslöcher 30 zylindrische Durchgangslöcher mit einem geraden Kanal. Bei einer Ausführungsform enthalten die Durchgangslöcher 30 konische Löcher oder Löcher mit anderer geometrischer Querschnittsgestalt.
  • Zu geeigneten Prozessen zum Ausbilden von Durchgangslöchern 30 zählen das Beleuchten von Elementen 24 mit einer Lichtquelle (d. h. photolithographische Prozesse) oder Laserbohren oder mechanisches Bohren oder das Ätzen von Vias 30 in den Elementen 24 aus elektrisch isolierendem Material.
  • 6I ist eine Querschnittsansicht des Werkstücks 90 mit elektrisch leitendem Material 28, das in die in Elementen 24 ausgebildeten Durchgangslöcher 30 (6H) gefüllt ist. Zu geeignetem elektrisch leitendem Material zählen Metall im allgemeinen und insbesondere Kupfer und Legierungen von Kupfer.
  • 7 ist eine Querschnittsansicht des Werkstücks 90 mit oberer und unterer Umverdrahtungsschicht (RDL) 44, 46 oder elektrischen Bahnen 44, 46. Bei einem Beispiel liefert die RDL 44 eine erste elektrische Bahn, die auf der ersten Fläche 92 des Werkstücks 90 strukturiert ist, und die RDL 46 liefert eine zweite elektrische Bahn, die auf der zweiten Flache 94 des Werkstücks 90 strukturiert ist. Die RDL 44, 46 liefern elektrisch leitende Bahnen, die mit einem elektrisch leitenden Material 28 verbunden sind, das eine elektrische Kommunikation zwischen Kontaktpads 48 und Kontakten 42 des Chips 22 ermöglicht. Lötkugeln 54 konfigurieren das in 7 gezeigte eingebettete Package für elektrischen Anschluss an Leiterplatten, und RDL 48 und Kontaktpads 48 konfigurieren das eingebettete Package fur das Stapeln mit anderen Elektronikbauelementen zum Ausbilden einer eingebetteten Package-on-Package-Struktur.
  • Bei einer Ausführungsform werden die eingebetteten Chips 22 vom Werkstück 90 getrennt, indem das Werkstück 90 angemessen in mehrere separate Packages vereinzelt wird. Beispielsweise wird bei einer Ausführungsform das elektrisch isolierende Element 24 getrennt, indem zwischen in Elementen 24 ausgebildeten Vias 30 gesägt wird, um Packages des Werkstücks 90 zu trennen.
  • Hierin beschriebene Aspekte liefern relativ preiswerte elektrisch isolierende Elemente, die sich leicht aufgreifen und platzieren lassen und Öffnungen oder Vias aufweisen, die mit leitendem Material gefüllt werden, um eine breite Flexibilität zum Verbinden von anderen Elektronikbauelementen zu Chips innerhalb des Package bereitzustellen. Hierin beschriebene Aspekte liefern ein embedded-Wafer-Level-Halbleiter-Package, das ein oder mehrere elektrisch isolierende Elemente enthält, die jeweils ein oder mehrere Durchgangslocher aufweisen, die mit elektrisch leitendem Material gefullt sind, um das eingebettete Halbleiter-Package mit einer großen Spanne von Flexibilität fur Interkonnektivität in Z-Richtung zu Halbleiterchips in dem Package und auf dem Package gestapelten Komponenten zu liefern.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternative und/oder äquivalente Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll alle Adaptationen oder Variationen der spezifischen Ausführungsformen von embedded-Package-on-Package-Halbleiter-Bauelementen abdecken, wie hierin erortert.

Claims (10)

  1. Verfahren zum Montieren eines Halbleiter-Bauelements, umfassend die folgenden, in der angegebenen Reihenfolge auszuführenden Schritte: Platzieren von mindestens zwei Halbleiterchips auf einem Träger; Platzieren von mindestens zwei Elementen aus elektrisch isolierendem Material auf dem Träger; Aufbringen von Kapselungsmaterial über den mindestens zwei Halbleiterchips und den mindestens zwei Elementen aus elektrisch isolierendem Material, um ein Kapselungswerkstück auszubilden; Erzeugen mindestens eines Durchgangslochs durch jedes der Elemente aus elektrisch isolierendem Material; und Füllen des mindestens einen Durchgangslochs mit einem elektrisch leitenden Material.
  2. Verfahren nach Anspruch 1, wobei die mindestens zwei Halbleiterchips eine Hauptfläche aufweisen, die Kontaktelemente umfasst, wobei die mindestens zwei Halbleiterchips auf dem Träger platziert sind, wobei die Kontaktelemente dem Träger zugewandt sind.
  3. Verfahren nach Anspruch 1 oder 2, weiterhin umfassend: Entfernen von Kapselungsmaterial durch eines von Schleifen und Ätzen einer Rückseite des Werkstücks in Vorbereitung auf das Öffnen der Elemente aus elektrisch isolierendem Material.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen mindestens eines Durchgangslochs eines von Beleuchten mit einer Lichtquelle, Laserbohren, mechanisches Bohren und Ätzen jedes der Elemente aus elektrisch isolierendem Material umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Entfernen des Trägers von dem Kapselungswerkstück.
  6. Verfahren nach einem der vorhergehenden Ansprüche, weiterhin umfassend: Aufbringen einer ersten elektrisch leitenden Schicht über einer ersten Hauptfläche des Kapselungswerkstücks.
  7. Verfahren nach Anspruch 6, umfassend das Verbinden der ersten elektrisch leitenden Schicht zwischen dem elektrisch leitenden Material in den Durchgangslöchern und Kontaktelementen der Halbleiterchips.
  8. Verfahren nach Anspruch 6 oder 7, weiterhin umfassend: Aufbringen von externen Kontaktelementen auf der ersten elektrisch leitenden Schicht.
  9. Verfahren nach einem der Ansprüche 6 bis 8, weiterhin umfassend: Aufbringen einer zweiten elektrisch leitenden Schicht, die über einer zweiten Hauptfläche des Kapselungswerkstücks gegenüber der ersten Hauptfläche verbunden ist.
  10. Verfahren nach Anspruch 9, umfassend das Verbinden der zweiten elektrisch leitenden Schicht mit dem elektrisch leitenden Material in den Durchgangslöchern.
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