DE112007000267T5

DE112007000267T5 - Halbleiteranordnung und Verfahren zur Herstellung derselben

Info

Publication number: DE112007000267T5
Application number: DE112007000267T
Authority: DE
Inventors: Andreas Knorr
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2006-01-18
Filing date: 2007-01-15
Publication date: 2009-01-22
Anticipated expiration: 2027-01-16
Also published as: US20070166997A1; WO2007082854A1; DE112007000267B4; US7626257B2

Abstract

Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten:
Herstellen eines ersten integrierten Schaltkreises;
Herstellen eines zweiten integrierten Schaltkreises; und
vertikales Koppeln des zweiten integrierten Schaltkreises an den ersten integrierten Schaltkreis, wobei das Herstellen des ersten integrierten Schaltkreises ein Bereitstellen eines ersten Werkstücks, ein Ausbilden zumindest eines ersten aktiven Gebiets innerhalb des ersten Werkstücks und ein Ausbilden zumindest eines tiefen Vias innerhalb des ersten Werkstücks umfasst, wobei das zumindest eine tiefe Via eine vertikale elektrische Verbindung für den ersten integrierten Schaltkreis bereitstellt.

Description

Technisches Gebiet
Die vorliegende Erfindung bezieht sich allgemein auf die Herstellung von Halbleiteranordnungen und insbesondere auf die Herstellung von vertikal gestapelten integrierten Schaltkreisen.
Hintergrund
Halbleiteranordnungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie z. B. Computern, Mobiltelefonen, Personalcomputern und vielen anderen Anwendungen. Freizeit-, Industrie- und Fahrzeuganordnungen, die in der Vergangenheit nur mechanische Komponenten umfassten, haben nun elektronische Teile, die z. B. Halbleiteranordnungen erfordern.
Halbleiteranordnungen werden durch Abscheiden vieler verschiedener Arten von Materialschichten über einem Halbleiterwerkstück oder Wafer, und Strukturieren der verschiedenen Materialschichten mittels Lithografie hergestellt. Die Materialschichten umfassen typischerweise dünne Filme von leitenden, halbleitenden und Isoliermaterialien, die zum Ausbilden von integrierten Schaltkreisen (ICs) strukturiert und geätzt werden. Es kann eine Vielzahl von Transistoren, Speicheranordnungen, Schaltern, Leitbahnen, Dioden, Kondensatoren, logischen Schaltkreisen und anderen elektronischen Komponenten geben, die auf einem einzigen Halbleiterplättchen (Die) oder Chip ausgebildet sind.
Nachdem ein integrierter Schaltkreis hergestellt ist, werden individuelle Halbleiterplättchen von dem Wafer vereinzelt und das Halbleiterplättchen wird typischerweise verpackt. Viele Jahre lang war die gebräuchlichste Art und Weise ein Halbleiterplättchen zu verpacken, die horizontale Platzierung inner halb individueller Kunststoff- oder Keramikgehäuse. Alternativ können mehrere Halbleiterplättchen horizontal in einem einzigen Gehäuse verpackt werden, wodurch ein Mehrfach-Chipmodul ausgebildet wird. Elektrische Verbindungen werden zu den Anschlüssen oder Bondpads des Halbleiterplättchens hergestellt, z. B. unter Verwendung sehr dünner Drähte (strands of wire), welche an Stifte des Gehäuses geführt werden.
Die Nachfrage nach kleineren ICs mit höherer Leistungsfähigkeit hat zur Entwicklung von ein-Chip-System(system-on-achip)-Anordnungen geführt, bei denen Teilbereiche des Chips für Speicher reserviert sind und andere Teilbereiche für Logik oder andere Arten von Schaltung reserviert sind. Jedoch kann es aufgrund von Integrationsproblemen der verschiedenen Schaltkreisherstellungstechnologien schwierig sein, einen IC mit mehreren Arten von Schaltungen herzustellen.
Ein Trend in der Halbleiterindustrie geht beispielsweise in Richtung dreidimensionaler integrierter Schaltkreise (3D-ICs), bei denen zwei oder mehr Chips oder Wafer gestapelt und vertikal integriert sind. Teile eines Schaltkreises werden auf verschiedenen Wafern hergestellt, und die Wafer oder Halbleiterplättchen werden mit einer Klebstoffschicht, wie z. B. Kupfer oder einem Polymer-basierten Klebemittel, zusammengebondet. Verschiedene Arten von Schaltkreisen, z. B. Speicher und Logik, können separat hergestellt und dann vertikal aneinandergefügt werden, was preiswerter und leichter herzustellen sein kann, als die zwei Schaltkreistechnologien auf einem einzigen Wafer wie in ein-Chip-Systemanordnungen zu kombinieren. Es wird prognostiziert, dass 3D-ICs in der Zukunft für Kleinleistungsanwendungen mit hoher Geschwindigkeit verwendet werden, weil die Leitungspfade durch die vertikalen elektrischen Verbindungen zwischen den Schaltkreisen verkürzt werden können, was zu niedrigerem Leistungsverbrauch und erhöhter Geschwindigkeit führt.
Jedoch bringen 3D-ICs einige Entwurfs- und Herstellungsherausforderungen mit sich. Beispielsweise können die Ätzprozesse schwierig sein, die erforderlich sind, um die vertikalen Verbindungen zwischen vertikal gestapelten ICs herzustellen, aufgrund der vielen verschiedenen Arten von Materialschichten und der Dicke der Materialschichten, die geätzt werden müssen.
Folglich besteht ein Bedarf an verbesserten Verfahren zur Herstellung von 3D-ICs und Strukturen derselben.
Zusammenfassung der Erfindung
Diese und weitere Probleme werden allgemein gelöst oder umgangen und technische Vorteile werden allgemein erzielt durch bevorzugte Ausführungsbeispiele der vorliegenden Erfindung, welche neue Verfahren zum Verbinden von zwei oder mehr ICs miteinander zum Ausbilden von 3D-ICs und Strukturen derselben bereitstellt.
In Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung beinhaltet ein Verfahren zur Herstellung einer Halbleiteranordnung ein Herstellen eines ersten integrierten Schaltkreises, ein Herstellen eines zweiten integrierten Schaltkreises und ein vertikales Koppeln des zweiten integrierten Schaltkreises an den ersten integrierten Schaltkreis. Das Herstellen des ersten integrierten Schaltkreises beinhaltet ein Bereitstellen eines ersten Werkstücks, ein Ausbilden zumindest eines ersten aktiven Gebiets innerhalb des ersten Werkstücks und ein Ausbilden zumindest eines tiefen Vias innerhalb des ersten Werkstücks, wobei das zumindest eine tiefe Via eine vertikale elektrische Verbindung für den ersten integrierten Schaltkreis bereitstellt.
Das Vorangegangene hat die Merkmale und technischen Vorteile von Ausführungsbeispielen der vorliegenden Erfindung eher breit umrissen, damit die folgende ausführliche Beschreibung der Erfindung besser verstanden werden kann. Zusätzliche Merkmale und Vorteile von Ausführungsbeispielen der Erfindung, welche den Gegenstand der Ansprüche der Erfindung darstellen, werden nachfolgend beschrieben. Vom Fachmann sollte wahrgenommen werden, dass die offenbarte Idee und spezifischen Ausführungsbeispiele leicht als Grundlage verwendet werden können, um andere Strukturen oder Prozesse, welche die gleichen Zielsetzungen wie die vorliegende Erfindung erfüllen, abzuändern oder zu entwickeln. Vom Fachmann sollte ebenso wahrgenommen werden, dass solche gleichwertigen Einrichtungen nicht vom Kern und Umfang der Erfindung, wie in den beigefügten Ansprüchen dargelegt, abweichen.
Kurzbeschreibung der Zeichnungen
Für ein besseres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die nachfolgende Beschreibung in Zusammenhang mit den begleitenden Zeichnungen Bezug genommen, in welchen:
1 bis 4 Schnittansichten eines herkömmlichen Verfahrens zur Herstellung eines 3D-IC zeigen;
5 bis 11 Schnittansichten eines Verfahrens zur Herstellung eines 3D-IC in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigen, wobei tiefe Vias für eine vertikale Verbindung des 3D-IC innerhalb eines oberen Teilbereichs eines Werkstücks frühzeitig in dem Herstellungsprozess, vor dem BEOL, ausgebildet werden und wobei zwei ICs face-to-face (einander zugewandt) vertikal aneinandergekoppelt werden;
12 bis 14 Schnittansichten eines Verfahrens zur Herstellung eines 3D-IC in Übereinstimmung mit einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigen, wobei zwei ICs back-to-face (einander abgewandt) vertikal aneinandergekoppelt werden;
15 bis 20 Schnittansichten eines Verfahrens zur Herstellung eines 3D-IC in Übereinstimmung mit noch einem weiteren Ausführungsbeispiel der vorliegenden Erfindung zeigen, wobei tiefe Vias gleichzeitig mit dem Ausbilden von Gräben für andere Merkmale des IC ausgebildet werden, bevor aktive Gebiete innerhalb des Werkstücks ausgebildet werden; und
21 ein Ausführungsbeispiel der vorliegenden Erfindung zeigt, wobei eine passivierende Deckschicht über dem leitenden Material der tiefen Vias ausgebildet ist, die innerhalb des oberen Teilbereichs des Werkstücks ausgebildet sind, und wobei sich Hohlräume in den Gräben des tiefen Vias ausbilden können.
Übereinstimmende Ziffern und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen, soweit nicht anders angegeben, auf übereinstimmende Teile. Die Figuren wurden gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsbeispiele darzustellen und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
Detaillierte Beschreibung beispielhafter Ausführungsformen
Die Herstellung und Verwendung der derzeitig bevorzugten Ausführungsbeispiele wird nachstehend im Detail erläutert. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Ideen bereitstellt, die in breit gefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu benutzen und beschränken nicht den Umfang der Erfindung.
1 bis 4 zeigen Schnittansichten eines herkömmlichen Verfahrens zur Herstellung eines 3D-IC zu verschiedenen Stadien der Herstellung. Zunächst auf 1 Bezug nehmend, werden zwei integrierte Schaltkreise 102a und 102b unabhängig voneinander hergestellt. Beispielsweise umfasst der integrierte Schaltkreis 102a ein Werkstück 101a. Aktive Gebiete 108a werden, wie gezeigt, innerhalb und über dem Werkstück 101a ausgebildet. Die aktiven Gebiete 108a können, wie gezeigt, Transistoren beinhalten oder die aktiven Gebiete 108a können andere Anordnungen oder Schaltkreiskomponenten umfassen. Das Werkstück 101a und die aktiven Gebiete 108a sind als 106a bezeichnet, um den Teilbereich des integrierten Schaltkreises 102a anzudeuten, der in einem front-end-of-line (FEOL)-Herstellungsprozess prozessiert wird, z. B. bevor irgendwelche Metallisierungsschichten abgeschieden werden.
Ein Verbindungsgebiet, das in einem Isoliermaterial 112a ausgebildete Leitbahnen 110a und leitende Vias 111a umfasst, wird über dem Werkstück und den aktiven Gebieten 108a ausgebildet. Das Verbindungsgebiet kann eine oder mehrere leitende Schichten innerhalb einer Isoliermaterialschicht umfassen, und kann beispielsweise ein Mehrschicht-Verbindungsgebiet umfassen, das durch subtraktive Ätzprozesse oder Damascene-Prozesse ausgebildet ist. Das Verbindungsgebiet ist als 104a bezeichnet, um den Teilbereich des integrierten Schaltkreises 102a anzudeuten, der in dem back-end-of-line (BEOL) prozessiert wird, z. B. nachdem die erste Metallisierungsschicht abgeschieden ist.
Der integrierte Schaltkreis 102b kann ähnliche Komponenten und Elemente wie der integrierte Schaltkreis 102a umfassen, wie durch ähnliche Bezugsziffern mit einem "b"-Suffix angedeutet wird. Der integrierte Schaltkreis 102b kann beispielsweise einen ähnlichen Schaltkreis oder eine von der auf dem integrierten Schaltkreis 102a ausgebildeten Schaltkreis verschiedene Art von Schaltkreis umfassen.
Ein herkömmliches Verfahren zum Ausbilden eines 3D-IC 100 ist, einen integrierten Schaltkreis 102a umzudrehen und die obere Oberfläche des integrierten Schaltkreises 102a, wie in 2 gezeigt, an die obere Oberfläche des integrierten Schaltkreises 102b zu bonden. Diese Art von vertikaler Verbindung von zwei integrierten Schaltkreisen 102a und 102b wird häufig als "face-to-face"-Bonden bezeichnet. Der integrierte Schaltkreis 102a kann einen gesamten Wafer oder ein einzelnes Halbleiterplättchen umfassen, und der integrierte Schaltkreis 102b umfasst typischerweise z. B. einen gesamten Wafer, obwohl alternativ sowohl der integrierte Schaltkreis 102a als auch der integrierte Schaltkreis 102b einzelne Halbleiterplättchen umfassen können. Die integrierten Schaltkreise 102a und 102b werden, wie gezeigt, in einem Bondgebiet 114 beispielsweise unter Verwendung eines Klebstoffs (welcher z. B. das Bondgebiet 114 umfasst), wie z. B. Benzocyclobuten (BCB) oder eines Polyimids gebondet. Die integrierten Schaltkreise 102a und 102b können ebenso, nicht gezeigt, unter Verwendung von Oxidbindungen (z. B. durch Zusammenbonden der Isoliermaterialien 112a und 112b) oder Metallbindungen (z. B. durch Zusammenbonden einiger der Leitbahnen 110a und 110b) gebondet werden.
Wenn ein Klebstoff 114 oder eine Oxid-an-Oxid-Bindung verwendet wird, um die ICs 102a und 102b aneinander zu bonden, dann ist es erforderlich, durch Ausbilden von tiefen Vias innerhalb des IC 102a eine vertikale Verbindung zwischen den ICs 102a und 102b herzustellen. Zum Ausbilden der tiefen Vias wird die obere Oberfläche, z. B. das Werkstück 101a des oberen integrierten Schaltkreises 102a, wie in 3 gezeigt, gedünnt. Beispielsweise wird das Werkstück 101a abgeschliffen, geätzt und/oder poliert unter Verwendung eines Dünnungsprozesses 116, wodurch die Dicke des Werkstücks 101a verringert wird. Dann werden tiefe Vias 118 im oberen integrierten Schaltkreis 102a, wie in 4 gezeigt, ausgebildet. Die tiefen Vias 118 erstrecken sich durch die gesamte Dicke des oberen integrierten Schaltkreises 102a und durch das Bondgebiet 114, und in einigen Entwürfen erstrecken sie sich, wie gezeigt, teilweise durch den unteren integrierten Schaltkreis 102b. Die tiefen Vias 118 stellen, wie gezeigt, eine elektrische Verbindung zwischen Gebieten 117a im oberen integrierten Schaltkreis 102a und Gebieten 119b im unteren integrierten Schaltkreis 102b bereit.
Zum Ausbilden der tiefen Vias 118 wird typischerweise eine (nicht gezeigte) Hartmaske über dem gedünnten Werkstück 101a abgeschieden und eine Schicht von Fotoresist wird über der Hartmaske abgeschieden und mit der gewünschten Struktur für die tiefen Vias 118 strukturiert. Die Schicht von Fotoresist wird dann als eine Maske zum Strukturieren der Hartmaske verwendet. Die Hartmaske wird dann zum Strukturieren der verschiedenen Materialschichten 101a, 108a, 112a, 111a und 110a des oberen integrierten Schaltkreises 102a, des Bondgebiets 114 und der Materialschichten (z. B. Isoliermaterial 112b) des unteren integrierten Schaltkreises 102b verwendet, wodurch Gräben für die tiefen Vias ausgebildet werden. Ein Isolierliner wird innerhalb der Gräben ausgebildet (in 4 nicht gezeigt). Der Isolierliner wird an dem Boden der Gräben durch gerichtetes Ätzen des Liners geöffnet, wodurch der Isolierliner an den Seitenwänden zurückgelassen wird. Ein leitendes Material wird dann über dem 3D-IC 100 zum Füllen der tiefen Vias 118, wie in 4 gezeigt, abgeschieden.
Ein Problem des gezeigten herkömmlichen Verfahrens zum Ausbilden der tiefen Vias 118 ist, dass es mehrere Materialschichten 101a, 108a, 112a, 111a, 110a, 114 und 112b gibt, die geätzt werden müssen, wodurch verursacht wird, dass der Ätzprozess umständlich, zeitaufwändig und teuer ist. Der Ätzprozess ist auch schwer zu steuern. Weil viele verschiedene Arten von Materialien geätzt werden müssen, kann es nötig sein, die Ätzchemikalien mehrere Male zu wechseln, z. B. ungefähr 10 bis 15 oder weitere Male, weil verschiedene Ätzchemikalien erforderlich sind, um verschiedene Materialarten zu ätzen.
Darüber hinaus kann der Isolierliner an den Seitenwänden der Gräben für die tiefen Vias 118 nicht unter Verwendung eines thermischen Hochtemperatur-Nitridierungsprozesses oder durch thermische Oxidation ausgebildet werden, weil die Verbindungsgebiete der zwei ICs 102a und 102b Metalle beinhalten (z. B. Leitbahnen 110a, 110b und Vias 111a und 111b); folglich ist die Temperatur, welcher der 3D-IC 100 ausgesetzt werden kann, auf ungefähr 400°C oder weniger begrenzt. Ein thermischer Nitridierungsprozess zum Ausbilden einer Schicht von Si_xN_y oder ein thermischer Oxidationsprozess zum Ausbilden eines Liners von SiO₂ kann Temperaturen von beispielsweise ungefähr 700°C oder mehr erfordern. Folglich muss physikalische Gasphasenabscheidung (PVD, Physical Vapor Deposition) oder Plasma unterstützte chemische Gasphasenabscheidung (PECVD, Plasma Enhanced Chemical Vapor Deposition) zum Ausbilden des Isolierliners verwendet werden, was zu der Ausbildung eines Isolierliners mit schlechter Stufenbedeckung, schlechter Qualität und schlechtem Haften an dem Werkstück 102a führt.
Wenn Metall-an-Metall-Bindungen verwendet werden, um die zwei integrierten Schaltkreise 102a und 102b zu verbinden, ist es erforderlich, tiefe Vias in dem Werkstück 101a des oberen IC 102a herzustellen, um einen elektrischen Kontakt zu den aktiven Gebieten 108a oder zu den Leitbahnen 110a und Vias 111a herzustellen. Obwohl in diesem Fall weniger Materialschichten zum Ausbilden der tiefen Vias geätzt werden müssen, können immer noch keine Hochtemperaturprozesse zum Ausbilden des Isolierliners der tiefen Vias verwendet werden, weil, wie voranstehend beschrieben, die Metallisierungsschichten der Verbindungsgebiete der zwei ICs 102a und 102b vorhanden sind.
Ein anderes Verfahren, das verwendet wird, um die integrierten Schaltkreise 102a und 102b vertikal zu integrieren, ist, zwei ICs 102a und 102b "front-to-back" zu bonden, wobei z. B. eine untere Oberfläche eines IC 102a an eine obere Oberfläche eines anderen IC 102b gebondet wird (in den Zeichnungen nicht gezeigt). In diesem Verfahren wird der oben auf einem anderen integrierten Schaltkreis 102b zu montierende integrierte Schaltkreis (wie z. B. IC 102a in 1) auf einen (nicht gezeigten) Trägerwafer auf der oberen Oberfläche montiert, und die Bodenoberfläche des integrierten Schaltkreises 102a, z. B. das Werkstück 101a, wird in der Dicke reduziert. Dann wird die Bodenoberfläche des gedünnten integrierten Schaltkreises 102a an die obere Oberfläche des anderen integrierten Schaltkreises 102b angebracht. Jedoch erfordert dieses Verfahren ebenfalls ein Ätzen vieler verschiedener Materialschichten zum Ausbilden der tiefen Vias zur Herstellung einer elektrischen Verbindung zwischen den vertikal gestapelten ICs, und das Ausbilden des Isolierliners innerhalb der Gräben ist auf Abscheideverfahren mit niedrigen Temperaturen limitiert.
Darüber hinaus kann in einigen herkömmlichen 3D-ICs eine in den Zeichnungen nicht gezeigte zusätzliche Signalverteilungsschicht benötigt werden, um die erforderlichen elektrischen Verbindungen herzustellen. Die Signalverteilungsschicht umfasst eine zusätzliche Verbindungsschicht, die verwendet wird um die vertikale Verbindung zwischen den zwei ICs herzustellen.
Folglich besteht ein Bedarf an verbesserten Verfahren zur Herstellung von 3D-ICs und zum Bereitstellen einer elektrischen Verbindung zwischen vertikal gestapelten ICs.
Ausführungsbeispiele der vorliegenden Erfindung stellen technische Vorteile bereit, indem tiefe Vias für das Bereitstellen einer elektrischen Verbindung für vertikal gestapelte integrierte Schaltkreise frühzeitig in dem Herstellungsprozess ausgebildet werden, bevor die integrierten Schaltkreise vertikal an anderen integrierten Schaltkreisen angebracht werden. Folglich ist es erforderlich, weniger Materialschichten während des Ausbildens der tiefen Vias zu ätzen, was mehrere Vorteile bereitstellt, die nachfolgend hierin beschrieben werden. Darüber hinaus werden die tiefen Vias ausgebildet, bevor irgendwelche Metalle abgeschieden werden (z. B. vor dem BEOL), so dass Hochtemperaturprozesse zum Ausbilden eines Isolierliners an Seitenwänden der Gräben der tiefen Vias verwendet werden können.
5 bis 11 zeigen Schnittansichten eines Verfahrens zur Herstellung eines 3D-IC in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung. Zunächst wird ein Werkstück 201 bereitgestellt. Das Werkstück 201 kann ein Halbleitersubstrat beinhalten, das beispielsweise durch eine Isolierschicht bedecktes Silizium oder andere Halbleitermaterialien umfasst. Das Werkstück 201 kann ebenso nicht gezeigte andere aktive Komponenten oder Schaltkreise beinhalten. Das Werkstück 201 kann beispielsweise Siliziumoxid über einkristallinem Silizium umfassen. Das Werkstück 201 kann andere leitende Schichten oder andere Halbleiterelemente wie z. B. Transistoren, Dioden, usw. beinhalten. Verbundhalbleiter, wie z. B. GaAs, InP, Si/Ge oder SiC können anstelle von Silizium verwendet werden. Das Werkstück 201 kann beispielsweise ein Silizium-auf-Isolator(SOI, siliconon-insulator)-Substrat umfassen.
Ein oberer Teilbereich 220 des Werkstücks 201 ist in den Figuren gezeigt. Das Werkstück 201 kann eine Dicke von beispielsweise ungefähr 600 μm umfassen, jedoch sind nur die oberen 25 μm in den Zeichnungen gezeigt.
Aktive Gebiete 222/224 werden, wie gezeigt, in der Nähe der oberen Oberfläche des Werkstücks 201 ausgebildet. Beispielsweise können Transistoren 224 in der Nähe der oberen Oberfläche des Werkstücks 201 ausgebildet werden, z. B. durch Implantieren von Dotierstoffgebieten innerhalb der oberen Oberfläche des Werkstücks 201 und Ausbilden von Gatedielektrika, Gates und Seitenwandspacern über den Dotiergebieten. Die Transistoren 224 können, wie gezeigt, durch Isoliergebiete 222 getrennt werden, die in der oberen Oberfläche des Werkstücks 201 zwischen angrenzenden Transistoren 224 ausgebildet werden. Die Isoliergebiete 222 können eine Tiefe innerhalb der oberen Oberfläche des Werkstücks 201 von beispielsweise unge fähr 200 nm (2000 Angström) oder weniger umfassen, obwohl die Isoliergebiete 222 alternativ eine Tiefe von mehr als 200 nm (2000 Angström) umfassen können.
Die Transistoren 224 können p-Kanal-Feldeffekttransistoren (PFETs, p channel field effect transistors) und n-Kanal-Feldeffekttransistoren (NFETs, n channel field effect transistors) umfassen, die in komplementärer Konfiguration angeordnet sind, z. B. zum Ausbilden von komplementären Metalloxidhalbleiter (CMOS, complementary metal Oxide semiconductor)-Anordnungen. Die Transistoren 224 können ebenso beispielsweise Bipolartransistoren oder andere Dünnfilmtransistoren oder Kombinationen davon mit CMOS-Anordnungen umfassen. Ein Isoliermaterial 226, das Siliziumdioxid oder ein anderes dielektrisches Material umfasst, kann, wie gezeigt, über den aktiven Gebieten 222/224 abgeschieden werden. Die aktiven Gebiete 222/224 werden vorzugsweise unter Verwendung von z. B. FEOL-Prozessen ausgebildet (z. B. ist Gebiet 206 in einem FEOL ausgebildet). Die aktiven Gebiete 222/224 können, wie gezeigt, Transistoren umfassen und können alternativ beispielsweise Speicheranordnungen, Schalter, Dioden, Kondensatoren, logische Schaltkreise, andere elektronische Komponenten oder Kombinationen davon mit (nicht gezeigten) Transistoren umfassen, die innerhalb und über dem Werkstück 201 ausgebildet sind.
Nachdem der FEOL-Prozess für den integrierten Schaltkreis 202 fertig gestellt ist, werden als Nächstes, wie in den 6 bis 8 gezeigt, tiefe Vias für die vertikale Integration einer 3D-IC-Anordnung in dem oberen Teilbereich 220 des Werkstücks 201 ausgebildet. Zum Ausbilden der tiefen Vias in dem oberen Teilbereich 220 des Werkstücks 201 wird eine Hartmaske 236, wie in 6 gezeigt, über den aktiven Gebieten 222/224 und dem Isoliermaterial 226 abgeschieden. Die Hartmaske 236 umfasst vorzugsweise z. B. eine erste Schicht 330, die als eine Ätzstoppschicht wirken kann und beispielsweise ein Nitridmaterial wie z. B. Siliziumnitrid, Siliziumcarbon oder ein von dem Material der zweiten Schicht 232 verschiedenes anderes Isoliermaterial beinhaltet.
Die Hartmaske 236 beinhaltet, wie gezeigt, vorzugsweise ebenso eine zweite Schicht 232, die über der ersten Schicht 230 angeordnet ist. Die zweite Schicht 232 kann ein Oxid, ein dotiertes Oxid oder andere Maskierungsmaterialien wie z. B. Borsilikatglas (BSG) umfassen. Die Hartmaske 236 kann eine Dicke von ungefähr 1 μm umfassen, obwohl die Hartmaske 236 alternativ andere Abmessungen umfassen kann. Die Hartmaske 236 kann alternativ beispielsweise eine einzige Art von Material, eine einzige Schicht oder drei oder mehr Materialschichten umfassen.
Eine Schicht von Fotoresist 234 wird über der Hartmaske 236 abgeschieden. Die Schicht von Fotoresist 234 wird unter Verwendung von Lithografie (z. B. durch Belichten von Teilbereichen der Schicht von Fotoresist 234 unter Verwendung einer Lithografiemaske, und Entwickeln der Schicht von Fotoresist 234), wie in 6 gezeigt, mit der gewünschten Form der tiefen Vias strukturiert. Das Muster für die tiefen Vias umfasst vorzugsweise eine Breite von beispielsweise ungefähr 0,5 bis 3,0 μm, und umfasst in diesem Ausführungsbeispiel vorzugsweise eine Breite von ungefähr 1,0 μm, obwohl die Breite der tiefen Vias alternativ andere Abmessungen umfassen kann.
Die Schicht von Fotoresist 234 wird dann zum Strukturieren der Hartmaske 236 verwendet. Beispielsweise wird die Schicht von Fotoresist 234 als eine Maske verwendet, während freiliegende Teilbereiche der Hartmaske 236, wie in 7 gezeigt, entfernt werden. Die Schicht von Fotoresist 234 kann über der Hartmaske 236 verbleibend zurückgelassen werden, nachdem die Hartmaske 236 strukturiert ist, oder die Schicht von Fotoresist 234 kann während des Strukturierens der Hartmaske 236 teilweise oder vollständig verbraucht werden.
Die Hartmaske 236 und optional ebenso der Fotoresist 234 werden dann, wie in 7 gezeigt, als eine Maske zum Strukturieren von Gräben für tiefe Vias in der Isolierschicht 226, den aktiven Gebieten 222/224 und in einem oberen Teilbereich 220 des Werkstücks 201 verwendet. Der Ätzprozess 238 zum Ausbilden der tiefen Vias umfasst vorzugsweise einen Trockenätzprozess, obwohl andere Ätzverfahren ebenso verwendet werden können. Die Gräben für die tiefen Vias umfassen unterhalb der aktiven Gebiete 222/224 des Werkstücks 201, wie gezeigt, vorzugsweise eine Tiefe d₁ von ungefähr 5 bis 25 μm und umfassen vorzugsweise eine Tiefe d₁ von ungefähr 20 μm. Alternativ kann die Tiefe d₁ der Gräben für die tiefen Vias andere Abmessungen umfassen. Die Breite d₂ der Gräben für die tiefen Vias umfasst, wie gezeigt, vorzugsweise im Wesentlichen die gleiche Breite wie das Muster der Fotoresistschicht.
Ein Teilbereich der Hartmaske 236 kann während des Ätzprozesses verbraucht werden, der zum Ausbilden der Gräben für die tiefen Vias verwendet wird, z. B. kann die Dicke der zweiten Schicht 232 der Hartmaske 236 nach dem Ätzprozess 238 verringert sein. Zumindest ein Teilbereich der Hartmaske 236 kann entfernt werden. Beispielsweise kann die zweite Schicht 232 der Hartmaske 236 entfernt werden, z. B. unter Verwendung eines Trocken- oder Nassätzprozesses, oder eines chemischmechanischen Polier-(CMP, chemical-mechanical polish)-Prozesses, der angepasst ist, um auf der ersten Schicht 230 zu stoppen, die als eine Ätzstoppschicht für das Entfernen der zweiten Schicht 232 wirkt. Die erste Schicht 230 kann in der Struktur verbleibend zurückgelassen werden, oder alternativ kann die erste Schicht 230 ebenso entfernt werden.
Als Nächstes wird ein Liner 240 innerhalb der Gräben für die tiefen Vias ausgebildet, und die Gräben für die tiefen Vias werden, wie in 8 gezeigt, mit einem leitenden Material 242 gefüllt. Der Liner 240 wird an den Seitenwänden und der Bodenoberfläche der Gräben für die tiefen Vias, wie in 8 gezeigt, ausgebildet. Der Liner 240 wird vorzugsweise durch einen thermischen Prozess, z. B. durch thermische Nitridierung oder thermische Oxidation bei Temperaturen größer als ungefähr 400°C ausgebildet, und in einigen Ausführungsbeispielen wird der Liner 240 bei Temperaturen größer als ungefähr 700 Grad ausgebildet. Der Liner 240 kann beispielsweise durch Oxidation, Nitridierung, Abscheidung oder Kombinationen davon ausgebildet werden. Der Liner 240 umfasst vorzugsweise ein Isoliermaterial, das an den Seitenwänden und der Bodenoberfläche der Gräben angeordnet ist.
Der Liner 240 kann optional ebenfalls beispielsweise eine oder mehrere Barriereschichten, eine Keimschicht oder beides beinhalten, die über dem Isoliermaterial ausgebildet ist (sind). Der Liner 240 kann eine Dicke von beispielsweise ungefähr 50 nm (500 Å) oder weniger umfassen. Der Liner 240 kann beispielsweise SiO₂, Si_xN_y, SiON, andere Nitridmaterialien, Ta, TaN, TiN, Cu, Ru, Kombinationen davon oder mehrere Schichten davon umfassen, obwohl andere Materialien ebenso verwendet werden können.
Weil Metallisierungsschichten noch nicht abgeschieden worden sind, kann vorteilhafter Weise eine relativ hohe Temperatur, z. B. größer als ungefähr 400°C, zum Ausbilden zumindest eines Teilbereichs des Liners 240 verwendet werden. Vorzugsweise wird in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung ein Isolierteilbereich des Liners 240 bei einer Temperatur von ungefähr 700°C oder größer ausgebildet. Folglich ist das Ausbilden der neuen tiefen Vias vorteilhafter Weise nicht auf die Temperaturgrenzen für BEOL-Prozesse begrenzt. Darüber hinaus kann der Liner 240 auf der Bodenoberfläche der Gräben verbleibend zurückgelassen werden, z. B. ist es nicht erforderlich, dass der Isolierteilbereich des Liners 240 von der Bodenoberfläche der Gräben für die tiefen Vias entfernt wird.
Wenn das leitende Material 242 Kupfer umfasst, umfasst der Liner 240 vorzugsweise z. B. ein Material, das geeignet ist, eine Barriere für eine Diffusion des Kupfers in angrenzendes Material bereitzustellen, wie z. B. das Werkstück 201 und die aktiven Gebiete 222/224. In diesem Ausführungsbeispiel umfasst der Liner 240 vorzugsweise eine Diffusionsbarriereschicht aus Ta, TaN, oder beidem, z. B. eine Doppelschicht aus Ta/TaN. Darüber hinaus kann der Liner 240 eine Keimschicht, die beispielsweise Cu oder Ru umfasst, für das Ausbilden des leitenden Kupfermaterials 242 beinhalten, wenn z. B. ein Galvanikprozess zum Füllen der Gräben verwendet wird. Der Liner 240 kann beispielsweise eine dünne Schicht von SiO₂, Si_xN_y oder anderen Isoliermaterialien umfassen, die innerhalb der Gräben ausgebildet werden, bevor die Keimschicht und/oder Diffusionsbarriereschicht ausgebildet wird.
Das leitende Material 242 und der Liner 240 können ausgebildet werden durch: erstens: Ausbilden des Liners 240 über der oberen Oberfläche der ersten Schicht 230 der Hartmaske und über den Seitenwänden und der Bodenoberfläche der Gräben unter Verwendung chemischer Gasphasenabscheidung (CVD, chemical vapor deposition), physikalischer Gasphasenabscheidung (PVD, physical vapor deposition), Atomlagenabscheidung (ALD, atomic layer deposition) oder anderer Abscheidetechniken, und zweitens: Abscheiden oder Galvanisieren des leitenden Materials 242 über den Liner 240, wodurch die Gräben gefüllt und der Liner 240 auf der oberen Oberfläche der ersten Schicht 230 (oder des Isoliermaterials 226, wenn die erste Schicht 230 der Hartmaske 236 entfernt worden ist) bedeckt wird. Das leitende Material 242 kann beispielsweise Cu, W, Ru, TiN, Kombinationen davon, andere Metalle, Kombinationen von zwei oder mehr Metallen oder ein halbleitendes Material, wie z. B. Silizium, dotiertes Silizium oder Polysilizium umfassen. Ein CMP-Prozess kann dann verwendet werden, um überschüssiges leitendes Material 242 und den Liner 240 oberhalb der oberen Oberfläche der ersten Schicht 230 der Hartmaske 236 zu entfernen, wodurch die in 8 gezeigte Struktur zurückgelassen wird.
Ein BEOL-Prozess wird dann verwendet, um ein Verbindungsgebiet 210/211/212 über dem Werkstück 201 auszubilden, z. B. über der ersten Schicht 230 der Hartmaske, wenn diese, wie in 9 gezeigt, in der Struktur verbleibend zurückgelassen ist, oder über dem Isoliermaterial 226, wenn die erste Schicht 230 entfernt worden ist. Der BEOL-Prozess kann ein Ausbilden einer Vielzahl von Isoliermaterialschichten 212 und ein Ausbilden alternierender Schichten von Vias 211 und Leitbahnen 210 in den Isoliermaterialschichten 212 umfassen, z. B. unter Verwendung subtraktiver Ätzprozesse und/oder Damascene-Ätzprozesse. Die Isoliermaterialschichten 212 können beispielsweise Ätzstoppschichten, SiO₂-Schichten, andere Isoliermaterialien und/oder Materialien mit niedriger dielektrischer Konstante (k) umfassen, z. B. mit einer dielektrischen Konstante von weniger als ungefähr 3,9. Die Leitbahnen 210 und die Vias 211 können beispielsweise Cu, W, andere Metalle oder Kombinationen davon umfassen. Das Verbindungsgebiet 210/211/212 umfasst vorzugsweise zumindest eine Schicht von Leitbahnen 210, die innerhalb einer Isoliermaterialschicht 212 angeordnet sind, obwohl in anderen Ausführungsbeispielen das Verbindungsgebiet 210/211/212, wie in 9 gezeigt, vorzugsweise eine Vielzahl von Schichten von Leitbahnen 210 und Schichten von Vias 211 umfasst, die innerhalb einer Vielzahl von Isoliermaterialschichten 212 angeordnet sind.
Man beachte, dass der BEOL-Prozess, wenn das Füllen der tiefen Viagräben ein Füllen der Gräben mit einem Metall umfasst, dann in diesem Ausführungsbeispiel tatsächlich mit dem Füllen der tiefen Viagräben beginnt, weil eine erste Metallschicht mit dem Füllen der tiefen Viagräben abgeschieden wird. Die Unterscheidung eines BEOL-Prozesses von einem FEOL-Prozess kann in einigen Anwendungen wichtig sein. FEOL-Prozesse beinhalten beispielsweise Hochtemperaturprozesse, wie z. B. Ausheilprozesse, die nicht durchgeführt werden können, nachdem einige Metalle abgeschieden sind. Die maximale Temperatur eines BEOL-Prozesses kann beispielsweise ungefähr 400°C sein, wohingegen die Temperaturen in einigen FEOL-Prozessen ungefähr 1.050°C erreichen können.
Folglich wird in Übereinstimmung mit Ausführungsbeispielen der vorliegenden Erfindung ein neuer IC 250 mit tiefen Vias 240/242 ausgebildet, die in einem oberen Teilbereich 220 des Werkstücks 201, wie in 9 gezeigt, ausgebildet sind. Vorteilhafter Weise sind die tiefen Vias 240/242 ausgebildet worden, bevor der IC 250 vertikal zu einem anderen Werkstück oder IC 250 integriert wird. Die tiefen Vias 240/242 werden in diesem Ausführungsbeispiel in dem Werkstück 201 nach dem Ausbilden der aktiven Gebiete 222/224 ausgebildet. Der IC 250 kann, wie in den 10 und 11 gezeigt, vertikal face-to-face (obere Oberfläche an oberer Oberfläche) an einem anderen IC oder, wie in den 12 bis 14 gezeigt, back-to-face (Bodenoberfläche an oberer Oberfläche) an einem anderen IC befestigt werden, was nachfolgend beschrieben werden wird.
Das vertikale face-to-face-Befestigen des neuen IC 250 an einen anderen IC in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung ist in den 10 und 11 dargestellt. Ein erster integrierter Schaltkreis 250a ist an einen zweiten integrierten Schaltkreis 250b durch Ronden der oberen Oberfläche des ersten Verbindungsgebiets 210a/211a/212a an die obere Oberfläche des zweiten Verbindungsgebiets 210b/211b/212b, wie in 10 z. B. bei 252 gezeigt, befestigt.
Das Ronden des ersten Verbindungsgebiets 210a/211a/212a an das zweite Verbindungsgebiet 210b/211b/212b umfasst vorzugsweise eine Metall-an-Metall-Bindung, die eine elektrische Verbindung zwischen Teilbereichen des ersten Verbindungsgebiets 210a/211a/212a und dem zweiten Verbindungsgebiet 210b/211b/212b bereitstellt. Die Metall-an-Metall-Bindungen können z. B. ausgebildet werden durch Aktivieren der Oberflächen der Leitbahnen 210a und 210b Positionieren der ICs 250a und 250b so, dass einige der Leitbahnen 210a und 210b fluch ten, und Anwenden einer Temperatur und/oder eines Drucks auf die ICs 250a und 250b zum Zusammenbonden der Leitbahnen 210a und 210b. Für solch ein direktes Bonden sind die zusammenpassenden Oberflächen (z. B. die Oberflächen der Leitbahnen 210a und 210b und ebenso der Isoliermaterialien 212a und 212b) vorzugsweise extrem rein, glatt (mit z. B. vorzugsweise einer Oberflächenrauigkeit von weniger als ungefähr 1 nm (10 Å) im quadratischen Mittel (RMS, root mean square)) und allgemein coplanar. Vorzugsweise wird z. B. kein Klebstoff für das face-to-face-Ronden verwendet, so dass eine elektrische Verbindung der Leitbahnen 210a und 210b des jeweiligen ersten Verbindungsgebiets 210a/211a/212a und zweiten Verbindungsgebietes 210b/211b/212b erzielt wird.
Als Nächstes wird das Werkstück des oberen IC 250a, wie in 11 gezeigt, unter Verwendung eines Dünnungsprozesses 254 gedünnt, wodurch ein Teilbereich des Werkstücks 201a entfernt wird, z. B. der untere Teilbereich des Werkstücks 201a (welcher in 10 als ein "oberer" Teilbereich erscheint, weil das Werkstück 201a umgedreht worden ist). Der Dünnungsprozess 254 kann beispielsweise einen Ätzprozess, einen Schleifprozess, einen CMP-Prozess, einen Polierprozess oder Kombinationen davon umfassen. Der obere Teilbereich 220a des Werkstücks wird verbleibend zurückgelassen, wobei die Enden der tiefen Vias 242a/240a freiliegend zurückgelassen werden. Die verbleibende Dicke des oberen Teilbereichs 220a des Werkstücks 201 kann beispielsweise ungefähr 25 μm oder weniger umfassen. Die tiefen Vias 240a/242a stellen eine elektrische Verbindung durch das Werkstück 201a zu den aktiven Gebieten 222a/224a bereit.
Vorteilhafter Weise wird während des Dünnungsprozesses 254 zumindest der Isolierteilbereich des Liners 240 von den Enden der tiefen Vias 240a/242a entfernt, so dass die freiliegenden Enden der tiefen Vias 240a/242a leitend sind und beispielsweise mit anderen Schaltungen verbunden werden können, z. B. mit einer externen Verbindung des (nicht gezeigten) 3D-IC 260 oder (ebenfalls nicht gezeigt) vertikal mit einem anderen IC 250. (Nicht gezeigte) Bondpads können über den Enden der tiefen Vias 240a/242a ausgebildet werden, und eine (nicht gezeigte) Passivierungsschicht kann zwischen den Bondpads abgeschieden werden. Die Bondpads können angrenzend an die Enden der tiefen Vias 240a/242a positioniert werden, wodurch eine elektrische Verbindung bereitgestellt wird. Das Werkstück 201b des unteren IC 250b kann gedünnt werden, indem das obere Ende des 3D-IC auf einem Trägerwafer oder Werkstück befestigt wird und das Werkstück 201b gedünnt wird, wobei das Bodenwerkstück 201b nach dem Dünnungsprozess eine Dicke von beispielsweise ungefähr 300 μm umfasst.
Der 3D-IC 260 kann in einem Gehäuse oder auf einer Platine platziert werden, z. B. durch Befestigen der Bodenoberfläche des Werkstücks 201b an dem Gehäuse oder einer Platine. Drähte können dann an die Bondpads gebondet werden, und das andere Ende der Drähte kann an Anschlüssen des Gehäuses oder anderen an der Platine befestigten ICs befestigt werden. Das untere Werkstück 201b kann beispielsweise geerdet werden oder an eine Rückflussspannung gekoppelt werden. Die tiefen Vias 240a/242a stellen eine elektrische Verbindung zu dem leitenden Teilbereich 224a der aktiven Gebiete 222a/224a des oberen IC 250a durch das Werkstück 201a bereit. Die tiefen Vias 240a/242a stellen ebenso eine elektrische Verbindung an den leitenden Teilbereich 224b der aktiven Gebiete 222b/224b des Boden-IC 250b bereit, z. B. durch die Leitbahnen und Vias 210a/211a/210b und 211b.
Folglich wird ein 3D-IC 260 ausgebildet, wobei zwei ICs 250a und 250b an ihren Verbindungsgebieten 210a/211a/212a und 210b/211b/212b zusammengebondet sind, und wobei zumindest einer der ICs 250a tiefe Vias 240a/242a umfasst, die in dem Werkstück 201a ausgebildet sind, um eine elektrische Verbindung zu den aktiven Gebieten 222a/224a bereitzustellen. In den in den 10 und 11 gezeigten Zeichnungen beinhaltet der untere IC 250b kein hierin beschriebenes neues tiefes Via; dennoch werden ähnliche Elementziffern in dem unteren IC 250b verwendet wie in dem oberen IC 250a. Man beachte, dass sowohl die ICs 250a als auch 250b darin ausgebildete tiefe Vias 240a/242a haben können (in IC 250b nicht gezeigt). In diesem Ausführungsbeispiel würde der untere IC 250b (nicht gezeigte) tiefe Vias beinhalten und bevor oder nachdem das Werkstück 201a für den IC 250a gedünnt wird, wird das Werkstück 201b des unteren IC 250b gedünnt, indem ein Trägerwafer (s. den in 12 gezeigten Trägerwafer 262) an dem Werkstück 201a des IC 250a befestigt wird, und dann das Werkstück 201b zum Freilegen der Enden der tiefen Vias, wie mit Bezug auf 11 beschrieben, unter Verwendung eines Dünnungsprozesses 254 gedünnt wird.
Das vertikale back-to-face-Befestigen des neuen IC 250 an einen anderen IC in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung ist in den 12 bis 14 dargestellt. Zunächst wird ein integrierter Schaltkreis 250 an einem Trägerwafer 262 an der oberen Oberfläche des Verbindungsgebietes 210/211/212, wie in 12 gezeigt, befestigt. Der Trägerwafer 262 kann beispielsweise einen Halbleiterwafer oder einen Werkstückrohling umfassen, der verwendet wird, um den IC 250 zu unterstützen und eine Handhabungsmöglichkeit während des Dünnens des Werkstücks 201 bereitzustellen. Das Werkstück 201 wird, wie in 12 gezeigt, unter Verwendung eines Dünnungsprozesses 264 gedünnt, wodurch die Enden der tiefen Vias 240/242, wie in 13 gezeigt, freiliegend auf der gedünnten Oberfläche 266 des Werkstücks 201 zurückgelassen werden. Die Dicke des Werkstücks 201 umfasst nach dem Dünnungsprozess vorzugsweise z. B. ungefähr 20 μm oder weniger.
Man beachte, dass die hierin beschriebenen Dünnungsprozesse 254 und 264 ein Mittel zur Endpunkterkennung beinhalten können, so dass der Prozess gestoppt werden kann, wenn beispielsweise das Material des tiefen Vias 240/242 erreicht ist, oder eine vorgegebene Zeit nachdem das Material der tie fen Vias 240/242 erreicht ist gestoppt werden kann. Alternativ können die Dünnungsprozesse 254 und 264 beispielsweise einen zeitgesteuerten Dünnungsprozess umfassen. Der Isolierteilbereich der tiefen Vias 240/242, z. B. zumindest ein Teilbereich des Liners 240, wird vorzugsweise während des Dünnungsprozesses 264 entfernt.
Als Nächstes auf 14 Bezug nehmend, wird die gedünnte Oberfläche 266a des Werkstücks 201a des integrierten Schaltkreises 250a, nachdem das in 13 gezeigte Werkstück 201 gedünnt ist, dann vertikal an einen anderen integrierten Schaltkreis 250b gekoppelt, z. B. befestigt oder gebondet. In 14 beinhaltet der untere IC 250b kein neues hierin beschriebenes tiefes Via; dennoch werden ähnliche Elementziffern in dem unteren IC 250b verwendet wie in dem oberen IC 250a. Man beachte, dass beide ICs 250a und 250b darin ausgebildete tiefe Vias 240a/242a haben können (in IC 250b nicht gezeigt), wie mit Bezug auf 11 beschrieben wurde.
Die tiefen Vias 240a/242a stellen vorzugsweise eine elektrische Verbindung zu einem Teilbereich des Verbindungsgebiets 210b/211b/212b her, z. B. wie gezeigt zu einem oberen Teilbereich der Leitbahnen 210b. Die Leitbahnen 210b können beispielsweise an die freiliegenden Enden der tiefen Vias 240a/242a durch Metall-an-Metall-Bindungen gebondet werden. Folglich wird ein 3D-IC 270 ausgebildet, wobei die tiefen Vias 240a/242a eine vertikale elektrische Verbindung zwischen leitenden Teilbereichen 224a der aktiven Gebiete 222a/224a und den leitenden Teilbereichen 224b der aktiven Gebiete 222b/224b der zwei ICs 250a bzw. 250b bereitstellen, z. B. durch die Leitbahnen 210b und Vias 211b. Wie mit Bezug auf den in 11 gezeigten 3D-IC 260 beschrieben, kann eine elektrische Verbindung an das Verbindungsgebiet 210a/211a/212a des oberen IC 250a durch externe Schaltungen oder Bondpads oder vertikal durch einen (nicht gezeigten) anderen IC hergestellt werden. Die Leitbahnen 210a können beispielsweise an nicht gezeigte Bondpads der Anordnung gekop gelt werden. Das Werkstück 201b kann gedünnt werden und in ein Gehäuse oder auf eine Platine montiert werden und der (in 13 gezeigte) Trägerwafer 262 wird entfernt.
15 bis 20 zeigen Schnittansichten eines Verfahrens zur Herstellung eines 3D-IC in Übereinstimmung mit noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung, wobei die neuen hierin beschriebenen tiefen Vias sogar früher in dem Herstellungsprozess des IC 380 ausgebildet werden. In diesem Ausführungsbeispiel werden die tiefen Viagräben gleichzeitig mit dem Ausbilden von anderen Gräben der Halbleiteranordnung in dem FEOL vor der Ausbildung von Transistoren und anderen aktiven Gebieten ausgebildet. Beispielsweise können in vielen Arten von Halbleiteranordnungsherstellung tiefe Gräben während des FEOL ausgebildet werden. Tiefe Gräben können beispielsweise zum Ausbilden von Kondensatoren in Speicherfeldern und anderen Strukturen verwendet werden. Tiefe Gräben können beispielsweise ebenso zum Ausbilden von Isolationsstrukturen verwendet werden. Diese tiefen Gräben können eine Tiefe von beispielsweise ungefähr 10 nm oder weniger innerhalb einer oberen Oberfläche eines Werkstücks haben und können eine minimale oder größere Merkmalsgröße umfassen.
Es werden ähnliche Ziffern für die verschiedenen Elemente verwendet, die in den 5 bis 14 beschrieben wurden. Um eine Wiederholung zu vermeiden, ist nicht jedes in den 15 bis 20 gezeigte Bezugszeichen hierin erneut im Detail beschrieben. Vielmehr werden ähnliche Materialien x01, x30, x32, usw. vorzugsweise für die verschiedenen gezeigten Materialschichten verwendet, wie sie für die 5 bis 14 beschrieben wurden, in denen x = 2 in den 5 bis 14 und x = 3 in den 15 bis 20 ist. Als ein Beispiel werden die bevorzugten und alternativen Materialien und Abmessungen, die für die Hartmaske 236 in 6 beschrieben wurden, vorzugsweise für die Hartmaske 336 von 15 verwendet.
Als Nächstes auf 15 Bezug nehmend, wird ein Werkstück 301 bereitgestellt. Eine Hartmaske 336 wird über dem Werkstück 301 ausgebildet. Die Hartmaske 336 kann eine erste Schicht 330 und eine zweite Schicht 332 beinhalten, und kann alternativ eine einzige Schicht oder zwei oder mehrere Schichten umfassen. Die Hartmaske 336 wird, wie gezeigt, mit einer Struktur 382 für tiefe Vias und ebenso mit einer Struktur 384 für Gräben von anderen Strukturen des integrierten Schaltkreises 380 strukturiert. Die Gräben der Struktur 382 für die tiefen Vias umfassen, wie gezeigt, vorzugsweise eine Breite d₃, die größer ist als die Breite d₄ der Gräben von Struktur 384. In diesem Ausführungsbeispiel kann die Breite d₃ der tiefen Viagräben ungefähr 5 bis 25 μm oder weniger umfassen, und die Breite d₄ der Gräben der Struktur 384 kann eine minimale Merkmalsgröße des integrierten Schaltkreises 380 umfassen, z. B. ungefähr 400 nm oder weniger, z. B. 70 bis 90 nm oder weniger.
Ein Ätzprozess 338 wird, wie in 16 gezeigt, zum Ausbilden der Gräben in dem Werkstück 301 verwendet. Der Ätzprozess 338 umfasst vorzugsweise ein reaktives Ionenätzen (RIE, reactive ion etch), obwohl andere Ätzprozesse ebenso verwendet werden können. Der Ätzprozess umfasst in Übereinstimmung mit einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung vorzugsweise einen Ätzprozess, wobei beispielsweise breite Strukturen schneller ätzen werden als schmale Strukturen. Wenn der Ätzprozess 338 beispielsweise einen RIE-Prozess umfasst, führt die RIE-Verzögerung (RIE lag), wie gezeigt, zu der Ausbildung von flacheren Gräben mit einer Tiefe d₆, die in den engeren Strukturen ausgebildet werden, und tieferen Gräben mit einer Tiefe d₅ innerhalb des Werkstücks 301. Die Tiefe d₆ umfasst vorzugsweise z. B. ungefähr 10 μm oder weniger und kann ungefähr 4 bis 8 μm umfassen. Die Tiefe d₅ umfasst vorzugsweise z. B. ungefähr 20 μm oder ungefähr 5 bis 25 μm. Alternativ können die Gräbentiefen d₅ und d₆ andere Abmessungen umfassen.
Die Gräben der Strukturen 382 und 384 können dann, wie in 17 gezeigt, mit einem Liner 340 und einem leitenden Material 342 gefüllt werden. Der Liner 340 kann in einem bevorzugten Ausführungsbeispiel SiO₂ umfassen und das leitende Material 342 umfasst vorzugsweise Polysilizium oder andere halbleitende Materialien. Wenn beispielsweise die Struktur 384 eine Struktur für eine Vielzahl von Kondensatoren umfasst, dann umfasst das leitende Material 342 vorzugsweise Polysilizium.
Das Material 342, das zum Füllen des auf der linken Seite von 17 gezeigten breiteren, tiefen Vias verwendet wird, kann beispielsweise Polysilizium, ein Metall oder beides umfassen. Das breitere, tiefe Via kann beispielsweise teilweise oder vollständig mit dem Material 342 gefüllt werden, mit dem die flacheren Gräben auf der rechten Seite der Figur gefüllt sind. Das breitere, tiefe Via kann ebenfalls vorübergehend mit dem Material des flacheren Vias gefüllt werden, z. B. kann das Material 342 innerhalb des breiteren, tiefen Vias ein Opferstopfenmaterial umfassen, das später entfernt wird und durch ein Material mit niedrigem spezifischem Widerstand ersetzt wird, wie z. B. ein Metall.
In einem Ausführungsbeispiel kann das tiefe Via auf der linken Seite der Figur, wie in 18 gezeigt, während der Transistorprozessierung geschützt werden, z. B. während des Lithografieprozesses, Ätz-, Füll- und Planarisierungsprozessierungsschritten. Beispielsweise kann, wie in 18 gezeigt, ein oberer Teilbereich des tiefen Viagrabens mit einem Isoliermaterial 386 maskiert werden, wie z. B. SiO₂ oder SiN oder anderen Materialien, welche später entfernt werden, und kann mit einem leitenden Material, wie z. B. einem Metall, in einem BEOL-Prozess gefüllt werden. Beispielsweise kann das Isoliermaterial 386 über dem tiefen Via verbleibend zurückgelassen werden, während aktive Gebiete (z. B. Transistoren) in einem FEOL-Prozess ausgebildet werden (z. B. dem Prozessieren der Materialschichten 390). Das Isoliermaterial 330 kann, wie in 19 gezeigt, über dem tiefen Via geöffnet werden und der in 20 gezeigte obere Teilbereich 388 des tiefen Vias kann dann beispielsweise mit einem (nicht gezeigten) leitenden Material z. B. als Teil eines BEOL-Prozesses gefüllt werden. Der obere Teilbereich des tiefen Viagrabens kann mit einem Metall während eines BEOL-Prozesses zum Ausbilden der ersten Schicht des Verbindungsgebietes (wie z. B. das in 9 gezeigte Gebiet 210a/211a/212a) gefüllt werden.
In einigen Ausführungsbeispielen können, in den Zeichnungen nicht gezeigt, die tiefen Viagräben auf der linken Seite mit einem anderen Material als die flachen Gräben auf der rechten Seite der Zeichnung gefüllt werden. Beispielsweise können die tiefen Viagräben (z. B. Struktur 382 in 17) mit einem Hochtemperatur-kompatiblen leitenden Material gefüllt werden, wie z. B. Polysilizium, Ru, TiN oder Cu, und die flacheren Gräben (Struktur 384) können mit einem hochdotierten Polysilizium gefüllt werden. Eine Seite des Werkstücks 301 kann mit einer Maske bedeckt werden, während die andere Seite beispielsweise gefüllt und/oder mit Dotierstoffen implantiert wird, so dass das leitende Material 342 in den tiefen Vias und den flacheren Gräben verschieden ist. Wenn die Struktur 384 Isolationsgräben umfasst, können die flacheren Gräben beispielsweise mit einem Isoliermaterial gefüllt werden, wobei die tiefen Viagräben von Struktur 382 mit einem leitenden Material gefüllt werden.
Nachdem die Gräben ausgebildet und gefüllt sind und nachdem die aktiven Gebiete in einem FEOL-Prozess ausgebildet sind, werden, wie mit Bezug auf die 5 bis 14 beschrieben, (in den 15 bis 20 nicht gezeigte) Verbindungsgebiete ausgebildet. Zwei oder mehrere ICs 380 werden zusammengebondet und unter Verwendung der hierin beschriebenen neuen tiefen Vias 340/342 vertikal integriert.
In einigen in 21 gezeigten Ausführungsbeispielen kann der zum Ausbilden des leitenden Materials 442 verwendete Füllprozess zur Ausbildung einer nicht-konformen Füllung und/oder einer Füllung nicht-vom-Boden-nach-oben führen, was zur Ausbildung von Hohlräumen (void) 494 innerhalb der Gräben für die tiefen Vias führen kann. Für die Elemente in 21 werden ähnliche Ziffern verwendet, wie sie verwendet wurden, um die vorangegangenen Figuren zu beschreiben, und wieder wird um eine Wiederholung zu vermeiden, nicht jedes in 21 gezeigte Bezugszeichen hierin erneut im Detail beschrieben.
In den in 21 gezeigten Ausführungsbeispielen kann das Füllen des leitenden Materials 442 in die Gräben dazu tendieren, z. B. das leitende Material 442 an dem oberen Ende der Gräben abzuschnüren, bevor die Gräben vollständig gefüllt sind. In diesem Fall wird vorzugsweise, wie in 21 gezeigt, eine Deckschicht 492, die einen Isolator umfasst, über dem leitenden Material 442 ausgebildet. Die Dicke des leitenden Materials 442 und der Deckschicht 492 kann beispielsweise von der Breite der Gräben abhängen. Das leitende Material 442 kann eine Dicke von beispielsweise mehr als ungefähr 500 nm bis mehrere μm umfassen. Die Deckschicht 492 umfasst vorzugsweise z. B. ein Isoliermaterial, wie beispielsweise SiC, SiCN oder SiN, obwohl andere Passivierungsmaterialien ebenso verwendet werden können. Die Deckschicht 492 umfasst vorzugsweise eine Dicke von beispielsweise ungefähr 30 nm oder größer, und umfasst vorzugsweise eine Dicke von 100 nm oder größer. Die Deckschicht 492 passiviert das leitende Material 442.
Die Deckschicht 492 kann in einem Ausführungsbeispiel unter Verwendung eines Aufschleuderprozesses zum vollständigen Füllen des Gebiets innerhalb der Gräben für die tiefen Vias oberhalb des leitenden Materials 442 abgeschieden werden. Jedoch können andere Abscheideprozesse verwendet werden, die konform sind und, wie in 21 gezeigt, zum Abschnüren der Deckschicht 492 an dem oberen Ende der Gräben führen, wodurch ein Hohlraum 494 innerhalb der Deckschicht 492 ausgebildet wird. Überschüssige Teilbereiche der Deckschicht und des lei tenden Materials 442 werden dann unter Verwendung eines CMP-Prozesses, eines Ätzprozesses oder Kombinationen davon entfernt, wodurch die in 21 gezeigte Struktur zurückgelassen wird.
Die Hohlräume 494, die optional innerhalb des bedeckten leitenden Materials 442 ausgebildet werden können, stellen kein Problem dar und können beispielsweise in der Struktur verbleibend zurückgelassen werden, soweit diese richtig prozessiert ist (wenn beispielsweise das leitende Material 442 mit der Deckschicht 492 bedeckt ist), weil das leitende Material 442 immer noch einen Pfad für das elektrische Leiten von einem Ende von jedem tiefen Via 440/442 an das andere Ende bereitstellt. Eine Deckschicht 492 oder eine Deckschicht 492 mit darin ausgebildeten Hohlräumen 494 kann beispielsweise in den in den 5 bis 14 gezeigten Ausführungsbeispielen der vorliegenden Erfindung und ebenso in den in den 15 bis 20 gezeigten Ausführungsbeispielen der vorliegenden Erfindung in den Gräben für die tiefen Vias 240/242 und 340/342 ausgebildet werden.
Vorteile von Ausführungsbeispielen der Erfindung beinhalten das Bereitstellen neuer integrierter Schaltkreisstrukturen und Verfahren zur Herstellung derselben, wobei tiefe Vias 240/242, 340/342 und 440/442 für die vertikale Verbindung mit anderen ICs ausgebildet werden, bevor zwei ICs vertikal aneinandergekoppelt werden. Es ist erforderlich, weniger Materialschichten zu ätzen, weil die tiefen Vias 240/242, 340/343 und 440/442 früher im Herstellungsprozess des integrierten Schaltkreises ausgebildet werden, was zu einem verbesserten Prozessfenster führt.
Wenn das Werkstück 201/301 gedünnt wird, kann eine Endpunkterkennung verwendet werden, um zu bestimmen, wann das Ende der tiefen Via 240/242, 340/342 und 440/442 erreicht ist und folglich freiliegt. Das Signalrouting wird durch die Verwendung von Ausführungsbeispielen der vorliegenden Erfindung flexibilisiert und weniger Verbindungs-"Grundfläche" wird auf einem integrierten Schaltkreis verwendet.
Weil die tiefen Vias 240/242, 340/342 und 440/442 früh in dem Herstellungsprozess ausgebildet werden, z. B. vor dem BEOL, ist es nicht notwendig, in der BEOL-Schaltung, z. B. in dem Verbindungsgebiet, Platz für die Platzierung der tiefen Vias 240/242, 340/342 und 440/442 zu reservieren. Wenn sich gemäß dem Stand der Technik tiefe Vias durch ein Verbindungsgebiet erstrecken, muss Platz für die tiefen Vias innerhalb der Verbindungsgebietsstruktur reserviert werden, weil beispielsweise einige Metalle, wie z. B. Cu, nicht geätzt werden können. Dies ist aus mehreren Gründen ein Problem: die tiefen Viagebiete können nicht für die Verbindung verwendet werden und Dummy-Strukturen können nicht in den reservierten tiefen Viagebieten verwendet werden, welche im Herstellungsprozess häufig zum Reduzieren von Dishing während CMP-Prozessen verwendet werden, was auftreten kann, wenn Damasceneprozesse zum Ausbilden von Leitbahnen verwendet werden. Weil sich die tiefen Vias von Ausführungsbeispielen der vorliegenden Erfindung nicht durch die Verbindungsgebiete 210a/211a/212a und 210b/211b/212b erstrecken, kann eine höhere Verbindungsintegrationsdichte erzielt werden und Dummy-Strukturen können ausgebildet werden (z. B. in den Materialschichten für die Leitbahnen 210a und 210b und Vias 211a und 211b innerhalb der Isoliermaterialschichten 212a und 212b), die den CMP-Prozess verbessern und ein Dishing der leitenden Merkmale 210a, 210b, 211a und 211b vermeiden.
Die neuen tiefen Vias 240/242, 340/342 und 440/442, die früh in dem Herstellungsprozess auf dem Niveau eines einzelnen Halbleiterplättchens oder auf dem Waferniveau hergestellt werden, ermöglichen in einigen Ausführungsbeispielen die Verwendung eines Isolierliners 240, 340 und 440 für die tiefen Vias 240/242, 340/342 und 440/442, der unter Verwendung eines thermischen Hochtemperaturprozesses ausgebildet werden kann, z. B. bei Temperaturen von ungefähr 400° oder größer und vor zugsweise bei Temperaturen von ungefähr 700° oder mehr, was beispielsweise zur Ausbildung von Linern 240, 340 und 440 mit verbesserten Isoliereigenschaften und verbesserter Stufenabdeckung führt. Die Grenzflächeneigenschaften der Liner 240, 340 und 440 können beispielsweise eine mit den Grenzflächeneigenschaften von Gateoxiden von Transistoren vergleichbare hohe Qualität umfassen.
Darüber hinaus kann das Werkstück 201, 301 und 401 auf eine Dicke von weniger als ungefähr 100 μm gedünnt werden, wodurch die vertikale Größe des 3D-IC verringert wird. Alternativ kann das Werkstück 201, 301 und 401 auf eine Dicke von größer als oder gleich 100 μm gedünnt werden, was in einigen Anwendungen von Vorteil sein kann.
Darüber hinaus ist eine dedizierte Verbindungsschicht für Routingverbindungen zwischen zwei vertikal gestapelten ICs durch Ausführungsbeispiele der vorliegenden Erfindung nicht erforderlich. Vielmehr stellen die tiefen Vias 240/242, 340/342 und 440/442 die vertikale Verbindung für die 3D–ICs 260 und 270 bereit.
In den in den 15 bis 20 gezeigten Ausführungsbeispielen ist nur ein tiefer Grabenätzprozess zum Ausbildung der tiefen Gräben in Struktur 384 in den aktiven Gebieten des IC 380 und der tiefen Gräben für die tiefen Vias in Struktur 382 erforderlich. Dies stellt eine Kosteneinsparung bereit, weil das Ausbilden tiefer Gräben dazu tendiert, hohe Betriebskosten (COO, cost of ownership) zu haben, z. B. ist der Prozess zeitaufwändig und teuer. Durch gleichzeitiges Ausbilden der Gräben für die aktiven Gebiete und die tiefen Vias wird beispielsweise ein Lithografie- und Ätzschritt eliminiert.
Obwohl Ausführungsbeispiele der vorliegenden Erfindung und ihre Vorteile im Detail beschrieben wurden, sollte verstanden werden, dass zahlreiche Änderungen, Ersetzungen und Umbauten vorgenommen werden können ohne vom Kern und Umfang der durch die beigefügten Ansprüche definierten Erfindung abzuweichen. Beispielsweise wird vom Fachmann leicht nachvollzogen, dass viele hier beschriebene Eigenschaften, Funktionen, Verfahren und Materialien innerhalb des Umfangs der vorliegenden Erfindung verändert werden können. Darüber hinaus ist es nicht beabsichtigt, dass der Umfang der vorliegenden Erfindung auf die speziellen, in der Beschreibung dargestellten Ausführungsbeispiele des Verfahrens, der Vorrichtung, der Herstellung, der Materialzusammensetzung, der Mittel, der Verfahren und Arbeitsschritte begrenzt werden soll. Der Fachmann wird aus der Offenbarung der vorliegenden Erfindung leicht ermessen, dass derzeit existierende oder noch zu entwickelnde Verfahren, Vorrichtungen, Erzeugnisse, Materialzusammensetzungen, Mittel, Verfahren oder Arbeitsschritte, welche im Wesentlichen die gleiche Funktion erfüllen oder im Wesentlichen das gleiche Ergebnis erzielen wie die entsprechenden, hier dargestellten Ausführungsbeispiele, entsprechend der vorliegenden Erfindung verwendet werden können. Entsprechend ist es beabsichtigt, dass die beigefügten Ansprüche in ihrem Umfang solche Prozesse, Vorrichtungen, Erzeugnisse, Materialzusammensetzungen, Mittel, Verfahren oder Arbeitsschritte umfassen.
Zusammenfassung
Halbleiteranordnungen und Verfahren zur Herstellung derselben Vertikal gestapelte integrierte Schaltkreise und Verfahren zur Herstellung derselben werden offenbart. Tiefe Vias, die eine vertikale elektrische Verbindung für vertikal gestapelte integrierte Schaltkreise bereitstellen, werden früh in dem Herstellungsprozess ausgebildet, bevor integrierte Schaltkreise zum Ausbilden eines dreidimensionalen integrierten Schaltkreises (3D-IC) zusammengebondet werden.

Claims

Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Herstellen eines ersten integrierten Schaltkreises; Herstellen eines zweiten integrierten Schaltkreises; und vertikales Koppeln des zweiten integrierten Schaltkreises an den ersten integrierten Schaltkreis, wobei das Herstellen des ersten integrierten Schaltkreises ein Bereitstellen eines ersten Werkstücks, ein Ausbilden zumindest eines ersten aktiven Gebiets innerhalb des ersten Werkstücks und ein Ausbilden zumindest eines tiefen Vias innerhalb des ersten Werkstücks umfasst, wobei das zumindest eine tiefe Via eine vertikale elektrische Verbindung für den ersten integrierten Schaltkreis bereitstellt.
Verfahren nach Patentanspruch 1, wobei das Herstellen des ersten integrierten Schaltkreises weiterhin ein Ausbilden zumindest eines ersten Verbindungsgebietes über dem ersten Werkstück nach dem Ausbilden des zumindest einen tiefen Vias umfasst, wobei das zumindest eine erste Verbindungsgebiet eine erste obere Oberfläche umfasst, und wobei das Herstellen des zweiten integrierten Schaltkreises ein Bereitstellen eines zweiten Werkstücks, ein Ausbilden zumindest eines zweiten aktiven Gebietes zumindest innerhalb des zweiten Werkstücks und ein Ausbilden zumindest eines zweiten Verbindungsgebietes über dem zweiten Werkstück umfasst, wobei das zumindest eine zweite Verbindungsgebiet eine zweite obere Oberfläche umfasst.
Verfahren nach Patentanspruch 2, wobei das vertikale Koppeln des zweiten integrierten Schaltkreises an den ersten integrierten Schaltkreis ein Koppeln der ersten oberen Oberfläche des ersten integrierten Schaltkreises an die zweite obere Oberfläche des zweiten integrierten Schaltkreises umfasst, mit den weiteren Schritten: Dünnen des ersten Werkstücks, Entfernen eines Bodenteilbereichs des ersten Werkstücks und Freilegen eines Endes des zumindest einen tiefen Vias.
Verfahren nach Patentanspruch 2 mit den weiteren Schritten: Ronden eines Trägerwerkstücks an die erste obere Oberfläche des zumindest einen ersten Verbindungsgebietes des ersten Werkstücks; Dünnen des ersten Werkstücks, Entfernen eines Bodenteilbereichs des ersten Werkstücks und Freilegen eines Endes des zumindest einen tiefen Vias, wobei der gedünnte Teilbereich des ersten Werkstücks und das Ende des zumindest einen tiefen Vias eine Bodenoberfläche umfassen, wobei das vertikale Koppeln des zweiten integrierten Schaltkreises an den ersten integrierten Schaltkreis ein Koppeln der zweiten oberen Oberfläche des zweiten integrierten Schaltkreises an die Bodenoberfläche des ersten Werkstücks umfasst; und Entfernen des Trägerwerkstücks von der ersten oberen Oberfläche des zumindest einen ersten Verbindungsgebietes des ersten Werkstücks.
Verfahren nach Patentanspruch 1, wobei das Ausbilden des zumindest einen tiefen Vias umfasst: Ausbilden eines Grabens für jedes zumindest eine tiefe Via in einem ersten Gebiet des ersten Werkstückvias gleichzeitig während des Ausbildens zumindest eines tiefen Grabens in einem zweiten Gebiet des ersten Werkstücks; Füllen des Grabens für jedes zumindest eine tiefe Via in dem ersten Gebiet des ersten Werkstücks mit einem leitenden Material; und Füllen des zumindest einen tiefen Grabens in dem zweiten Gebiet des ersten Werkstücks mit einem leitenden Material oder einem Isolator.
Verfahren nach Patentanspruch 5, wobei das Ausbilden des Grabens für jedes zumindest eine tiefe Via in dem ersten Ge biet des ersten Werkstückvias gleichzeitig während des Ausbildens des zumindest einen tiefen Grabens in dem zweiten Gebiet des ersten Werkstücks umfasst: Abscheiden einer Schicht von Fotoresist über dem ersten Werkstück; Strukturieren der Schicht von Fotoresist, wobei eine erste Breite der Struktur der Schicht von Fotoresist in dem ersten Gebiet größer ist als eine zweite Breite der Struktur der Schicht von Fotoresist in dem zweiten Gebiet; und Ätzen des Grabens für jedes zumindest eine tiefe Via in dem ersten Gebiet gleichzeitig während des Ätzens des zumindest einen tiefen Grabens in dem zweiten Gebiet, wobei das Ätzen des Grabens für jedes zumindest eine tiefe Via in dem ersten Gebiet ein Ausbilden eines tieferen Grabens umfasst als das Ätzen des zumindest einen tiefen Grabens in dem zweiten Gebiet.
Verfahren nach Patentanspruch 1, wobei das Ausbilden des zumindest einen tiefen Vias innerhalb des ersten Werkstücks ein Ausbilden des zumindest einen tiefen Vias innerhalb eines oberen Teilbereichs des ersten Werkstücks aber nicht innerhalb eines Bodenteilbereichs des ersten Werkstücks umfasst.
Verfahren zur Herstellung einer Halbleiteranordnung mit den Schritten: Herstellen eines ersten integrierten Schaltkreises, wobei das Herstellen des ersten integrierten Schaltkreises ein Ausbilden zumindest eines tiefen Vias in einem ersten Werkstück des ersten integrierten Schaltkreises umfasst, bevor ein Verbindungsgebiet des ersten integrierten Schaltkreises ausgebildet wird; und Koppeln eines zweiten integrierten Schaltkreises vertikal an den ersten integrierten Schaltkreis, wobei das zumindest eine tiefe Via einen Teilbereich des zweiten integrierten Schaltkreises elektrisch an einen Teilbereich des ersten integrierten Schaltkreises oder an eine externe Verbindung oder Bondpad der Halbleiteranordnung koppelt.
Verfahren nach Patentanspruch 8, wobei das Herstellen des ersten integrierten Schaltkreises ein Ausbilden des zumindest einen tiefen Vias umfasst, bevor ein aktives Gebiet in dem ersten integrierten Schaltkreis ausgebildet wird.
Verfahren nach Patentanspruch 8, wobei das Herstellen des ersten integrierten Schaltkreises ein Ausbilden des zumindest einen tiefen Vias umfasst, nachdem ein aktives Gebiet in dem ersten integrierten Schaltkreis ausgebildet wird.
Verfahren nach Patentanspruch 8, wobei das Ausbilden des zumindest einen tiefen Vias ein Ausbilden zumindest eines tiefen Vias umfasst, das eine Breite von ungefähr 0,5 bis 3 μm umfasst.
Verfahren nach Patentanspruch 8, wobei das Ausbilden des zumindest einen tiefen Vias ein Ausbilden zumindest eines tiefen Vias umfasst, das eine Tiefe von ungefähr 5 bis 25 μm innerhalb des ersten Werkstücks umfasst.
Verfahren zur Herstellung eines dreidimensionalen (3D) integrierten Schaltkreises (IC) mit den Schritten: Bereitstellen eines ersten Werkstücks; Ausbilden erster aktiver Gebiete in dem ersten Werkstück; Ausbilden einer Vielzahl von tiefen Vias, die sich ungefähr 5 bis 25 μm innerhalb des Werkstücks erstrecken; Ausbilden eines ersten Verbindungsgebietes über den ersten aktiven Gebieten und der Vielzahl von tiefen Vias; Bereitstellen eines zweiten Werkstücks; Ausbilden zweiter aktiver Gebiete in dem zweiten Werkstück; Ausbilden eines zweiten Verbindungsgebietes über den zweiten aktiven Gebieten; und vertikales Koppeln des zweiten Werkstücks an das erste Werkstück, wobei die Vielzahl von tiefen Vias vertikale elektrische Verbindungen für den 3D-IC bereitstellt.
Verfahren nach Patentanspruch 13, wobei die Vielzahl von tiefen Vias das erste Verbindungsgebiet elektrisch an das zweite Verbindungsgebiet koppelt.
Verfahren nach Patentanspruch 13, wobei die Vielzahl von tiefen Vias das erste Verbindungsgebiet elektrisch an eine externe Verbindung oder Bondpad des 3D-IC koppelt.
Verfahren nach Patentanspruch 13, wobei das Ausbilden der Vielzahl von tiefen Vias ein Ausbilden von Gräben innerhalb des Werkstücks, ein Ausbilden eines Liners über den Gräben und ein Abscheiden eines leitenden Materials über dem Liner umfasst.
Verfahren nach Patentanspruch 16, wobei das Ausbilden des Liners ein Ausbilden von SiO₂, Si_xN_y, SiON, Ta, TaN, TiN, Cu, Ru, Kombinationen oder mehreren Schichten davon umfasst, und wobei das Abscheiden des leitenden Materials ein Abscheiden von Cu, W, Ru, TiN, Silizium, dotiertem Silizium oder Polysilizium umfasst.
Verfahren nach Patentanspruch 16, wobei das Ausbilden des Liners ein Verwenden eines Oxidationsprozesses, eines Nitridierungsprozesses oder eines Abscheidungsprozesses umfasst.
Verfahren nach Patentanspruch 18, wobei das Ausbilden des Liners ein Verwenden eines Prozesses umfasst, der eine Temperatur größer als ungefähr 400°C umfasst.
Halbleiteranordnung mit: einem ersten integrierten Schaltkreis, wobei der erste integrierte Schaltkreis ein Werkstück, zumindest ein innerhalb oder über dem Werkstück angeordnetes aktives Gebiet und ein über dem zumindest einen aktiven Gebiet angeordnetes Verbindungsgebiet umfasst; einem zweiten integrierten Schaltkreis, der vertikal an den ersten integrierten Schaltkreis gekoppelt ist; und zumindest einem Via, das sich vollständig durch den ersten integrierten Schaltkreis erstreckt, um einen Teilbereich des ersten integrierten Schaltkreises elektrisch an den zweiten integrierten Schaltkreis zu koppeln oder um einen Teilbereich des ersten integrierten Schaltkreises an eine externe Verbindung oder Bondpad des ersten integrierten Schaltkreises zu koppeln, wobei das zumindest eine Via sich durch das Werkstück und das zumindest eine aktive Gebiet erstreckt, aber nicht durch das Verbindungsgebiet des Werkstücks.
Halbleiteranordnung nach Patentanspruch 20, dadurch gekennzeichnet, dass das zumindest eine Via einen Liner und ein über dem Liner angeordnetes leitendes Füllmaterial beinhaltet.
Halbleiteranordnung nach Patentanspruch 21, dadurch gekennzeichnet, dass der Liner einen Leiter, einen Isolator oder Kombinationen davon umfasst.
Halbleiteranordnung nach Patentanspruch 20, dadurch gekennzeichnet, dass das zumindest eine Via einen Graben, der innerhalb des Werkstücks ausgebildete Seitenwände umfasst, einen über den Seitenwänden des Grabens angeordneten Liner, ein über dem Liner angeordnetes leitendes Material und eine über dem leitenden Material angeordnete Deckschicht umfasst.
Halbleiteranordnung nach Patentanspruch 23, dadurch gekennzeichnet, dass das zumindest eine Via weiterhin einen Hohlraum in der Deckschicht umfasst.
Halbleiteranordnung nach Patentanspruch 20, dadurch gekennzeichnet, dass das Verbindungsgebiet des ersten integrierten Schaltkreises ein erstes Verbindungsgebiet umfasst, wobei der zweite integrierte Schaltkreis ein zweites Verbindungsgebiet umfasst und wobei das zweite Verbindungsgebiet des zweiten integrierten Schaltkreises an das erste Verbindungsgebiet des ersten integrierten Schaltkreises gekoppelt ist.
Halbleiteranordnung nach Patentanspruch 20, dadurch gekennzeichnet, dass das Verbindungsgebiet des ersten integrierten Schaltkreises ein erstes Verbindungsgebiet umfasst, wobei der zweite integrierte Schaltkreis ein zweites Verbindungsgebiet umfasst, und wobei das zumindest eine Via einen Teilbereich des zweiten Verbindungsgebietes an einen Teilbereich des ersten Verbindungsgebietes koppelt.
Halbleiteranordnung nach Patentanspruch 20, dadurch gekennzeichnet, dass das zumindest eine Via sich nicht durch den zweiten integrierten Schaltkreis erstreckt.
Halbleiteranordnung nach Patentanspruch 27, dadurch gekennzeichnet, dass das zumindest eine Via zumindest ein erstes Via umfasst, weiterhin gekennzeichnet durch zumindest ein zweites Via, das sich durch einen Teilbereich des zweiten integrierten Schaltkreises erstreckt aber nicht durch den ersten integrierten Schaltkreis.