Nothing Special   »   [go: up one dir, main page]

DE102006019937A1 - SOI-Transistor mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers und ein Verfahren zur Herstellung des Transistors - Google Patents

SOI-Transistor mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers und ein Verfahren zur Herstellung des Transistors Download PDF

Info

Publication number
DE102006019937A1
DE102006019937A1 DE102006019937A DE102006019937A DE102006019937A1 DE 102006019937 A1 DE102006019937 A1 DE 102006019937A1 DE 102006019937 A DE102006019937 A DE 102006019937A DE 102006019937 A DE102006019937 A DE 102006019937A DE 102006019937 A1 DE102006019937 A1 DE 102006019937A1
Authority
DE
Germany
Prior art keywords
silicon
germanium material
deformed
forming
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102006019937A
Other languages
English (en)
Other versions
DE102006019937B4 (de
Inventor
Andy Wei
Thorsten Kammler
Jan Hoentschel
Manfred Horstmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE102006019937A priority Critical patent/DE102006019937B4/de
Priority to US11/563,986 priority patent/US7829421B2/en
Priority to GB0819286A priority patent/GB2451369B/en
Priority to CN200780014957XA priority patent/CN101432859B/zh
Priority to KR1020087029318A priority patent/KR101494859B1/ko
Priority to PCT/US2007/007844 priority patent/WO2007130241A1/en
Priority to JP2009507692A priority patent/JP5204763B2/ja
Priority to TW096114200A priority patent/TWI485856B/zh
Publication of DE102006019937A1 publication Critical patent/DE102006019937A1/de
Application granted granted Critical
Publication of DE102006019937B4 publication Critical patent/DE102006019937B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Durch Bilden eines Teils eines PN-Übergangs innerhalb verformten Silizium/Germanium-Materials in SOI-Transistoren mit einer Architektur mit schwebendem Körper kann der Übergangsleckstrom deutlich erhöht werden, wodurch die Effekte des schwebenden Körpers reduziert werden. Die Positionierung eines Teils des PN-Übergangs innerhalb des verformten Silizium/Germanium-Materials kann auf der Grundlage von Implantations- und Ausheizverfahren im Gegensatz zu konventionellen Vorgehensweisen erreicht werden, in denen ein in situ dotiertes Silizium/Germanium epitaktisch aufgewachsen wird, um damit die tiefen Drain- und Sourcegebiete zu bilden. Folglich kann ein hohes Durchlassstromvermögen mit einer Reduzierung der Effekte des schwebenden Körpers kombiniert werden.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Transistoren mit verformten Kanalgebieten unter Anwendung einer eingebetteten verformten Schicht in den Drain- und Sourcegebieten, um damit die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert die Herstellung einer großen Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Es werden gegenwärtig viele Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen die CMOS-Technologie aktuell eine der vielversprechendsten Lösungsansätze auf Grund der überlegenen Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine vorgegebene Ausdehnung des Kanalgebiet in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Kombination mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode zu bilden, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird das Reduzieren der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – zu einem wesentlichen Entwurfskriterium zum Erreichen eines Zuwachses der Arbeitsgeschwindigkeit integrierter Schaltungen.
  • Die ständige Größenreduzierung der Transistorabmessungen bringt eine Reihe damit verknüpfter Probleme mit sich, die es zu lösen gilt, um nicht unerwünschterweise die durch das ständige Verringern der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Da die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung und möglicherweise die Neuentwicklung äußerst komplexer Prozessverfahren erfordert, wurde auch vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebenen Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Fortschreiten zu einem künftigen Technologiestandard, wobei viele der Probleme vermieden oder zumindest verschoben werden, die bei den mit der Bauteilgrößenreduzierung verknüpften Prozessanpassungen auftreten. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine Druckverspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet hervorzurufen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- oder Verformungsverfahrenstechnik in den Herstellungsprozess für integrierte Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue" Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei viele der gut etablierten Fertigungsverfahren weiterhin verwendet werden können.
  • Daher wird in einer Lösung die Löcherbeweglichkeit von PMOS-Transistoren erhöht, indem eine verformte Silizium/Germaniumschicht in den Drain- und Sourcegebieten der Transistoren gebildet wird, wobei die kompressiv verformten Drain- und Sourcegebiete eine Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Dazu werden die Drain- und Sourceerweiterungsgebiete der PMOS-Transistoren auf der Grundlage einer Ionenimplantation hergestellt. Danach werden entsprechende Seitenwandabstandshalter an der Gateelektrode gebildet, wie dies zum Ausbilden der tiefen Drain- und Sourceübergänge und des Metallsilizids in einer späteren Fertigungsphase erforderlich ist. Vor dem Herstellen der tiefen Drain- und Sourceübergänge werden diese Gebiete selektiv ausgespart bzw. vertieft auf der Grundlage der Seitenwandabstandshalter, während die NMOS-Transistoren maskiert sind. Nachfolgend wird eine stark dotierte Silizium/Germanium-Schicht selektiv in dem PMOS-Transistor durch epitaktische Wachstumsverfahren gebildet. Typischerweise wird das verformte Silizium/Germanium mit einem gewissen Maß an „Überfüllung" während des epitaktischen Wachsens aufgebracht, um den Konsum des gewünschten verformten Silizium/Germanium-Materials während eines Silizidierungsprozesses zur Bildung eines Metallsilizids in den Drain- und Sourcegebieten zum Erreichen eines geringeren Kontaktwiderstands zu verringern. Nach dem selektiven Wachstumsprozess und der Herstellung entsprechender Drain- und Sourcegebiete in den n-Kanaltransistoren auf der Grundlage konventioneller Implantationsverfahren wird ein Ausheizprozess ausgeführt, um Dotierstoffe zu aktivieren und um durch die Implantation hervorgerufene Schäden zu rekristallisieren. Ferner werden während des Ausheizprozesses die Dotiermittel innerhalb der verformten Silizium/Germanium-Schicht ebenso zur Diffusion gebracht, wodurch entsprechende PN-Übergänge außerhalb des verformten Silizium/Germanium-Materials und innerhalb des benachbarten Siliziummaterials gebildet werden.
  • 1 zeigt schematisch einen entsprechenden p-Kanaltransistor 100, der auf einem Vollsubstrat 101 während eines entsprechenden Ausheizprozesses 108 hergestellt ist. In dieser Fertigungsphase weist der Transistor 100 eine Gateelektrode 104 mit einer Seitenwandabstandshalterstruktur 106 auf, wobei die Gateelektrode auf einer Gateisolationsschicht 105 gebildet ist, die die Gateelektrode 104 von einem Körpergebiet 102 trennt, in welchem sich beim Anlegen einer geeigneten Steuerspannung an die Gateelektrode 104 ein leitender Kanal aufbaut. Benachbart zu dem Körpergebiet 102 ist ein Erweiterungsgebiet 103 angeordnet, das eine moderat hohe Konzentration eines p-Dotiermittels aufweist. Im Anschluss an die Erweiterungsgebiete 102 sind stark p-dotierte verformte Silizium/Germanium-Gebiete 107 ausgebildet.
  • Der Transistor 100 kann auf der Grundlage gut etablierter Verfahren hergestellt werden, wie sie zuvor beschrieben sind. Während des Ausheizprozesses 108 können die Dotiermittel in den Erweiterungsgebieten 103 und in den verformten Gebieten 107 diffundieren, wie dies durch die Pfeile angedeutet ist, um schließlich entsprechende PN-Übergänge 109 zu bilden, die vollständig innerhalb des siliziumbasierten Gebiets 102 liegen. Danach wird ein Metallsilizid (nicht gezeigt) in den Überschussbereichen 107a der verformten Silizium/Germanium-Gebiete 107 und in der Gateelektrode 104 auf der Grundlage gut etablierter Silizidierungsverfahren hergestellt.
  • Diese Prozesstechnik kann deutliche Vorteile für Vollsubstratbauelemente mit sich bringen, in denen die entsprechenden Aussparungen zur Aufnahme des verformten Silizium/Germanium-Materials tief in das Siliziumsubstrat geätzt werden können und die PN-Übergänge innerhalb des Siliziummaterials angeordnet werden können, wodurch Übergänge mit geringem Leckstrom geschaffen werden. Es zeigt sich jedoch, dass für SOI-Bauelemente diese Strategie auf Grund der begrenzten Dicke der Siliziumschicht und der größeren Effekte des potentialfreien bzw. schwebenden Körpers weniger effizient ist, wenn Transistorarchitekturen ohne zusätzliche Körperkontakte betrachtet werden.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte Technik zur Erhöhung der Leistungsfähigkeit von SOI-Transistoren unter Verwendung von verformten Halbleitermaterialien, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in ihrer Auswirkung reduziert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die ein verbessertes Leistungsverhalten von SOI-Transistoren, die ein verformtes Silizium/Germanium-Material in den entsprechenden Drain- und Sourcegebieten zum Erzeugen einer erforderlichen Verformung in dem Kanalgebiet enthalten, bereitstellen, wobei in einem Aspekt das entsprechende verformte Silizium/Germanium-Material in unmittelbarer Nähe zu der Gateelektrode angeordnet ist. Des weiteren können die Auswirkungen eines potentialfreien bzw. schwe benden Körpers, der typischerweise in teilweise verarmten SOI-Transistoren ohne zusätzlich Körperkontakte auftritt, deutlich reduziert werden, indem ein Bereich der entsprechenden PN-Übergänge innerhalb des verformten Silizium/Germanium-Materials angeordnet wird, wodurch der entsprechende Übergangsleckstrom erhöht wird, da Silizium/Germanium einen Valenzbandversatz von ungefähr 100 Millivolt im Vergleich zu Silizium aufweist, wodurch der entsprechende Strom der Körper/Drain/Source-Diode und damit der Leckstrom des Übergangs erhöht wird. Folglich können Minoritätsladungsträger, die sich typischerweise in dem potentialfreien bzw. schwebenden Körper anordnen, in effizienterer Weise abgeführt werden, wodurch Schwellwertspannungsfluktuationen deutlich reduziert werden. Gemäß einem Aspekt wurde von den Erfinder erkannt, dass PN-Übergänge in effizienter Weise in verformten Silizium/Germanium-Material auf der Grundlage von Implantationsverfahren im Gegensatz zu konventionellen Verfahren hergestellt werden können, in denen auf Grund der erwarteten Schwierigkeiten im Hinblick auf die Defekterzeugung die hohe Dotierstoffkonzentration für die Drain- und Sourcegebiete während eines selektiven epitaktischen Wachstumsprozesses eingebaut wird.
  • Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement eine siliziumenthaltende Halbleiterschicht, die auf einer vergrabenen isolierenden Schicht ausgebildet ist, und eine Gateelektrode über der siliziumenthaltenden Halbleiterschicht, wobei die Gateelektrode davon durch eine Gateisolationsschicht getrennt ist. Das Halbleiterbauelement umfasst ferner einen Seitenwandabstandshalter, der an einer Seitenwand der Gateelektrode ausgebildet ist, und ein verformtes Silizium/Germanium-Material, das in der Halbleiterschicht benachbart zu dem Seitenwandabstandshalter gebildet ist. Ferner sind ein Draingebiet und ein Sourcegebiet teilweise innerhalb des verformten Silizium/Germanium-Materials gebildet, wobei das Draingebiet und das Sourcegebiet ein schwebendes bzw. potentialfreies Körpergebiet dazwischen definieren. Die Drain- und Sourcegebiete sind so gebildet, dass entsprechende PN-Übergänge mit dem schwebenden Körpergebiet gebildet sind, wobei ein Teil des PN-Übergangs innerhalb des verformten Silizium/Germanium-Materials angeordnet ist.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer Vertiefung benachbart zu einer Gateelektrodenstruktur mit einem Seitenwandabstandshalter innerhalb einer Halbleiterschicht, die auf einer vergrabenen isolierenden Schicht gebildet ist. Das Verfahren umfasst ferner das Bil den eines verformten Silizium/Germanium-Materials in der Vertiefung. Weiterhin werden Drain- und Sourcegebiete benachbart zu der Gateelektrodenstruktur mittels eines Ionenimplantationsprozesses und eines Ausheizprozesses gebildet, wobei die Drain- und Sourcegebiete entsprechende PN-Übergänge mit einem schwebenden Körpergebiet bilden, und wobei die Drain- und Sourcegebiete so gebildet werden, dass ein Teil der PN-Übergänge innerhalb des verformten Silizium/Germanium-Materials angeordnet ist.
  • In einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer Vertiefung benachbart zu einer Gateelektrodenstruktur mit einem Seitenwandabstandshalter innerhalb einer Halbleiterschicht, die auf einer vergrabenen isolierenden Schicht gebildet ist. Ferner wird ein erstes verformtes Silizium/Germanium-Material in der Vertiefung gebildet und danach wird ein zweites verformtes Silizium/Germanium-Material mit einem p-Dotiermaterial auf dem ersten verformten Silizium/Germanium-Material gebildet. Des weiteren werden Drain- und Sourceerweiterungsgebiete benachbart zu der Gateelektrodenstruktur durch einen Ionenimplantationsprozess gebildet, und ein Ausheizprozess wird ausgeführt, um entsprechende PN-Übergänge mit einem schwebenden Körpergebiet zu bilden, wobei ein Teil der PN-Übergänge innerhalb des verformten Silizium/Germanium-Materials angeordnet ist.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1 schematisch einen p-Kanaltransistor in einer Vollsubstratkonfiguration in Querschnittsansicht darstellt, wobei ein verformtes Silizium/Germanium-Material vorgesehen ist, und entsprechende PN-Übergänge werden durch Ausdiffundieren der p-Dotiermittel gebildet, wodurch die entsprechenden PN-Übergänge vollständig innerhalb des Siliziummaterials gemäß konventioneller Verfahren angeordnet werden;
  • 2a bis 2f schematisch Querschnittsansichten eines SOI-Transistors mit einem schwebenden Körpergebiet während diverser Fertigungsphasen gemäß anschaulicher Ausfüh rungsformen der vorliegenden Erfindung zeigen, in denen tiefe Drain- und Sourcegebiete durch Ionenimplantation gebildet werden;
  • 3a bis 3f schematisch Querschnittsansichten eines SOI-Transistors mit einem schwebenden Körpergebiet während diverser Fertigungsphasen zeigen, wobei das verformte Silizium/Germanium-Material in unmittelbarer Nähe zu dem Kanalgebiet auf der Grundlage eines zu entfernenden Abstandshalters gemäß weiterer anschaulicher Ausführungsformen angeordnet ist; und
  • 4a bis 4e schematisch Querschnittsansichten eines SOI-Transistors mit einem schwebenden Körpergebiet zeigen, in welchem ein Teil der PN-Übergänge innerhalb des verformten Silizium/Germanium-Materials auf der Grundlage eines in-situ-Dotierens und eines geeigneten Ausheizprozesses gemäß weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung angeordnet ist.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulich offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Erfindung SOI-(Silizium-auf-Isolator-)Transistorarchitekturen mit einem schwebenden bzw. potentialfreien Körpergebiet, in welchem ein äußerst effizienter verformungsinduzierender Mechanismus in Form eines eingebetteten Silizium/Germanium-Materials in einem Teil der Drain- und Sourcegebiete sowie in einem Teil des schwebenden Körpergebiets vorgesehen ist. Die Drain- und Sourcegebiete werden so hergestellt, dass ein Teil der entsprechenden PN-Übergänge, d. h. die Grenze zwischen dem schwebenden Körpergebiet und dem stark p-dotierten Drain- und Sourcegebieten, innerhalb des verformten Silizium/Germanium-Materials liegt. Der resultierende erhöhte Leckstrom am Übergang, der für Vollsubstratbauelemente als ungeeignet erachtet wird und der durch die reduzierte Bandlücke des Silizium/Germanium-Matrials im Vergleich zu Siliziummaterial hervorgerufen wird, kann einen effizienten Leckstromweg für angesammelte Ladungsträger in dem schwebenden Körpergebiet bereitstellen, wodurch entsprechende vom Betrieb abhängige mögliche Fluktuationen, die auch als Hystereseeffekte bezeichnet werden, deutlich reduziert werden.
  • Durch geeignetes Gestalten des Fertigungsprozesses, d. h. durch Steuern eines entsprechenden Ätzprozesses zur Herstellung einer entsprechenden Aussparung oder Vertiefung, durch geeignetes Auswählen von Implantationsparametern für einen nachfolgenden Implantationsprozess zur Bildung der tiefen Drain- und Sourcegebiete und geeignete Ausheizverfahren kann der Bereich der entsprechenden PN-Übergänge, die innerhalb des verformten Silizium/Germanium-Materials geschaffen werden, in effizienter Weise eingestellt werden, wodurch auch ein Steuerungsmechanismus zum Anpassen des erforderlichen Maßes an Leckstrom im Übergang geschaffen wird. Im Gegensatz zur konventionellen Lehre, die besagt, dass das Bereitstellen hoher Dotierstoffkonzentrationen mit einer tolerablen Defektrate auf der Grundlage von in-situ-Dotierung des verformten Silizium/Germanium-Materials zu erfolgen hat, kann die implantationsbasierte Herstellung von PN-Übergängen somit einen deutlichen Anstieg des Übergangsleckstroms ermöglichen, wodurch die Effekte des schwebenden Körpers deutlich reduziert werden, wobei dennoch ein verbessertes Durchlassstromvermögen beibehalten wird, das durch das Vorsehen des verformten Silizium/Germaniummaterials erreicht wird. In noch anderen Ausführungsformen kann die Leistungssteigerung für SOI-Transistoren mit einem schwebenden Körpergebiet weiter verbessert werden, indem das verformte Halbleitermaterial in unmittelbarer Nähe zu dem Kanalgebiet angeordnet wird, indem ein zu entfernender Abstandshalter verwendet wird, wobei der Abstand des verformten Silizium/Germanium-Materials unabhängig von anderen Bauteilerfordernissen, etwa die Herstellung eines Metallsilizids in den Drain- und Sourcegebieten, eingestellt werden kann. Somit kann der entsprechende Anteil des PN-Übergangs, der innerhalb des verformten Silizium/Germanium-Materials angeordnet ist, noch weiter erhöht werden, wodurch die Möglichkeit geschaffen wird, die Effekte des schwebenden Körpers noch weiter zu verringern. Ferner wird das verformte Silizium/Germanium-Material nicht notwendigerweise mit einer Überschusshöhe zur Aufnahme eines Metallsilizids vorgesehen, um dadurch nicht in unerwünschter Weise das verformte Material in der Nähe des Kanalgebiets zu relaxieren, wie dies in konventionellen Verfahren der Fall ist, da die Herstellung des Metallsilizids in der im Wesentlichen planaren Konfiguration der Drain- und Sour cegebiete dennoch ein stark verformtes Silizium/Germanium-Material zwischen dem Kanalgebiet und dem Metallsilizid belässt. Wenn folglich eine verspannte Oberschicht über den entsprechenden Metallsilizidgebieten vorgesehen wird, wird ein erhöhter Verspannungsübertrag von der verspannten Oberschicht in das entsprechende Kanalgebiet erreicht.
  • Ferner wird in einigen Ausführungsformen der vorliegenden Erfindung ein Teil der entsprechenden PN-Übergänge innerhalb des verformten Silizium/Germanium-Materials mit reduzierten durch Implantation hervorgerufene Schäden in dem verformten Silizium/Germanium-Material angeordnet, indem Implantationssequenzen und dotierte und nicht dotierte epitaktische Wachstumsverfahren für das verformte Silizium/Germanium-Material kombiniert werden.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das einen SOI-Transistor mit einem schwebenden bzw. potentialfreien Körpergebiet repräsentiert. Der Transistor 200 umfasst in dieser Fertigungsphase ein Substrat 201 mit einem Basismaterial 210 und einer darauf ausgebildeten vergrabenen isolierenden Schicht 211. Beispielsweise kann das Substrat 201 ein Siliziumsubstrat repräsentieren, das das Basismaterial 210 bildet, auf welchem eine Siliziumdioxidschicht oder ein anderes geeignetes isolierendes Material als die vergrabene isolierende Schicht 211 ausgebildet ist. Auf der vergrabenen isolierenden Schicht 211 ist eine siliziumenthaltende kristalline Schicht 202 vorgesehen, wobei der Siliziumanteil 50 Atomprozent Silizium oder mehr im Vergleich zu anderen Komponenten in der Schicht 202 beträgt. Die Halbleiterschicht 202 besitzt eine Dicke, wie dies für die Herstellung teilweise oder vollständig verarmter SOI-Transistoren erforderlich ist, wobei in einigen anschaulichen Ausführungsformen eine Dicke der Halbleiterschicht 202 in einem Bereich von ungefähr 10 bis 100 nm liegt. Des weiteren ist eine Gateelektrode 204 über der Halbleiterschicht 202 ausgebildet und ist davon durch eine Gateisolationsschicht 205 getrennt. Beispielsweise ist in einer anschaulichen Ausführungsform die Gateelektrode 204 in dieser Fertigungsphase aus dotiertem oder undotiertem Polysilizium hergestellt, wobei eine Länge der Gateelektrode 204, d. h. in 2a die horizontale Ausdehnung der Gateelektrode, ungefähr 100 nm und deutlich weniger betragen kann, beispielsweise ungefähr 50 nm oder weniger. Die Gateisolationsschicht 205 kann ein beliebiges geeignetes die lektrisches Material repräsentieren, wobei Siliziumdioxid, Siliziumnitrid, dielektrische Materialien mit großem ε, Kombinationen davon, und dergleichen verwendet werden können. Die Gateelektrode 204 kann auf ihrer oberen Fläche eine Deckschicht 212 aufweisen, die beispielsweise aus Siliziumnitrid oder einem anderen geeigneten Material hergestellt ist. Ferner ist eine Seitenwandabstandshalterstruktur mit einem Abstandshalter 213 und, falls erforderlich, eine Beschichtung 214 an Seitenwänden der Gateelektrode 204 vorgesehen. Entsprechende Implantationsgebiete 203 mit einer moderat hohen Konzentration eines p-Dotiermittels können benachbart zu der Gateelektrode 204 einschließlich der Abstandshalterstruktur 213 ausgebildet sein und können Drain- und Sourceerweiterungsgebiete für tiefe Drain- und Sourcegebiete, die noch herzustellen sind, repräsentieren.
  • Ein typischer Prozessablauf zur Herstellung des Transistors 200, wie er in 2a gezeigt ist, kann die folgenden Prozesse umfassen. Nach dem Bereitstellen des Substrats 201, das darauf ausgebildet die siliziumenthaltende Schicht 202 aufweist, werden gut etablierte Fertigungsprozesse einschließlich der Herstellung von Isolationsstrukturen (nicht gezeigt) und dem Einrichten eines spezifizierten vertikalen Dotierstoffprofils in der Schicht 202, falls erforderlich, ausgeführt. Daraufhin werden die Gateelektrode 204, die Deckschicht 202 und die Gateisolationsschicht 205 aus entsprechenden Materialschichten strukturiert, die auf der Basis von Oxidations- und/oder Abscheideverfahren gebildet werden, woran sich moderne Lithographie- und Ätzverfahren anschließen. Danach wird die Beschichtung 214, falls diese erforderlich ist, beispielsweise durch Oxidation hergestellt, und nachfolgend werden die Abstandshalter 213 durch Ascheiden eines dielektrischen Materials und durch anisotropes Ätzen dieses Materials gebildet. Anschließend wird ein Implantationsprozess 215 so ausgeführt, dass die Drain- und Sourceerweiterungsgebiete 203 geschaffen werden, wobei entsprechende Implantationsparameter in effizienter Weise auf der Grundlage von Simulationen, und dergleichen ermittelt werden können.
  • 2b zeigt schematisch den Transistor 200 in einem weiter fortgeschrittenen Herstellungsstadium. Eine weitere Seitenwandabstandshalterstruktur 206 ist an Seitenwänden der Gateelektrode 204 gemäß Bauteilerfordernissen ausgebildet, wobei eine Breite der Abstandshalterstruktur 206 im Hinblick auf eine maskierende Wirkung während eines nachfolgenden Implantationsprozesses zur Herstellung tiefer Drain- und Sourcegebiete und ebenso im Hinblick auf die maskierende Wirkung während eines Metallsilizidherstellungsprozesses eingestellt ist. Des weiteren sind entsprechende Vertiefungen oder Aussparungen 216 in der Halbleiterschicht 202 benachbart zu der Abstandshalterstruktur 206 gebildet. Die Abstandshalterstruktur 206 kann auf der Grundlage gut etablierter Verfahren einschließlich des konformen Abscheidens eines Beschichtungsmaterials, falls dies erforderlich ist, etwa in Form von Siliziumdioxid, und dergleichen, und einem nachfolgenden Abscheiden eines Abstands weiterer Materials, etwa Siliziumnitrid, und dergleichen gebildet werden, woran sich ein anisotroper Ätzprozess zum Entfernen horizontaler Bereiche der zuvor abgeschiedenen Abstandshalterschicht anschließt, wobei die entsprechende Beschichtung, falls diese vorgesehen ist, als eine wirksame Ätzstoppschicht dienen kann. Es sollte beachtet werden, dass andere Bauteilbereiche, die beispielsweise n-Kanaltransistoren enthalten, vor einem Ätzprozess 217 zur Herstellung der Vertiefungen 216 maskiert werden können. Der Ätzprozess 217 kann auf der Grundlage gut etablierter Rezepte ausgeführt werden, wobei Prozessparameter, etwa die Konzentration von Polymergeneratoren, die Richtungstreue des Ionenbeschusses, die Flussdichte der Ionen, und dergleichen, in geeigneter Weise eingestellt werden, um ein gewisses Maß an Unterätzung der Abstandshalterstruktur 206 zu erreichen. Auf Grund der beschränkten Dicke 202 wird der Ätzprozess 217 so beendet, dass eine gewisse Menge an kristallinem Material für den nachfolgenden selektiven epitaktischen Wachstumsprozess beibehalten wird.
  • 2c zeigt schematisch das Halbleiterbauelement 200 während eines selektiven epitaktischen Wachstumsprozesses 218, während welchem ein verformtes Silizium/Germanium-Material 207 in den Vertiefungen 216 aufgewachsen wird. Während des epitaktischen Wachstumsprozesses 218 ist die Gateelektrode 204 zuverlässig durch die Deckschicht 212 und die Abstandshalterstruktur 206 bedeckt. In einer anschaulichen Ausführungsform wird der selektive epitaktische Wachstumsprozess 218 ohne Zusatz eines p-Dotiermaterials ausgeführt, wie dies beispielsweise in konventionellen Verfahren der Fall ist, so dass das verformte Silizium/Germanium-Material 207 als ein im Wesentlichen undotiertes Material vorgesehen wird. Folglich kann die Prozesskomplexität des epitaktischen Wachstumsprozesses 218 deutlich verringert werden, da das in-situ-Dotieren von Silizium/Germanium-Material mit moderat hohen Dotierstoffpegeln eine präzise und stabile Steuerung der entsprechenden Prozessparameter, etwa der Konzentration von Vorstufen- und Trägergasen in der entsprechenden Abscheideatmosphäre, des entsprechenden Druckes, der Temperatur des Substrats, und dergleichen erfordert. Ferner kann ein Überschuss-Bereich 207a über dem verformten Silizium/Germanium-Material 207 vorgesehen werden, d. h., in einigen Ausführungsformen erstreckt sich das verformte Halbleitermaterial 207 über einen Hö henpegel hinaus, wie er durch den Höhenpegel einer oberen Fläche 205s der Gateisolationsschicht 205 definiert ist. In einigen anschaulichen Ausführungsformen kann der Überschussbereich 207a im Wesentlichen einem Anteil des Halbleitermaterials entsprechen, wie er in einer späteren Fertigungsphase verbraucht und damit in ein Metallsilizid umgewandelt wird. In anderen anschaulichen Ausführungsformen wird der Überschussbereich 207a in Form eines Siliziummaterials vorgesehen, wodurch für eine höhere Flexibilität bei der Herstellung eines Metallsilizids in dem Bereich 207a gesorgt wird. In diesem Falle können eine Vielzahl gut etablierter Silizidierungsverfahren eingesetzt werden, ohne dass diese im Wesentlichen von dem Vorhandensein des Silizium/Germanium-Materials 207 beeinflusst werden.
  • 2d zeigt schematisch den Transistor 200 während eines Implantationsprozesses 219, um stark p-dotierte tiefe Drain- und Sourcegebiete 220 zu bilden, die sich bis zu der vergrabenen isolierenden Schicht 211 erstrecken. Es sollte beachtet werden, dass der Implantationsprozess 219 auf der Grundlage von Prozessparametern so ausgeführt werden kann, dass zumindest ein Teil des verformten Silizium/Germanium-Materials 207, der als 207b bezeichnet ist, im Wesentlichen undotiert bleibt, oder dass entsprechende Implantationsschritte, etwa eine Halo-Implantation, und dergleichen, ausgeführt werden, um damit einen entsprechenden gewünschten n-dotieren Bereich in dem Bereich 207b zu schaffen. Wie zuvor erläutert ist, kann durch das Erzeugen eines gewissen Maßes an Anisotropie während des Ätzprozesses 217 (siehe 2b) sichergestellt werden, dass der Bereich 207 während des Implantationsprozesses 219 maskiert bleibt, während die Größe des Bereichs 207b auch durch Einstellen geeigneter Neigungswinkel während der Implantation 219 eingestellt werden kann, wenn eine geringere Größe des Bereichs 207b gewünscht ist. Wenn andererseits ein ausgeprägterer PN-Übergang in den Bereich 207b gewünscht ist, kann ein entsprechender geneigter Halo-Implantationsprozess mit einem Gegendotiermittel im Vergleich zu dem p-Dotiermittel, das zur Herstellung der tiefen Drain- und Sourcegebiete 220 verwendet wird, ausgeführt werden.
  • 2e zeigt schematisch den Transistor 200 während eines Ausheizprozesses 208 zum Aktivieren der Dotiermittel in den Erweiterungsgebieten 203 und den tiefen Drain- und Sourcgebieten 220. Wie durch die Pfeile 225 angedeutet ist, diffundieren die p-Dotiermittel in den Gebieten 203 und 220, während Kristallschäden, die durch die Implantationen 215 (siehe 2a) und 219 (2d) hervorgerufen wurden, im Wesentlichen rekristallisiert werden. Die Parameter des Ausheizprozesses 208 können in geeigneter Weise so eingestellt werden, dass eine gewisse Form eines PN-Übergangs 209 erhalten wird, wobei ein Teil davon, der als 209a bezeichnet ist, innerhalb des verformten Silizium/Germanium-Materials gebildet ist. Beispielsweise können die Temperatur und die Dauer des Ausheizprozesses 208 so gewählt werden, dass die mittlere Diffusionslänge des p-Dotiermittels kleiner ist als ein Abstand zwischen einem entsprechenden PN-Übergang unmittelbar nach dem Implantationsprozess 219 und der Grenze des verformten Silizium/Germanium-Materials 207. In diesem Falle verbleibt der Bereich 209a des PN-Übergangs 209 zuverlässig innerhalb des verformten Silizium/Germanium-Materials 207. Wie beispielsweise zuvor erläutert ist, kann das Maß an Anisotropie während der Herstellung der Vertiefungen 216 in Verbindung mit den Implantationsparametern des Prozesses 219 zu einem ausreichenden Abstand führen, um damit eine effiziente Dotierstoffaktivierung und Rekristallisierung zu ermöglichen, wobei dennoch der Bereich 209a innerhalb des Materials 207 bleibt. Da das Diffusionsverhalten von p-Dotiermitteln in verformten Silizium/Germanium-Material effizient untersucht und/oder berechnet werden kann, kann ein geeigneter Satz an Prozessparametern auf der Grundlage der entsprechenden Ergebnisse ermittelt werden. Somit kann der Bereich, d. h. im Querschnitt der 2e, die Länge des Bereichs 209a zuverlässig auf der Grundlage der obigen Vorgehensweise gesteuert werden, wodurch ebenfalls die Einstellung des Betrags des Übergangsleckstromes und damit die Effizienz des Entfernens angesammelter Ladungsträger aus einem schwebenden Körpergebiet, das im Wesentlichen durch die schließlich erhaltenen PN-Übergänge 209 definiert ist, ermöglicht wird. Folglich können die entsprechenden Drain- und Sourcegebiete 220 in effizienter Weise innerhalb eines Teils des verformten Silizium/Germanium-Materials auf der Grundlage von Implantationsverfahren gebildet werden, wobei gleichzeitig das Ausmaß an Übergangsleckstrom gesteuert werden kann, um damit effizient Effekte des schwebenden Körpers zu reduzieren.
  • 2f zeigt schematisch den Transistor 200 in einem weiter fortgeschrittenen Herstellungsstadium, wobei Metallsilizidgebiete 222 in dem Überschussbereich 207a und der Gateelektrode 204 gebildet sind. Wie zuvor erläutert ist, kann abhängig von der Art des in dem Überschussmaterial 207a enthaltenen Materials eine geeignete Silizidierungstechnik eingesetzt werden. Wenn beispielsweise der Überschussbereich 207a in Form von Silizium bereitgestellt wird, kann ein geeignetes Material, etwa Platin, Nickel, Kobalt oder Kombinationen davon für die Herstellung eines entsprechenden Metallsilizids eingesetzt werden. Da das Metallsilizid 222 im Wesentlichen auf den Überschussbereich 207a beschränkt ist, wird keine wesentliche Verformungsrelaxation in dem Gebiet 207 hervorgerufen, wodurch ein effizienter verformungserzeugender Mechanismus innerhalb eines Körpergebiets 221 erreicht wird.
  • Mit Bezug zu den 3a bis 3f werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben, in denen das verformte Silizium/Germanium-Material näher an einer Gateelektrode im Vergleich zu den Ausführungsformen angeordnet ist, wie sie zuvor mit Bezug zu den 2a bis 2f beschrieben sind.
  • In 3a umfasst ein Transistor 300 ein Substrat 301 mit einem Basismaterial 310 und einer vergrabenen isolierenden Schicht 311, auf der eine Halbleiterschicht 302 ausgebildet ist. Hinsichtlich der Eigenschaften dieser Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu 2a erläutert sind. Ferner umfasst in dieser Fertigungsphase der Transistor 300 eine Gateelektrode 304, die über der Halbleiterschicht 302 ausgebildet und davon durch eine Gateisolationsschicht 305 getrennt ist. Eine Deckschicht 312 bedeckt eine obere Fläche der Gateelektrode 304 und eine entsprechende Abstandshalterstruktur 313 mit einer spezifizierten Breite 313w ergibt in Verbindung mit einer Beschichtung 314 eine Einkapselung der Gateelektrode 304. In einer anschaulichen Ausführungsform beträgt die Breite der Abstandshalter 313 einschließlich der Beschichtung 314 ungefähr 10 nm oder deutlich weniger und in einigen anschaulichen Ausführungsformen sogar ungefähr 2 nm oder weniger. Der Transistor 300, wie er in 3a gezeigt ist, kann auf der Grundlage im Wesentlichen der gleichen Prozessverfahren hergestellt werden, wie sie zuvor mit Bezug zu 2a beschrieben sind. Es sollte beachtet werden, dass die Abstandshalterstruktur 313 auf der Grundlage konformer Abscheideverfahren mit anschließenden gut etablierten anisotropen Ätzprozessen hergestellt werden kann. Die Beschichtung 314 kann auf der Grundlage eines Oxidationsprozesses gebildet werden.
  • 3b zeigt schematisch den Transistor 300 während eines Ätzprozesses 317 zur Herstellung entsprechender Vertiefungen oder Aussparungen 316 in der Halbleiterschicht 302 benachbart zu der Abstandshalterstruktur 313. Abhängig von der Abstandshalterbreite 313w und dem gewünschten Maß an Unterätzung kann ein Grad der Anisotropie des Ätzprozesses 317 in geeigneter Weise gesteuert werden. D. h., für eine geringe Abstandshalterbreite 313w ist der Ätzprozess 317 als ein im Wesentlichen anisotroper Ätzprozess gestaltet, um einen unerwünschten Ätzangriff in der Nähe der Gateisolationsschicht 305 im Wesentlichen zu vermeiden. Entsprechende Ätzprozesse, die selektiv in Bezug auf beispielsweise Siliziumnitrid, Siliziumdioxid, und dergleichen sind, um Siliziummaterial in einer äußerst anisotropen Weise zu ätzen, sind im Stand der Technik bekannt.
  • 3c zeigt schematisch den Transistor 300 während eines selektiven epitaktischen Wachstumsprozesses 318 zur Herstellung eines verformten Silizium/Germanium-Materials 207 in den Vertiefungen 316. Während des epitaktischen Wachstumsprozesses 318 wird nicht dotiertes Silizium/Germanium-Material aufgewachsen, wodurch die Anforderungen im Hinblick die Prozesssteuerung im Vergleich zu konventionellen Strategien mit der in-situ-Dotierung zu verringern, wie dies zuvor erläutert ist. Ferner wird in einer anschaulichen Ausführungsform das verformte Silizium/Germanium-Material 307 bis zu einem Höhenpegel gebildet, der durch die Gateisolationsschicht 305 definiert ist, da eine zusätzliche Höhe für das Aufnehmen eines Metallsilizids nicht erforderlich ist, wie dies nachfolgend erläutert ist. Danach werden die Abstandshalter 313 und die Deckschicht 312 selektiv entfernt, beispielsweise auf der Grundlage eines äußerst selektiven nasschemischen Ätzrezepts auf der Grundlage heißer Phosphorsäure, wenn die Deckschicht 312 und die Abstandshalter 313 im Wesentlichen aus Siliziumnitrid aufgebaut sind.
  • 3d zeigt schematisch den Transistor 300 während eines Implantationsprozesses 315 zur Herstellung entsprechender Erweiterungsgebiete 303 in der Schicht 302 und in einem Teil des verformten Silizium/Germanium-Materials 307. Abhängig von dem erforderlichen Abstand der Erweiterungsgebiete 303 von der Gateelektrode 304 können weitere Versatz- bzw. Offsetabstandshalter (nicht gezeigt) an Seitenwänden der Gateelektrode 304 gebildet werden.
  • 3e zeigt schematisch den Transistor 300 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist eine weitere Abstandshalterstruktur 306 an der Gateelektrode 304 ausgebildet, die eine geeignete Anzahl einzelner Abstandshalterelemente und entsprechender Beschichtungsmaterialien, falls diese erforderlich sind, beinhaltet, um damit die gewünschte laterale und vertikale Profilierung der tiefen Drain- und Sourcegebiete 320 zu ermöglichen. Zu diesem Zweck wird das Bauelement 300 einem implantationsprozess zum Einführen eines p-Dotiermittels mit der erforderlichen hohen Dotierstoffkonzentration unterzogen. Es sollte beachtet werden, dass die Herstellung der Abstandshalterstruktur 306 und das Ausführen einzelner Schritte des Implantationsprozesses in abwechselnder Weise ausgeführt werden kann, wenn ein komplexeres laterales Profil für die tiefen Drain- und Sourcegebiete 320 erforderlich ist. In dem gezeigten Beispiel ist ein einzelnes Abstandselement in der Abstandshalterstruktur 306 vorgesehen, das auf der Grundlage gut etablierter Abstandshalterherstellungsverfahren gebildet werden kann, und danach wird die Implantation ausgeführt, um die tiefen Drain- und Sourcegebiete 320 in der gezeigten Form zu erhalten. Anschließend wird ein Ausheizprozess 308 auf der Grundlage geeignet ausgewählter Prozessparameter, etwa der Länge, der Temperatur und der Art des Wärmeübertrags ausgeführt, um in geeigneter Weise durch die Implantation hervorgerufene Schäden zu rekristallisieren und um auch Dotiermittel zu aktivieren, die durch die Implantationsprozesse eingeführt wurden. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen die Erweiterungsgebiete 303 separat nach der Implantation 315 und vor der Herstellung der tiefen Drain- und Sourcegebiete 320 abhängig von der Prozessstrategie ausgeheizt werden können. Ferner können, wie zuvor mit Bezug zu dem Bauelement 200 erläutert ist, auch andere Implantationsprozesse, etwa ein Halo-Implantationsprozess, und dergleichen, vor oder nach der Implantation 315 und vor dem Implantationsprozess zur Bildung der Drain- und Sourcegebiete 320 durchgeführt werden.
  • Wie zuvor erläutert ist, kann das Diffusionsverhalten des entsprechenden p-Dotiermaterials im Voraus bestimmt werden, um damit in geeigneter Weise entsprechende Ausheizparameter festzulegen, wobei in diesem Falle ein deutlich vergrößerter Bereich 307b von im Wesentlichen undotiertem oder gegendotiertem verformten Silizium/Germanium-Material auf Grund des Ausbildens der entsprechenden Vertiefungen 316 in unmittelbarer Nähe der Gateelektrode 304 vorgesehen werden kann. Folglich wird während des Ausheizprozesses 308 die Diffusion der p-Dotiermittel in Gang gesetzt, um schließlich die entsprechenden PN-Übergänge 309 zu bilden, von denen ein wesentlicher Anteil 309a innerhalb des verformten Silizium/Germanium-Materials 307 angeordnet ist. Somit weist das Bauelement 300 ein schwebendes Körpergebiet 321 auf, von welchem ein Teil davon, d. h. der Bereich 307b aus verformten Silizium/Germanium-Material aufgebaut ist, das nahe an einem Bereich des Körpergebiets 321 angeordnet ist, in welchem sich ein Kanal während des Betriebs des Bauelements 300 aufbaut. Auf Grund der unmittelbaren Nähe des verformten Silizium/Germanium-Materials zu den entsprechenden Kanalbereich des Körpergebiets 321 kann somit eine entsprechende Verformung darin in äußerst effizienter Weise erhalten werden. Ferner kann die Prozessstrategie, wie sie zuvor beschrieben ist, zu einem deutlich größeren Bereich 307b führen und damit zu einem vergrößerten Bereich 309a des PN-Übergangs 309, der innerhalb des verformten Silizium/Germanium-Materials angeordnet ist. Folglich wird ein erhöhter Übergangsleckstrom erreicht, wodurch Effekte des schwebenden Körpers weiter verringert werden. Somit kann das Bauelement 300 einen erhöhten Durchlasstrom in Verbindung mit reduzieren Effekten des schwebenden Körpers ermöglichen.
  • Die Größe des Bereichs 309a kann in effizienter Weise auf der Grundlage des Ätzprozesses 317 und damit auf der Grundlage der Breite 313w sowie auf der Grundlage der weiteren lateralen Profilierung der tiefen Drain- und Sourcegebiete 320 gesteuert werden, was durch Verwenden eines oder mehrerer Abstandselemente in Verbindung mit einem entsprechenden Implantationsprozess erreicht werden kann. Ferner können geeignete Ausheizprozessparameter eingesetzt werden, um ebenso das Maß an Diffusion der p-Dotiermittel zu steuern, um die gewünschte Größe des Bereichs 309a zu erhalten. Beispielsweise werden in einigen anschaulichen Ausführungsformen modernste Ausheizverfahren eingesetzt, in denen lasergestützte oder blitzlichtgestützte Prozesse eingesetzt werden, wobei Strahlungsimpulse mit kurzer Dauer auf das Bauelement 300 gerichtet werden, um damit die Halbleiterschicht 302 in sehr lokalisierter Weise aufzuheizen. Somit kann ein hohes Maß an Dotierstoffaktivierung erreicht werden, während die Dotierstoffdiffusion deutlich auf Grund der kurzen Dauer des Aktivierungsprozesses reduziert ist. Andererseits können durch die Implantation hervorgerufene Schäden bei Bedarf durch Ausführen einer Wärmebehandlung mit reduzierten Temperaturen in einem Bereich von ungefähr 600 Grad C bis 800 Grad C rekristallisiert werden. Auf diese Weise kann eine Diffusion des Dotierstoffmaterials deutlich verringert werden, während dennoch ein hohes Maß an Gitterrekristallisierung erreicht wird. Es sollte beachtet werden, dass entsprechende moderne Ausheizverfahren auch in effizienter Weise in Verbindung mit den Ausführungsformen eingesetzt werden können, die mit Bezug zu den 2a bis 2e beschrieben sind.
  • 3f zeigt schematisch den Transistor 300 in einem weiter fortgeschrittenen Herstellungsstadium. In dieser Phase umfasst der Transistor 300 ferner Metallsilizidgebiete 322, die in einem oberen Bereich des verformten Silizium/Germanium-Materials 307 und in der Gateelektrode 304 gebildet sind. Wie zuvor erläutert ist, kann das Metallsilizid 322 in dem Material 307 gebildet werden, ohne dass ein Überschussbereich vorgesehen wird, da das verformte Silizium/Germanium-Material dennoch in einem Bereich 307c vorhanden ist, wo durch ein effizienter verformungsinduzierender Mechanismus in einem Kanalgebiet 321c bereitgestellt wird, das unter der Gateisolationsschicht 305 angeordnet ist. In einigen anschaulichen Ausführungsformen kann der Transistor 300 ferner eine kompressiv verspannte Oberschicht 323 aufweisen, die beispielsweise aus Siliziumnitrid aufgebaut ist, das mit einer hohen kompressiven Verspannung auf der Grundlage plasmagestützter CVD-Verfahren hergestellt werden kann, wodurch die Verformung in dem Kanalgebiet 321c weiter vergrößert wird. Auf Grund der im Wesentlichen planaren Konfiguration der Metallsilizidgebiete 322 in Bezug auf die Gateisolationsschicht 305 wird ein effizienterer Verspannungsübertrag von der Oberschicht 323 in das Kanalgebiet 321c im Vergleich zu einer Gestaltung erreicht, wie sie in den 1 und 2f gezeigt ist, in denen ein im Wesentlichen relaxierter Metallsilizidbereich die Wirksamkeit des Übertragens der Verspannung über die entsprechende Seitenwandabstandshalterstruktur verringern würde. Folglich liefert die in 3f gezeigte Konfiguration ein hohes Durchlassstromvermögen auf Grund der sehr effizienten Verformungserzeugung auf der Grundlage des verformten Bereichs 307c und der größeren Verspannungsübertragung, die durch die Oberschicht 323 erreicht wird, während zusätzlich eine gut steuerbare und größere Größe des PN-Übergangs 309a einen hohen Übergangsleckstrom und damit deutlich reduzierte Potentialschwankungen des schwebenden Körpergebiets 321 gewährleistet.
  • Mit Bezug zu den 4a bis 4e werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben, in denen Implantationsverfahren und epitaktische Wachstumsverfahren mit einer in-situ-Dotierung kombiniert werden, um damit durch die Implantation hervorgerufene Schäden in dem verformten Silizium/Germanium-Material zu reduzieren.
  • In 4a umfasst ein SOI-Transistor 400 ein Substrat 401 mit einem Basismaterial 410 und einer vergrabenen Isolationsschicht 411, wobei eine Halbleiterschicht 402 auf der vergrabenen isolierenden Schicht 411 ausgebildet ist. Ferner ist eine Gateelektrode 404 auf einer Gateisolationsschicht 405 gebildet und umfasst eine Seitenwandabstandshalterstruktur 406 und eine Deckschicht 412. Ferner ist in dieser Fertigungsphase ein Erweiterungsgebiet 403 in der Halbleiterschicht 402 ausgebildet. Hinsichtlich der diversen Komponenten und Prozessverfahren zur Herstellung dieser Komponenten sei auf die Ausführungsformen verwiesen, wie sie zuvor mit Bezug zu den 2a bis 2f beschrieben sind. Ferner unterliegt in einer beispielhaften Ausführungsform der Transistor 400 einem Implantationsprozess 419 zur Herstellung tiefer Drain- und Sourcegebiete 420. Dazu werden Implantationsparameter so eingestellt, dass die entsprechenden tiefen Drain- und Sourcegebiete 420 sich bis zu einer gewünschten Ätztiefe erstrecken, wie sie durch die gestrichelten Linien angezeigt ist, um entsprechende Vertiefungen oder Aussparungen zu bilden, die nachfolgend mit verformten Silizium/Germanium-Material gefüllt werden.
  • 4b zeigt schematisch den Transistor 400 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem ein selektiver epitaktischer Wachstumsprozess 418 ausgeführt wird, wobei in einer ersten Phase des Prozesses 418a im Wesentlichen nicht dotiertes verformtes Silizium/Germanium-Material 407a aufgewachsen wird, und wobei nachfolgend ein geeignetes Dotiervorstufenmaterial der Abscheideatmosphäre hinzugefügt wird, um ein zweites verformtes Silizium/Germanium-Material 407b mit einer hohen Konzentration des p-Dotiermaterials vorzusehen. Wie zuvor erläutert ist, kann insbesondere in der ersten Phase zur Herstellung des im Wesentlichen undotierten verformten Materials 407a der Prozess mit hoher Präzision auf Grund der intrinsischen Natur des Silizium/Germanium-Materials gesteuert werden. Folglich wird ein Bereich 407c geschaffen, in welchem eine hohe p-Dotierkonzentration vorgesehen ist, während in benachbarten Bereichen das nicht dotierte Material 407a nahe an dem benachbarten Siliziummaterial mit im Wesentlichen keinem p-Dotiermaterial angeordnet ist. Somit ist in der Nähe der tiefen Drain- und Sourcegebiete 420 sowie in der Nähe der Erweiterungsgebiete 403 das entsprechende nicht dotierte Material 407a von beiden Seiten durch ein stark p-dotiertes Halbleitermaterial eingeschlossen, während in dem Bereich zwischen den tiefen Drain- und Sourcegebieten 420 und den Erweiterungsgebieten 403 lediglich ein einzelner „Nachbar" des intrinsischen Bereichs 407a eine hohe p-Dotiermittelkonzentration aufweist. Folglich wird während eines nachfolgenden Ausheizprozesses eine erhöhte Diffusionsaktivität in das nicht dotierte Material 407a, das den Erweiterungsgebieten 407 und den tiefen Drain- und Sourcegebieten 420 entspricht, erreicht, während eine deutlich reduzierte Diffusionsaktivität in der Nähe des Bereichs 407c auftritt. Folglich kann in der Nähe der Erweiterungsgebiete 403 und der tiefen Drain- und Sourcegebiete 420 die erhöhte Dotierstoffdiffusion, die im Wesentlichen undotierten Bereiche 407a „überbrücken", während in der Nähe des Bereichs 407c ein entsprechender PN-Übergang in dem im wesentlichen nicht dotierten Bereich 407a gebildet wird. Es sollte beachtet werden, dass eine geeignete Parameterauswahl für den Prozess 418, d. h. für eine Dicke des im Wesentlichen nicht dotierten Bereichs 407a, in Verbindung mit geeignet aus gewählten Ausheizparametern eine zuverlässige Ausbildung eines Teils eines PN-Übergangs innerhalb des verformten Silizium/Germanium-Materials ermöglicht.
  • 4c zeigt schematisch den Transistor 400 nach dem Ende des zuvor beschriebenen Ausheizprozesses. Somit erstrecken sich die entsprechenden tiefen Drain- und Sourcgebiete 420 nunmehr zusammenhängend bis zu der vergrabenen isolierenden Schicht 411 und ebenso sind die Erweiterungsgebiete 403 mit den tiefen Drain- und Sourcegebiete 420 verbunden, wodurch der entsprechende PN-Übergang 409 gebildet wird, wobei weiterhin ein Teil davon, der als 409a bezeichnet ist, innerhalb des verformten Silizium/Germanium-Materials 407a/407b liegt. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen die Implantation 419 weggelassen werden kann und der resultierende Übergang 409 im Wesentlichen vollständig innerhalb des im Wesentlichen nicht dotierten Gebiets 407 nach dem entsprechenden Ausheizprozess erhalten werden kann, wenn eine erhöhte Übergangskapazität weniger kritisch ist.
  • 4d zeigt schematisch einen Transistor 400 gemäß einer weiteren anschaulichen Ausführungsform, in der entsprechende Vertiefungen 416 benachbart zu der Gateelektrode 404 auf der Grundlage geeignet gestalteter Abstandshalter 413 so gebildet sind, dass ein geringerer Abstand der Vertiefung 416 im Hinblick auf die Gateelektrode 404 erhalten wird. Ferner wurden während einer früheren Fertigungsphase die Erweiterungsgebiete 403 hergestellt, wenn ein entsprechender Implantationsprozess in einer späteren Phase nach der Herstellung des epitaktisch aufgewachsenen Silizium/Germanium-Materials als ungeeignet erachtet wird. Die Implantation 419 kann zu diesem Zeitpunkt ausgeführt werden, wodurch ein p-Dotiermittel in den verbleibenden Bereich der Halbleiterschicht 402 eingeführt wird, während eine reduzierte Dotierstoffkonzentration und eine geringere Implantationsenergie zu einem deutlich reduzierten Maß an Kristallschäden in dem verbleibenden Siliziumbereich führen können. In anderen anschaulichen Ausführungsformen wird die Implantation 419 vor einem entsprechenden Ätzprozess ausgeführt, wie dies zuvor mit Bezug zu 4a beschrieben ist. Danach wird ein entsprechender epitaktischer Wachstumsprozess ausgeführt, wie dies zuvor mit Bezug zu dem Prozess 418 beschrieben ist.
  • 4e zeigt schematisch den Transistor 400 nach dem Ende des entsprechenden epitaktischen Wachstumsprozesses. Somit ist ein im Wesentlichen undotiertes Silizium/Germanium-Material 407a über den tiefen Drain- und Sourcegebieten 420 gebildet, woran sich ein in-situ-dotiertes Material 407b mit hoher Dotierkonzentration anschließt. Danach wird ein entsprechender Ausheizprozess ausgeführt, um die entsprechenden Drain- und Sourcegebiete und die entsprechenden PN-Übergänge 409 zu bilden, wie dies zuvor erläutert ist, wobei auch ein Teil der entsprechenden PN-Übergänge innerhalb des verformten Silizium/Germanium-Materials 407a, 407b angeordnet bleibt. Danach kann die weitere Bearbeitung fortgesetzt werden, indem die entsprechenden Abstandshalter 413 und die Deckschicht 412 entfernt werden und indem ein weiterer Seitenwandabstandshalter für die nachfolgende Silizidierung gebildet wird. Folglich stellen die zuvor mit Bezug zu 4a bis 4e beschriebenen Ausführungsformen ein verformtes Silizium/Germanium-Material bereit, wobei ein Teil der entsprechenden PN-Übergänge in dem Silizium/Germanium-Material angeordnet ist, während durch die Implantation hervorgerufene Schäden in dem verformten Silizium/Germanium-Material deutlich reduziert werden können auf Grund eines kombinierten epitaktischen Wachstumsprozesses zur Herstellung eines Im Wesentlichen intrinsischen und eines stark dotierten verformten Halbleitermaterials.
  • Es gilt also: Die vorliegende Erfindung stellt ein verbessertes Verfahren für die Herstellung von SOI-Transistoren mit einem schwebenden Körpergebiet bereit, wobei ein äußerst effizienter verformungsinduzierender Mechanismus mit einem erhöhten Leckstrom der Übergänge kombiniert wird, um damit Effekte des schwebenden Körpers deutlich zu reduzieren. Zu diesem Zweck werden in einigen Aspekten Implantationsprozesse anstatt einer in-situ-Dotierung des verformten Silizium/Germanium-Materials eingesetzt, wodurch ein hohes Maß an Flexibilität bei der Gestaltung der entsprechenden PN-Übergänge gewährleistet ist, wobei zuverlässig sichergestellt ist, dass ein Teil des PN-Übergangs in dem verformten Halbleitermaterial liegt, wodurch der gewünschte erhöhte Leckstrom der Übergänge geschaffen wird. Beispielsweise kann in den Ausführungsformen, wie sie mit Bezug zu den 3a bis 3f beschrieben sind, eine Zunahme des Leckstroms der Übergänge bis zu 6 Größenordnungen im Vergleich zu dem konventionellen Integrationsschema, wie es in 1 gezeigt ist, für ansonsten identische Transistorparameter erreicht werden. Die Ausführungsformen, wie sie mit Bezug zu den 2a bis 2f beschrieben sind, liefern ebenso einen deutlichen Anstieg des Leckstroms der Übergänge von ungefähr bis zu 2 Größenordnungen im Vergleich zu dem konventionellen Integrationsschema. Ferner kann das verformte Halbleitermaterial nahe an der Gateelektrode angeordnet werden, wobei ein Abstand von ungefähr 2 nm und sogar weniger erreicht werden kann, wodurch ebenfalls die Verformung in dem entsprechenden Kanalgebiet erhöht wird, was sich in entsprechender Weise in einer Zunahme des Durchlassstroms ausdrückt. In anderen Aspekten können Implantation, in-situ-Dotierung und intrinsisches epitaktisches Aufwachsen des verformten Silizium/Germanium-Materials kombiniert werden, um damit die Gesamtdefektrate in dem verformten Halbleitermaterial zu reduzieren.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (22)

  1. Halbleiterbauelement mit: einer siliziumenthaltenden Halbleiterschicht, die auf einer vergrabenen isolierenden Schicht gebildet ist; einer Gateelektrode, die über der siliziumenthaltenden Halbleiterschicht gebildet und davon durch eine Gateisolationsschicht getrennt ist; einem Seitenwandabstandshalter, der an einer Seitenwand der Gateelektrode ausgebildet ist; einem verformten Silizium/Germanium-Material, das in der Halbleiterschicht benachbart zu dem Seitenwandabstandshalter gebildet ist; und einem Draingebiet und einem Sourcegebiet, die teilweise innerhalb des verformten Silizium/Germanium-Materials gebildet sind, wobei das Draingebiet und das Sourcegebiet ein schwebendes Körpergebiet dazwischen definieren, wobei das Draingebiet und das Soure-gebiet so gebildet sind, dass entsprechende PN-Übergänge mit dem schwebenden Körper-gebiet gebildet sind, und wobei ein Teil des PN-Übergangs innerhalb des verformten Silizium/Germanium-Materials angeordnet ist.
  2. Halbleiterbauelement nach Anspruch 1, das ferner umfasst: ein Metallsilizid, das in den Drain- und Sourcegebieten benachbart zu dem Seitenwandabstandshalter gebildet ist, wobei das Metallsilizid sich über einen Höhenpegel erstreckt, der durch eine obere Fläche der Gateisolationsschicht definiert ist.
  3. Halbleiterbauelement nach Anspruch 2, wobei das Metallsilizid Germanium aufweist.
  4. Halbleiterbauelement nach Anspruch 1, das ferner umfasst: ein Metallsilizid, das in den Drain- und Source-Gebieten benachbart zu dem Seitenwandabstandshalter gebildet ist, wobei sich das Metallsilizid im Wesentlichen bis zu einem Höhenpegel erstreckt, der durch eine obere Fläche der Gateisolationsschicht definiert ist.
  5. Halbleiterbauelement nach Anspruch 4, wobei ein Abstand zwischen dem verformten Silizium/Germanium-Material und der Gateelektrode kleiner als ungefähr 5 nm ist.
  6. Halbleiterbauelement nach Anspruch 5, wobei der Abstand zwischen dem verformten Halbleitermaterial und der Gateelektrode weniger als ungefähr 2 nm beträgt.
  7. Halbleiterbauelement nach Anspruch 1, wobei ein Teil des verformten Silizium/Germanium-Materials in dem schwebenden Körpergebiet im Wesentlichen undotiertes Silizium/Germanium ist.
  8. Halbleiterbauelement nach Anspruch 7, das ferner eine kompressiv verspannte dielektrische Schicht aufweist, die über dem Metallsilizidgebiet ausgebildet ist.
  9. Verfahren mit: Bilden einer Vertiefung benachbart zu einer Gateelektrodenstruktur, die einen Seitenwandabstandshalter beinhaltet, innerhalb einer Halbleiterschicht, die auf einer vergrabenen isolierenden Schicht gebildet ist; Bilden eines verformten Silizium/Germanium-Materials in der Vertiefung; Bilden von Drain- und Sourcegebieten benachbart zu der Gateelektrodenstruktur durch einen Ionenimplantationsprozess und einen Ausheizprozess, wobei die Drain- und Sourcegebiete entsprechende PN-Übergänge mit einem schwebenden Körpergebiet bilden und wobei ein Teil der PN-Übergänge innerhalb des verformten Silizium/Germanium-Materials angeordnet ist.
  10. Verfahren nach Anspruch 9, das ferner umfasst: Bilden eines Überschusshalbleitermaterials auf dem verformten Silizium/Germanium-Material, um einen Höhenpegel zu erhalten, der sich über einen Höhenpegel erstreckt, der durch eine Gateisolationsschicht definiert ist, die zwischen der Gateelektrode und der Halbleiterschicht gebildet ist.
  11. Verfahren nach Anspruch 10, wobei das Überschusshalbleitermaterial als ein verformtes Silizium/Germanium-Material gebildet wird.
  12. Verfahren nach Anspruch 10, wobei das Überschusshalbleitermaterial als ein Siliziummaterial gebildet wird.
  13. Verfahren nach Anspruch 10, wobei das verformte Silizium/Germanium-Material als ein im Wesentlichen nicht dotiertes Silizium/Germanium-Material mittels eines selektiven epitaktischen Wachstumsprozesses gebildet wird.
  14. Verfahren nach Anspruch 9, das ferner Bilden von Drain- und Sourceerweiterungsgebieten durch Ionenimplantation vor dem Bilden der Vertiefung umfasst.
  15. Verfahren nach Anspruch 9, wobei Bilden der Drain- und Sourcegebiete umfasst: Steuern des Ionenimplantationsprozesses und/oder des Ausheizprozesses und/oder des Prozesses zur Herstellung der Vertiefung auf der Grundlage von Prozessparametern, so dass ein Teil der PN-Übergänge innerhalb des verformten Silizium/Germanium-Materials bleibt.
  16. Verfahren nach Anspruch 9, das ferner umfasst: Entfernen des Seitenwandabstandshalters nach dem Bilden der Vertiefung und nach dem Bilden des verformten Silizium/Germanium-Materials.
  17. Verfahren nach Anspruch 16, das ferner umfasst: Bilden einer Bauteilabstandshalterstruktur an Seitenwänden der Gateelektrode, wobei die Drain- und Sourcegebiete auf der Grundlage der Bauteilabstandshalterstruktur gebildet werden.
  18. Verfahren nach Anspruch 16, wobei der Seitenwandabstandshalter eine Breite von ungefähr 2 nm oder weniger aufweist.
  19. Verfahren nach Anspruch 16, wobei das verformte Silizium/Germanium-Material in der Vertiefung bis zu einem Höhenpegel gebildet wird, der gleich oder geringer ist als ein Hö henpegel, der durch eine Gateisolationsschicht definiert ist, die zwischen der Gateelektrode und der Halbleiterschicht gebildet wird.
  20. Verfahren mit: Bilden einer Vertiefung benachbart zu einer Gateelektrodenstruktur, die einen Seitenwandabstandshalter enthält, innerhalb einer Halbleiterschicht, die auf einer vergrabenen isolierenden Schicht gebildet ist; Bilden eines ersten verformten Silizium/Germanium-Materials in der Vertiefung; Bilden eines zweiten verformten Silizium/Germanium-Materials auf dem ersten verformten Silizium/Germanium-Material, wobei das zweite verformte Silizium/Germanium-Material ein p-Dotiermittel aufweist; Bilden von Drain- und Sourceerweiterungsgebieten benachbart zu der Gateelektrodenstruktur mittels eines Ionenimplantationsprozesses; und Ausführen eines Ausheizprozesses zum Definieren entsprechender PN-Übergänge in einem schwebenden Körpergebiet, wobei ein Teil der PN-Übergänge innerhalb des verformten Silizium/Germanium-Materials angeordnet ist.
  21. Verfahren nach Anspruch 20, wobei das erste verformte Silizium/Germanium-Material ein im Wesentlichen undotiertes Material ist.
  22. Verfahren nach Anspruch 20, das ferner umfasst: Einführen eines p-Dotiermittels in die Halbleiterschicht an einer Unterseite davon vor dem Bilden des ersten verformten Silizium/Germanium-Materials.
DE102006019937A 2006-04-28 2006-04-28 Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers Active DE102006019937B4 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE102006019937A DE102006019937B4 (de) 2006-04-28 2006-04-28 Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
US11/563,986 US7829421B2 (en) 2006-04-28 2006-11-28 SOI transistor having an embedded strain layer and a reduced floating body effect and a method for forming the same
CN200780014957XA CN101432859B (zh) 2006-04-28 2007-03-29 具有埋置应变层和减少的浮体效应的soi晶体管及其形成方法
KR1020087029318A KR101494859B1 (ko) 2006-04-28 2007-03-29 내장된 스트레인층과 감소된 플로팅 바디 효과를 가진 ｓｏｉ 트랜지스터 및 이를 형성하는 방법
GB0819286A GB2451369B (en) 2006-04-28 2007-03-29 An SOI transistor having an embedded strain layer and a reduced floating body effect and a method for forming the same
PCT/US2007/007844 WO2007130241A1 (en) 2006-04-28 2007-03-29 An soi transistor having an embedded strain layer and a reduced floating body effect and a method for forming the same
JP2009507692A JP5204763B2 (ja) 2006-04-28 2007-03-29 埋め込み歪み層を有してフローティングボディ効果が減少されたｓｏｉトランジスタの製造方法
TW096114200A TWI485856B (zh) 2006-04-28 2007-04-23 具有埋置應變層和減少之浮體效應的ｓｏｉ電晶體以及用於形成該ｓｏｉ電晶體之方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006019937A DE102006019937B4 (de) 2006-04-28 2006-04-28 Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers

Publications (2)

Publication Number Publication Date
DE102006019937A1 true DE102006019937A1 (de) 2007-11-15
DE102006019937B4 DE102006019937B4 (de) 2010-11-25

Family

ID=38579768

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006019937A Active DE102006019937B4 (de) 2006-04-28 2006-04-28 Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers

Country Status (8)

Country Link
US (1) US7829421B2 (de)
JP (1) JP5204763B2 (de)
KR (1) KR101494859B1 (de)
CN (1) CN101432859B (de)
DE (1) DE102006019937B4 (de)
GB (1) GB2451369B (de)
TW (1) TWI485856B (de)
WO (1) WO2007130241A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011101433B4 (de) * 2010-04-21 2019-01-24 Globalfoundries Inc. Stressor mit eingebetteter Dotierstoff-Monoschicht für hochentwickelten CMOS-Halbleiter
CN113281920A (zh) * 2021-05-07 2021-08-20 三明学院 一种一阶电光效应硅调制器及其制备工艺

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8264041B2 (en) * 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
KR20090096885A (ko) * 2008-03-10 2009-09-15 삼성전자주식회사 국부적 매립 절연막을 구비하는 반도체 장치 및 그 제조방법
KR100971414B1 (ko) * 2008-04-18 2010-07-21 주식회사 하이닉스반도체 스트레인드 채널을 갖는 반도체 소자 및 그 제조방법
DE102008064702B4 (de) * 2008-07-31 2013-01-17 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Leistungssteigerung in PMOS-und NMOS-Transistoren
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
DE102009006800B4 (de) * 2009-01-30 2013-01-31 Advanced Micro Devices, Inc. Verfahren zur Herstellung von Transistoren und entsprechendes Halbleiterbauelement
DE102009006884B4 (de) * 2009-01-30 2011-06-30 Advanced Micro Devices, Inc., Calif. Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement
US8071481B2 (en) * 2009-04-23 2011-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming highly strained source/drain trenches
DE102009023298B4 (de) 2009-05-29 2012-03-29 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verformungserhöhung in Transistoren mit einer eingebetteten verformungsinduzierenden Halbleiterlegierung durch Erzeugen von Strukturierungsungleichmäßigkeiten an der Unterseite der Gateelektrode
US8299535B2 (en) 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
US8492234B2 (en) * 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
US8361872B2 (en) * 2010-09-07 2013-01-29 International Business Machines Corporation High performance low power bulk FET device and method of manufacture
US20120080721A1 (en) * 2010-10-04 2012-04-05 Chin-I Liao Semiconductor structure and method for making the same
JP5431372B2 (ja) * 2011-01-05 2014-03-05 株式会社東芝 半導体装置およびその製造方法
TWI582832B (zh) * 2011-04-21 2017-05-11 聯華電子股份有限公司 磊晶層的製作方法
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
FR3002079B1 (fr) * 2013-02-11 2016-09-09 Commissariat Energie Atomique Procede de fabrication d'un transistor
US8969966B2 (en) 2013-04-19 2015-03-03 International Business Machines Corporation Defective P-N junction for backgated fully depleted silicon on insulator MOSFET
US9165944B2 (en) 2013-10-07 2015-10-20 Globalfoundries Inc. Semiconductor device including SOI butted junction to reduce short-channel penalty
US9716176B2 (en) 2013-11-26 2017-07-25 Samsung Electronics Co., Ltd. FinFET semiconductor devices including recessed source-drain regions on a bottom semiconductor layer and methods of fabricating the same
US9190418B2 (en) 2014-03-18 2015-11-17 Globalfoundries U.S. 2 Llc Junction butting in SOI transistor with embedded source/drain
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
US9685535B1 (en) * 2016-09-09 2017-06-20 International Business Machines Corporation Conductive contacts in semiconductor on insulator substrate
US10276560B2 (en) * 2017-06-30 2019-04-30 Globalfoundries Inc. Passive device structure and methods of making thereof
US10629730B2 (en) * 2018-05-25 2020-04-21 International Business Machines Corporation Body contact in Fin field effect transistor design
US10707352B2 (en) * 2018-10-02 2020-07-07 Qualcomm Incorporated Transistor with lightly doped drain (LDD) compensation implant
US11444245B2 (en) * 2018-10-22 2022-09-13 The Board Of Trustees Of The University Of Alabama Rapid layer-specific photonic annealing of perovskite thin films
US20220384727A1 (en) * 2018-10-22 2022-12-01 The Board Of Trustees Of The University Of Alabama Rapid layer-specific photonic annealing of perovskite thin films

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050112817A1 (en) * 2003-11-25 2005-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture thereof
US20050110082A1 (en) * 2003-11-25 2005-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having high drive current and method of manufacture therefor
WO2006020282A1 (en) * 2004-08-06 2006-02-23 Freescale Semiconductor, Inc. Strained semiconductor devices and method for forming at least a portion thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1081832C (zh) * 1995-02-27 2002-03-27 现代电子产业株式会社 制造金属氧化物半导体场效应晶体管的方法
JP2001036092A (ja) * 1999-07-23 2001-02-09 Mitsubishi Electric Corp 半導体装置
US6274894B1 (en) * 1999-08-17 2001-08-14 Advanced Micro Devices, Inc. Low-bandgap source and drain formation for short-channel MOS transistors
US6395587B1 (en) * 2000-02-11 2002-05-28 International Business Machines Corporation Fully amorphized source/drain for leaky junctions
US6368926B1 (en) * 2000-03-13 2002-04-09 Advanced Micro Devices, Inc. Method of forming a semiconductor device with source/drain regions having a deep vertical junction
US6441434B1 (en) * 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6797593B2 (en) * 2002-09-13 2004-09-28 Texas Instruments Incorporated Methods and apparatus for improved mosfet drain extension activation
US6867428B1 (en) * 2002-10-29 2005-03-15 Advanced Micro Devices, Inc. Strained silicon NMOS having silicon source/drain extensions and method for its fabrication
CN1279593C (zh) * 2003-06-10 2006-10-11 清华大学 沟道有热、电通道的绝缘层上硅金属－氧化物－半导体场效应晶体管制造工艺
KR100487564B1 (ko) * 2003-07-07 2005-05-03 삼성전자주식회사 높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그제조방법
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7057216B2 (en) * 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US6872626B1 (en) * 2003-11-21 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a source/drain and a transistor employing the same
US7172933B2 (en) * 2004-06-10 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed polysilicon gate structure for a strained silicon MOSFET device
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
US20060022264A1 (en) * 2004-07-30 2006-02-02 Leo Mathew Method of making a double gate semiconductor device with self-aligned gates and structure thereof
US7112848B2 (en) * 2004-09-13 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Thin channel MOSFET with source/drain stressors
US7135724B2 (en) * 2004-09-29 2006-11-14 International Business Machines Corporation Structure and method for making strained channel field effect transistor using sacrificial spacer
US7268049B2 (en) * 2004-09-30 2007-09-11 International Business Machines Corporation Structure and method for manufacturing MOSFET with super-steep retrograded island
US7238580B2 (en) * 2005-01-26 2007-07-03 Freescale Semiconductor, Inc. Semiconductor fabrication process employing stress inducing source drain structures with graded impurity concentration
US7238561B2 (en) * 2005-08-02 2007-07-03 Freescale Semiconductor, Inc. Method for forming uniaxially strained devices
DE102005041225B3 (de) 2005-08-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050112817A1 (en) * 2003-11-25 2005-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having high drive current and method of manufacture thereof
US20050110082A1 (en) * 2003-11-25 2005-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having high drive current and method of manufacture therefor
WO2006020282A1 (en) * 2004-08-06 2006-02-23 Freescale Semiconductor, Inc. Strained semiconductor devices and method for forming at least a portion thereof

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Widmann, Maden, Friedrich: Technologie hochinte- grierte Schaltungen: S.225, Springer, 1996, 2.Auflage
Widmann, Maden, Friedrich: Technologie hochintegrierte Schaltungen: S.225, Springer, 1996, 2.Auflage *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011101433B4 (de) * 2010-04-21 2019-01-24 Globalfoundries Inc. Stressor mit eingebetteter Dotierstoff-Monoschicht für hochentwickelten CMOS-Halbleiter
CN113281920A (zh) * 2021-05-07 2021-08-20 三明学院 一种一阶电光效应硅调制器及其制备工艺

Also Published As

Publication number Publication date
TW200746438A (en) 2007-12-16
WO2007130241A1 (en) 2007-11-15
JP2009535809A (ja) 2009-10-01
KR20090013215A (ko) 2009-02-04
GB2451369B (en) 2011-09-28
JP5204763B2 (ja) 2013-06-05
KR101494859B1 (ko) 2015-02-23
GB0819286D0 (en) 2008-11-26
US20070252204A1 (en) 2007-11-01
CN101432859B (zh) 2013-02-27
TWI485856B (zh) 2015-05-21
GB2451369A (en) 2009-01-28
US7829421B2 (en) 2010-11-09
DE102006019937B4 (de) 2010-11-25
CN101432859A (zh) 2009-05-13

Similar Documents

Publication Publication Date Title
DE102006019937B4 (de) Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
DE102008063427B4 (de) Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
DE102008026213B3 (de) Verfahren zur Durchlassstromerhöhung in Transistoren durch asymmetrische Amorphisierungsimplantation
DE102005041225B3 (de) Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren
DE102008059501B4 (de) Technik zur Verbesserung des Dotierstoffprofils und der Kanalleitfähigkeit durch Millisekunden-Ausheizprozesse
DE102006019835B4 (de) Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist
DE102006009272B4 (de) Verfahren zur Herstellung eines verspannten Transistors durch eine späte Amorphisierung und durch zu entfernende Abstandshalter
DE102008030854B4 (de) MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
DE102010030768B4 (de) Herstellverfahren für ein Halbleiterbauelement als Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand und besserer Gleichmäßigkeit und Transistor
DE102008035812B4 (de) Flacher pn-Übergang, der durch in-situ-Dotierung während des selektiven Aufwachsens einer eingebetteten Halbleiterlegierung mittels eines zyklischen Aufwachs-Ätz-Abscheideprozesses gebildet wird
DE102006046363B4 (de) Verfahren zum Verringern von Kristalldefekten in Transistoren mit wieder aufgewachsenen flachen Übergängen durch geeignetes Auswählen von Kristallorientierungen
DE102009010847B4 (de) Integration von Halbleiterlegierungen in PMOS- und NMOS-Transistoren unter Anwendung eines gemeinsamen Ätzprozesses für Aussparungen
DE102008006961A1 (de) Verfahren zum Erzeugen eines verformten Kanalgebiets in einem Transistor durch eine tiefe Implantation einer verformungsinduzierenden Sorte unter das Kanalgebiet
DE102009047304B4 (de) Leistungssteigerung in PFET-Transistoren mit einem Metallgatestapel mit großem ε durch Verbessern des Dotierstoffeinschlusses
DE102008011932B4 (de) Verfahren zur Erhöhung der Eindringtiefe von Drain- und Sourceimplantationssorten für eine gegebene Gatehöhe
DE102009006884A1 (de) In-situ erzeugte Drain- und Source-Gebiete mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil
DE102008035816A1 (de) Leistungssteigerung in PMOS- und NMOS-Transistoren auf der Grundlage eines Silizium/Kohlenstoff-Materials
DE102008049719A1 (de) Asymmetrische Transistorbauelemente, die durch asymmetrische Abstandshalter und eine geeignete Implantation hergestellt sind
DE102005051994A1 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE102007015500B4 (de) Verfahren zum Erzeugen einer Zugverspannung bei einem Halbleiterbauelement durch wiederholtes Anwenden von "Verspannungsgedächtnisverfahren" und Halbleiterbauelement
DE102006019921A1 (de) Transistor mit eingebetteter Schicht mit Zugverformung mit geringem Abstand zu der Gateelektrode und ein Verfahren zur Herstellung des Transistors
DE102008011814A1 (de) CMOS-Bauelement mit einem NMOS-Transistor mit abgesenkten Drain- und Sourcebereichen und einem PMOS-Transistor mit einem Si/Ge-Material in den Drain- und Sourcebereichen
DE102007052053B4 (de) Eine Zugverformungsquelle unter Anwendung von Silizium/Germanium-Material in global verformtem Silizium
DE102007004859A1 (de) SOI-Bauelement mit einer Substratdiode mit Prozess toleranter Konfiguration und Verfahren zur Herstellung des SOI-Bauelements
DE102005057074A1 (de) Technik zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R020 Patent grant now final

Effective date: 20110225