JP3392657B2

JP3392657B2 - 半導体記憶装置

Info

Publication number: JP3392657B2
Application number: JP25407496A
Authority: JP
Inventors: 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-26
Filing date: 1996-09-26
Publication date: 2003-03-31
Anticipated expiration: 2016-09-26
Also published as: JPH10106255A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
かかわり、特に磁気抵抗の変化を利用して情報の記憶を
行う半導体記憶装置に関する。

【０００２】

【従来の技術】今日、半導体メモリは、大型コンピュー
タの主記憶から、パーソナルコンピュータ、家電製品、
及び携帯電話等至る所で利用されている。半導体メモリ
の種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡ
Ｍ）、ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ
（MaskＲＯＭ）、Flash Ｅ２ＰＲＯＭ（Electrically E
rasable ProgrammableＲＯＭ）等が市場に出まわってい
る。特に、ＤＲＡＭは揮発性メモリであるにも関らず、
その低コスト性（ＳＲＡＭに比べてセル面積が１／
４）、高速性（ FlashＥ２ＰＲＯＭ）の点で優れてお
り、市場の殆どを占めているのが現状である。

【０００３】書き換え可能で不揮発性のFlash Ｅ２ＰＲ
ＯＭは、電源を切ることが可能だが、書き換え回数（Ｗ
／Ｅ回数）が１０⁶程度と少なく、又書き込み時間もマ
イクロ秒程度かかるという欠点がある。さらに書き込み
時に高電圧（１２Ｖ〜２２Ｖ）を印可する必要がある等
の問題から、ＤＲＡＭ程は市場が開けていない。

【０００４】これに対して、強誘電体キャパシタ（ferr
odielectric capacitor）を用いた不揮発性メモリのＦ
ＲＡＭ（Ferrodielectric RAM ）は、１９８０年に提案
されて以来、不揮発性であり、書き換え回数が１０¹²と
多く、又読み出し及び書き込み時間がＤＲＡＭ程度であ
り、３Ｖ〜５Ｖ動作が可能である等の長所があるため、
各記憶装置メーカが開発を行っている。しかしながら、
書き換え回数が１０¹²では、１００ｎｓサイクルタイム
で、（１００ｎｓｘ１０¹²）／（６０＊６０＊２４秒）
＝１．１５日である。書き換え回数が１０の１５乗以上
でないと、１０年以上連続動作が出来ず、ＤＲＡＭ等の
メインメモリとしての利用が出来ないのが現状である。

【０００５】これに対して、近年ＧＭＲ（Giant Magne
toResistive ）膜等の磁気抵抗（ MagnetoResistive ）
効果を利用した不揮発性の半導体記憶装置の開発がなさ
れている（J. L. Brown et al, IEEE Trans. of Compon
ents Packaging, and Manufacturing Technology-PART
A, Vol. 17, No.3, Sep., 1994. や、 Y. Irie et a
l., Japanese Journal of Applied Physics Letter, Vo
l.34, pp.L415-417, 1995.や、D. D. Tang et al., IEE
E InterMAG'95, AP03, 1995 等）。このような磁気抵抗
効果を利用した記憶装置は、非破壊読みだし、高速動
作、高放射線耐圧等の長所に加え、書き換え回数が１０
¹⁵以上とＤＲＡＭマーケット、全半導体メモリ、及びＨ
ａｒｄＤｉｓｋ（ＨＤ）等をそのまま置き換える可能性
がある。

【０００６】図１７（ａ）に従来のＧＭＲメモリのセル
平面図を、図１７（ｂ）にこの平面図のＢ−Ｂ‘断面図
を示す。図１７（ａ）及び図１７（ｂ）に示すように、
ＧＭＲ膜１はビット線２，３に直列接続し、ワード線４
はＧＭＲ膜１の上層にビット線と交叉するように形成さ
れている。ＧＭＲ膜１には、金属人工格子、ナノグラニ
ュラー合金や、図１８（ａ）に示す様な薄い強磁性層１
１、非磁性導体層１２、及び強磁性層１３の積層膜から
なる交換結合型ＧＭＲ膜等がある。その他にもトンネル
型ＧＭＲ、酸化物磁性体を用いたＧＭＲやＣＭＲ（Colo
ssal MR ）等も提案されている。

【０００７】次に、ＧＭＲメモリの動作を図１８（ａ）
に示す交換結合型ＧＭＲ膜を用いて説明する。各層の膜
厚は強磁性層１１，１３が３．０μｍ、非磁性層導体層
１２が２．０μm と電子の平均自由工程ｌよりも薄い。
非磁性導体層１２を上下より挟む強磁性層１１，１２の
スピン（ｓｐｉｎ）は、ゼロ磁界では交換相互作用によ
り互いに逆方向のスピンを持つ。そして、図１８（ｂ）
に示すワード線電流による磁界と、図１８（ｃ）に示す
ビット線電流による磁界により、スピン方向が変化す
る。図１８（ｂ），図１８（ｃ）中、丸○に点・は紙面
の裏面側から手前側への電流方向を示し、○に×はその
逆方向を示す。矢印は電流磁界を示す。アンペアの右ね
じの法則により、ワード線電流による磁界はビット線と
平行にＧＭＲ膜１の２つの強磁性層１１、１３に作用す
る。ビット線電流による磁界はワード線と平行にＧＭＲ
膜１の強磁性層１１、１３に作用する。各強磁性層のス
ピン方向を変化させて、両強磁性層１１，１3 のスピン
方向を反対方向とするとＧＭＲ膜の電気抵抗は高く、ス
ピン方向を同一方向にすると電気抵抗が低くなる。この
抵抗変化は両側のスピンの相対方向のみにより決まり、
両側のスピンの絶対方向には依存しない（等方性）。Ｇ
ＭＲメモリは、このような抵抗の変化に基づいて書き込
み情報を読み出す。

【０００８】ＧＭＲ膜１には、図１６（ａ），図１６
（ｂ），及び図１６（ｃ）に示す様なスピンバルブ型Ｇ
ＭＲ膜が提案されている。図１６（ａ）は交換結合型Ｇ
ＭＲ膜を示す。この膜は下から順に強磁性層２３（Ｃ
ｏ，ＮｉＦｅ，ＣｏＦｅ，ＮｉＦｅＣｏのいずれか一種
を主な構成要素とする。）、非磁性導体層２２（Ｃｏ，
Ａｇ，Ａｕのいずれか一種を主な構成要素とする。）及
び強磁性層２１（Ｃｏ、ＮｉＦｅ，ＣｏＦｅ，ＮｉＦ
ｅ，Ｃｏのいずれか一種を主な構成要素とする。）の積
層体である。この型のデータ記憶法式の例は、低磁界で
は反対方向にスピンを持たせ、これを“１”データと
し、飽和磁界以上では同一方向のスピンを持たせ、これ
を“０”データとする。他の記憶方式としては、強磁性
層２１、２２にワード線の電流方向に対して逆方向のス
ピンを持たせて、これを“０”データとし、ワード線に
大電流を流し両強磁性層のスピンをビット線方向に向
け、さらに反対方向を向いているスピン方向と逆方向に
回転磁界を発生するようにビット線に電流を流し、絶対
方向が逆のスピン方向に上下強磁性層のスピンを反転さ
せ“１”データとする。単に、回転磁界だけではスピン
は反転せず、ワード線電流による磁界とビット線電流に
よる磁界の合成磁界が反転に必要なエネルギーを越えた
場合にのみ反転する。読み出しはまずワード線方向と逆
方向に書き込み時より小さな電流を流し、両方のスピン
の方向を同一ビット線方向に向ける。次ぎに、“１”デ
ータを書き込んだ場合と同じように、回転磁界を発生さ
せる方向にビット線電流を流す。この時、“１”データ
であれば、スピン方向と回転磁界が同じ方向であるた
め、スピンはワード線方向に互いに反対方向に向き、結
果として非磁性導体膜の抵抗は高抵抗となる。“０”デ
ータであれば、スピン方向と回転磁界が異なる方向であ
るため、ワード線電流による両方のスピンの方向が同一
ビット線方向に向く力が強まる（ワード線電流が小さい
ため、反転はしない）。結果として、ビット線の抵抗は
低抵抗となる（J. L. Brown et al, IEEE Trans. of Co
mponents Packaging, and Manufacturing Technology-P
ART A, Vol. 17, No.3,Sep., 1994. ）。

【０００９】図１６（ｂ）は非結合型スピンバルブ膜
の構造を示し、その特徴は導体層の下の軟磁性層（Ｎｉ
Ｆｅ（Ｃｏ））が他の層とは独立に動作することにあ
る。図１６（ｂ）に示す膜は下から順に軟磁性層（Ｎｉ
Ｆｅ（Ｃｏ））２６、非磁性導体層（Ｃｕ）２５、及び
( 半) 硬質磁性層（ＣｏＰｔ）２４を積層膜であり、
（半）硬質磁性層２４のスピン方向が反転する磁界強度
は大きく、軟磁性層２６のスピン方向が反転する磁界強
度は小さい（ Y. Irie et al., Japanese Journalof Ap
plied Physics Letter, Vol.34, pp.L415-417, 1995.
等）。よって、図１６（ｂ）中、例えば、紙面裏側より
手前側に大きなワード線電流を流すと、（半）硬質磁性
層は“０”データを記憶し、紙面手前側から裏側に大き
なワード線電流を流すと、（半）硬質磁性層は“１”デ
ータを記憶する。読み出し時は、例えば、“０”データ
の場合、紙面手前側から裏面側へ小さいワード線電流を
流すと、軟磁性層２６は硬質磁性層２４とは逆スピンと
なり抵抗が高くなる。“１”データの場合、軟磁性層２
６と硬質磁性層２４のスピンは同方向となり低抵抗とな
る。この抵抗値の相違を記録情報として読み出す。

【００１０】図１６（ｃ）は、他の非結合型スピンバル
ブ膜の例を示す。この膜は下から順に軟磁性層（ＮｉＦ
ｅ（Ｃｏ））３０、非磁性導体層（Ｃｕ）２９、軟磁性
層（ＮｉＦｅ（Ｃｏ））２８、及び反強磁性層（ＦｅＭ
ｎ）２７からなる積層体である。軟磁性層２８は反強磁
性層２７と交換結合により強く結びつき、固定スピンを
もつ。一方、軟磁性層３０は外部磁界によりスピンが反
転してスピンの反転、非反転により情報を記憶する（D.
D. Tang et al., IEEE InterMAG'95, AP03, 1995
等）。

【００１１】このようなＧＭＲメモリは、次に示す問題
によりいまだに実用化されていない。これは、現状のＧ
ＭＲ膜では、ワード線に１００ｍＡ〜数Ａの大きな電流
を流して、大きい磁界により磁気抵抗変化率（室温で１
００％等が可能）を稼ぐことができるものの消費電流が
増大する為である。特に、ワード線からＧＭＲ膜とビッ
ト線からＧＭＲ膜には、距離差があるため、ワード線電
流による磁界はビット線による磁界よりも弱くなってし
まい、ワード線には大きな電流が必要となる。現状のま
までは、高信頼なＬＳＩを作る上で必須であるセンス感
動の良い高い抵抗変化率（高ＭＲ率）の材料を用いる
と、大きなワード線電流をｃｈｉｐ内で流す必要があ
り、更に、複数のワード線を選択すると、さらに大きな
消費電流が流れ、実用化に程遠いものとなる大きな欠点
が存在する。以上の問題は図１６（ｄ）に示す磁界［Ｏ
ｅ］とＭＲ変化率（％）の関係で説明できる。現状のＧ
ＭＲ膜では、変化率が高いが必要磁界が大きい（Ａ線に
示す。）か、変化率は低いが必要磁界が低い（Ｂ線に示
す。）しか無く、Ｃ線の様に低必要磁界、高ＭＲ率の理
想的な膜が存在しない。

【００１２】さらに、従来技術では、選択したワード線
に電流を流して磁界を発生させると、隣接する非選択の
ワード線のメモリセルにも磁界の影響が及ぶため、デー
タ書き込み時では隣接セルのデータの破壊が起こり、デ
ータ読み出し時には選択セルと逆データが隣接セルに書
き込まれていた場合に選択セルの抵抗変化を弱める働き
をする。これは、微細化が進むほど、顕著になる。

【００１３】

【発明が解決しようとする課題】以上説明したように、
従来のＧＭＲメモリにおいては、非破壊読みだし、高速
動作、及び高放射線耐圧性等の長所に加え、書き換え回
数１０¹⁵以上と１０年連続動作が可能であるが、高信頼
なＬＳＩを作る上で必須のセンス感動の良い、高い抵抗
変化率（高ＭＲ率）の材料を用いると、大きなワード線
電流をｃｈｉｐ内で流す必要があり、更に、複数のワー
ド線を選択すると、さらに大きな消費電流が流れ、実用
化に程遠いものとなる大きな欠点が存在していた。又、
微細化が進むと、漏れ磁界により隣接セルデータが破壊
される傾向にあるという欠点を持っていた。

【００１４】本発明は、上記事情を考慮して成されたも
ので、磁気抵抗の変化により情報を記憶する記憶装置に
おいて、低消費電力でありかつセンス感度の高い記憶装
置を提供することを目的とする。

【００１５】

【課題を解決するための手段】

（概要）上記課題を解決するために本発明の第1 は、複
数本のビット線と、前記ビット線と交叉すると共に、互
いに直列接続する平行な複数層のワード線層からなる複
数本のワード線と、前記ビット線と前記ワード線の交叉
する領域に形成され、前記ビット線に直列接続する磁気
抵抗効果膜を備える複数のメモリセルとが備えられたこ
とを特徴とする半導体記憶装置を提供する。

【００１６】又、上記課題を解決する為に、本発明の第
２は、複数本のビット線と、前記ビット線と交叉すると
共に、同一電流源からの電流が供給される複数層のワー
ド線層からなる複数本のワード線と、前記ビット線と前
記ワード線とが交叉する領域に形成され、前記ビット線
に直列接続する磁気抵抗効果膜を備える複数のメモリセ
ルとが備えられたことを特徴とする半導体記憶装置を提
供する。

【００１７】この第１及び第２の発明において好ましい
構成を以下に示す。ａ）磁気抵抗効果膜の上層或いは下層のいずれかに形成
された複数の前記ワード線層の電流方向は互いに同一方
向である。ｂ）磁気抵抗効果膜の上層に形成された前記ワード線層
の電流方向と前記磁気抵抗効果膜の下層に形成された前
記ワード線層の電流方向は互いに逆方向である。ｃ）磁気抵抗効果膜の上層に形成された前記ワード線層
と、前記磁気抵抗効果膜の下層に形成された前記ワード
線層はワード線方向に配列したセルアレイの一端におい
て接続されている。ｄ）上層のワード線層と、前記下層の前記ワード線層と
で構成される複数のワード線は前記セルアレイの両端に
おいてワード線駆動回路に交互に接続されている。ｅ）磁気抵抗効果膜の上層に第1 のワード線層が形成さ
れ、さらに第１のワード線層の上層に第２のワード線層
が形成され、前記磁気抵抗効果膜の下層に第３のワード
線層が形成され、さらに第３のワード線層の下層に第４
のワード線層が形成され、前記第1 のワード線層と前記
第４のワード線層とがセルアレイの一端において接続さ
れ、前記第２のワード線層と前記第４のワード線層とが
他端において接続されている。上記課題を解決する為に、本発明の第３は、複数本のビ
ット線と、前記ビット線と交叉する複数本のワード線
と、前記ワード線を駆動する複数のワード線駆動回路
と、前記ビット線と前記ワード線とが交叉する領域に形
成され、前記ビット線に直列接続する磁気抵抗効果膜を
備える複数のメモリセルと、ワード線方向のセルアレイ
端において、前記ワード線にその他端の電位よりも低い
電位を供給する第１の電源線と、この第1 の電源線に接
続される第２の電源線であり、別のセルアレイの一端に
おいて、前記ワード線にその他端の電位よりも高い電位
を供給する第２の電源線とが備えられたことを特徴とす
る半導体記憶装置を提供する。

【００１８】又、上記課題を解決するために、本発明の
第４は、複数本のビット線と、前記ビット線と交叉する
複数本のワード線と、前記ワード線を駆動する複数のワ
ード線駆動回路と、前記ビット線と前記ワード線とが交
叉する領域に形成され、前記ビット線に直列接続する複
数の磁気抵抗効果膜とを備える複数のメモリセルと、前
記ビット線方向のセルアレイの一端に、他端の電位より
も低い電位を供給する第１の電源線と、この第1 の電源
線と接続される第２の電源線であり、別のセルアレイの
ビット線の一端に、他端の電位よりも高い電位を供給す
る第２の電源線とが備えられたことを特徴とする半導体
記憶装置を提供する。

【００１９】又、上記課題を解決するために、本発明の
第５は、複数本のビット線と、前記ビット線と交叉する
複数本のワード線と、前記ワード線を駆動する複数のワ
ード線駆動回路と、前記ビット線と前記ワード線とが交
叉する領域に形成されると共に、前記ビット線の各々に
直列接続する磁気抵抗効果膜を備える複数のメモリセル
とが備えられ、選択された正電流が流れる前記ワード線
とこれに隣接する前記ワード線間に、前記正電流よりも
小さい逆電流が流れる配線とが備えられたことを特徴と
する半導体記憶装置を提供する。

【００２０】又、上記課題を解決するために、本発明の
第６は、複数本のビット線と、前記ビット線と交叉する
複数本のワード線と、前記ワード線を駆動する複数のワ
ード線駆動回路と、前記ビット線と前記ワード線の交叉
する領域に形成され、前記ビット線に直列接続する磁気
抵抗効果膜を備える複数のメモリセルとが備えられ、選
択された正電流が流れる前記ワード線に隣接する他の前
記ワード線には、前記正電流よりも小さい逆電流が流れ
ることを特徴とする半導体記憶装置を提供する。

【００２１】又、上記課題を解決するために、本発明の
第７は、複数本のビット線と、前記ビット線と交叉する
複数のワード線と、前記ビット線と前記ワード線が交叉
する領域に形成され、前記ビット線と直列接続する磁気
抵抗効果膜とが備えられ、前記ワード線の水平投影は前
記ビット線と重なる領域を有することを特徴とする半導
体記憶装置を提供する。

【００２２】（作用）本発明の第1 及び第2 によれば、
磁気抵抗効果膜は、複数層のワード線による複数のワー
ド線層の電流により生成される合成磁界の影響を受け
る。従って、1層のワード線を用いた従来の磁気抵抗効
果膜を用いた記憶装置に対してワード線の層数にほぼ比
例する大きい磁界が得られる。そして、複数のワード線
層をセル端等で接続することで直列接続させ、同一電流
源から流れる電流を用いれば、従来の記憶装置に対して
ほぼ同等の電流量で、ワード線の層数に比例した大きな
合成磁界を発生させることができる。従って、小さいワ
ード線電流、小さなｃｈｉｐ消費電流で大きな磁気抵抗
変化率を実現することができる。

【００２３】又、本発明の第3 によれば、互いに平行に
形成される複数層のワード線の層間に複数の磁気抵抗効
果膜がアレイ状に形成され、磁気抵抗効果膜を中央にし
て互いに対向するワード線には互いに逆方向に電流が流
される。そして、異なるセルアレイの複数のワード線駆
動回路の電源を直列接続すれば、複数のセルアレイのワ
ード線を同時に動作させても消費電流が増加されずに、
複数のセルアレイ全体の消費電力を抑えることが出来
る。

【００２４】又、本発明の第4 によれば、異なるセルア
レイのビット線駆動回路の電源を直列接続すれば、複数
のセルアレイのビット線を同時に動作させても、消費電
流が増加されずに、ｃｈｉｐの消費電力を抑えることが
出来る。

【００２５】又、本発明の第5 によれば、選択ワード線
に流れる磁界により、隣接するメモリセルへのもれ磁界
の影響を、ワード線間に配設した制御線に、選択ワード
線と逆方向の電流を流し、前記もれ磁界の大きさを弱め
る方向に磁界を発生させることにより、弱めさせること
が出来る。

【００２６】又、本発明の第6 によれば、選択ワード線
に流れる磁界により、隣接するメモリセルへのもれ磁界
の影響を、隣接ワード線に僅かな選択ワード線と逆方向
の電流を流し、前記もれ磁界の大きさを弱める方向に磁
界を発生させることにより、弱めさせることが出来る。

【００２７】又、上記本発明の第６によれば、ワード線
と磁気抵抗効果膜間の距離を従来よりも短かくできる。
又、上記本発明では、磁気抵抗変化率が大きいが、消費
電流が多い材料、構造で、消費電流を減らしたいものが
最適である。例えば、ＧＭＲ膜がある。このうち、交換
結合型ＧＭＲ膜はＣｕ、Ａｕ、Ａｇ、Ｃｒ等の非強磁性
導体層の上下層にＣｏ、Ｎｉ、Ｆｅ等及びこれらの合金
の強磁性層が形成された膜である。又、スピンバルブ型
ＧＭＲ膜はＣｕ，Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層
の片側にＣｏＰｔ等の（半）硬質磁性層、他の片側にＮ
ｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を形成した膜であ
る。又、他のスピンバルブ型ＧＭＲ膜として、Ｃｕ，
Ａｕ，Ａｇ，Ｃｒ等の非強磁性導体層の片側にＮｉＦ
ｅ，ＮｉＦｅＣｏ等の軟磁性層とＦｅＭｎ等の反強磁性
層、他の片側にＮｉＦｅ，ＮｉＦｅＣｏ等の軟磁性層を
形成した膜である。又、Ａｌ２Ｏ２等の非強磁性絶縁層
の両側にＦｅ等の強磁性層を接続したトンネル型ＧＭＲ
膜、Ｐｒ，Ｓｒ，Ｍｎ，Ｏ等を含むＣＭＲ（Ｃｏｌｏｓ
ｓａｌＭａｇｎｅｔｏＲｅｓｉｓｔｉｖｅ）膜があ
る。

【００２８】

【発明の実施の形態】以下、図面を参照しつつ本発明の
各実施形態を説明する。（第１の実施の形態）図１（ａ）は本発明の第１の実施
形態である磁気抵抗効果を利用した半導体記憶装置を説
明するためのメモリセル断面図である。又、図１（ｂ）
は互いに隣接する複数のメモリセルを示した平面図であ
り、図１（ｃ）はセルアレイのワード線方向の断面図と
ワード線駆動回路を示す。

【００２９】本実施の形態では図１（ａ）、及び（ｂ）
に示すように、ビット線３１と、これより上層及び下層
に各々形成された上層ワード線３２、下層ワード線３３
とが立体的に交叉して形成されており、交叉する領域に
両端がビット線３１に接続されたＧＭＲ膜３４が形成さ
れている。つまり、ＧＭＲ膜３４の直上に上層ワー
ド線３２が形成され、直下に下層ワード線３３が設けら
れている。又、上層及び下層ワード線３２、３３はＧＭ
Ｒ膜３４及び層間膜をはさんで基板主表面の鉛直方向に
重なり合うように形成されている。層間膜は上層、下層
ワード線３２、３３間及びこれらとＧＭＲ膜３４及びビ
ット線３１間を電気的に絶縁している。

【００３０】次に、このメモリセルの上層ワード線３２
に、例えば紙面の裏面側より手前側（○に・）に電流を
流し、下層ワード線３３には、紙面の手前側より裏面側
（○に×）に電流を流す。すると、上層ワード線３２及
び下層ワード線３３の電流により発生する磁界は、アン
ペアの右ねじの法則により、図中右側方向に向き、結果
として、セルには2 層のワード線による磁界を合わせた
合成磁界が発生して、ＧＭＲ膜３４に作用する。この合
成磁界は、電流量を同等とすると1 層のワード線（従来
技術）により発生する磁界の約２倍の磁界強度である。

【００３１】ここで、例えば図１（ｃ）に示すように、
上層及び下層ワード線３２，３３を、セルアレイの左端
セル３６ａから、右端セル３６ｌまで引き伸ばし、両者
をセルアレイの左端でコンタクト３７により直列接続す
ると、消費電流は従来と同一でありながら、2 層のワー
ド線に流れる電流の合成磁界は従来の約２倍発生させる
ことができる。

【００３２】各層への電圧の印加は、上層ワード線３２
にはワード線駆動回路３５よりＶ１の電圧を印可し、下
層ワード線３３にはワード線駆動回路３５よりＶ２の電
位に接続される。Ｖ１＞Ｖ２の場合、上層ワード線３２
には、紙面左向きに電流が流れ、下層ワード線３３に
は、紙面右向きの電流が流れる。Ｖ１＞Ｖ２の例とし
て、Ｖ１＝Ｖｃｃ、Ｖ２＝０Ｖであっても良いし、Ｖ２
＞Ｖ１の例として、Ｖ２＝Ｖｃｃ、Ｖ１＝０Ｖであって
も良く、又所望の電流を流す為に、上記関係を満たすよ
うにＶ１、Ｖ２を任意の電位として良い。データ書き込
み／読みだしでの上層ワード線と下層ワード線の差は、
書き込み時にＶ１−Ｖ２を大きく、読みだし時にＶ１−
Ｖ２を小さめにとれば消費電流を抑制できる。

【００３３】本実施形態によれば、同じ必要磁界をより
小さいワード線消費電流により発生できる。又、センス
感度の良い大きな磁気抵抗変化率の材料、構造のものを
用いても、低消費電流のＬＳＩが実現でき、低消費電力
と、センス感度向上の両立が可能となる。

【００３４】本実施形態は、図１（ｃ）に示したものに
限られず、各層を直列接続する構成であれば他の構造、
形態も含まれる。本実施形態及び以下に説明する他の実
施形態には、上述したＧＭＲ（Giant MagnetoResisto）
膜としてＣｕ、Ａｕ、Ａｇ、Ｃｒ等の非強磁性導体層の
両側にＣｏ、Ｎｉ、Ｆｅ等及びこれらの合金の強磁性層
を接続させた交換結合型ＧＭＲ膜、或はＣｕ、Ａｕ、
Ａｇ、Ｃｒ等の非強磁性導体層の片側に、ＣｏＰｔ等の
（半）硬質磁性層、他側にＮｉＦｅ、ＮｉＦｅＣｏ等の
軟磁性層を接続したスピンバルブ型ＧＭＲ膜、或はＣ
ｕ、Ａｕ、Ａｇ、Ｃｒ等の非強磁性導体層の片側に、Ｎ
ｉＦｅ、ＮｉＦｅＣｏ等の軟磁性層とＦｅＭｎ等の反強
磁性層、他の片側にＮｉＦｅ、ＮｉＦｅＣｏ等の軟磁性
層を接続したスピンバルブ型ＧＭＲ膜等がある。又、ト
ンネル型ＧＭＲ膜として、Ａｌ２Ｏ２等の非強磁性絶縁
層の両側にＦｅ等の強磁性層を接続したもの等がある。
又、ＧＭＲ膜の他に膜として、Ｐｒ、Ｓｒ、Ｍｎ、Ｏ等
を含む膜ＣＭＲ（Colossal MagnetoResisto ）等があ
る。又、一方向に磁気異方性を示すＡＭＲ効果をもつパ
ーマロイ等を用いることも可能である。

【００３５】（第２の実施の形態）以下、本発明の第２
の実施形態の半導体記憶装置を説明する。図２（ａ）は
メモリセル断面図、図２（ｂ）はセルアレイのワード線
方向断面図とワード線駆動回路を示す。本実施形態で
は、第１及び第2 のワード線層４３ａ，４３ｂと、これ
らの下層に形成されたＧＭＲ膜４５と、この下層に形成
された第１及び第２のワード線層４４ａ，４４ｂを設け
ている。ビット線４２は４層のワード線層４３ａ，４３
ｂ，４４ａ，４４ｂと交叉し、ＧＭＲ膜４５はこの交叉
部に形成されている。

【００３６】次に、このメモリセル４１に発生する磁界
について説明する。メモリセル４１の第1 及び第2 のワ
ード線層４３ａ，４３ｂに同一方向の電流を流し、第３
及び第４の下層ワード線４４ａ，４４ｂに、第１及び第
２のワード線層と逆方向の電流を流すことにより、１本
のワード線の電流量は従来と同等であっても、合成磁界
により従来に比べ約４倍の磁界を発生でき、ＧＭＲ膜
４５はこの合成磁界の作用を受ける。合成磁界は層の増
加に比例して増大する。

【００３７】次に、各ワード線層の接続について説明す
る。本実施の形態では第１のワード線層４３ａと第４の
ワード線層４４ｂ、第2 のワード線層４３ｂと第４のワ
ード線層４４ａ、及び第2 のワード線層４３ｂと第４の
ワード線層４４ａを、図２（ｂ）に示すように、セルア
レイの両端で、コンタクト４６ａ，４６ｂ，４６ｃによ
り直列接続させている。従って、従来と同じ消費電流で
あっても4 倍の合成磁界を実現でき、第1 の実施形態よ
りもさらに低い消費電流のＬＳＩが実現できる。又、Ｇ
ＭＲ膜４５により高い磁性抵抗変化率材料を適用するこ
とが可能になる。

【００３８】尚、ここで述べた各層を直列に接続する方
法は図２（ｂ）に示すものに限られない。ワード線への
印加電圧Ｖ１，Ｖ２に関しては第1 の実施の形態と同様
に行えばよく、ここでは詳しい説明を省略する。

【００３９】（第３の実施の形態）次に本発明の第３の
実施形態について説明する。上述した第2 の実施形態の
ように磁気抵抗効果膜の上、下のワード線を多層に形成
する際、最小加工寸法でワード線ピッチを画定すると、
次のような問題が発生すると思われる。つまり、コンタ
クト４６ａが形成されるために、下層のワード線層の最
上層（第２の実施の形態の例では第３ワード線層４４
ａ）とワード線駆動回路５７とを接続することが困難と
なる。第3 の実施形態では、この問題を解決する。

【００４０】本実施形態では図３に示すように、セルア
レイ毎に、左右交互にワード線駆動回路５７に接続し
（図３では片側に接続するワード線駆動回路を省略し
た。）、第２コンタクトによりワード線駆動回路への接
続が困難なワード線層を第2 コンタクト５６ｂのわきに
引き出すことにより上記問題を解決している。

【００４１】この際、ワード線駆動回路との接続を相対
称に行っているセルアレイ同士は図３に示すよう左右に
ずらして配設する。セルアレイＡの第２の上層ワード線
のように駆動回路との接続を行わない層はセルアレイ内
側で、第１、第３コンタクトを取れば、相対象に形成さ
れたセルアレイＢの第１の下層ワード線は、セルアレイ
Ａ方向に１ピッチずらす。

【００４２】本実施形態におけるワード線の配設は、直
列接続のためにコンタクトを要する3 層以上のワード線
が形成されたセルアレイに適用できる。（第４の実施の形態）次に本発明の第４の実施形態を説
明する。

【００４３】上述したように、1 層のワード線を用いて
交換結合型ＧＭＲ膜に“１”及び“０”データを記憶さ
せる方式が文献（ J. L. Brown et al, IEEE Trans. of
Components Packaging, and Manufacturing Technolog
y-PART A, Vol. 17, No.3, Sep., 1994.）により公知で
ある。この記憶方式では読み出し、書き込み時にワード
線電流は逆方向に流してる。

【００４４】これに対し、多層のワード線を用いた本発
明では、読みだし時と書き込み時のワード線電流は同一
方向に流すことができ、両強磁性層のスピンの方向を同
一ビット線方向に向けても記憶装置として動作可能であ
る。上述した方式で“１”データを書き込んだ場合と同
様に、両強磁性層のスピン方向と逆方向にビット線電流
による回転磁界を発生させる。この時、“１”データで
あれば、スピン方向と回転磁界が同じ方向であるため、
ワード線電流に関らずスピンはワード線方向に互いに逆
方向に向く。結果として、ビット線の抵抗は高抵抗とな
る。“０”データであれば両強磁性層のスピン方向と回
転磁界が異なる方向であるため、ワード線電流による両
強磁性層のスピンの方向が同一ビット線方向に向く力が
強まる（ワード線電流が小さいため、反転はしない）。
結果として、ビット線の抵抗は低抵抗となり、メモリセ
ル動作が可能になる。即ち、ワード線電流は、読み出し
／書き込み共に１方向で済む。従って、図４に示すよう
に、複数のワード線駆動回路をセルアレイの１方端に配
置し、各セルアレイに接続する各ワード線の一端部、例
えばＶ２電位を与えるワード線層の端部を共通化するこ
とができる。例えば、第３のワード線層は、第２コンタ
クトの手前で共通化され、ビット線方向に引出されて、
セルアレイ外に引き出される。

【００４５】本実施形態を第2 の実施形態のように上
層、及び下層に各々複数層のワード線がコンタクトによ
り直列接続されるセル構造に適用するとＶ２電位は接地
側で各ワード線に共通に行う事ができるので、ワード線
駆動回路、及びワード線を最小設計ルールで構成するこ
とができる。

【００４６】（第５の実施の形態）次に本発明の第５の
実施形態を図５（ａ）及び（ｂ）を用いて説明する。本
実施形態は図５（ａ）に示すように、ＧＭＲセル７１の
上層のワード線を2層（第１ワード線７３ａ、第２ワー
ド線７３ｂ）として、各層に同一方向の電流を流してそ
の合成磁界により、従来の1 層のワード線による磁界の
約２倍にすることを特徴とする。本実施形態では、第1
から第４の実施形態のようにＧＭＲ膜の下方にはワード
線層を備えていない。

【００４７】このように、ＧＭＲ膜の上側か下側の一方
にのみ形成されたワード線層を形成に同一方向の電流を
流すには、互いに直列接続することはできない。そこ
で、本実施形態では図５（ｂ）に示すようにワード線層
を配設する。ワード線層に平行に形成されたセルアレイ
Ａの右端のワード線駆動回路７５ａから電圧Ｖ１２が供
給される第１ワード線層７３ａはセルアレイ左端まで伸
ばされる。選択した第１ワード線層につながるスイッチ
Ｑ１のみＯＮすることにより各ワード線に共通の第１の
電源線７６に接続させる。第１の電源線７６は、ビット
線方向に配設され、数ワード線を単位として、セルアレ
イ右端に引き伸ばされる。引き伸ばすことにより、ビッ
ト線７２と交差するが、この交差部には、メモリセルを
配置しなければ問題は発生しない。第１の電源線７６
は、右セルアレイ端で、ビット線方向に引き伸ばされ、
スイッチを介して各セルアレイの第２のワード線７３ｂ
に接続される。選択したワード線スイッチＱ２をオンす
ることにより、結果として、第１ワード線の下に同一方
向に第２ワード線電流を流すことが可能になる。第２ワ
ード線の左端はＶ２電位を与える駆動回路７５ｂに接続
される。

【００４８】以上、説明したようにセルアレイに直列接
続する複数層のワード線を配設することにより、同じ必
要磁界をより小さいワード線消費電流により発生できる
といえる。又、センス感度の良い大きな磁気抵抗変化率
の材料、構造のものを用いても、低消費電流のＬＳＩが
実現でき、低消費電力と、センス感度向上の両立が可能
となる。

【００４９】（第６の実施の形態）次に、本発明の第６
の実施形態を説明する。本実施形態は第5 の実施形態と
同じようにワード線をＧＭＲ膜の上層あるいは下層の片
側に複数層形成したセル構造を採用した場合のワード線
の他の配設である。第４の実施形態で説明したように、
一方向に流れるワード線電流により、読み込み及び書き
込みが行える為、セルアレイの一端（図６では左端）の
駆動回路は省略でき、各セルアレイに共通のＶ２電源に
接続出来る。そして他端（図6 では右端）ではＶ１を供
給するワード線駆動回路８５を複数のセルアレイで共有
する。ワード線駆動回路８５をスイッチとして用い、Ｑ
３の様なスイッチを介して任意のワード線を選択出来
る。ＷＳ０―１、ＷＳｎ―１は、ワード線選択制御信号
を示す。

【００５０】（第７の実施の形態）次に、本発明の第７
の実施形態を説明する。上述の第１乃至第６の実施形態
では、多層のワード線層を直列接続することにより層数
に比例して配線全体の抵抗が大きくなるという問題があ
る。各ワード線層の配線抵抗が小さい場合は問題ない
が、配線抵抗が大きい場合、電圧降下やＲＣ遅延が問題
となる。本実施形態のようにワード線分割を行うことに
より上記問題が解決できる。

【００５１】本実施形態では図７に示すように、セルア
レイを複数のサブアレイ９１に分割して、セルアレイ
端にメインロウデコーダー（Main Row Decoder）
９２、各サブアレイ９１端に、サブローデコーダー
（Sub Row Decoder ）９３を配置する。そして、メ
インローデコーダー９２とサブローデコーダー
９３はメインワード線（ＭａｉｎＷｏｒｄ−Ｌｉｎ
ｅ）９４により接続し、サブローデコーダー９３か
らサブアレイ９１へ配設するワード線には、本発明の多
層ワード線を適用する。

【００５２】このようにデコーダーを分割することで、
本発明の直列接続された多層ワード線を適用しても電圧
降下やＲＣ遅延の増大は抑制できる。

【００５３】（第８の実施の形態）次に本発明の第８の
実施形態を説明する。従来のＭＲＡＭでは、ＤＲＡＭの
ように複数のセルアレイブロックの複数のワード線を同
時に選択すると、選んだワード線本数に比例した消費電
流が発生する。１本のワード線を選択しても大量の電流
が流れるＧＭＲメモリには致命的である。

【００５４】本実施形態では複数のセルアレイの複数の
ワード線を同時に選択してもその消費電流を1 のセルア
レイの1 ワード線を選択したと同等に低減できる。又、
本実施形態により低消費電力で複数のワード線の活性化
が行え、多数本のビット線データを入出力できる。

【００５５】図８に示す２つのセルアレイブロックＡ，
Ｂを例に第8 の実施形態を説明する。セルアレイＢには
ローデコーダＢが接続され、さらにローデコーダＡに接
続されセルアレイＢの任意のワード線１０２Ｂの駆動に
用いた電流をセルアレイＡの任意のワード線１０２Ａの
駆動に用いる。これは、セルアレイＢに接続したローデ
コーダＢのワード線駆動回路の最終段ドライバの接地側
電源と、ローデコーダＡのワード線駆動回路の最終段ド
ライバの電源側とを接続し、接続点に（Ｖ１＋Ｖ２）／
２［Ｖ］（Ｖ１，Ｖ２は各セルアレイにワード線駆動回
路１０１Ａ，１０１Ｂより与えられる電圧）を付与する
ことで達成する。図８の中間電源は（Ｖ１＋Ｖ２）／２
発生し、スタンドバイ中は固定し、メモリセルの動作時
にはＱ１０をＯＦＦしてワード線との接続を絶つ。これ
により、セルアレイＢのワード線にまず電圧が印可さ
れ、次ぎに、セルアレイＡのワード線に印可されてしま
う不都合や、ｃｌｏｃｋＳｋｅｗによる不安定動作を防
ぐ。

【００５６】以上説明したように、本実施形態により複
数のセルアレイブロックの複数のワード線を同時に選択
した場合でも、１個のセルアレイブロックの１本のワー
ド線を選んだ場合と同程度に消費電流を抑えられる。
又、上述したように複数のワード線の活性化が可能にな
り、結果として、多数本のワード線データをｃｈｉｐ外
へ出力、ｃｈｉｐ内へ入力することが可能になる。

【００５７】尚、上述の説明では２つのセルアレイブロ
ックを用いて説明したが、3 つ以上のセルアレイブロッ
クについても本実施の形態は適用可能である。（第９の実施の形態）従来のＭＲＡＭでは、ＤＲＡＭの
ように複数のセルアレイブロックの複数のビット線を同
時に選択すると、選んだビット線本数に比例した消費電
流が発生する。１本のビット線を選択しても大量の電流
が流れるＧＭＲメモリには致命的である。

【００５８】本実施形態では複数のセルアレイの複数の
ビット線を同時に選択してもその消費電流を1 のセルア
レイの1 ビット線を選択したと同等に低減できる。又、
本実施形態により低消費電力で複数のビット線を活性化
でき、多数のビット線データをチップ外へ出力、チップ
内へ入力できる。

【００５９】本実施形態を図９の示す2 つのセルアレイ
ブロックを例に説明する。２つのセルアレイブロック
Ａ、ＢのうちセルアレイＢのビット線電流発生回路で用
いた電流を、セルアレイＡのビット線電流発生回路の電
流に再利用している。即ちセルアレイＢのビット線電流
発生回路の最終段ドライバの接地側の電源と、セルアレ
イＡのビット線電流発生回路の最終段ドライバの電源側
とを接続して、同時に動作させる。

【００６０】本実施形態により、複数のセルアレイブロ
ックの複数のビット線（或は同一セルアレイの複数のビ
ット線）を同時に選択した場合でも、その消費電流を、
１個のセルアレイブロックの１つのビット線対を選んだ
場合と同等に出来る。又、本実施形態により複数のビッ
ト線の同時活性化が可能になり、結果として多数ビット
データをｃｈｉｐ外へ出力、ｃｈｉｐ内へ入力すること
が可能になる。

【００６１】次に、第9 の実施形態の詳細を図10を用い
て説明する。図10は図９のセルアレイＡのメモリセル１
１１、ローデコーダに接続するワード線WL0 〜ＷＬ７、
ビット線電流発生回路に接続するメインビット線ＢＬ
０、ＢＬ０‘、ＢＬ１、ＢＬ１’、次に所定のビット線
を選択するカラムデコーダを示す。

【００６２】ＧＭＲ膜の電気抵抗変化率は５％〜１００
％程度しか実現出来なく、1 本のビット線に複数（例え
ばｎ段）のセルを接続すると、抵抗変化率が１／ｎにな
り問題となる。それで、図１０に示すように、例えば、
４段（１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ）のセ
ルを接続して、選択するカラム制御線ＣＳＬｎ−２のト
ランジスタＱ１２を介して、メインビット線ＢＬ１に接
続する。ＢＬ１へはトランジスタＱ１５、１６を介して
行う。又、ＧＭＲメモリは、消費電流が大きいため、温
度が上昇しセル抵抗が変化する。

【００６３】そこで、選択ワード線に隣接する非選択セ
ルにつながるビット線（ＢＬ０、ＢＬ０’）をｒｅｆｅ
ｒｅｎｃｅビット線として、選択セルがつながるビット
線と共にセンスアンプ回路、及びビット線電流発生回路
に接続する。

【００６４】図１１（ａ）は、図９のビット線電流発生
回路の詳細を示す。図１１（ａ）に於いて、各ビット線
（ＢＬｉ、ＢＬｉ‘）は互いにデータの読み出し／書き
込みの為に、ビット線ｉからビット線ｉ’に電流を流し
たり、ビット線ｉ‘からビット線ｉに電流を流す必要が
ある。一つのビット線対（ＢＬ０とＢＬ０’、ＢＬ１と
ＢＬ１‘）の各々に電源Ｖ３から電源Ｖ４に電流を流す
回路が必要である。そこで、ＢＬ０からＢＬ０’へ、Ｂ
Ｌ１からＢＬ１‘へ電流を流す場合、トランジスタＱ１
７、Ｑ１８、Ｑ１９、Ｑ２０をＯＮする。定電流制御
は、Ｖ３とＶ４間の電位差の制御と、抵抗Ｒにより行
う。このように、ビット線電流発生回路の電源Ｖ３’と
Ｖ４を接続して、同時に動作する多ビット線対の消費電
流を１個の場合と同等まで低減出来る。図１１（ｂ）に
は図９のセンスアンプを示す。

【００６５】次に、これまで説明した各実施形態及び従
来技術における電圧降下を定量的に見積もってみる。図
１２は、ワード線から、ＧＭＲ膜中央部にどれくらいの
磁界が発生するか見積もる為に用いた図である。この見
積もりは以下の様に行った。四角形に形成されたワード
線の断面を複数に等分割して、その分割領域１個の電流
を計算する。各分割領域からＧＭＲ膜までの距離、角度
を計算してビオサバールの法則（数式１）により水平磁
界Ｈｘ、及び垂直磁界H ｙ成分を計算する。この磁界
成分を全ての分割電流について行い全ての水平磁界Ｈ
ｘ、垂直磁界Ｈｙの合成磁界をもとめると以下のように
なった。この見積もりでは、各ワード線層に流す電流量
は30ｍアンペアに統一した。

【００６６】図１３（ａ）、図１３（ｂ）, 及び図１３
（ｃ）は従来技術の例を示す。膜厚が0.4 μm のワード
線４とＧＭＲ膜１間の距離を０．６μm とすると７５
［Ｏｅ］が発生した（図１３（ａ））。膜厚が0.２μm
のワード線４とＧＭＲ膜１間の距離を０．６μm とする
と８１［Ｏｅ］が発生した（図１３（ｂ））。又、膜厚
が0.４μm のワード線４とＧＭＲ膜１間の距離を０．３
μm とすると１１４［Ｏｅ］が発生した（図１３
（ｃ））。ここで１［Ｏｅ］は約８０（Ａ／ｍ）であ
る。図１３（ｂ）のように、ワード線４の膜厚を薄くす
ると僅かに磁界は上がる。これは、ビオサバールの式
（式１）より、磁界は距離ｒに反比例するためである。
図１３（ｃ）のように、ワード線４とＧＭＲ膜１との距
離を小さくするとさらに大きい磁界が発生する。しかし
ながら、従来の図１３（ａ）図１３（ｂ）, 及び図１３
（ｃ）の構成では、ＧＭＲ膜１に接続するビット線２が
邪魔で、距離は近つけられない。

【００６７】図１３（ｅ）、図１３（ｆ）、図１３
（ｇ）及び図１３（ｈ）は本発明の多層ワード線層によ
る磁界を示す。図１３（ｅ）のように、単純に、１層上
に増やすだけで、磁界は従来の倍近くになる。図１３
（ｆ）に示すように、ワード線層を薄くすればさらに効
果があり、図１３（ｇ）に示すように、ワード線層とＧ
ＭＲ膜を近つけると、２１８（Ｏｅ）にも磁界が増加す
る。図１３（ｈ）に示すように、ビット線の上下にワー
ド線層を設けると、図１３（ａ）の２倍の磁界が発生す
る。この例からも、１定電流でも多層にすると磁界は非
常に大きくなることがわかる。

【００６８】尚、図１１（ｄ）は、ビット線電流による
強磁性膜中央に発生する磁界を示す。距離ｒが近い為
に、僅か５ｍＡで、１０７（Ｏｅ）の磁界が発生出来
る。いかに、ワード線の発生磁界の効率が悪いかが分か
る

【００６９】（第１０の実施の形態）次に本発明の第１
０の実施形態について説明する。図１３（ａ），図１３
（ｂ）, 及び図１３（ｃ）に従来の構造ではＧＭＲ膜１
に接続するビット線２により、ワード線４とＧＭＲ膜１
の間の距離は短くできない。上述したよう、磁界強度を
大きくするにはこの距離を短くするとよい。

【００７０】本実施形態では、図１４（ａ）、（ｂ）に
示すように、ビット線配線層間、ワード線配線層をうめ
込んだり、ワード線をビット線層より下に形成すれば、
距離を近つけられる。

【００７１】（第１１の実施の形態）図１２は本発明の
第１１の実施形態を示す。メモリセルの微細化が進み、
ワード線ピッチが縮小し、各層の厚みがそれ程、縮小さ
れないと、図１５（ｃ）の従来構造に示した黒矢印のよ
うに、選択ワード線４の隣の非選択ワード線４‘にもれ
磁界が発生し、隣のセルのデータ破壊等が心配される。
そこで、図１５（ａ）に示すように、ワード線間にダミ
ーのワード線１３４を配置し、ワード線電流より小さい
逆方向電流を流せば、白矢印の様な磁界が発生し、黒矢
印の磁界をほどんどキャンセル出来る。このワード線は
図１５（ａ）のように、ダミー線であっても良いし、図
１５（ｃ）のように、隣接ワード線を用いてもよい。図
１５（ｃ）の場合、合成磁界は上方向成分が残るが、Ｇ
ＭＲ素子は上方向に対して、スピン方向が変わらないた
め、この磁界は影響を与えない。このように、隣接ワー
ド線を用いる際には、図１５（ｂ）に示すように、ワー
ド線とビット線の１交叉部おきにセル配置を行ったり、
また、ワード線とビット線の全交叉部にセルがある場合
でも、隣接セルに僅かな逆電流を流すことにより効果が
得られる。

【００７２】

【発明の効果】以上詳述してきたように本発明によれ
ば、不揮発性で、磁気抵抗の変化により情報を記憶する
メモリにおいて、小さいワード線電流、小さなｃｈｉｐ
消費電流で大きな磁気抵抗変化率を実現し、低消費電力
と、センス感度の向上の両立が可能となる。又、微細化
した場合の隣接セルのデータ破壊を防ぐことが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を説明するための、磁
気抵抗効果メモリセルの断面図、隣接する複数のメモリ
セルの平面図及びセルアレイ断面図。

【図２】本発明の第２の実施形態を説明するための、
磁気抵抗効果メモリセルの断面図、及びセルアレイ断面
図。

【図３】本発明の第３の実施形態を説明するための、セ
ルアレイ平面図。

【図４】本発明の第４の実施形態を説明するための、セ
ルアレイ平面図。

【図５】本発明の第５の実施形態を説明するための、
磁気抵抗効果メモリセルの断面図、及びワード線配線
図。

【図６】本発明の第６の実施形態を説明するための、ワ
ード線配線図。

【図７】本発明の第７の実施形態を説明するための、メ
イン／サブデコーダ及びワード線配線図。

【図８】本発明の第８の実施形態を説明するための、複
数のセルアレイに関わるワード線配線、ローデコーダ、
及び駆動電源の構成図。

【図９】本発明の第９の実施形態を説明するための、複
数のセルアレイに関するビット線配線、センスアンプ回
路、及びビット線電流発生回路等の構成図。

【図１０】第9 の実施形態を説明するためのセルアレイ
に関わるビット線、ワード線配線図。

【図１１】第9 の実施形態を説明するための

【図１２】本発明の効果を説明するための断面図。

【図１３】従来技術と比較して本発明の効果を説明する
ための図面。

【図１４】本発明の第10の実施形態を説明するためのセ
ル断面図。

【図１５】本発明の第１１の実施形態を説明するための
断面図、平面図及び従来技術のセル断面図。

【図１６】各種ＧＭＲ膜の断面図である。

【図１７】本発明の従来技術を説明する為のセル平面図
及び断面図。

【図１８】本発明の従来技術を説明する為のＧＭＲ膜断
面図、及びワード線、ビット線による発生磁界を示す
図。

【符号の説明】

１、３４，４５，７５，１２１，１３１．．．ＧＭＲ膜丸に点．．．紙面裏面側より手前側への電流方向。丸にＸ．．．紙面手前側より裏面側への電流方向。４、４‘，３２，３３，４３ａ，４３ｂ，４４ａ，４４
ｂ，５３ａ，５４ａ，６３ａ，６４ａ，７３ａ，７３
ｂ，９５，９６，１０２Ａ，１０２Ｂ，１２２，１３
２，１３２‘．．．ワード線２，３，３１，３１ａ，３１ｌ，４２，４２ａ，５
２，７２，１２３…ビット線Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，．．．トラン
ジスタＷＳｉ．．．ワード線選択制御信号ＭＷＬ．．．メインワード線ＳＷＬ．．．サブワード線ＷＬ、ＷＬｉ．．．ワード線ＢＬ、ＢＬｉ、ＢＬｉ‘ ．．．ビット線ＣＳＬｉ．．．カラム選択線

Claims

(57)【特許請求の範囲】

【請求項１】複数本のビット線と、前記ビット線と交叉する複数本のワード線と前記ワード
線を駆動する複数のワード線駆動回路と、前記ビット線と前記ワード線とが交叉する領域に形成さ
れ、前記ビット線の各々に直列接続する磁気抵抗効果膜
を備える複数のメモリセルとが備えられ、選択された正電流が流れる前記ワード線とこれに隣接す
る前記ワード線間に前記ワード線と平行して配設され、
前記正電流よりも小さい逆電流が流れる配線とが備えら
れたことを特徴とする半導体記憶装置。
【請求項２】複数本のビット線と、前記ビット線と直交する複数本のワード線と前記ワード
線を駆動する複数のワード線駆動回路と、前記ビット線と前記ワード線の直交する領域に形成さ
れ、前記ビット線に直列接続する磁気抵抗効果膜を備え
る複数のメモリセルとが備えられ、前記ワード線のうち、選択された正電流が流れる第１の
ワード線に隣接して平行に配設されている第２のワード
線間には、前記正電流よりも小さい逆電流が流れること
を特徴とする半導体記憶装置。
【請求項３】複数本のビット線と、前記ビット線と交叉する複数本のワード線と前記ワード
線を駆動する複数のワード線駆動回路と、前記ビット線と前記ワード線とが交叉する領域に形成さ
れ、前記ビット線の各々に直列接続する磁気抵抗効果膜
を備える複数のメモリセルとが備えられ、選択された正電流が流れる前記ワード線とこれに隣接す
る前記ワード線間に、前記正電流よりも小さく方向が１
８０°異なる電流が流れる配線とが備えられたことを特
徴とする半導体記憶装置。
【請求項４】複数本のビット線と、前記ビット線と直交する複数本のワード線と前記ワード
線を駆動する複数のワード線駆動回路と、前記ビット線と前記ワード線の直交する領域に形成さ
れ、前記ビット線に直列接続する磁気抵抗効果膜を備え
る複数のメモリセルとが備えられ、前記ワード線のうち、選択された正電流が流れる第１の
ワード線に隣接して配設されている第２のワード線間に
は、前記正電流よりも小さく方向が１８０°異なる電流
が流れることを特徴とする半導体記憶装置。