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DE102021130116A1 - Halbleitervorrichtung und Herstellungsverfahren dafür - Google Patents

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DE102021130116A1
DE102021130116A1 DE102021130116.5A DE102021130116A DE102021130116A1 DE 102021130116 A1 DE102021130116 A1 DE 102021130116A1 DE 102021130116 A DE102021130116 A DE 102021130116A DE 102021130116 A1 DE102021130116 A1 DE 102021130116A1
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DE
Germany
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semiconductor device
silicon substrate
front surface
conductivity type
layer
Prior art date
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Pending
Application number
DE102021130116.5A
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English (en)
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Kenji Suzuki
Yuki Haraguchi
Haruhiko Minamitake
Taiki Hoshi
Takuya Yoshida
Hidenori Koketsu
Yusuke Miyata
Akira KIYOI
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung enthält: ein Siliziumsubstrat eines ersten Leitfähigkeitstyps, das einen Zellenteil und einen Abschlussteil aufweist, der in Draufsicht den Zellenteil umgibt; eine Emitterschicht eines ersten Leitfähigkeitstyps, die auf einer vorderen Oberfläche des Siliziumsubstrats im Zellenteil angeordnet ist; eine Kollektorschicht eines zweiten Leitfähigkeitstyps, die auf einer rückwärtigen Oberfläche des Siliziumsubstrats im Zellenteil angeordnet ist; eine Driftschicht eines ersten Leitfähigkeitstyps, die zwischen der Emitterschicht und der Kollektorschicht angeordnet ist; ein Graben-Gate, das so angeordnet ist, dass es von einer vorderen Oberfläche der Emitterschicht aus die Driftschicht erreicht; und eine Wannenschicht eines zweiten Leitfähigkeitstyps, die auf der vorderen Oberfläche des Siliziumsubstrats im Abschlussteil angeordnet ist. In einem Kristalldefekt enthaltene Leerstellen im Zellenteil sind weniger als in einem Kristalldefekt enthaltene Leerstellen im Abschlussteil.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und ein Herstellungsverfahren dafür.
  • Beschreibung der Hintergrundtechnik
  • Wenn Wafer, die für Leistungshalbleiter wie etwa einen Bipolartransistor mit isoliertem Gate (IGBT) und eine Diode verwendet werden, eine Größe von 6 Zoll (Inches) oder 8 Zoll (Inches) aufweisen, werden die Wafer hauptsächlich mit einem Zonenschmelz- bzw. Floating-Zone-(FZ-)Verfahren hergestellt. Indes nahm der Durchmesser der Wafer zu, um Materialkosten und Wafer-Prozesskosten direkt zu reduzieren. Beispielsweise werden Wafer mit 12 Zoll (Inch) hauptsächlich mit einem Czochralski-Verfahren mit angelegtem Magnetfeld (MCZ) hergestellt. Die mit dem MCZ-Verfahren hergestellten Wafer weisen eine in den Wafern enthaltene höhere Sauerstoffkonzentration als die mit dem FZ-Verfahren hergestellten Wafer auf. Die Sauerstoffkonzentration hängt mit Kristalldefekten wie etwa intrinsischen Kristalldefekten (engl.: Crystal Originated Particles) (COPs) zusammen, und es besteht ein Problem, dass sich eine Gate-Durchbruchspannung wegen eines durch Sauerstoff verursachten Kristalldefekts reduziert. Um die Gate-Durchbruchspannung zu steigern, ist es somit wünschenswert, dass die im Wafer enthaltene Sauerstoffkonzentration reduziert wird.
  • Als ein Verfahren zum Reduzieren einer in einem mit dem MCZ-Verfahren hergestellten Wafer enthaltenen Sauerstoffkonzentration wurde bisher die folgende Technologie offenbart: man lässt einen Träger-Wafer an einem Vorrichtungs-Wafer haften, und während einer vorteilhaften thermischen Behandlung lässt man Sauerstoff vom Vorrichtungs-Wafer zum Träger-Wafer auf solch eine Art und Weise diffundieren, dass eine Sauerstoffkonzentration im Vorrichtungs-Wafer niedrig gehalten wird (siehe beispielsweise die offengelegte japanische Patentanmeldung Nr. 2016-111337 ).
  • Die Technologie der offengelegten japanischen Patentanmeldung Nr. 2016-111337 weist ein insofern ein Problem auf, als neben dem Vorrichtungs-Wafer der Träger-Wafer erforderlich ist und die Anzahl an Prozessen und Kosten, die erforderlich sind, um eine Sauerstoffkonzentration im Vorrichtungs-Wafer niedrig zu halten, erhöht werden. Auf diese Weise hat die Technologie der offengelegten japanischen Patentanmeldung Nr. 2016-111337 insofern ein Problem, als die Gate-Durchbruchspannung nicht einfach erhöht werden kann.
  • ZUSAMMENFASSUNG
  • Die vorliegende Offenbarung hat eine Aufgabe, eine Halbleitervorrichtung und ein Herstellungsverfahren dafür bereitzustellen, die eine einfache Erhöhung einer Gate-Durchbruchspannung ermöglichen.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung enthält: ein Siliziumsubstrat eines ersten Leitfähigkeitstyps, das einen Zellenteil und ein Abschlussteil aufweist, der in Draufsicht den Zellenteil umgibt; eine Emitterschicht eines ersten Leitfähigkeitstyps, die auf einer vorderen Oberfläche des Siliziumsubstrats im Zellenteil angeordnet ist; eine Kollektorschicht eines zweiten Leitfähigkeitstyps, die auf einer rückwärtigen Oberfläche des Siliziumsubstrats im Zellenteil angeordnet ist; eine Driftschicht eines ersten Leitfähigkeitstyps, die zwischen der Emitterschicht und der Kollektorschicht angeordnet ist; ein Graben-Gate, das so angeordnet ist, dass es von einer vorderen Oberfläche der Emitterschicht aus die Driftschicht erreicht; und eine Wannenschicht eines zweiten Leitfähigkeitstyps, die auf der vorderen Oberfläche des Siliziumsubstrats im Abschlussteil angeordnet ist. In einem Kristalldefekt enthaltene Leerstellen im Zellenteil sind weniger als in einem Kristalldefekt enthaltene Leerstellen im Abschlussteil.
  • Gemäß der vorliegenden Offenbarung sind im Kristalldefekt enthaltene Leerstellen im Zellenteil weniger als im Kristalldefekt enthaltene Leerstellen im Abschlussteil. Daher kann die Gate-Durchbruchspannung einfach erhöht werden.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Offenbarung werden aus der folgenden detaillierten Beschreibung der vorliegenden Offenbarung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist ein Querschnittsdiagramm, das eine Konfiguration einer Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 2 ist ein Querschnittsdiagramm, das einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 3 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 4 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 5 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 6 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 7 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 8 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 9 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 10 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 11 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 12 ist ein Querschnittsdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 13 ist ein Diagramm, das ein Verschwinden eines Kristalldefekts der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 14 ist eine grafische Darstellung, die eine Beziehung zwischen einer Tiefe von einer vorderen Oberfläche aus und einer Sauerstoffkonzentration nach Abschluss eines Wafer-Prozesses der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 15 ist eine grafische Darstellung, die eine Beziehung zwischen einer Sauerstoffkonzentration und einer Gate-Durchbruchspannung nach Abschluss des Wafer-Prozesses der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 16 ist eine grafische Darstellung, die eine Beziehung zwischen einer Sauerstoffkonzentration vor Beginn des Wafer-Prozesses und nach Abschluss des Wafer-Prozesses der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • <Erste Ausführungsform>
  • <Konfiguration>
  • 1 ist ein Querschnittsdiagramm, das eine Konfiguration einer Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht. Man beachte, dass die folgende Beschreibung basierend auf der Annahme gegeben wird, dass „n-Typ“ einem „ersten Leitfähigkeitstyp“ entspricht und „p-Typ“ einem „zweiten Leitfähigkeitstyp“ entspricht. Jedoch kann „p-Typ“ einem „ersten Leitfähigkeitstyp“ entsprechen und kann „n-Typ“ einem „zweiten Leitfähigkeitstyp“ entsprechen. Ferner ist die unten zu beschreibende Halbleitervorrichtung ein IGBT.
  • Die Halbleitervorrichtung gemäß der ersten Ausführungsform weist ein Siliziumsubstrat 1 vom n-Typ (ersten Leitfähigkeitstyp) auf, das einen Zellenteil und einen Abschlussteil aufweist, der in Draufsicht den Zellenteil umgibt. Das Siliziumsubstrat 1 vom n-Typ enthält eine Driftschicht vom n-Typ. In 1 entspricht eine zwischen einer p-Basisschicht 2 und einer Pufferschicht 9 im Zellenteil vorhandene Schicht einer Driftschicht.
  • Die Basisschicht 2 vom p-Typ (zweiten Leitfähigkeitstyp) ist auf der Seite der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ im Zellenteil angeordnet. Ferner sind auf der vordersten Oberfläche des Siliziumsubstrats 1 vom n-Typ im Zellenteil eine (n+)-Emitterschicht 3 vom n-Typ und eine (p+)-Schicht 6 vom p-Typ angeordnet.
  • Im Zellenteil ist ein Graben-Gate 4 so angeordnet, dass es von der vorderen Oberfläche der (n+)-Emitterschicht 3 aus die (n+)-Emitterschicht 3 und die p-Basisschicht 2 so durchdringt, dass es die Driftschicht erreicht. Ein Gate-Oxidfilm 5 ist auf der Innenwand des Graben-Gates 4 angeordnet. Polysilizium 13 ist über den Gate-Oxidfilm 5 in das Graben-Gate 4 gefüllt. Ferner ist ein Zwischenschicht-Isolierungsfilm 7 so angeordnet, dass er die vordere Oberfläche des Graben-Gates 4 bedeckt, und ist eine Elektrode 8 der vorderen Oberfläche so angeordnet, dass sie die (n+)-Emitterschicht 3, die (p+)-Schicht 6 und den Zwischenschicht-Isolierungsfilm 7 bedeckt.
  • Im Abschlussteil ist auf der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ eine p-Wannenschicht 12 vom p-Typ angeordnet. Das Polysilizium 13 und der Zwischenschicht-Isolierungsfilm 7 sind auf der vorderen Oberfläche der p-Wannenschicht 12 angeordnet. Der Zwischenschicht-Isolierungsfilm 7 ist so selektiv angeordnet, dass er Öffnungen aufweist, und die Elektrode 8 der vorderen Oberfläche ist so angeordnet, dass sie die Öffnungen füllt und einen Teil von ihr aufweist, der an der vorderen Oberfläche des Zwischenschicht-Isolierungsfilms 7 hervortritt. Die Elektrode 8 der vorderen Oberfläche ist auch auf dem Polysilizium 13 angeordnet.
  • Die Pufferschicht 9 und eine p-Kollektorschicht 10 vom p-Typ sind auf der rückseitigen Oberfläche des Siliziumsubstrats 1 vom n-Typ in dem Zellenteil und dem Abschlussteil angeordnet. Die Elektrode 11 der rückseitigen Oberfläche ist auf der p-Kollektorschicht 10 angeordnet.
  • Eine Oberflächenschicht des Siliziumsubstrats 1 vom n-Typ im Zellenteil weist weniger aufgrund einer Entfernung von in einem Oxidfilm der Innenwand enthaltenem Sauerstoff erzeugte Leerstellen eines Kristalldefekts als die Oberflächenschicht im Abschlussteil auf. Details der Leerstellen werden später beschrieben.
  • <Herstellungsverfahren>
  • Mit Verweis auf 1 bis 12 wird ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben.
  • Wie in 2 veranschaulicht ist, wird zuerst das Siliziumsubstrat 1 vom n-Typ mit einer Driftschicht vom n-Typ präpariert. Das Siliziumsubstrat 1 vom n-Typ wird hergestellt, indem ein mit dem MCZ-Verfahren hergestellter Wafer mit großem Durchmesser geschnitten wird. Eine Konzentration von Störstellen vom n-Typ in der Driftschicht wird gemäß einer Durchbruchspannung der Halbleitervorrichtung bestimmt.
  • Wie in 3 veranschaulicht ist, wird als Nächstes einer dicker Oxidfilm 14 auf der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ ausgebildet, um die p-Wannenschicht 12 auf der Oberflächenschicht des Siliziumsubstrats 1 vom n-Typ im Abschlussteil auszubilden. Konkret wird der Oxidfilm 14 auf der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ unter Verwendung von Fotolithografie gebildet. Zu dieser Zeit wird der Oxidfilm 14 im Zellenteil ohne Intervalle bzw. Zwischenräume auf der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ ausgebildet und wird der Oxidfilm 14 auf der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ so geätzt, dass er im Abschlussteil selektiv ausgebildet wird. Konkret wird im Abschlussteil der auf der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ ausgebildete Oxidfilm 14 so ausgebildet, dass er Öffnungen aufweist. Die vordere Oberfläche des Siliziumsubstrats 1 vom n-Typ liegt durch die unteren Teilbereiche der Öffnungen frei.
  • Wie in 4 veranschaulicht ist, wird als Nächstes ein Oxidfilm 15 einer Unterlage ausgebildet, um die unteren Teilbereiche der Öffnungen des Oxidfilms 14 zu bedecken, die auf der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ im Abschlussteil ausgebildet sind.
  • Wie in 5 veranschaulicht ist, wird als Nächstes von der Seite der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ aus eine Ionenimplantation von Störstellen vom p-Typ wie etwa Bor (B) in das Siliziumsubstrat 1 vom n-Typ durchgeführt. Man beachte, dass in der ersten Ausführungsform die Ionenimplantation durchgeführt wird, wobei der dicke Oxidfilm 14 als Maske genutzt wird. Die Ionenimplantation kann jedoch unter Verwendung eines Resists durchgeführt werden.
  • Wie in 6 veranschaulicht ist, wird als Nächstes eine thermische Behandlung bei einer hohen Temperatur von 1000°C oder höher 240 Minuten lang oder länger in einer Stickstoffatmosphäre durchgeführt, um so die Wannenschicht 12 vom p-Typ auszubilden. Man beachte, dass es auch möglich ist, die thermische Behandlung durchzuführen, während eine Oxidation in einer Sauerstoffatmosphäre durchgeführt wird. Ein Mechanismus zum Erhöhen der Gate-Durchbruchspannung, indem die thermische Behandlung bei hoher Temperatur wie oben beschrieben durchgeführt wird, wird mit Verweis auf 13 beschrieben.
  • Ein Silizium-Wafer wird hergestellt, indem er aus einem Einkristall-Ingot geschnitten wird, der gemäß dem Czochralski-(CZ-)Verfahren (einschließlich des MCZ-Verfahrens) herausgezogen wurde. Die Kristallstruktur des einkristallinen Siliziums ist eine Diamantstruktur eines Einheitsgitters, das acht Siliziumatome enthält, und jedes der Siliziumatome ist mit vier Bindungen an umgebende vier Siliziumatome gebunden.
  • Falls der Ingot mit einer hohen Geschwindigkeit herausgezogen wird, um die Produktivität zu steigern, können jedoch in Wirklichkeit homogene Einkristalle nicht ausgebildet werden und wedden verschiedene Kristalldefekte wie etwa Liniendefekte, Versetzungen oder dicht ausgebildete Atomleerstellen erzeugt. Nicht alle der vier Bindungen der Siliziumatome, die um die Leerstellen herum vorhanden sind, die einer der Kristalldefekte sind, werden für eine Bindung genutzt. Somit bilden die um die Leerstellen herum vorhandenen Siliziumatome einen Komplex mit einer großen Menge an Sauerstoff, die in dem mit dem CZ-Verfahren hergestellten Wafer enthalten ist, und bilden einen Oxidfilm (Innenwand-Oxidfilm). Falls es eine größere Anzahl solcher Komplexe gibt, kann kein Oxidfilm von zufriedenstellender Qualität gebildet werden, wenn Silizium oxidiert wird, was somit eine Reduzierung der Durchbruchspannung des Oxidfilms verursacht. Im Fall eines Oxidfilms, der eine wichtige Rolle für den Vorrichtungsbetrieb spielt, wie etwa des Gate-Oxidfilms verursacht insbesondere eine Reduzierung der Durchbruchspannung des Oxidfilms eine Reduzierung der Zuverlässigkeit der Vorrichtung. Somit muss die Qualität des Wafers erhöht werden und muss ein Wafer-Prozess so gestaltet werden, dass er nachteilige Effekte der Leerstellen auf die Vorrichtung nicht offenkundig werden lässt.
  • In der ersten Ausführungsform wird die thermische Behandlung in einem Zustand durchgeführt, in dem der Oxidfilm 14 im Zellenteil ohne Zwischenräume auf der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ ausgebildet ist, und somit können die aufgrund einer Entfernung von Sauerstoff erzeugten Leerstellen im Zellenteil weiter reduziert werden als im Abschlussteil. Da der Oxidfilm 14 ohne Zwischenräume auf der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ im Zellenteil ausgebildet ist, wird ferner Zwischengitter-Silizium (worauf auch als „Zwischengitter-Si“ verwiesen wird) einfacher in die im Zellenteil erzeugten Leerstellen implantiert, und somit können die Kristalldefekte reduziert werden und kann die Gate-Durchbruchspannung erhöht werden. Die thermische Behandlung wird vorzugsweise bei 1150°C oder höher 360 Minuten lang oder länger durchgeführt. Dies kann die Effekte weiter steigern.
  • Bei der thermischen Behandlung beträgt ferner die Temperatur zur Zeit des Einsetzens einer Wafer-Platte annähernd 500°C, und die Temperatur wird dann bis zu einer gewünschten Behandlungstemperatur allmählich erhöht. Indem man in diesem Fall die Rate eines Temperaturanstiegs und Temperaturabfalls auf 2°C/Min. oder weniger einstellt, kann ein Schlupf, der ein im Wafer hervorgerufener Versetzungsdefekt ist, verhindert werden.
  • In dem Beispiel von 6 ist der Oxidfilm 15 einer Unterlage so ausgebildet, dass er die unteren Teilbereiche der im Abschlussteil selektiv ausgebildeten Öffnungen des Oxidfilms 14 bedeckt; da der Oxidfilm 15 einer Unterlage eine geringe Dicke aufweist, wird jedoch zur Zeit der thermischen Behandlung Sauerstoff aus dem Siliziumsubstrat 1 vom n-Typ entfernt, was mehr Leerstellen als im Zellenteil erzeugt.
  • Das Herstellungsverfahren der Halbleitervorrichtung wird wieder beschrieben. Nach 6 wird, wie in 7 veranschaulicht ist, von der Seite der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ aus im Zellenteil eine Ionenimplantation von Störstellen vom p-Typ wie etwa Bor in das Siliziumsubstrat 1 vom n-Typ durchgeführt, um die p-Basisschicht 2 auszubilden. Die thermische Behandlung wird dann durchgeführt, um die p-Basisschicht 2 zu aktivieren.
  • Wie in 8 veranschaulicht ist, wird als Nächstes von der Seite der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ aus im Zellenteil eine Ionenimplantation von Störstellen vom n-Typ wie etwa Phosphor oder Arsen selektiv durchgeführt, um die (n+)-Emitterschicht 3 auszubilden.
  • Wie in 9 veranschaulicht ist, wird als Nächstes im Zellenteil eine Ätzung durchgeführt, um von der vorderen Oberfläche der (n+)-Emitterschicht 3 aus die (n+)-Emitterschicht 3 und die p-Basisschicht 2 zu durchdringen, so dass die Driftschicht erreicht wird, um so einen Graben auszubilden. Der Gate-Oxidfilm 5 wird dann auf der Innenwand des Grabens ausgebildet, und das Polysilizium 13 wird über den Gate-Oxidfilm 5 in den Graben gefüllt, um so das Graben-Gate 4 auszubilden. Das Polysilizium 13 wird auch als Gate-Verdrahtung genutzt.
  • Man beachte, dass die thermische Behandlung zum Erhöhen der Gate-Durchbruchspannung, die oben beschrieben wurde, auch durchgeführt werden kann, nachdem der Graben durch Ätzung ausgebildet ist. In diesem Fall wird geschätzt, dass die Kristalldefekte um den Gate-Oxidfilm 5 herum weiter reduziert werden können, als wenn die thermische Behandlung zur oben beschriebenen Zeit (wenn die thermische Behandlung in 6 durchgeführt wird) durchgeführt wird.
  • Wie in 10 veranschaulicht ist, wird als Nächstes von der Seite der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ aus im Zellenteil eine Ionenimplantation von Störstellen vom p-Typ wie etwa Bor in das Siliziumsubstrat 1 vom n-Typ durchgeführt, um so (p+)-Schicht 6 auszubilden. Danach wird die thermische Behandlung durchgeführt, um die (p+)-Schicht 6 zu aktivieren.
  • Wie in 11 veranschaulicht ist, wird als Nächstes der Zwischenschicht-Isolierungsfilm 7 in dem Zellenteil und dem Abschlussteil ausgebildet. Wie in 12 veranschaulicht ist, wird dann die Elektrode 8 der vorderen Oberfläche in dem Zellenteil und dem Abschlussteil ausgebildet. Anschließend wird nach Bedarf ein (nicht veranschaulichter) Schutzfilm der vorderen Oberfläche aus Siliziumnitrid, Polyimid oder dergleichen ausgebildet.
  • Eine Behandlung auf der Seite der rückwärtigen Oberfläche des Siliziumsubstrats 1 vom n-Typ wird als Nächstes beschrieben.
  • Zunächst wird die rückwärtige Oberfläche des Siliziumsubstrats 1 vom n-Typ geschliffen, bis das Siliziumsubstrat 1 vom n-Typ eine Dicke entsprechend der Durchbruchspannung der Halbleitervorrichtung aufweist. Anschließend wird von der Seite der rückwärtigen Oberfläche des Siliziumsubstrats 1 vom n-Typ aus eine Ionenimplantation von Störstellen vom n-Typ wie etwa Phosphor oder Arsen durchgeführt und wird ein Ausheilen durchgeführt, um die Pufferschicht 9 auszubilden. Ähnlich wird eine Ionenimplantation von Störstellen vom p-Typ wie etwa Bor durchgeführt und wird ein Ausheilen durchgeführt, um die p-Kollektorschicht 10 auszubilden. Man beachte, dass diese Ausheilbehandlungen zusammen gleichzeitig durchgeführt werden können und eine Aktivierung der Störstellen vom n-Typ und p-Typ gleichzeitig durchgeführt werden kann. Als ein Verfahren zum Ausheilen wird ein Ausheilen mit einem Laser oder ein Ausheilen in einem Ofen mit niedriger Temperatur durchgeführt, um die Elektrode 8 der vorderen Oberfläche nicht zu beeinflussen.
  • Anschließend wird die Elektrode 11 der rückwärtigen Oberfläche ausgebildet. Durch den oben beschriebenen Prozess wird die Halbleitervorrichtung gemäß der ersten Ausführungsform hergestellt, die in 1 veranschaulicht ist.
  • < Effekte>
  • Zur Zeit der thermischen Behandlung ist, wenn die Temperatur die höchste Temperatur in einem Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform ist, der Oxidfilm ohne Zwischenräume im Zellenteil ausgebildet und wird die thermische Behandlung in einem Zustand durchgeführt, in dem der Oxidfilm im Abschlussbereich selektiv ausgebildet ist. Die thermische Behandlung wird in einem Zustand durchgeführt, in dem der Oxidfilm so ausgebildet ist, um ein Verschwinden von durch Sauerstoff verursachten Kristalldefekten durch Implantation von Si in die Leerstellen, aus denen Sauerstoff entfernt ist, zu unterstützen (siehe 13). Ferner ist im Zellenteil der Oxidfilm ohne Zwischenräume ausgebildet, und somit kann eine Implantationseffizienz von Si in die Leerstellen gesteigert werden, was dazu beitragen kann, die Gate-Durchbruchspannung zu erhöhen.
  • Zur Zeit der thermischen Behandlung ist der Oxidfilm ohne Zwischenräume im Zellenteil ausgebildet und ist der Oxidfilm im Abschlussbereich selektiv ausgebildet. Dementsprechend ist die Dichte der Leerstellen in der Oberflächenschicht im Zellenteil geringer als jene im Abschlussteil.
  • Indem man die thermische Behandlung bei 1000°C oder höher 240 Minuten lang oder länger, bevorzugter bei 1150°C oder höher 360 Minuten lang oder länger durchführt, können durch Sauerstoff hervorgerufene Kristalldefekte reduziert werden. Indem man die thermische Behandlung bei 1000°C oder höher 240 Minuten lang oder länger, bevorzugter bei 1150°C oder höher 360 Minuten lang oder länger durchführt, kann die Sauerstoffkonzentration auf der Seite der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ reduziert werden.
  • Nach dem Obigen kann gemäß der ersten Ausführungsform, indem eine Implantationseffizienz von Si in im Zellenteil erzeugten Leerstellen gesteigert wird, die Gate-Durchbruchspannung einfacher als im Stand der Technik erhöht werden.
  • <Zweite Ausführungsform>
  • Wie in der ersten Ausführungsform beschrieben sind, um Kristalldefekte zu reduzieren, die folgenden drei Aspekte wichtig: Reduzieren der im Wafer enthaltenen Sauerstoffkonzentration, die Kristalldefekte ausbilden kann; Durchführen einer thermischen Behandlung bei hoher Temperatur, um den an die Kristalldefekte gebundenen Innenwand-Oxidfilm zu entfernen; und effizientes Zuführen von Zwischengitter-Silizium in einen Großteil.
  • Im Herstellungsprozess der Halbleitervorrichtung wird, um die Durchbruchspannung aufrecht zu erhalten, die thermische Behandlung bei 1150°C oder höher 360 Minuten lang oder länger durchgeführt, wenn die tiefe p-Wannenschicht 12 im Abschlussteil ausgebildet wird. In diesem Fall ist es effektiv, den im Zellenteil ausgebildeten Oxidfilm 14 dick zu lassen, um Sauerstoff diffundieren zu lassen.
  • 14 ist eine grafische Darstellung, die eine Beziehung zwischen einer Tiefe von der vorderen Oberfläche aus und einer Sauerstoffkonzentration nach Abschluss des Wafer-Prozesses der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt. Die Tiefe in der horizontalen Achse repräsentiert die Tiefe von der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ aus. Ferner bezeichnet „SAUERSTOFFKONZENTRATION: niedrig“, dass die im Wafer vor Beginn des Wafer-Prozesses enthaltene anfängliche Sauerstoffkonzentration niedrig ist, bezeichnet „SAUERSTOFFKONZENTRATION: mittel, dass die im Wafer vor Beginn des Wafer-Prozesses enthaltene anfängliche Sauerstoffkonzentration eine mittlere ist, und bezeichnet „SAUERSTOFFKONZENTRATION: hoch“, dass die im Wafer vor Beginn des Wafer-Prozesses enthaltene anfängliche Sauerstoffkonzentration hoch ist. Man beachte, dass die Konfiguration und das Herstellungsverfahren der Halbleitervorrichtung gemäß der zweiten Ausführungsform die gleichen wie jene der ersten Ausführungsform sind.
  • Wie in 14 veranschaulicht ist, wird Sauerstoff durch Ausdiffusion bzw. durch Diffusion nach außen von der Seite der vorderen Oberfläche aus freigesetzt, und somit ist eine Sauerstoffkonzentration auf der Seite der vorderen Oberfläche niedrig. Der Grund, warum eine Sauerstoffkonzentration an der vordersten Oberfläche hoch ist, liegt darin, dass auf der vorderen Oberfläche der Oxidfilm ausgebildet ist.
  • 15 ist eine grafische Darstellung, die eine Beziehung zwischen einer Sauerstoffkonzentration und der Gate-Durchbruchspannung nach Abschluss des Wafer-Prozesses der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt. Im IGBT ist der Graben so ausgebildet, dass er eine Tiefe von annähernd 3 bis 8 µm aufweist, und so zeigt 15 eine Beziehung zwischen der Sauerstoffkonzentration und der Gate-Durchbruchspannung, wenn die Tiefe 8 µm ist.
  • Im IGBT ist im Allgemeinen die Durchbruchspannung zwischen der p-Kollektorschicht 10 und der (n+)-Emitterschicht 3 600 V oder höher und beträgt die Dicke eines in der Innenwand des Grabens ausgebildeten Gate-Isolierungsfilms annähernd 1000 bis 1200 Å. Wie oben beschrieben wurde, kann gemäß der vorliegenden Offenbarung, indem eine Sauerstoffkonzentration reduziert wird, eine hohe Gate-Durchbruchspannung sichergestellt werden, und so kann die Dicke des Gate-Oxidfilms 5 auf annähernd 600 Å reduziert werden. Konkret kann die Dicke des Gate-Oxidfilms 5 auf annähernd 600 bis 1200 Å eingestellt werden. Auf diese Weise kann die Fähigkeit zur Erregung gesteigert werden und können Einschaltverluste reduziert werden.
  • Indem man die Sauerstoffkonzentration auf 1,8E17/cm3 oder weniger einstellt, kann ferner die Gate-Durchbruchspannung verbessert werden. Insbesondere wenn die Tiefe von der vorderen Oberfläche des Graben-Gates 4 durch D1 repräsentiert wird, ist die Sauerstoffkonzentration, wenn die Tiefe von der vorderen Oberfläche aus geringer als D1 ist, im Zellenteil 1,8E17/cm3 oder geringer.
  • Wie in der ersten Ausführungsform beschrieben wurde, wird, nachdem die Struktur auf der Seite der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ ausgebildet ist, die Seite der rückwärtigen Oberfläche des Siliziumsubstrats 1 vom n-Typ geschliffen, um so die Diffusionsschicht und dergleichen auszubilden. Der Teil, wo Sauerstoff durch die thermische Behandlung auf der vorderen Oberfläche freigesetzt wird, liegt annähernd 50 µm von der vorderen Oberfläche des Siliziumsubstrats 1 vom n-Typ in der Tiefenrichtung. Wenn die anfängliche Dicke des Wafer 700 bis 800 µm beträgt und die Durchbruchspannung des IGBT auf 600 bis 6500 V eingestellt wird, beträgt die Enddicke des Wafers 60 bis 650 µm , und der Wafer wird durch Schleifen auf der Seite der rückwärtigen Oberfläche um 50 µm oder mehr abgeschliffen. Dies macht die Sauerstoffkonzentration auf der Kollektorseite gleich der anfänglichen Sauerstoffkonzentration des Wafers. Nach einer Korrelation zwischen der anfänglichen Sauerstoffkonzentration des Wafers und der Sauerstoffkonzentration nach Abschluss des Wafer-Prozesses, die in 16 dargestellt ist, ist, wenn die Sauerstoffkonzentration auf der Seite der vorderen Oberfläche 1,8E17/cm3 beträgt, auf der Kollektorseite Sauerstoff mit 4,0E17/cm3 enthalten.
  • Man beachte, dass in der vorliegenden Offenbarung jede Ausführungsform frei kombiniert werden kann und jede Ausführungsform innerhalb des Umfangs der Erfindung wie jeweils anwendbar modifiziert oder weggelassen werden kann.
  • Während die Offenbarung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2016111337 [0003, 0004]

Claims (12)

  1. Halbleitervorrichtung, aufweisend: ein Siliziumsubstrat (1) eines ersten Leitfähigkeitstyps, das einen Zellenteil und einen Abschlussteil aufweist, der in Draufsicht den Zellenteil umgibt; eine Emitterschicht (3) des ersten Leitfähigkeitstyps, die auf einer vorderen Oberfläche des Siliziumsubstrats (1) im Zellenteil angeordnet ist; eine Kollektorschicht (10) eines zweiten Leitfähigkeitstyps, die auf einer rückwärtigen Oberfläche des Siliziumsubstrats (1) im Zellenteil angeordnet ist; eine Driftschicht des ersten Leitfähigkeitstyps, die zwischen der Emitterschicht (3) und der Kollektorschicht (10) angeordnet ist; ein Graben-Gate (4), das so angeordnet ist, dass es von einer vorderen Oberfläche der Emitterschicht (3) aus die Driftschicht erreicht; und eine Wannenschicht (12) des zweiten Leitfähigkeitstyps, die auf der vorderen Oberfläche des Siliziumsubstrats (1) im Abschlussteil angeordnet ist, wobei in einem Kristalldefekt enthaltene Leerstellen im Zellenteil weniger sind als in einem Kristalldefekt enthaltene Leerstellen im Abschlussteil.
  2. Halbleitervorrichtung nach Anspruch 1, wobei Zwischengitter-Silizium im Zellenteil mehr ist als Zwischengitter-Silizium im Abschlussteil.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei eine Tiefe von einer vorderen Oberfläche des Graben-Gates (4) aus D1 ist und eine Sauerstoffkonzentration, wenn die Tiefe von der vorderen Oberfläche aus geringer als die D1 ist, im Zellenteil 1,8E17/cm3 oder weniger beträgt.
  4. Halbleitervorrichtung nach Anspruch 3, wobei die D1 3 bis 8 µm beträgt.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei eine Sauerstoffkonzentration der Kollektorschicht (10) 4,0E17/cm3 oder weniger beträgt.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei eine Sauerstoffkonzentration der Driftschicht gleich der Sauerstoffkonzentration der Kollektorschicht (10) ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, ferner aufweisend einen Gate-Oxidfilm (5), der an einer Innenwand des Graben-Gates (4) angeordnet ist, wobei eine Durchbruchspannung zwischen der Kollektorschicht (10) und der Emitterschicht (3) 600 V oder höher ist und eine Dicke des Gate-Oxidfilms (5) 600 bis 1200 Å beträgt.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend die Schritte zum: (a) Präparieren eines Siliziumsubstrats (1) eines ersten Leitfähigkeitstyps, wobei das Siliziumsubstrat (1) des ersten Leitfähigkeitstyps mit einem Czochralski-(MCZ-)Verfahren mit angelegtem Magnetfeld hergestellt wird und einen Zellenteil und einen Abschlussteil aufweist, der in Draufsicht den Zellenteil umgibt; (b) Durchführen einer Ionenimplantation auf einer vorderen Oberfläche des Siliziumsubstrats (1) im Zellenteil, um eine Emitterschicht (3) des ersten Leitfähigkeitstyps auszubilden; (c) Durchführen einer Ionenimplantation auf der vorderen Oberfläche des Siliziumsubstrats (1) im Abschlussteil, um eine Wannenschicht (12) eines zweiten Leitfähigkeitstyps auszubilden; (d) Ätzen einer vorderen Oberfläche der Emitterschicht (3), um ein Graben-Gate (4) auszubilden; und (e) Durchführen einer thermischen Behandlung in einem Zustand, in dem ein Oxidfilm (14) ohne Zwischenräume auf der vorderen Oberfläche im Zellenteil ausgebildet ist und der Oxidfilm (14) im Abschlussteil selektiv ausgebildet ist.
  9. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 8, wobei die thermische Behandlung bei 1150°C oder höher 360 Minuten lang oder länger durchgeführt wird.
  10. Verfahren zum Herstellen der Halbleitervorrichtung nach Anspruch 8 oder 9, ferner aufweisend die Schritte zum: nach dem Schritt (e), (f) Schleifen einer rückwärtigen Oberfläche des Siliziumsubstrats (1); und (g) Durchführen einer Ionenimplantation auf der rückwärtigen Oberfläche des geschliffenen Siliziumsubstrats (1), um eine Kollektorschicht (10) des zweiten Leitfähigkeitstyps auszubilden.
  11. Verfahren zum Herstellen der Halbleitervorrichtung nach einem der Ansprüche 8 bis 10, wobei in der thermischen Behandlung eine Rate eines Temperaturanstiegs und Temperaturabfalls bei 500°C oder höher 2°C/Min. oder weniger beträgt.
  12. Verfahren zum Herstellen der Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, wobei der Schritt (e) nach dem Schritt (d) durchgeführt wird.
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