DE102012205315B4

DE102012205315B4 - Schnellverriegelungs-Taktdaten-Wiederherstellung für Phasenschritte

Info

Publication number: DE102012205315B4
Application number: DE102012205315.8A
Authority: DE
Inventors: Robert K. Barnes; Peter J. Meier; Brian J. Misek
Original assignee: Avago Technologies General IP Singapore Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2011-03-31
Filing date: 2012-03-30
Publication date: 2016-06-16
Anticipated expiration: 2032-03-31
Also published as: US20120250811A1; DE102012205315A1; US8634503B2

Abstract

Ein Taktdaten-Wiederherstellungssystem, aufweisend: einen Phasenangleichungsschaltkreis (22), der ein Ausgangstaktsignal (F_OUT) in Antwort auf ein eingehendes Datensignal (DATEN) und ein Rückkopplungstaktsignal (VCO_CLK_IN) erzeugt; einen Taktgeneratorschaltkreis (24), der eine Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) in Antwort auf das Ausgangstaktsignal (F_OUT) erzeugt, wobei jedes Basis-Phasen-Taktsignal (PHASE0, ..., PHASE7) der Mehrzahl von Basis-Phasen-Taktsignalen sich in zumindest einem von Phase und Polarität von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen unterscheidet und eine Frequenz aufweist, die dieselbe wie die Frequenz von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen ist; einen Zeit-zu-Digital-Wandlerschaltkreis (26), der das Rückkopplungstaktsignal (VCO_CLK_IN) in Antwort auf das eingehende Datensignal (DATEN) und die Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) erzeugt, wobei der Zeit-zu-Digital-Wandlerschaltkreis (26) das Rückkopplungstaktsignal (VCO_CLK_IN) auf einem von der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) basiert, das näher in Phase mit dem eingehenden Datensignal (DATEN) angeglichen ist als andere der Mehrzahl von Basis-Phasen-Taktsignalen; und einen Abtastungsschaltkreis (28), der ein wiederhergestelltes Datensignal in Antwort auf zumindest eines der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) erzeugt.

Description

Hintergrund
Systeme sind bekannt, in denen ein serieller Hochgeschwindigkeitsdatenstrom ohne ein begleitendes Taktsignal übermittelt wird. In einem Prozess bekannt als Taktdaten-Wiederherstellung (Clock Data Recovery, CDR) stellt der Empfänger die Datenbits aus dem eingehenden Datenstrom unter Verwendung von Signalübergängen in dem eingehenden Datenstrom wieder her, um ein Taktsignal zu regenerieren oder wiederherzustellen. Wie in 1 dargestellt, kann ein CDR-System 10 in einem solchen Empfänger einen phasenverriegelten Schleifen(Phase Locked Loop, PLL)-Schaltkreis 12 aufweisen, der einen Phasendetektor 14, einen Schleifenfilter 15 und einen spannungsgesteuerten Oszillator (Voltage Controlled Oscillator, VCO) 16 aufweist. Der PLL-Schaltkreis 12 verwendet den eingehenden Datenstrom (DATEN), um ein Ausgangstaktsignal (AUS) zu erzeugen, das als eine Rückkopplung zu dem Phasendetektor 14 bereitgestellt wird. Das Ausgangstaktsignal kann verwendet werden, um die Daten abzutasten und dadurch den Datenstrom zu dem erzeugten Taktsignal zu synchronisieren oder zeitlich neu zu bestimmen (re-time). Somit werden sowohl ein Taktsignal als auch Daten, die mit dem Taktsignal synchronisiert sind, aus dem eingehenden Datenstrom wiederhergestellt.
Obwohl 1 ein Einzelschleifen-CDR-System 10 zeigt, sind auch geteilte Schleifensysteme bekannt. In einem geteilten Schleifen-CDR-System (nicht gezeigt) weist ein erster Pfad Schaltkreise auf, die das erzeugte Taktsignal mit den eingehenden Daten phasenangleichen, während ein zweiter Pfad Schaltkreise aufweist, die die Frequenz des eingehenden Datensignals bestimmen.
Wie weiter in 1 dargestellt, weist das CDR-System 10 einen Taktphasengenerator 18 auf, der den Ausgangstakt verwendet, um einige (zum Beispiel vier) zusätzliche Taktsignale zu erzeugen, die in der Phase voneinander gleichmäßig getrennt sind. Eine Abtastschaltung 20 verwendet die zusätzlichen Taktsignale, um die Datenbits abzutasten. Verwenden von mehr als einem Taktsignal, um die Datenbits abzutasten, kann genauere Resultate beim Abtasten der Signalpegel und Flanken bereitstellen, als wenn nur ein einzelnes Taktsignal verwendet würde.
Der oben beschriebene PLL-Schaltkreis 12 behält das wiederhergestellte oder neu erzeugte (Ausgangs-)Taktsignal in Angleichung (alignment) mit dem eingehenden Datenstrom, das heißt phasenverriegelt (phase-locked) mit diesem, indem kleine Anpassungen an der Phase des Ausgangstaktsignals in Antwort auf kleine Phasenänderungen in den eingehenden Datensignalübergängen durchgeführt werden. Jedoch, wenn der PLL-Schaltkreis 12 eine große Phasenänderung in dem eingehenden Datenstrom erlebt, wie beispielsweise zwischen 90 und 180 Grad, kann es eine unakzeptabel lange Menge an Zeit brauchen, das Taktsignal neu zu dem eingehenden Datenstrom zu verriegeln.
US 2003/0131155 A1 offenbart einen Phasenregelkreis (phase-locked loop, PLL) mit einer hohen Betriebsgeschwindigkeit und einer hohen Auflösung, insbesondere bezüglich der Hochfrequenz-Verarbeitung. Der PLL empfängt ein Datensignal und erzeugt ein Taktsignal, erzeugt jedoch nicht ein Datensignal, so wie dies in dem hierin vorgeschlagenen Taktdaten-Wiederherstellungssystem und -verfahren vorgesehen ist. Der PLL umfasst einen Phasendetektor, einen Schleifenfilter, einen spannungsgesteuerten Oszillator und einen Mehr-Phasen-Generator, einen Übergangsdetektor, einen Optimal-Phasen-Detektor und einen Phasen-Selektor. Die vier Geräte (spannungsgesteuerter Oszillator und Mehr-Phasen-Generator, Übergangsdetektor, Optimal-Phasen-Detektor und Phasen-Selektor) werden verwendet, respektive, zum Ausgeben eines N-Phasen-Taktsignals von gleichen Frequenzen, jedoch unterschiedlichen Phasen, zum Ausgeben eines Daten-Periodenwerts und eines Takt-Periodenwerts durch Empfangen des N-Phasen-Taktsignals, des Datensignals und des Taktsignals, zum Ausgeben eines Phasen-Auswahlsignals gemäß dem Daten-Periodenwert und dem Takt-Periodenwert, und zum Ausgeben von einem der Phasen-Taktsignale gemäß dem Phasen-Auswahlsignal.
US 2006/0045224 A1 offenbart ein Verfahren und ein System zum Bestimmen von Phasenanpassungen für einen Abtasttakt einer Takt- und Daten-Wiederherstellungsschleife (clock and data recovery, CDR) auf der Grundlage von Teilmengen von Werten, die von einem eingehenden Datensignal abgeleitet werden, und zwar gerichtet auf eine Verringerung der Leistungsaufnahme der CDR-Schleife. Die vorgeschlagene CDR-Schleife umfasst einen Abtastschaltkreis zum Bestimmen von Bitwerten in einem Datensignal auf der Grundlage von Übergängen eines Abtasttakts, und einen mit dem Abtastschaltkreis gekoppelten Flankenanalyseschaltkreis zum Bestimmen einer Phasenanpassung für den Abtasttakt. In einer Ausführungsform beruht die Phasenanpassung für den Abtasttakt auf einer Teilmenge der Bitwerte. Die Teilmenge der Werte hat im Wesentlichen die gleichen Anzahlen von ansteigenden Flanken und abfallenden Flanken, die den Übergängen des Datensignals zugeordnet sind. Die Phasenanpassung ist dazu ausgelegt, einen Unterschied in der Phase zwischen dem Abtasttakt und dem Datensignal zu verfolgen.
Zusammenfassung
Ausführungsformen der Erfindung beziehen sich auf ein Taktdaten-Wiederherstellungssystem und -verfahren, das eine schnelle Anpassung an große Phasenänderungen in dem eingehenden Datensignal unterstützt.
Die Erfindung schafft gemäß einem ersten Aspekt ein Taktdaten-Wiederherstellungssystem mit den Merkmalen des beigefügten unabhängigen Anspruchs 1, gemäß einem zweiten Aspekt ein Taktdaten-Wiederherstellungsverfahren mit den Merkmalen des beigefügten unabhängigen Anspruchs 10 und gemäß einem dritten Aspekt eine integrierte Schaltungsvorrichtung mit einem Taktdaten-Wiederherstellungssystem gemäß dem beigefügten unabhängigen Anspruch 18. Vorteilhafte Ausführungsformen der Vorrichtung sind Gegenstände der abhängigen Ansprüche.
Wie gemäß dem ersten Aspekt beansprucht, weist ein Taktdaten-Wiederherstellungssystem einen Phasenangleichungsschaltkreis (phase alignment circuitry), einen Taktgeneratorschaltkreis (clock generator circuitry), einen Zeit-zu-Digital-Wandlerschaltkreis (time-to-digital converter circuitry) und einen Abtastungsschaltkreis (sampling circuitry) auf.
Der Phasenangleichungsschaltkreis verwendet das eingehende Datensignal und ein Rückkopplungstaktsignal, um ein Ausgangstaktsignal zu erzeugen. Der Taktgeneratorschaltkreis verwendet das Ausgangstaktsignal, um eine Mehrzahl von Basis-Phasen-Taktsignalen unterschiedlicher Phasen oder Polaritäten zu erzeugen.
Der Zeit-zu-Digital-Wandlerschaltkreis verwendet die Basis-Phasen-Taktsignale und das eingehende Datensignal, um das Rückkopplungstaktsignal zu erzeugen. Der Zeit-zu-Digital-Wandlerschaltkreis basiert das Rückkopplungstaktsignal, das er erzeugt, auf dem Basis-Phasen-Taktsignal, von dem er bestimmt, dass es mehr in Phase mit dem eingehenden Datensignal als die anderen Basis-Phasen-Taktsignale angeglichen ist.
Der Abtastungsschaltkreis bestimmt das Datensignal unter Verwendung von einem oder mehreren der Basis-Phasen-Taktsignale zeitlich neu oder stellt es wieder her.
Wie gemäß dem zweiten Aspekt beansprucht, weist ein Taktdaten-Wiederherstellungsverfahren die folgenden Schritte auf:
Erzeugen eines Ausgangstaktsignals in Antwort auf ein eingehendes Datensignal und ein Rückkopplungstaktsignal;
Erzeugen einer Mehrzahl von Basis-Phasen-Taktsignalen in Antwort auf das Ausgangstaktsignal, wobei jedes Basis-Phasen-Taktsignal der Mehrzahl von Basis-Phasen-Taktsignalen sich in zumindest einem von Phase und Polarität von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen unterscheidet und eine Frequenz aufweist, die dieselbe wie die Frequenz von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen ist;
Erzeugen des Rückkopplungstaktsignals in Antwort auf das eingehende Datensignal und die Mehrzahl von Basis-Phasen-Taktsignalen, indem das Rückkopplungstaktsignal auf einem von der Mehrzahl von Basis-Phasen-Taktsignalen basiert wird, das näher in Phase mit dem eingehenden Datensignal angeglichen ist als andere der Mehrzahl von Basis-Phasen-Taktsignalen; und
Erzeugen eines wiederhergestellten Datensignals in Antwort auf zumindest eines der Mehrzahl von Basis-Phasen-Taktsignalen.
Wie gemäß dem dritten Aspekt beansprucht, umfasst eine integrierte Schaltungsvorrichtung mit einem Taktdaten-Wiederherstellungssystem ein monolithisches Substrat, auf dem gebildet sind:
Mittel zum Erzeugen eines Ausgangstaktsignals in Antwort auf ein eingehendes Datensignal und ein Rückkopplungstaktsignal;
Mittel zum Erzeugen einer Mehrzahl von Basis-Phasen-Taktsignalen in Antwort auf das Ausgangstaktsignal, wobei jedes Basis-Phasen-Taktsignal der Mehrzahl von Basis-Phasen-Taktsignalen sich in zumindest einem von Phase und Polarität von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen unterscheidet und eine Frequenz aufweist, die dieselbe wie die Frequenz von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen ist;
Mittel zum Erzeugen des Rückkopplungstaktsignals in Antwort auf das eingehende Datensignal und die Mehrzahl von Basis-Phasen-Taktsignalen, wobei die Mittel zum Erzeugen des Rückkopplungstaktsignals das Rückkopplungstaktsignal auf einem von der Mehrzahl von Basis-Phasen-Taktsignalen basiert, das näher in Phase mit dem eingehenden Datensignal angeglichen ist als andere der Mehrzahl von Basis-Phasen-Taktsignalen; und
Mittel zum Erzeugen eines wiederhergestellten Datensignals in Antwort auf zumindest eines der Mehrzahl von Basis-Phasen-Taktsignalen.
Andere Systeme, Verfahren, Merkmale und Vorteile werden dem Fachmann bei Durchsicht der folgenden Figuren und der detaillierten Beschreibung offensichtlich sein oder werden. Es ist beabsichtigt, dass alle solchen zusätzlichen Systeme, Verfahren, Merkmale und Vorteile innerhalb dieser Beschreibung enthalten sind, innerhalb des Schutzumfangs der Spezifizierung sind und durch die begleitenden Ansprüche geschützt sind.
Kurze Beschreibung der Zeichnungen
Die Erfindung kann besser mit Bezug auf die folgenden Zeichnungen verstanden werden. Die Komponenten in den Zeichnungen sind nicht notwendigerweise maßstabsgetreu, Schwerpunkt wurde stattdessen auf die klare Darstellung der Prinzipien der vorliegenden Erfindung gelegt.
1 ist ein Schaltungsblockdiagramm eines herkömmlichen Taktdaten-Wiederherstellungs(CDR)-Systems gemäß dem Stand der Technik.
2 ist ein Schaltungsblockdiagramm eines CDR-Systems gemäß einer beispielhaften Ausführungsform der Erfindung.
3A ist ein Zeitdiagramm, das einen beispielhaften Betriebsfall des CDR-Systems von 2 darstellt.
3B ist eine Fortsetzung des Zeitdiagramms von 3A.
4 ist ein Schaltungsblockdiagramm des Zeit-zu-Digital-Wandlers (TDC) des CDR-Systems von 2.
5 ist ein Schaltungsblockdiagramm des Thermometercode-zu-Binarcode-Wandlerschaltkreises des TDC von 4.
6 ist ein Schaltungsblockdiagramm des Schiebermultiplexers des TDCs von 4.
7 ist ein Flussdiagramm, das ein Verfahren zum Betrieb des CDR-Systems von 2 darstellt.
Detaillierte Beschreibung
Wie in 2 dargestellt weist ein CDR-System in einer veranschaulichenden oder beispielhaften Ausführungsform der Erfindung einen Phasenangleichungsschaltkreis 22, einen Taktgeneratorschaltkreis 24, einen Zeit-zu-Digital-Wandlerschaltkreis 26 und einen Abtastungsschaltkreis 28 auf. Das CDR-System kann beispielsweise an dem Empfängerende einer Datenkommunikationsverbindung (nicht gezeigt) enthalten sein. Die CDR-Systemelemente können auf demselben integrierten Schaltungschip 29 (das heißt ein monolithisches Substrat) wie jedes andere gebildet werden. Die CDR-Systemelemente können auf demselben integrierten Schaltungschip 29 wie andere Elemente gebildet werden, die mit einem Empfänger oder Sendeempfänger (nicht gezeigt) assoziiert sind. Jedoch können in anderen Ausführungsformen die CDR-Systemelemente zwischen mehreren Chips oder Vorrichtungen verteilt sein.
Wie unten beschrieben, werden in einem normalen Betriebszustand eingehende Daten (DATEN) in einem seriellen Format ohne ein begleitendes Taktsignal empfangen. Das CDR-System stellt ein Taktsignal aus dem eingehenden Datenstrom wieder her oder erzeugt es und verwendet das wiederhergestellte Taktsignal, um den Datenstrom abzutasten und dadurch die wiederhergestellten Datenbits im Gleichlauf mit dem wiederhergestellten Taktsignal zeitlich neu zu bestimmen. Wie unten detaillierter beschrieben, kann sich das CDR-System an Fälle richten, in denen das eingehende Datensignal nicht lediglich geringfügig in der Phase mit Bezug auf das wiederhergestellte Taktsignal driftet bzw. abweicht, sondern vielmehr mit einem großen Betrag in der Phase springt oder Schritte macht, wie beispielsweise 90 Grad oder mehr. Solche Fälle können in einer Kommunikationsverbindung auftreten, in der beispielsweise der lokale Empfänger fähig ist, Übertragungen von mehreren entfernten Sendern zu empfangen. In einem Fall, in dem ein entfernter Empfänger eine Übertragung, unmittelbar nachdem ein anderer entfernter Empfänger eine Übertragung abgeschlossen hat, beginnt, kann das CDR-System in dem lokalen Empfänger eine große Änderung in der Phase erleben, da der eingehende Datenstrom, der von einem entfernten Sender empfangen wird, nicht phasenangeglichen mit dem eingehenden Datenstrom, der von dem anderen entfernten Sender empfangen wird, sein mag.
Der Phasenangleichungsschaltkreis 22 ist ähnlich zu einem herkömmlichen Phasenregelschaltkreis (phase-locked loop circuitry) dahingehend, dass er einen Phasendetektor 30, einen Schleifenfilter (loop filter) 31 und einen spannungsgesteuerten Oszillator (voltage controlled oscillator, VCO) 32 aufweist und in Antwort auf ein Rückkopplungstaktsignal (VCO_CLK_IN) arbeitet. Der Phasendetektor 30 erzeugt einen Ausgang, der einen Phasenfehler (phase error) zwischen dem eingehenden Datensignal und dem Rückkopplungstaktsignal darstellt. Der spannungsgesteuerte Oszillator 32 erzeugt ein Ausgangstaktsignal (F_OUT), das eine Frequenz f aufweist, in Antwort auf den Ausgang des Phasendetektors 30. In dem allgemeinen Fall erzeugt der Taktgeneratorschaltkreis 24 eine Anzahl n von Phasen von Takten, die auf das Ausgangstaktsignal F_OUT bezogen sind. In der beispielhaften Ausführungsform verwendet der Taktgeneratorschaltkreis 24 das Ausgangstaktsignal, um acht Taktsignale zu erzeugen, wobei jedes dieselbe Frequenz f wie das Ausgangstaktsignal oder eine ganzzahlig-geteilte Version des Ausgangstaktsignals aufweist. In der beispielhaften Ausführungsform, in der das Ausgangstaktsignal bei der Zeilenrate ist, das heißt, ein kompletter Zyklus des VCO 32 tritt in einer Einzel-Bitzeit auf, als F1 bezeichnet, weist der Ausgang des Taktgeneratorschaltkreises 24 acht Phasen von F1 geteilt durch auf, bezeichnet als F2. Diese Taktsignale können der Einfachheit halber als Basis-Phasen-Taktsignale PHASE0 bis PHASE7 bezeichnet werden. Obwohl in der beispielhaften Ausführungsform es acht solcher Basis-Phasen-Taktsignale gibt, kann es in anderen Ausführungsformen irgendeine geeignete Anzahl von zwei oder mehreren solcher Basis-Phasen-Taktsignale geben. Die Anzahl von Phasen, die in einer Ausführungsform bereitgestellt werden, kann ausgewählt werden, um die Grenze auf den Restphasenfehler zu setzen, den die Phasendetektorschleife korrigieren muss, nachdem der beispielhafte Schaltkreis eine Phase auswählt, als das Rückkopplungstaktsignal (VCO_CLK_IN) ausgegeben zu werden. In der beispielhaften Ausführungsform beschränkt die Verwendung von vier Phasen pro F1-Periode den Phasenfehler auf 90 Grad. In der beispielhaften Ausführungsform unterscheiden sich die Basis-Phasen-Taktsignale PHASE0–PHASE3 in der Phase voneinander, während die Basis-Phasen-Taktsignale PHASE4–PHASE7 sich in der Phase voneinander unterscheiden und die Komplemente von (das heißt entgegengesetzte Polarität von) den Basis-Phasen-Taktsignalen PHASE0–PHASE3 sind. In anderen Worten unterscheidet sich jedes der Basis-Phasen-Taktsignale PHASE0–PHASE7 von den anderen Basis-Phasen-Taktsignalen PHASE0–PHASE7 entweder in Phase oder Polarität.
Der Zeit-zu-Digital-Wandlerschaltkreis 26 basiert das Rückkopplungstaktsignal, das er erzeugt, auf dem Basis-Phasen-Taktsignal, von dem er bestimmt, dass es näher in Phase mit dem eingehenden Datensignal als die anderen Basis-Phasen-Taktsignale angeglichen ist. Somit, wenn das CDR-System eine große Änderung in der Phase in dem eingehenden Datensignal erlebt, kann das Rückkopplungstaktsignal von auf einem der Basis-Phasen-Taktsignale beruhend, das nicht länger am nächsten in Phase mit dem eingehenden Datensignal ist, zu auf einem anderen der Basis-Phasen-Taktsignale beruhend gewechselt werden.
Insbesondere werden in der beispielhaften Ausführungsform vier F2-Taktphasen sowohl in wahren als auch Komplementausgängen erzeugt. Diese acht F2-Taktsignale (das heißt die Basis-Phasen-Taktsignale) definieren eine Sequenz, wobei jedes sukzessive Basis-Phasen-Taktsignal in der Sequenz eine Phase hat, die 45 Grad größer ist, relativ zu einer F2-Periode, die 360 Grad ist, als das vorherige Basis-Phasen-Taktsignal in der Sequenz, so dass diese vier Basis-Phasen-Taktsignale gleichmäßig über die Hälfte von einem F2-Taktzyklus (1/f) verteilt sind. Somit ist beispielsweise das Basis-Phasen-Taktsignal PHASE7 45 Grad größer in Phase als das Basis-Phasen-Taktsignal PHASE6, welches 45 Grad größer in Phase ist als das Basis-Phasen-Taktsignal PHASE5, welches 45° größer in Phase ist als das Basis-Phasen-Taktsignal PHASE4. Wie oben erwähnt, sind in der beispielhaften Ausführungsform vier der acht Basis-Phasen-Taktsignale die Komplemente der anderen vier. Somit ist das Basis-Phasen-Taktsignal PHASE3 das Komplement von dem Basis-Phasen-Taktsignal PHASE7; das Basis-Phasen-Taktsignal Phase 2 ist das Komplement von dem Basis-Phasen-Taktsignal PHASE6; das Basis-Phasen-Taktsignal PHASE1 ist das Komplement von dem Basis-Phasen-Taktsignal PHASE5; und das Basis-Phasen-Taktsignal PHASE0 ist das Komplement von dem Basis-Phasen-Taktsignal PHASE4. In Summe definieren die acht Basis-Phasen-Taktsignale in der beispielhaften Ausführungsform eine Sequenz, PHASE0 bis PHASE7, wobei jedes sukzessive Basis-Phasen-Taktsignal (PHASEn) in der Sequenz eine Flanke aufweist, die in Phase um 45 Grad von dem nächsten Basis-Phasen-Taktsignal in der Sequenz getrennt ist, so dass die Basis-Phasen-Taktsignalflanken gleichmäßig über einen vollen Taktzyklus (1/F2) verteilt sind. In einem Fall, in dem zwei komplementäre Basis-Phasen-Taktsignale gleich nah in Phase zu dem eingehenden Datensignal sind, ist es geeignet, das Rückkopplungstaktsignal von einem von diesen abzuleiten.
Wie unten detaillierter beschrieben, erzeugt der Zeit-zu-Digital-Wandlerschaltkreis 26 eine Sequenz oder Menge von acht Ausgangs-Phasen-Taktsignalen (φ0 bis φ7), wobei jedes zu einem der Basis-Phasen-Taktsignale korrespondiert. Beispielsweise kann eine Phasenbeziehung in der unten beschriebenen Weise ausgewählt werden, so dass das Ausgangs-Phasen-Taktsignal φ0 zu dem Basis-Phasen-Taktsignal PHASE0 korrespondiert, das Ausgangs-Phasen-Taktsignal φ1 zu dem Basis-Phasen-Taktsignal PHASE1 korrespondiert, etc. Die Phasen der Ausgangs-Phasen-Taktsignale sind voneinander um dasselbe Inkrement bzw. dieselbe Schrittweite wie die Basis-Phasen-Taktsignale versetzt, wie beispielsweise 45 Grad in der beispielhaften Ausführungsform. Jedoch mögen jedes Ausgangs-Phasen-Taktsignal und das Basis-Phasen-Taktsignal, zu dem es korrespondiert, zu jeder Zeit dieselbe Phase wie das andere haben. Dies liegt daran, dass der Zeit-zu-Digital-Wandlerschaltkreis 26 die gesamte Menge von acht Ausgangs-Phasen-Taktsignalen mit Bezug auf die Menge von Basis-Phasen-Taktsignalen um eine ganzzahlige Anzahl von 45 Grad-Schritten verschieben kann. Somit kann der Zeit-zu-Digital-Wandlerschaltkreis 26 effektiv irgendeines der Ausgangs-Phasen-Taktsignale auswählen, um dieselbe Phase wie irgendein anderes der Basis-Phasen-Taktsignale anzunehmen.
In der beispielhaften Ausführungsform erzeugt der Zeit-zu-Digital-Wandlerschaltkreis 26 das Rückkopplungstaktsignal VCO_CLK_IN in Antwort auf eines der Ausgangs-Phasen-Taktsignale, wie beispielsweise φ0. (In anderen Ausführungsformen kann das Rückkopplungs-Taktsignal in Antwort auf irgendein anderes geeignetes eines oder mehrere der Ausgangs-Phasen-Taktsignale erzeugt werden, oder in irgendeiner anderen geeigneten Weise erzeugt werden.) Der Zeit-zu-Digital-Wandlerschaltkreis 26 erzeugt das Rückkopplungs-Taktsignal in Antwort auf das Ausgangs-Phasen-Taktsignal φ0, indem das eine der Basis-Phasen-Taktsignale, das am nächsten in Phase zu dem eingehenden Datensignal ist, gewählt wird und das Ausgangs-Phasen-Taktsignal φ0 veranlasst wird, dieselbe Phase wie das ausgewählte Basis-Phasen-Taktsignal anzunehmen. Ein Beispiel dieses Betriebs des Zeit-zu-Digital-Wandlerschaltkreises 26 ist unten mit Bezug auf das Zeitdiagramm in den 3A bis 3B beschrieben.
Wie in den 3A bis 3B dargestellt, ist zum Zeitpunkt 40 das eingehende Datensignal (DATEN) als phasenangeglichen (phase-aligned) mit dem Rückkopplungs-Taktsignal (VCO_CLK_IN) gezeigt. Man beachte, dass das Rückkopplungs-Taktsignal auch phasenangeglichen mit dem Basis-Phasen-Taktsignal PHASE0 ist, was anzeigt, dass in diesem Beispiel die Schleife, die durch den Phasenangleichungsschaltkreis 22, den Taktgeneratorschaltkreis 24 und den Zeit-zu-Digital-Wandlerschaltkreis 26 gebildet wird, eine Phasenverriegelung (phase lock) vor dem Zeitpunkt 40 erreicht hat. Es kann auch beachtet werden, dass bei Zeitpunkt 40 das Basis-Phasen-Taktsignal PHASE0 dasjenige der acht Basis-Phasen-Taktsignale ist, das am nächsten in Phase zu dem eingehenden Datensignal ist. Die Schleife behält diesen Zustand der Phasenverriegelung einen halben Taktzyklus später bei Zeitpunkt 41 bei, wiederum einen halben Taktzyklus später bei Zeitpunkt 42 und für die nächsten mehren Halbtaktzyklen bei Zeitpunkt 43, 44 und 45. Man beachte, dass sich in der beispielhaften Ausführungsform die eingehenden Daten wie oben beschrieben bei der F1-Phase ändern können.
In dem in den 3A bis 3B dargestellten Beispiel ist die Phase des eingehenden Datensignals nach Zeitpunkt 46 als unbestimmt werdend gezeigt, da sie sich beispielsweise um einen wesentlichen Betrag ändert, der ausreichend ist, das CDR-System zu veranlassen, die Phasenverriegelung zu verlieren. Beispielsweise in einer Ausführungsform, in der ein entfernter Sender (nicht gezeigt), der die Daten übertragen hat, die das CDR-System empfangen hat, seine Übertragung nach dem Zeitpunkt 46 einstellt, kann das CDR-System Phasenaktualisierungen einstellen und im Leerlauf fahren, ganz wie das, was der Fachmann anerkennen kann, während langen Laufzeiten von aufeinanderfolgenden Ziffern geschieht. Auch beispielsweise in einem Kommunikationssystem (nicht gezeigt), in dem mehrere entfernte Sender eine entsprechende Anzahl von Kanälen definieren, kann ein lokaler Empfänger, mit dem das CDR-System assoziiert ist, versuchen, Kanäle beim Zeitpunkt 46 zu wechseln, wodurch das CDR-System veranlasst wird, die Phasenverriegelung zu verlieren, und was erfordert, dass das CDR-System die Phasenverriegelung mit der Übertragung von einem anderen entfernten Sender (das heißt einen anderen Kanal darstellend) zum selben Punkt nach dem Zeitpunkt 46 erlangt.
In der beispielhaften Ausführungsform werden ein Neu-Verriegelungs-Signal (RE-LOCK-Signal) und ein Daten-Kopf zu dem CDR-System bereitgestellt, um dem CDR-System anzugeben, dass Phasenverriegelung erlangt werden soll (oder wiedererlangt werden soll). Das RE-LOCK-Signal kann beispielsweise durch einen zusätzlichen Schaltkreis (nicht gezeigt) des lokalen Empfängers, mit dem das CDR-System assoziiert ist, des lokalen Senders, mit dem das CDR-System assoziiert ist, einen Systemverwaltungsschaltkreis (nicht gezeigt) oder eine Kombination dieser Quellen erzeugt werden. Beispielsweise kann in einem Fall, in dem ein solcher lokaler Empfänger Kanäle wie oben beschrieben wechselt, der lokale Empfänger das RE-LOCK-Signal zu der Zeit erzeugen, zu der er Kanäle wechselt. Der Daten-Kopf wird durch den entfernten Sender (nicht gezeigt) an dem anderen Ende des Kommunikationslinks erzeugt. In dem Beispiel gezeigt in 3A bis 3B wird das RE-LOCK-Signal auf diese Weise bei einem Zeitpunkt 48 in einen aktiven Zustand gebracht (asserted). Wie beginnend bei Zeitpunkt 50 gezeigt, weisen die ersten eingehenden Daten zu dem CDR-System folgend auf die Aktivierung (assertion) des RE-LOCK-Signals den Daten-Kopf auf. In der beispielhaften Ausführungsform weist der Daten-Kopf ein Muster von alternierenden „1”en und „0”en auf, das heißt hohe und niedrige Signalzustände. In anderen Ausführungsformen kann der Daten-Kopf andere Muster aufweisen. Muster können mit beispielsweise unterschiedlichen Decodes ausgewählt werden, um Spektralenergie in dem Kopf zu optimieren, um den Charakteristiken des Phasendetektors zu entsprechen, der verwendet wird, um eine optimale Neuverriegelungszeit zu ermöglichen. Somit ist zwischen den Zeitpunkten 50 und 52 das eingehende Datensignal („DATEN”) hoch, zwischen den Zeitpunkten 52 und 54 ist das eingehende Datensignal niedrig, etc. Der Daten-Kopf kann irgendeine geeignete Anzahl von Bits (das heißt Taktzyklen) aufweisen, wie beispielsweise vier Bits: 1010. Wie unten detaillierter beschrieben, erfasst der Zeit-zu-Digital-Wandler 26 (2) die erste Flanke des Daten-Kopfs, wie beispielsweise die steigende Flanke beim Zeitpunkt 50 in dem dargestellten Beispiel, und verwendet den Daten-Kopf, um dem CDR-System zu helfen, Phasenverriegelung zu erreichen.
Der Zeit-zu-Digital-Wandlerschaltkreis 26 hilft dem CDR-System, Phasenverriegelung zu erreichen, indem das eine der acht Basis-Phasen-Taktsignale (PHASE0–PHASE7) ausgewählt wird, das am nächsten in Phase zu dem eingehenden Datensignal ist, und das Ausgangs-Phasen-Taktsignal φ0 zu veranlassen, dieselbe Phase wie das ausgewählte Basis-Phasen-Taktsignal anzunehmen. Nachdem der Zeit-zu-Digital-Wandlerschaltkreis 26 das Basis-Phasen-Taktsignal auswählt, bringt er ein Phasenauswahlsignal in den aktiven Zustand, um anzugeben, welches der acht Basis-Phasen-Taktsignale ausgewählt wurde. In dem Beispiel gezeigt in 3A bis 3B hat ein Drei-Bit-Phasenauswahlsignal (PHASE_SEL) einen Wert von „000” (binär) vor dem Zeitpunkt 52, was angibt, dass das Basis-Phasen-Taktsignal, das am nächsten in Phase zu den eingehenden Daten ist, das Basis-Phasen-Taktsignal PHASE0 ist. Bei Zeitpunkt 52 (angeglichen mit einer fallenden Flanke des eingehenden Datensignals aus unten beschriebenen Gründen) ändert sich das ausgewählte Basis-Phasen-Taktsignal von PHASE0 zu PHASE6, wie durch den Übergang des Phasenauswahlsignals von „000” zu „110” angegeben. Man beachte, dass bei Zeitpunkt 52 das Basis-Phasen-Taktsignal PHASE6 das eine der acht Basis-Phasen-Taktsignale ist, das am nächsten in Phase zu dem eingehenden Datensignal ist. Dementsprechend veranlasst der Zeit-zu-Digital-Wandlerschaltkreis 26 das Rückkopplungs-Taktsignal (VCO_CLK_IN), die Phase des Basis-Phasen-Taktsignals PHASE6 nachfolgend zum Zeitpunkt 52, beginnend bei Zeitpunkt 56 in diesem Beispiel, anzunehmen. Nach dem Zeitpunkt 56 treibt die Schleife, die durch den Phasenangleichungsschaltkreis 22, den Taktgeneratorschaltkreis 24 und den Zeit-zu-Digital-Wandlerschaltkreis 26 gebildet wird, das Ausgangstaktsignal zu einer Phasenverriegelung hin. Phasenverriegelung wird in diesem Beispiel bei Zeitpunkt 58 erreicht, wenn das eingehende Datensignal phasenangeglichen oder phasenverriegelt mit dem Rückkopplungstaktsignal geworden ist. Das RE-LOCK-Signal kann zu irgendeiner geeigneten Zeit, wie beispielsweise ein paar Taktzyklen nach dem Beginn des Daten-Kopfs, in einen inaktiven Zustand gebracht (de-asserted) werden.
Sobald das CDR-System Phasenverriegelung mit dem Daten-Kopf erreicht (oder beginnt zu erreichen), kann das eingehende Datensignal von dem Daten-Kopf zu aktuellen Daten, die Informationen darstellen, die an dem lokalen Empfänger wieder hergestellt werden sollen, übergehen. Das CDR-System kann während des Übergangs zu aktuellen Daten Phasenverriegelung aufrechterhalten oder fortfahren, das Ausgangstaktsignal hinwärts zur Phasenverriegelung zu treiben, da derselbe entfernte Sender, der den Daten-Kopf übermittelt, die aktuellen Daten übermittelt, die dem Daten-Kopf folgen.
Kurz zurückkehrend auf 2, um Aufrechterhaltung von Frequenzverriegelung zu irgendeiner Zeit zu fördern, während der es keine eingehenden Daten gibt, zu denen das CDR-System die Phase verriegeln kann, kann ein lokal erzeugtes F2-Taktsignal (TAKT) an die Stelle des (abwesenden) eingehenden Datenstroms an dem Eingang zu dem Phasenangleichungsschaltkreis 22 gesetzt werden. Ein Multiplexer 59, der zwischen dem eingehenden Datenstrom und dem lokal erzeugten Taktsignal in Antwort auf ein Daten-Gültig-Signal geschaltet wird, kann für diesen Zweck enthalten sein. Das Daten-Gültig-Signal kann durch einen anderen Schaltkreis erzeugt werden, der mit dem lokalen Empfänger (nicht gezeigt) assoziiert ist. Da der lokale Empfänger zusammen mit einem lokalen Sender (nicht gezeigt) als Teil eines lokalen Sendeempfängers enthalten sein kann, kann das lokal erzeugte Taktsignal durch einen solchen lokalen Sender erzeugt werden, der als eine Master-Vorrichtung agiert. Das lokal erzeugte Taktsignal kann durch den lokalen Sender verwendet werden, um ein oder mehrere entfernte Empfänger (nicht gezeigt), die als Slave-Vorrichtungen agieren, abzufragen (das heißt Daten, die eine Anfrage an diese darstellen, zu übermitteln). Ein entfernter Empfänger kann ein Taktsignal von den Daten, die vom Sender abgefragt und empfangen werden, wiederherstellen, in einer Weise ähnlich, zu der, die hier mit Bezug auf das beispielhafte CDR-System beschrieben ist. In Antwort auf das Abfragen kann ein entfernter Sender (nicht gezeigt), der zusammen mit dem entfernten Empfänger als Teil eines entfernten Sendeempfängers enthalten ist, das wiederhergestellte Taktsignal verwenden, um Daten zu dem lokalen Empfänger zu senden.
Wie in 4 dargestellt, kann ein beispielhafter Zeit-zu-Digital-Wandlerschaltkreis 26 einen Thermometercode-zu-Binär-Wandler 60 und einen Schieber-Multiplexer 62 aufweisen. Die eingehenden Daten sind in ein 7-Bit-Register 64 getaktet, das sieben verriegelte Datenbits (REG1–REG7) an den Thermometercode-zu-Binär-Wandler 60 bereitstellt. Jedes der Basis-Phasen-Taktsignale PHASE1 bis PHASE7 wird zu einem der Takteingänge des Registers 64 bereitgestellt, um die Verriegelung der entsprechenden Eingangs-Bits REG1–REG7 zu triggern. Man beachte, dass das Basis-Phasen-Taktsignal PHASE0 nicht verriegelt ist, da es durch den Thermometercode-zu-Binär-Wandler 60 nicht benötigt wird. Jedoch kann es, um Signalladung in einer Schaltung auszugleichen, in manchen Ausführungsformen nützlich sein, das Basis-Phasen-Taktsignal PHASE0 zu verriegeln, auch wenn das verriegelte Signal nicht als ein Eingang an den Thermometercode-zu-Binär-Wandler 60 bereitgestellt würde. In Antwort auf die verriegelten Datenbits erzeugt der Thermometercode-zu-Binär-Wandler 60 das oben beschriebene Phasenauswahlsignal PHASE_SEL. In Antwort auf das Phasenauswahlsignal und die Basis-Phasen-Taktsignale PHASE0–PHASE7 erzeugt der Schieber-Multiplexer 62 die Ausgangs-Phasen-Taktsignale φ0–φ7.
Der Rückkopplungstakt (VCO_CLK_IN) ist eine geeignete Version des Ausgangs-Phasen-Taktsignals φ0. Ein UND-Gatter 66 ist enthalten, um das Ausgangs-Phasen-Taktsignal φ0 unter Verwendung eines Signals TRIG zu aktivieren, welches, wie unten beschrieben, in Antwort auf die erste fallende Flanke des eingehenden Datensignals in einen aktiven Zustand gebracht wird, nachdem das RE-LOCK-Signal in einen aktiven Zustand gebracht wurde. Dementsprechend ist in dem oben beschriebenen Beispiel das Rückkopplungs-Taktsignal bis zu dem Zeitpunkt 56 niedrig gehalten (3A bis 3B). Niedrighalten des Rückkopplungs-Taktsignals bis zu der ersten fallenden Flanke der eingehenden Daten, nachdem das RE-LOCK-Signal in den aktiven Zustand gebracht wurde, stellt ausreichend Zeit für das neu ausgewählte Basis-Phasen-Taktsignal bereit, um sich durch den Schieber-Multiplexer 62 auszubreiten und das Ausgangs-Phasen-Taktsignal φ0 zu werden (das heißt, dass das Ausgangs-Phasen-Taktsignal φ0 die Phase des ausgewählten Basis-Phasen-Taktsignals annimmt). Man beachte, dass die Ausgangs-Phasen-Taktsignale φ0 bis φ7 durch die Abtastungsschaltung 20 verwendet werden, um die Signalpegel und Flanken des eingehenden Datensignals in einer herkömmlichen Weise abzutasten.
Wie in 5 dargestellt, kann ein beispielhafter Thermometercode-zu-Binär-Wandler 60 eine Anzahl von Multiplexern 68, 70, 72 und 74 und ein 3-Bit-Register 76 aufweisen. In dem dargestellten Thermometercode-zu-Binär-Wandler 60 wird das verriegelte Datenbit REG4 das höchstwertige Bit des Phasenauswahlsignals, PHASE_SEL[2], da es das mittlere Datenbit in dem Feld REG1–REG7 darstellt. Das verriegelte Datenbit REG4 steuert auch Multiplexer 68, 70 und 72. In Antwort auf REG4 wählt der Multiplexer 68 eines von REG7 und REG3 aus; der Multiplexer 70 wählt eines von REG6 und REG2 aus; und Multiplexer 72 wählt eines von REG5 und REG1 aus. Der Ausgang des Multiplexers 70 wählt das nächste Bit des Phasenauswahlsignals, PHASE_SEL[1]. Der Multiplexer 74 wird durch den Ausgang des Multiplexers 70 gesteuert. In Antwort auf den Ausgang des Multiplexers 70 wählt der Multiplexer 74 einen der Ausgänge der Multiplexer 68 und 72. Der Ausgang vom Multiplexer 74 wählt das niederwertigste Bit des Phasenauswahlsignals, PHASE_SEL[0]. Der Fachmann wird realisieren, dass in anderen Ausführungsformen Phasen auf andere Weise gewählt werden können. Beispielsweise kann in einer anderen Ausführungsform (nicht gezeigt) der Zeit-zu-Digital-Wandlerschaltkreis die verschobenen Taktsignale als einen Eingang verwenden, und der Schaltkreis kann das vorherige Phasenauswahlsignal nachverfolgen und es zu dem neuen Phasenauswahlsignal hinzufügen. In einer Ausführungsform, wobei acht Taktphasen verwendet werden, würden die niedrigeren drei Bits des Ergebnisses dieser Addition verwendet werden.
Da Umwandlung von thermometerkodierten Daten in binärkodierte Daten in der Technik gut verstanden wird, kann ein Fachmann in der Technik, auf die sich die Erfindung bezieht, anerkennen, dass der Thermometercode-zu-Binär-Wandler 60 lediglich ein Beispiel ist, und verschiedene andere Thermometercode-zu-Binär-Wandlerschaltungen dem Fachmann im Hinblick auf die Lehren hierin leicht unterlaufen werden. Beispielsweise kann der Fachmann anerkennen, dass Einsparung in der Anzahl von Schaltungselementen, die in einem Thermometercode-zu-Binär-Wandler enthalten sind, gefördert werden kann, indem Vorteil aus der Tatsache gezogen wird, dass die Basis-Phasen-Taktsignale PHASE0–PHASE3 die Komplemente der Basis-Phasen-Taktsignale PHASE4–PHASE7 in der beispielhaften Ausführungsform sind. Es sollte beachtet werden, dass jedoch in anderen Ausführungsformen die Menge an Phasentakten keine Taktsignale enthalten müssen, die Komplemente voneinander sind.
Das verriegelte Datenbit REG4 wählt das höchstwertige Bit des Phasenauswahlsignals, PHASE_SEL[2], nachdem es im Register 76 verriegelt ist. In ähnlicher Weise wählt der Ausgang des Multiplexers 70 das nächste Bit des Phasenauswahlsignals, PHASE_SEL[1], nachdem es im Register 76 verriegelt ist. In ähnlicher Weise wählt der Ausgang des Multiplexers 74 das niederwertigste Bit des Phasenauswahlsignals, PHASE_SEL[0], nachdem es im Register 76 verriegelt ist. Register 76 ist durch den Ausgang einer monostabilen Schaltung 78 getaktet. Die monostabile Schaltung 78 dient den oben beschriebenen Zwecken zum Bereitstellen eines Verriegelungs- oder Triggersignals (TRIG), wenn die erste fallende Flanke der eingegebenen Daten auftritt, nachdem das RE-LOCK-Signal in einen aktiven Zustand gebracht wurde.
Wie in 6 dargestellt, kann ein beispielhafter Schieber-Multiplexer 62 acht Multiplexer 80, 82, 84, etc. aufweisen (wobei diejenigen, die aus Klarheitszwecken nicht gezeigt sind, durch das Auslass-Symbol („...”) dargestellt sind). Jeder der Multiplexer 80, 82, 84 etc. wird durch das Phasenauswahlsignal (PHASE_SEL[2:0]) gesteuert. Jeder der Multiplexer 80, 82, 84 etc. hat acht gemultiplexte Eingänge, die entsprechend eine Menge der Basis-Phasen-Taktsignale empfangen. Jeder der Multiplexer 80, 82, 84 etc. stellt eines der Ausgangs-Phasen-Taktsignale φ0, φ1, φ2, etc. bereit. Die Menge der Basis-Phasen-Taktsignale, die durch jeden der Multiplexer 80, 82, 84 etc. bereitgestellt wird, ist in einer zirkulären Weise von der Menge, die durch die anderen der Multiplexer 80, 82, 84 etc. bereitgestellt werden, verschoben. In Übereinstimmung mit diesem Schema wird die Menge von Basis-Phasen-Taktsignalen in einer ersten Sequenz PHASE0, PHASE1, PHASE2, etc. bis PHASE7 zu den entsprechend indizierten Eingängen des Multiplexers 80 bereitgestellt, der eines dieser Phasensignale auswählt, das entsprechende Phasensignal φ0 in Antwort auf das Phasenauswahlsignal zu werden. In weiterer Übereinstimmung mit diesem Schema wird die Menge von Basis-Phasen-Taktsignalen in einer zweiten Sequenz PHASE1, PHASE2, PHASE3, etc. bis PHASE0 an die entsprechend indizierten Eingänge vom Multiplexer 82 bereitgestellt, der eines dieser Phasensignale auswählt, das entsprechende Phasensignal φ1 in Antwort auf das Phasenauswahlsignal zu werden. Das Schema fährt in diesem Muster fort, wobei Mengen von Basis-Phasen-Taktsignalen in einer dritten, vierten, fünften, sechsten und siebten Sequenz an die Multiplexer bereitgestellt werden, die nicht gezeigt sind, bis die letzte Menge von Basis-Phasen-Taktsignalen in einer achten Sequenz PHASE7, PHASE0, PHASE1, etc. bis PHASE6 zu den Eingängen des Multiplexers 84 bereitgestellt wird, welcher eines dieser Phasensignale auswählt, das korrespondierende Phasensignal φ7 in Antwort auf das Phasenauswahlsignal zu werden. Somit veranlasst der Schieber-Multiplexer 62 jedes der korrespondierenden Phasensignale φ0–φ7, die Phase von einem der Phasensignale PHASE0–PHASE7 in Antwort auf das Phasenauswahlsignal anzunehmen.
Der Betrieb des CDR-Systems 10 kann weiterhin mit Bezug auf das Flussdiagramm von 7 beschrieben werden. Wie durch Block 86 angezeigt, wird eine Menge oder Mehrzahl von Phasentaktsignalen in Antwort auf das Ausgangstaktsignal erzeugt. Wie durch Block 88 angezeigt, kann eine mögliche große Änderung in der Phase zwischen den eingehenden Daten und dem Ausgangstaktsignal durch beispielsweise Detektieren von Aktivierung (assertion) des RE-LOCK-Signals oder eines anderen Signals detektiert werden. Wenn bestimmt wird, dass eine mögliche große Änderung in Phase auftritt oder aufgetreten ist, dann wird der Phasentakt, der am nächsten in Phase zu den eingehenden Daten ist, bestimmt, wie durch Block 90 angegeben. In einer Ausführungsform, in der ein Daten-Kopf der Aktivierung des RE-LOCK-Signals folgt, kann der Daten-Kopf verwendet werden, um den Phasentakt zu bestimmen, der am nächsten in Phase zu den eingehenden Daten ist. Wie durch Block 92 angegeben, wird ein Rückkopplungstakt basierend auf dem Phasentakt erzeugt, der am nächsten in Phase zu den eingehenden Daten ist. Wie durch Block 94 angegeben, werden der Rückkopplungstakt und die eingehenden Daten in einer Rückkopplungsschleife verwendet, um den Ausgangstakt mit den eingehenden Daten phasenanzugleichen. Wie durch Block 96 angegeben, können ein oder mehrere der Phasentakte verwendet werden, um die eingehenden Daten abzutasten, wodurch die wiederhergestellten Daten erzeugt werden.
Die oben beschriebenen Schaltungselemente können in irgendeiner geeigneten Weise bereitgestellt werden, wie beispielsweise durch Bilden von mikroelektronischen Strukturen auf einem monolithischen Substrat 29 (1), die als Mittel zum Durchführen der Funktionen, die oben mit Bezug auf diese Schaltungselemente beschrieben wurden, dienen. Herkömmliche photolithographische und andere mikroelektronische Techniken können verwendet werden, um solche Strukturen zu bilden, wie durch den Fachmann verstanden wird. Ein oder mehrere veranschaulichende oder beispielhafte Ausführungsformen der Erfindung wurden oben beschrieben. Jedoch sollte verstanden werden, dass die Erfindung durch die angehängten Ansprüche definiert ist und nicht auf die speziellen beschriebenen Ausführungsformen beschränkt ist.

Claims

Ein Taktdaten-Wiederherstellungssystem, aufweisend: einen Phasenangleichungsschaltkreis (22), der ein Ausgangstaktsignal (F_OUT) in Antwort auf ein eingehendes Datensignal (DATEN) und ein Rückkopplungstaktsignal (VCO_CLK_IN) erzeugt; einen Taktgeneratorschaltkreis (24), der eine Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) in Antwort auf das Ausgangstaktsignal (F_OUT) erzeugt, wobei jedes Basis-Phasen-Taktsignal (PHASE0, ..., PHASE7) der Mehrzahl von Basis-Phasen-Taktsignalen sich in zumindest einem von Phase und Polarität von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen unterscheidet und eine Frequenz aufweist, die dieselbe wie die Frequenz von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen ist; einen Zeit-zu-Digital-Wandlerschaltkreis (26), der das Rückkopplungstaktsignal (VCO_CLK_IN) in Antwort auf das eingehende Datensignal (DATEN) und die Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) erzeugt, wobei der Zeit-zu-Digital-Wandlerschaltkreis (26) das Rückkopplungstaktsignal (VCO_CLK_IN) auf einem von der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) basiert, das näher in Phase mit dem eingehenden Datensignal (DATEN) angeglichen ist als andere der Mehrzahl von Basis-Phasen-Taktsignalen; und einen Abtastungsschaltkreis (28), der ein wiederhergestelltes Datensignal in Antwort auf zumindest eines der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) erzeugt.
Das Taktdaten-Wiederherstellungssystem gemäß Anspruch 1, wobei der Zeit-zu-Digital-Wandlerschaltkreis (26) das Rückkopplungstaktsignal (VCO_CLK_IN) des Weiteren in Antwort auf ein Aktivieren eines Neuverriegelungssignals (RE_LOCK) erzeugt, das eine mögliche große Änderung in Phase zwischen dem eingehenden Datensignal (DATEN) und dem Ausgangstaktsignal (F_OUT) angibt.
Das Taktdaten-Wiederherstellungssystem gemäß Anspruch 2, wobei der Zeit-zu-Digital-Wandlerschaltkreis (26) das Rückkopplungstaktsignal (VCO_CLK_IN) des Weiteren in Antwort auf einen Daten-Kopf erzeugt, der in dem eingehenden Datensignal kodiert ist, das der Aktivierung des Neuverriegelungssignals (RE_LOCK) folgt.
Das Taktdaten-Wiederherstellungssystem gemäß Anspruch 1, wobei der Zeit-zu-Digital-Wandlerschaltkreis (26) das Rückkopplungstaktsignal (VCO_CLK_IN) auf einem der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) basiert, indem eine Mehrzahl von Ausgangs-Phasen-Taktsignalen (Φ0, ...,Φ7) erzeugt wird, die zu den Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) korrespondieren, aber in Phase von der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) verschiebbar sind, und wobei das Rückkopplungstaktsignal (VCO_CLK_IN) in Antwort auf eines der Ausgangs-Phasen-Taktsignale (Φ0, ...,Φ7) erzeugt wird.
Das Taktdaten-Wiederherstellungssystem gemäß Anspruch 4, wobei der Zeit-zu-Digital-Wandlerschaltkreis (26) aufweist: einen Thermometercode-zu-Binärcode-Wandler (60), der ein Phasenauswahlsignal (PHASE_SEL[2:0]) in Antwort auf zumindest eine Untermenge der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) erzeugt; und einen Schieber-Multiplexer (62), der die Ausgangs-Phasen-Taktsignale (Φ0, ...,Φ7) in Antwort auf die Basis-Phasen-Taktsignale (PHASE0, ..., PHASE7) und das Phasenauswahlsignal (PHASE_SEL[2:0]) erzeugt, wobei das Phasenauswahlsignal eines der Ausgangs-Phasen-Taktsignale (Φ0, ...,Φ7) angibt, als das Rückkopplungstaktsignal (VCO_CLK_IN) auszuwählen.
Das Taktdaten-Wiederherstellungssystem gemäß Anspruch 4, wobei: die Mehrzahl von Ausgangs-Phasen-Taktsignalen (Φ0, ...,Φ7) aus acht Ausgangs-Phasen-Taktsignalen besteht; und die Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) aus acht Basis-Phasen-Taktsignalen besteht.
Das Taktdaten-Wiederherstellungssystem gemäß Anspruch 4, wobei: die Mehrzahl von Ausgangs-Phasen-Taktsignalen (Φ0, ...,Φ7) eine Sequenz von Taktsignalen aufweist, die sich in Phase um eine einheitliche Phasenschrittweite erhöhen; und die Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) eine Sequenz von Taktsignalen aufweist, die sich in Phase um die einheitliche Phasenschrittweite erhöhen.
Das Taktdaten-Wiederherstellungssystem gemäß Anspruch 4, wobei: der Phasenangleichungsschaltkreis (22) einen Phasendetektor (30), einen Schleifenfilter (31) und einen spannungsgesteuerten Oszillator (32) aufweist, wobei der Phasendetektor (30) einen Ausgang in Antwort auf das eingehende Datensignal (DATEN) und das Rückkopplungstaktsignal (VCO_CLK_IN) erzeugt, wobei der Schleifenfilter (31) einen Ausgang in Antwort auf den Ausgang des Phasendetektors (30) erzeugt, und wobei der spannungsgesteuerte Oszillator (32) das Ausgangstaktsignal (F_OUT) in Antwort auf den Ausgang des Schleifenfilters (31) erzeugt.
Das Taktdaten-Wiederherstellungssystem gemäß Anspruch 4, wobei der Abtastungsschaltkreis (28) das wiederhergestellte Datensignal in Antwort auf die Mehrzahl von Ausgangs-Phasen-Taktsignalen (Φ0, ..., Φ7) erzeugt.
Ein Taktdaten-Wiederherstellungsverfahren, aufweisend: Erzeugen (94) eines Ausgangstaktsignals (F_OUT) in Antwort auf ein eingehendes Datensignal (DATEN) und ein Rückkopplungstaktsignal (VCO_CLK_IN); Erzeugen (86) einer Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) in Antwort auf das Ausgangstaktsignal (F_OUT), wobei jedes Basis-Phasen-Taktsignal (PHASE0, ..., PHASE7) der Mehrzahl von Basis-Phasen-Taktsignalen sich in zumindest einem von Phase und Polarität von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen unterscheidet und eine Frequenz aufweist, die dieselbe wie die Frequenz von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen ist; Erzeugen (92) des Rückkopplungstaktsignals (VCO_CLK_IN) in Antwort auf das eingehende Datensignal (DATEN) und die Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7), indem das Rückkopplungstaktsignal (VCO_CLK_IN) auf einem von der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) basiert wird, das näher in Phase mit dem eingehenden Datensignal angeglichen ist als andere der Mehrzahl von Basis-Phasen-Taktsignalen; und Erzeugen eines wiederhergestellten Datensignals in Antwort auf zumindest eines der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7).
Das Taktdaten-Wiederherstellungsverfahren gemäß Anspruch 10, wobei Erzeugen (92) des Rückkopplungstaktsignals (VCO_CLK_IN) des Weiteren Erzeugen des Rückkopplungssignals (F_OUT) in Antwort auf ein Aktivieren eines Neuverriegelungssignals (RE_LOCK) aufweist, das eine mögliche große Änderung in Phase zwischen dem eingehenden Datensignal (DATEN) und dem Ausgangstaktsignal (F_OUT) angibt.
Das Taktdaten-Wiederherstellungsverfahren gemäß Anspruch 10, wobei das Erzeugen (92) des Rückkopplungstaktsignals (VCO_CLK_IN) des Weiteren Erzeugen des Rückkopplungssignals (F_OUT) in Antwort auf einen Daten-Kopf aufweist, der in dem eingehenden Datensignal (DATEN) kodiert ist, das der Aktivierung des Neuverriegelungssignals (RE_LOCK) folgt.
Das Taktdaten-Wiederherstellungsverfahren gemäß Anspruch 10, wobei das Rückkopplungstaktsignal (VCO_CLK_IN) auf einem der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) basiert, indem eine Mehrzahl von Ausgangs-Phasen-Taktsignalen (Φ0, ...,Φ7) erzeugt wird, die zu den Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) korrespondieren, aber in Phase von der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) verschiebbar sind, und wobei das Rückkopplungstaktsignal (VCO_CLK_IN) in Antwort auf eines der Ausgangs-Phasen-Taktsignale (Φ0, ...,Φ7) erzeugt wird.
Das Taktdaten-Wiederherstellungsverfahren gemäß Anspruch 13, wobei Erzeugen (92) des Rückkopplungstaktsignals (VCO_CLK_IN) aufweist: Erzeugen eines Phasenauswahlsignals (PHASE_SEL[2:0]) in Antwort auf zumindest eine Untermenge (PHASE1, ..., PHASE7) der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7); und Erzeugen der Ausgangs-Phasen-Taktsignale (Φ0, ...,Φ7) in Antwort auf die Basis-Phasen-Taktsignale (PHASE0, ..., PHASE7) und das Phasenauswahlsignal (PHASE_SEL[2:0]), wobei das Phasenauswahlsignal (PHASE_SEL[2:0]) eines der Ausgangs-Phasen-Taktsignale (Φ0, ...,Φ7) angibt, als das Rückkopplungstaktsignal (VCO_CLK_IN) auszuwählen.
Das Taktdaten-Wiederherstellungsverfahren gemäß Anspruch 13, wobei: die Mehrzahl von Ausgangs-Phasen-Taktsignalen aus acht Ausgangs-Phasen-Taktsignalen (Φ0, ...,Φ7) besteht; und die Mehrzahl von Basis-Phasen-Taktsignalen aus acht Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) besteht.
Das Taktdaten-Wiederherstellungsverfahren gemäß Anspruch 13, wobei: die Mehrzahl von Ausgangs-Phasen-Taktsignalen (Φ0, ...,Φ7) eine Sequenz von Taktsignalen aufweist, die sich in Phase um eine einheitliche Phasenschrittweite erhöhen; und die Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) eine Sequenz von Taktsignalen aufweist, die sich in Phase um die einheitliche Phasenschrittweite erhöhen.
Das Taktdaten-Wiederherstellungsverfahren gemäß Anspruch 13, wobei Erzeugen eines wiederhergestellten Datensignals in Antwort auf die Mehrzahl von Ausgangs-Phasen-Taktsignalen (Φ0, ...,Φ7) auftritt.
Eine integrierte Schaltungsvorrichtung aufweisend ein Taktdaten-Wiederherstellungssystem, aufweisend ein monolithisches Substrat (29), auf dem gebildet sind: Mittel (22; 30, 31, 32) zum Erzeugen eines Ausgangstaktsignals (F_OUT) in Antwort auf ein eingehendes Datensignal (DATEN) und ein Rückkopplungstaktsignal (VCO_CLK_IN); Mittel (24) zum Erzeugen einer Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) in Antwort auf das Ausgangstaktsignal (F_OUT), wobei jedes Basis-Phasen-Taktsignal (PHASE0, ..., PHASE7) der Mehrzahl von Basis-Phasen-Taktsignalen sich in zumindest einem von Phase und Polarität von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen unterscheidet und eine Frequenz aufweist, die dieselbe wie die Frequenz von allen anderen Basis-Phasen-Taktsignalen der Mehrzahl von Basis-Phasen-Taktsignalen ist; Mittel (26) zum Erzeugen des Rückkopplungstaktsignals (VCO_CLK_IN) in Antwort auf das eingehende Datensignal (DATEN) und die Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7), wobei die Mittel (26) zum Erzeugen des Rückkopplungstaktsignals das Rückkopplungstaktsignal (VCO_CLK_IN) auf einem von der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) basiert, das näher in Phase mit dem eingehenden Datensignal angeglichen ist als andere der Mehrzahl von Basis-Phasen-Taktsignalen; und Mittel (28) zum Erzeugen eines wiederhergestellten Datensignals in Antwort auf zumindest eines der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7).
Die integrierte Schaltungsvorrichtung gemäß Anspruch 18, wobei die Mittel (26) zum Erzeugen des Rückkopplungstaktsignals das Rückkopplungstaktsignal (VCO_CLK_IN) auf einem der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) basieren, indem eine Mehrzahl von Ausgangs-Phasen-Taktsignalen (Φ0, ...,Φ7) erzeugt wird, die zu den Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7) korrespondieren, aber in Phase von der Mehrzahl von Basis-Phasen-Taktsignalen verschiebbar sind, und wobei das Rückkopplungstaktsignal (VCO_CLK_IN) in Antwort auf eines der Ausgangs-Phasen-Taktsignale (Φ0, ...,Φ7) erzeugt wird.
Die integrierte Schaltungsvorrichtung gemäß Anspruch 19, wobei die Mittel (26) zum Erzeugen des Rückkopplungstaktsignals (VCO_CLK_IN) aufweisen: Mittel (60) zum Erzeugen eines Phasenauswahlsignals (PHASE_SEL[2:0]) in Antwort auf zumindest eine Untermenge (PHASE1, ..., PHASE7) der Mehrzahl von Basis-Phasen-Taktsignalen (PHASE0, ..., PHASE7); und Mittel zum Erzeugen der Ausgangs-Phasen-Taktsignale (Φ0, ...,Φ7) in Antwort auf die Basis-Phasen-Taktsignale (PHASE0, ..., PHASE7) und das Phasenauswahlsignal (PHASE_SEL[2:0]), wobei das Phasenauswahlsignal (PHASE_SEL[2:0]) eines der Ausgangs-Phasen-Taktsignale (Φ0, ...,Φ7) angibt, als das Rückkopplungstaktsignal (VCO_CLK_IN) auszuwählen.