DE2740347A1 - Vorrichtung zum einfuegen und ausblenden von zusatzinformation in einen bzw. aus einem digitalen informationsstrom - Google Patents
Vorrichtung zum einfuegen und ausblenden von zusatzinformation in einen bzw. aus einem digitalen informationsstromInfo
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Description
DR. BERG Oin.-INÜ. SfAHK
DIFL.-ING. SCHWVJl DR. IJ'A. LANÜMAIR
PATENTANWÄLTE • V. 1NCHEN 80 ■ UAUERKIRCHER8TR. 45
GRETAG AKTIENGESELLSCHAFT, 8105 Regensdorf/ZH, (Schweiz)
Case 7-10693/GTD 421/E
DEUTSCHLAND
DEUTSCHLAND
Anwalt»akf 28 Il3 7. September 1977
Vorrichtung zum Einfügen und Ausblenden von Zusatzinformation in einen bzw. aus einem digitalen Informationsstrom
In digitalen Datentibertragungssystemen, insbesondere in
schnellen PCM-MuItiplex-Systemen, in welchen beispielsweise
Telephon- und/oder Datenkanäle zu Bündeln zusammengefasst und über Richtstrahlverbindungen und/oder Kabel
Übertragen werden, besteht in vielen Fallen das Bedürfnis, unabhängig von der zu übertragenden Datenmenge sowie
der Uebertragungsbiträte zusätzliche Information zu
Übertragen. Diese Information ist beispielsweise erforderlich, um zusätzlich zu den bestehenden Einrichtungen
in die Uebertragungsstrecke einzufügende Einrichtungen,
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wie beispielsweise Chiffriergeräte, steuern und synchronisieren und/oder um eine schon bestehende Synchronisation
überwachen und aufrecht erhalten zu können. Die Uebertragung dieser zusätzlichen Information muss dabei ohne
Eingriffe in die bzw. Aenderungen an den bestehenden Einrichtungen möglich sein und es darf auch die Struktur
der ursprünglichen Information, insbesondere die Rahmenstruktur in PCM-Netzen, in keiner Weise verändert werden.
Eine Vorrichtung zu schaffen, die diesen Anforderungen genügt, ist Aufgabe der Erfindung.
Die Erfindung betrifft eine Vorrichtung zum Einfügen von Zusatzinformationsbits in eine über einen Uebertragungskanal zu übertragende Bitfolge und zum Ausblenden der Zusatzinformationsbits aus der übertragenen Bitfolge, mit einem sendeseitigen EinfUgeteil und einem empfangseitigen Ausblendeteil,
welcher EinfUgeteil eine ihm mit einer ersten Taktfrequenz zugeführte Eingangsbitfolge durch Einfügen von m Zusatzbits pro m.k.n Bits der Eingangsbitfolge in eine Ausgangsbitfolge mit einer zweiten, entsprechend den eingefügten Zusatzbits höheren Taktfrequenz
umwandelt, wobei k,n und m ganze Zahlen grosser Null sind, und welcher Ausblendeteil aus der ihm mit der
zweiten Taktfrequenz zugefuhrten sendeseitigen Ausgangsbitfolge die sendeseitige Eingangsbitfolge mit der
ersten Taktfrequenz und die Zusatzinformationsbits zurückgewinnt. Die gestellte Aufgabe ist erfindungsgemäss dadurch gelöst, dass der EinfUgeteil erste
Taktgeneriermittel enthält,
welche den Takt der Ausgangsbitfolge aus dem Takt der Eingangsbitfolge ableiten und dabei die
Bedingung n«k>50 erfüllen.
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information in einen bzw. aus einem digitalen Datenstrom sind z.B. aus GB-PS 1 316 343, US-PS 4 025 720, DT-PS 1 290 598 und
DT-OS 24 23 090 bereits seit einiger Zeit bekannt. Den bekannten Vorrichtungen ist jedoch der Nachteil gemein, dass sie in
ein bestehendes Datenlibertragungssystem nicht ohne Eingriffe in dasselbe eingefugt werden können. Die Hauptursache
dafUr ist darin zu sehen, dass diese bekannten Vorrichtungen nie als selbständige, unabhängige Einheiten,
8onderη grundsätzlich von vornherein bereits als Bestandteil
eines Datenlibertragungssystems konzipiert sind. Als
Bestandteil eines solchen Systems sind sie aber fUr das betreffende System ausgelegt und somit hinsichtlich
verschiedener Parameter, wie insbesondere Eingangs- und Ausgangsbitrate t starr. Die Bitraten, mit welchen der
durch die Zusatzinformation ergänzte Datenstrom Übertragen
wird, liegen meist beträchtlich höher als die Bitraten des ursprünglichen Datenstroms, sodass die
Uebertragungskanäle von vornherein schon flir diese höheren Uebertragungsbitraten ausgelegt sein mils sen. Die bekannten
Vorrichtungen können daher nicht aus dem Uebertragungssystem
entfernt bzw. in ein nicht schon von vornherein für solche Vorrichtungen ausgelegtes übertragungssystem
eingefügt werden, da dies eine Aenderung des gesamten Uebertragungskanals einschliesslich Sender und Empfänger
notwendig machen würde. Ausserdem können die bekannten Vorrichtungen wegen ihrer jeweils auf ein ganz bestimmtes
Uebertragungssystem zugeschnittenen Konzeption nicht auch in anderen, z.B. mit anderen Bitraten oder anderen Rahmenstrukturen
arbeitenden Uebertragungs sy steinen eingesetzt werden, d.h. sie sind nicht systemkompatibel. Die aus
den genannten Literatürstellen bekannten Vorrichtungen
•ind daher für die eingangs angeführten Anwendungszwecke
ungeeignet.
Bei der erfindungsgemässen Vorrichtung beträgt das
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Verhältnis zwischen den Taktfrequenzen der Ausgangsbitfolge
und der Eingangsbitfolge (l+l/n*k). Der
3 5 Faktor n-k ist vorzugsweise sehr gross, etwa 10 -.10
oder mehr, sodass der Frequenzunterschied zwischen den beiden Taktfrequenzen äusserst gering ist. Dies macht
besondere Massnähmeη zur Erzeugung des Ausgangstakts
erforderlich. Gemäss einer bevorzugten Weiterbildung der Erfindung ist daher vorgesehen, dass die ersten Taktgeneriermittel
aus dem Takt der sendeseitigen Eingangsbitfolge periodisch eine η aufeinanderfolgende Gruppen von
je k Bits umfassende erste Impulsgruppenreihe, in der benachbarte Impulsgruppen jeweils um den η-ten Teil der Impulsperiode
des Taktes der Eingangsbitfolge gegenseitig gleichsinnig phasenverschoben sind, und nach jeder n-ten
Gruppe von je k Bits jeweils einen zusätzlichen Impuls erzeugen, wobei die ersten Impulsgruppenreihen zusammen mit
den zusätzlichen Impulsen den Takt der sendeseitigen Ausgangsbitfolge mit der genannten zweiten Taktfrequenz
bilden, und dass der empfangsseitige Ausblendeteil zweite Taktgeneriermittel
enthält, welche aus dem Takt der sendeseitigen Ausgangsbitfolge periodisch eine η aufeinanderfolgende
Gruppen von je k Bits umfassende zweite Impulsgruppenreihe erzeugen, in der benachbarte Impulsgruppen
jeweils um den η-ten Teil der Impulsperiode des Taktes der Ausgangsbitfolge gegenseitig phasenverschoben sind,
und nach jeder η-ten Gruppe von je k Bits jeweils einen Impuls ausblenden bzw. unterdrücken, wobei die um die
unterdruckten bzw. ausgeblendeten Impulse verminderten zweite* Impulsgruppenreihen einen Takt mit der genannten
ersten Taktfrequenz der sendeseitigen Eingangebitfolge bilden. Diese Art der Taktgenerierung hat gegenüber
der sonst allgemein Üblichen Frequenzsynthese den Vorteil eines erheblich geringeren Schaltungsaufwand· und
benötigt vor allem keine hohen Hilfe- bzw. Zwitchen-
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frequenzen.
Im folgenden wird die erfindungsgemässe Vorrichtung anhand eiies Ausfuhrungsbeispiels naher erläutert.
Es zeigen:
Fig. 1 und 2 Impulsdiagramme zur Erläuterung einer
Bitratenwandlung,
Fig. 3a und b Diagramme und ein Prinzipschema zur
Erläuterung der Einschachtelung von Zusatzinformationsbits,
beispiels des sendeseitigen EinfUgeteils der erfindungsgemässen Vorrichtung,
Fig. 5 ein Blockschaltbild des AusfUhrungsbeispiels des empfangsseitigen Ausblendeteils der erfindungsgemässen
Vorrichtung und
Fig. 6 Impulsdiagramme zur Erläuterung der Funktionsweise der Vorrichtungsteile
gemäss Fig. 4 und 5.
Die in den Fig. 4 und 5 dargestellte Vorrichtung umfasst einen EinfUgeteil (Fig. 4) und einen Ausblendeteil (Fig. 5),
welche Im Betrieb sendeseitig zwischen Datenquelle DSO
und Uebertragungskana1 TF bzw. empfangsseitig zwischen*
Uebertragungskanal TF und Datensenke DSI eines digitalen Datenllbertragungssystems angeordnet sind. Der sendeseitige
EinfUgeteil fügt in den ihm mit der Taktfrequenz Fo zügeführten, im folgenden als Eingangsbitfolge bezeichneten
Datenstrom Zusatzinformationsbits ein. Der um diese Zueatzlnformationsbits ergänzte, im folgenden als Ausgangsbitfolge bezeichnete Datenstrom verlässt den EinfUgeteil
mit einer etwas höheren Taktfrequenz F+. Die Ausgangsbitfolge wird über den Uebertragungskanal dem empfangs-
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seitigen Ausblendeteil zugeführt, welcher aus ihr die
sendeseitige Eingangsbitfolge mit der Taktfrequenz Fo und die Zusatzinformationsbits zurückgewinnt.
Der sendeseitige EinfUgeteil besteht im wesentlichen
aus zwei Funktionsgruppen, nämlich aus gesamthaft mit 1 bezeichneten Mitteln zur Erzeugung des Takts
F+ der Ausgangsbitfolge aus dem Takt Fo der Eingangsbitfolge, und aus von diesen beiden Takten gesteuerten
Kombinationsmitteln, welche die Zusatzinformationsbits in die Eingangsbitfolge einschachteln. Entsprechend
besteht auch der empfangsseitige Ausblendeteil aus zwei Funktionsgruppen, und zwar aus Mitteln zur
Rückgewinnung des Takts Fo der sendeseitigen Eingangsbitfolge aus dem Takt F+ der sendeseitigen Ausgangsbitfolge und aus von diesen beiden Takten gesteuerten
Separiermitteln 4 zum Ausschachteln der Zusatzinformationbits aus der Ausgangsbitfolge. Der Einfachheit halber
sind hier und im folgenden die Taktfrequenzen der Eingangsbitfolge und Ausgangsbitfolge und die Takte, d.h.
Impulsfolgen der jeweiligen Taktfrequenzen gleich bezeichnet.
Die prinzipielle Wirkungsweise der sendeseitigen und empfangsseitigen Taktgeneriermittel ist aus den in Fig.
bzw. Fig. 2 dargestellten Impulsdiagrammen zu erkennen, in welchen die obere Zeile jeweils den den Taktgeneriermitteln zugeflihrten und die untere Zeile den daraus
abgeleiteten Takt zeigt.
Die Erzeugung des schnelleren Takts F+ aus dem langsameren Takt Fo erfolgt derart, dass periodisch nach
jeweils einer bestimmten Anzahl k (im dargestellten Beispiel gleich 2) von Impulsen der Abstand zwischen
dem k-ten und dem k+l-ten Impuls um den η-ten Teil der Periodendauer von Fo verkürzt und nach η-maliger
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Verkürzung in die dadurch entstandene Lücke ein zusätzlicher Impuls eingefügt wird. Anders ausgedrückt
erfolgt nach jeweils k Impulsen für die jeweils nachfolgenden k Impulse eine gemeinsame Phasenverschiebung
um Äk=2j*f/n, sodass die η-mal phasenverschobenen
Impulse gegenüber den entsprechenden Impulsen des Takts Fo um eine ganze Impulsperiode vorverschoben
sind. Alsdann wird ein zusätzlicher Impuls (in Fig.l
der mit 2n+l bezeichnete) erzeugt und damit die Phasendifferenz wieder kompensiert. Nun beginnt derselbe Ablauf wieder von vorne.
Die Rückgewinnung des langsamen Takts Fo aus dem schnelleren Takt F+ erfolgt analog. Anstelle der
Verkürzungen der Impulsabstände erfolgt hier jedoch eine Verlängerung um den η-ten Teil der Impulsperiode
bzw. eine Phasenverschiebung um den Betrag Δk=2lY/n
in die entgegengesetzte Richtung. Nach η solchen Verlängerungen bzw. Phasenverschiebungen wird dann
einfach ein Impuls (in der Zeichnung der mit 2n bezeichnete) des Takts F+ übersprungen und der ganze
Vorgang beginnt von vorne.
In der Praxis verschiebt sich natürlich die nach der Aenderung der Phasenlage eines Impulses generierte
Impulsfolge zeitlich gegenüber der Impulsfolge, von der ausgegangen wird. Damit muss nach jeder Aenderung
der Phasenlage eines Impulses eine neue Impulsfolge generiert werden und eine folgende Aenderung der Phasenlage eines Impulses wird an einem Impuls dieser neuen
Impulsfolge durchgeführt, was wiederum eine zeitlich verschobene Impulsfolge resultieren lässt. Eine detaillierte Beschreibung erfolgt weiter unten anhand
der Fig. 6.
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untereinander in folgendem Zusammenhang:
n»k 1+n.k
4 15 3
etwa 2 -2 und η mindestens etwa 2 , besser mindestens
4 5
2 -2 . Zweckmässigerweise wird dabei η und k so gewählt,
dass das Produkt n-k mindestens etwa 2 , vorzugsweise
mindestens etwa 2 ist. In Fig. 1 und 2 sowie Fig.
ist jedoch aus darstellungstechnischen Gründen und zur Erleichterung des Verständnisses k gleich 2
bzw. 1 angenommen.
Das Funktionsprinzip der Einfügung von Zusatzinformation
in die Eingangsbitfolge ist aus Fig. 3a und 3b ersichtlich. Die obere Zeile von Fig. 3a zeigt einen Ausschnitt aus der
Eingangsbitfolge und die untere Zeile 19 einen Ausschnitt
aus der Ausgangsbitfolge. Die Nummerierung der Zeilen in den Impuls dia grammen in Fig. 3a und 6 weist
im übrigen auf die Bezugszeichen derjenigen Leitungen hin, in denen die in den Zeilen gezeigten Impulsfolgen auftreten.
Die Ausgangsbitfolge ist gegenüber der Eingangsbitfolge derart komprimiert, dass auf jeweils k*m*n Bits der
ersten k*m*n Bit plus zusätzliche m Bits der zweiten
entfallen. Diese m zusätzlichen, die Zusatzinformation darstellenden Bits können, wie dargestellt, auf einmal
geschlossen oder, wie weiter unter noch erläutert, beliebig verteilt in den Datenstrom eingeschachtelt
werden ...
Fig. 3b zeigt ein Prinzipschema eines für die Einschachtelung von Zueatzinforna tlonsbits geeigneten
Einfügeteils. Die über eine Leitung 13 von der hier
nicht gezeigten Datenquelle ankommende Eingangs-
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bitfolge wird nach Massgabe des an den Leitungen 8 und 17 anstehenden Takts Fo in einen Zwischenspeicher
14 eingelesen und aus diesem nach Massgabe des an der Leitung 18 anstehenden, von einem Bitratenwandler
12 aus dem Eingangstakt Fo erzeugten Ausgangstakts F+ über einen Schalter 16 auf eine zum hier
ebenfalls nicht gezeigten Uebertragungskanal bzw. Sender führende Leitung 19 ausgelesen. Der Schalter
16 ist Über einen Steuereingang 10 auf eine Leitung
15 umschaltbar, welche mit einer nicht dargestellten Quelle fUr Zusatzinformationsbits verbunden ist.
Zu Beginn der Uebertragung werden zunächst m Zusatzinformationsbits
(Fig. 3a) mit. dem Ausgangstakt F+ auf die Leitung 19 ausgelesen und gleichzeitig die
Eingangsbitfolge mit dem Takt Fo in den Speicher 14 eingelesen. Danach wird der Schalter 16 umgelegt
und der Inhalt des Zwischenspeichers 14 unter fortdauerndem weiteren Einlesen der Eingangsbitfolge
solange auf die Leitung 19 mit dem schnelleren Aus-
gangstakt F+ ausgelesen, bis der Speicher leer ist. Dies ist nach genau n-k-m Bits der Fall. Nun
wird der Schalter 16 wiederum umgesteuert und das Ganze fängt wieder von vorne an.
Im folgenden werden Aufbau und Funktionsweise der erfindungsgemässen Vorrichtung anhand des in den Fig.
und 5 detailliert dargestellten Blockschemas erläutert.
Der in Fig. 4 dargestellte, zwischen eine mit DSO bezeichnete Datenquelle und den mit TF bezeichneten
sendeseltigen Teil der Uebertragungsanlage (Transmission Facility) eingeschaltete EinfUgeteil besteht,
wie schon gesagt, aus Taktgeneriermitteln 1 zur Erzeugung des schnelleren Ausgangstakts F+ aus dem
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langsameren Eingangstakt Fo und aus Kombinationsmitteln
2 zum EinfUgen von Zusatzinformationsbits in die Eingangsbitfolge .
Die Taktgeneriermittel 1 umfassen einen Phasendiskriminator 101, ein Tiefpassfilter 102, einen
spannungsgesteuerten Oszillator (VCO) 103, einen Modulo-n-RUckwartszähler 104, einen Modulo-k-Zähler
105, einen Modulo-n-Vorwärtszähler 106, einen Vergleicher 107 und einen Impulsgenerator 11, der
wiederum aus einem Oder-Gatter 111 und einem weiteren Modulo-n-Zähler 112 besteht.
Der Eingangstakt Fo ist dem Phasendiskriminator und dem Modulo-k-Zähler 105 über eine Leitung 8a
zugeführt. Der spannungsgesteuerte Oszillator 103, der mit dem Phasendiskriminator 101, dem Tiefpassfilter 102 und dem Rückwärtszähler 104 einen
Phasenregelkreis (PLL) bildet, schwingt auf einer um das Teilungsverhältnis η des RückwärtsZählers 104
höheren Frequenz n.Fo wie der Eingangetakt Fo. Die an den Ausgängen 104a und 106a der beiden Modulon-Zähler 104 bzw. 106 in binär codierter Form anstehenden Zählerinhalte sind in den ersten beiden
Zeilen der Fig. 6 für n=16 durch die mit 0 bis 15 numerierten Felder dargestellt. Dabei wurde der Einfachheit halber fUr den Modulo-k-Zähler ein k-1
angenommen. FUr k>l wUrde in der ersten Zeile der
Fig. 6, jedes Feld k mal hintereinander vorhanden sein, sich sonst aber nichts ändern.
Der Vergleicher 107 vergleicht die Zählerinhalte der beiden Zähler 104 und 106 und gibt bei Gleichheit
an seinem Ausgang 107a einen Impuls ab. Wenn der Zähler 106 seinen Zählzyklus durchlaufen hat, gibt
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er an seinem Uebertragsausgang 106k ebenfalls einen Impuls ab. Diese Impulse, welche in der dritten und
vierten Zeile von Fig. 6 dargestellt sind, werden vom Oder-Tor 111 kombiniert (Zeile lila) und setzen
Über die Leitung lila den Zähler 112 auf Null. Dieser
Zähler zählt die vom Oszillator 103 erzeugten Impulse der Frequenz η-Fo und erzeugt an seinem höchstwertigen
Ausgang die in der letzten Zeile der Fig. 6 gezeigte Impulsfolge mit einem Tastverhältnis von ungefähr
gleich 1. Diese Impulsfolge stellt den schnelleren Ausgangstakt F+ dar.
Der Vergleicher 107 erzeugt Impulsgruppen von jeweils k Bit. Der Bitabstand innerhalb einer Gruppe ist gleich
dem des EingangstaktsFo. In Fig. 6 besteht jede Impulsgruppe wegen der vereinfachenden Annahme k=l
aus jeweils nur einem einzigen Impuls. Aufeinanderfolgende Impulsgruppen sind gleichsinnig um jeweils
2ΓΤ/η gegeneinander phasenverschoben.Nach der n-ten
Impulsgruppe entsteht, wie aus Fig. 6 ersichtlich 1st, eine LUcke, welche der Impulsgenerator 11 mittels
des vom Zähler 106 erzeugten Uebertragsimpulses auffüllt.
Der vom Oder-Gatter 111 und vom Zähler 112 gebildete Impulsgenerator 11 stellt sich somit auf die Folgefrequenz der vom Vergleicher 107 erzeugten, in regelmäseigen Abständen durch LUcken unterbrochenen Impulsfolgen ein, füllt die Lücken mit den vom Zähler 406
erzeugten Uebertragsimpulsen auf und erzeugt an seinem Ausgang 112a eine gleichmässige Impulsfolge
ebendieser Folgefrequenz.
Die Kombinationsmittel 2 umfassen einen Schreit-Lese-Speicher mit wahlfreiem Zugriff (RAM) 201, eine Schreib-Lese-Steuerung 21, einen Flillstandsdetektor 202 fllr den
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Speicher 201, je eine Quelle fur Synchronisationsinformation 203, ChiffrierschlUsselinformation 204
und Zusatzinformation 205, einen Hauptschalter 206 mit zugehöriger Schaltersteuerung 22, einem Nebenschalter 207 mit zugehöriger Schaltersteuerung 23
und eine Chiffrierstufe 24.
Die Schreib-Lese-Steuerung 21 umfasst einen vom Eingangstakt Fo getakteten Schreibadressenzahler
211, einen vom Ausgangstakt F+ getakteten Leseadressen zahler 212, einen Adressenumschalter 213 und eine
Umschaltersteuerung 214, welche den Umschalter 213 so steuert, dass nach jedem Taktimpuls hintereinander
beide von den Adresszählern bestimmten Speicheradressen an den Speicher angelegt werden. Gleichzeitig erzeugt die Steuerung 214 die fllr das Einschreiben nötigen Uebernahmeimpulse (WRITE ENABLE)
für dein Speicher 201.
Der FUllstandsdetektor 202 vergleicht die Schreibund die Leseadressen und erzeugt bei Gleichheit
einen Ausgangsimpuls.
Die Scha ltersteuerung 23 umfasst einen vom Ausgangstakt F+ getakteten Zahler 231, zwei Flip-Flops 232
und 233 und einen Decoder 234, welcher die eigentliche Schaltersteuerung ausfuhrt. Der Zähler erzeugt bei
Erreichen des Zählerstandes a an seinem Ausgang 231a und bei Erreichen des Zählerstandes m an seinem Ausgang 231b ein Signal.
Die Schaltersteuerung 22 besteht aus zwei Flip-Flops
221 unri 222 und aus einem Decoder 223.
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F+ getakteten Chiffrierprogrammgenerator 241 bekannter Bauart, einen Seriell-Parallelwandler 242, einen Vergleicher
243 und einen vom Ausgangstakt F+ getakteten Modulo-m-Zahler 244. Der Chiffrierprogrammgenerator
241 erzeugt eine aperiodische Bitfolge, von denen eine bestimmte Anzahl vom Wandler 242 zu vom FUlI-standsdetektor
202 gegebenen Zeitpunkten übernommen und vom Vergleicher 243 mit dem Stand des Zahlers
244, der ebenfalls vom FUllstandsdetektor 202 zurückgesetzt wird, verglichen werden. Bei Gleichheit erzeugt
der Vergleicher 243 einen RUcksetzimpuls für den Leseadresszahler 212 und das Flip-Flop 222 in der
Schaltersteuerung 22.
Die Funktionsweise der Vorrichtung ist wie folgt: Zu Beginn der Datenübertragung werden jeweils über
die mit St bezeichneten Eingange die Zahler 231 und 211 auf Null gesetzt und die Flip-Flops 232 und 221
gesetzt, und damit die Umschalter 206 und 207 in die in der Fig. 4 gezeichnete Stellung gebracht. Nunmehr
wird die von der Datenquelle DSO über die Leitung 13 ankommende Information Bit für Bit mit dem Takt
Fo in den Speicher 201 eingelesen. Gleichzeitig wird eine a Bit umfassende Bitsequenz als Synchronisierinformation
mit dem Ausgangstakt F+ aus der Quelle 2O3~ ausgelesen und über den Schalter 207, den Schalter
206 und die Leitung 19 an den sendeseitigen Teil des Uebertragungssystems TF abgegeben.
Mit dem a-ten Bit der Synchronisierinformation setzt der Zahler 231 das Flip-Flop 233 und gleichzeitig
das Flip-Flop 232 zurück, wodurch der Schalter 207 umgesteuert und nunmehr eine (m-a) Bit umfassende
SchlUsselimpulsfolge aus der Quelle 204 ausgelesen wird. Diese SchlUsselimpulsfolge dient zum Setzen
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des noch zu beschreibenden empfangsseitigen Chiffrierprogrammgenerators
.
Wenn der Zähler 231 den Stand m erreicht, setzt er den Leseadresszähler 212 auf Null und die Flip-Flops
233 und 221 zurUck, wodurch der Hauptschalter 206 in eine Stellung gebracht wird, in der er den Speicher
201 mit dem Uebertragungskanal TF verbindet. Nun wird der Speicher 201 mit dem Ausgangstakt F+ ausgelesen.
Da der Ausgangstakt um den Faktor (l+l/n*k) schneller als der Eingangstakt Fo ist, wird er, wenn er m
Speicherplätze besitzt, nach m-n-k ausgelesenen Bits
"leer" sein, d.h. die Lese- und die Schreibadresse werden dann genau übereinstimmen. Der FUlIstandsdetektor
202 gibt dann einen Impuls an den Seriell-Parallel -Wandler 242, den Zähler 244 und das Flip-Flop
222 ab, wodurch der Wandler 242 die gerade anliegende Bitsequenz übernimmt, der Zähler 244 auf
Null gesetzt und das Flip-Flop 222 gesetzt wird. Letzteres veranlasst eine Umsteuerung des Hauptschalters
206 in eine Stellung, in welcher die Zusatzinformationsquelle 205 mit dem Uebertragungskanal TF
verbunden ist.
Nunmehr wird aus der Quelle 205 eine durch die vom Chiffrierprogrammgenerator erzeugte und im Seriell-Parallel-Wandler
242 gespeicherte Information gegebene Anzahl von Zusatzinformationsbite mit dem Takt F+ aus
gelesen. Die von der Datenquelle DS ankommenden Daten werden dabei fortlaufend in den Speicher 201 mit dem
Takt Fo eingelesen, eodass sich der Speicher wieder
zu füllen beginnt. Wenn der Zählerstand des Zähler· 244 mit dem Inhalt des Seriell-Parallel-Wandlere
übereinstimmt, setzt der Vergleicher 243 das Flip-Flop 222 und den Leseadressenzähler 212 zurUck. Dadurch
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wird der Hauptschalter 206 wieder in die Stellung Speicher 201 - Uebertragungskanal TF gebracht und der
Inhalt des Speichers 201 wird nun von neuem wieder solange ausgelesen, bis der FUllstandsdetektor 202
den Leerzustand des Speichers feststellt. Daraufhin wird wieder Zusatzinformationen aus der Quelle 205
ausgelesen, und so fort.
Die Anzahl der jeweils pro Einschachtelungsvorgang in den Datenstrom eingefügten Zusatzinformationsbits
ist, wie schon gesagt, vom Chiffrierprogrammgenerator
gesteuert. Es versteht sich, dass der Seriell-Parallel-Wandler 242 so ausgelegt sein muss, dass die an seinen
Parallel-Ausgängen codiert anstehende Anzahl der einzufügenden
Bits im Bereich 0-m liegt. Wenn m beispielsweise 64 ist, kann der Seriell-Parallel-Wandler z.B.
ein sechsstelliges Schieberegister sein. Der Chiffrierprogrammgenerator ist von bekannter Bauart, beispielsweise
etwa wie in der US-PS 3,740,475 beschrieben.
Selbstverständlich wäre es auch möglich, jeweils die gleiche Anzahl von Zusatzinformationsbits in den Datenstrom
einzufügen. In diesem Falle wUrde die Chiffrierstufe
24 entfallen und sich somit der Schaltungsaufwand etwas reduzieren. Die chiffrierprogrammabhängige
Einfügung der Zusatzinformation hat aber den Vorteil,
dass ein allfälliger Gegner nicht erkennen kann, wo eich die Zusatzinformation im Datenstrom befindet.
Der in Fig. 5 dargestellte empfangsseitige Ausblendeteil
der erfindungsgemässen Vorrichtung besteht, wie schon gesagt, aus Taktgeneriermitteln 3 zur Wiedergewinnung
des langsameren sendeseitigen Eingangstakts Fo aus dem sendeseitigen Ausgangstakt F+ und aus Separiermitteln
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4 zum Ausblenden der Zusatzinformationsbits aus dem über den liebertragungskanal TF ankommenden Datenstrom.
Die empfangsseitigen Taktgeneriermittel 3 sind praktisch gleich aufgebaut wie die sendeseitigen Taktgeneriermittel
1 und umfassen einen Phasendiskriminator 301, ein Tiefpassfilter 302, einen spannungsgesteuerten
Oszillator 303, zwei Modulo-n-Zähler 304 und 306, einen
Modulo-k-Zähler 305, einen Vergleicher 307, ein D-Flip-Flop
308 und einen Impulsgenerator 31, der aus einem Exklusiv-Oder-Gatter 311 und einem weiteren Modulo-n-Zähler
312 besteht. Der Hauptunterschied zu den sendeseitigen Taktgeneriermitteln 1 besteht im zusätzlichen Flip-Flop
und im Zähler 304, welcher hier ein Vorwärtszähler und dort
ein Rückwärtszähler ist.
Der aus den vom Uebertragungskanal TF kommenden Datenstrom abgeleitete sendeseitige Ausgangstakt F+ ist dem Flip-Flop
308, dem Modulo-k-Zähler 305 und dem Phasendiskriminator 301 Über die Leitung 8b zugeführt. Der mit letzterem und
dem Tiefpassfilter 302 sowie dem Zähler 304 zu einem Phasenregelkreis (PLL) zusammengeschaltete Oszillator
303 schwingt auf einer um den Faktor η höheren Frequenz n.F+ wie der Ausgangstakt F+. Die an den Ausgängen 304a
und 306a der beiden Modulo-n-Zähler 304 bzw. 306 binär codiert vorliegenden Zählerstände sind in den gleich
bezeichneten Zeilen der Fig. 6 für n=16 als mit 0 bis 15 numerierte Felder dargestellt. Bezüglich k gilt dasselbe
wie für den sendeseitigen Teil.
Der Vergleicher 307 vergleicht die Zählerinhalte der beiden Zähler 304 und 306 und gibt bei Gleichheit an
seinem Ausgang 307a einen Impuls ab. Wenn der Zähler 306 seinen Zählzyklus durchlaufen hat, erzeugt er an
seinem Uebertragausgang 306b ebenfalls einen Impuls. Diese Impulse, welche in der neunten und zehnten
Zeile der Fig. 6 dargestellt sind, werden vom Oder-
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Gatter 411 kombiniert. Gleichzeitig gelangt der Uebertragsimpuls
vom Zahler 306 an den D-Eingang des Flip-Flops 308, wodurch der Zähler 305 fUr die Dauer eines Taktimpulses blockiert wird. Dadurch
nimmt der Zähler 306 nach jeweils k»n Taktimpulsen den Zustand Mo" zweimal hintereinander an (Zeile 306a). Die am Ausgang
311a des Gatters 311 erzeugten Impulse (Zeile 311a) setzen den Zähler 312 auf Null. Dieser Zähler ist vom Oszillator 303
mit der Frequenz n«F+ getaktet und erzeugt an seinem höchstwertigen
Ausgang die in der letzten Zeile der Fig. 6 gezeigte Impulsfolge, welche den wiedergewonnenen sendeseitigen Eingangstakt
Fo darstellt.
Der Vergleicher 307 erzeugt Impulsgruppen von jeweils k äquidistanten
Bit. Aufeinanderfolgende Impulsgruppen sind gleichsinnig um jeweils 2Π/η gegeneinander im Sinne einer Verzögerung
phasenverschoben. Nach η Impulsgruppen besteht, wie Fig. 6 zeigt, zwischen dem letzten Impuls dieser Gruppe und dem ersten Impuls
der nächstfolgenden kein Abstand mehr. Der Impulsgenerator 31 unterdrückt nun mit Hilfe des vom Zähler 306 erzeugten Uebertragsimpulses
einen dieser beiden unmittelbar benachbarten Impulse.
Der vom Exklusiv-Oder-Gatter 411 und vom Zähler 312 gebildete
Impulsgenerator 31 stellt sich somit auf die Folgefrequenz der vom Vergleicher 307 erzeugten, in regelmässigen Abständen zwei
unmittelbar benachbarte Impulse aufweisenden Impulsfolgen ein unterdrückt jeweils einen von zwei solchen benachbarten Impulsen
und erzeugt an seinem Ausgang 312a eine gleichmässige Impulsfolge ebendieser Folgefrequenz.
Die Separiermittel 4 umfassen einen m-Speicherplätze aufweisenden
Schreib-Lese-Speicher mit wahlfreiem Zugriff (RAM) 401, eine Schreib-Lese-Steuerung 41, einen FUllstandsdetektor 402 fUr
den Speicher 401, eine Korrelatorstufe 403, einen Modulo-(m-a)-Zähler 404, eine Senke 405 flir die Zusatzinformationen, einen
Schalter 406 mit zugehöriger Schaltersteuerung 42 und eine Chiffrierstufe 44.
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- ie -
Die Schreib-Lese-Steuerung 41 umfasst einen vom sendeseitigen Ausgangstakt F+ getakteten Schreibadressen-Zähler 411, einen vom wiedergewonnenen Eingangstakt Fo
getakteten Leseadressenzähler 412, einen Adressenumschalter 413 und eine Umschaltsteuerung 414, welche den
Umschalter 413 so steuert, dass nach jedem Taktimpuls hintereinander beide von den Adresszählern bestimmten
Speicheradressen an den Speicher angelegt werden. Gleichzeitig erzeugt die Steuerung die ftlr das Einschreiben nötigen Uebernahmeimpulse (WRITE ENABLE) fUr
den Speicher 401.
Der FUllstandsdetektor 402 vergleicht die Schreibund Leseadressen und erzeugt bei Gleichheit einen
Ausgangsimpulβ.
Die Schaltersteuerung 42 umfasst zwei Flip-Flops 421 und
422 und einen Decoder 423, welcher die eigentliche Schaltersteuerung ausfuhrt. Es versteht eich, dass
die Schalter 406 und 413 sowie auch die Schalter 206, 207 und 213 des sendeseitigen EinfUgeteile keine
mechanischen, sondern elektronische Schalter sind.
Die Chiffrieretufe 44 umfasst einen vom Ausgangstakt F+
getakteten Chiffrierprogrammgenerator 441, der gleich aufgebaut ist wie der Generator 241 des sendeseitigen
Teile und unter gleichen Anfangebedingungen das gleiche Chiffrierprogramm erzeugt, einen Seriell-Parallel-Wandler 442, einen Vergleicher 443 und einen ebenfalle
vom Auegangetakt FrH getakteten Modulo-m-Zähler 444.
Sende- und empfangeeeitige Chiffrieretufe 24 bzw. 44
sind somit identisch aufgebaut und stimmen natürlich
auch funktionsmässig völlig Uberein.
Die Funktionsweise des empfangsseitigen Aueblendeteile
ist wie folgt: Der Über den Uebertragungskanal TF an-
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- ML -
kommende Datenstrom wird dem Schalter 406 und der Korrelatorstufe 403 zugeführt. Sobald die letztere
die sendeseitig erzeugte Synchronisationssequenz von a Bits erkennt, spricht sie an und startet einerseits
den Zähler 404 und setzt anderseits das Flip-Flop 421. Dies bewirkt, dass der Schalter 406 in eine
Stellung gebracht wird, in welcher er den Uebertragungskanal
mit dem Chiffrierprogrammgenerator 441 verbindet.
Nunmehr wird die auf die Synchronisationsbitsequenz folgende, (m-a) Bit umfassende Schllisselimpulsfolge
in den Chiffrierprogrammgenerator 441 eingelesen und dieser damit auf Gleichlauf mit dem sendeseitigen
Generator 241 gebracht. Sobald das letzte Bit dieser Schllisselimpulsfolge eingelesen ist, gibt der Zähler
404 einen Impuls ab und setzt damit das Flip-Flop 421 und gleichzeitig auch die beiden Adresszähler
und 412 zurllck. Die RUcksetzung des Flip-Flops 421 bewirkt eine Umsteuerung des Schalters 406 in die
eingezeichnete Stellung, in welcher der Uebertragungskanal an den Speicher 401 angeschlossen ist.
Nunmehr wird der ankommende Datenstrom mit dem schnelleren Takt F+ in den Speicher ein- und gleichzeitig
mit dem langsameren Takt Fo wieder aus dem Speicher in die Datensenke DSI ausgelesen. Aufgrund
der verschiedenen Taktfrequenzen wird sich der Speicher
langsam zu füllen beginnen. Der Zustand "voll", in welchem die Lese- und die Schreibadresse Übereinstimmen,
ist nach genau m*n*k Taktschritten erreicht. Wenn der
FUlIetandsdetektor 402 diesen Zustand erkennt, setzt
er daβ Flip-Flop 422, gibt einen Uebernahmeimpule an
den Seriell-Parellel-Wandler 442 ab und setzt den Zähler 444 zurllck. Das Setzen des Flip-Flops 422
bewirkt eine Umsteuerung des Schalters 406 in eine
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Stellung, in der er den Uebertragungskanal TF mit der
Senke 405 für die auszublendenden Zusatzinformationsbits verbindet. Nun werden unter gleichzeitigem weiteren
Auslesen des Speichers 401 die vom Uebertragungskanal ankommenden Zusatzinformationsbits in die Senke 405
ausgeblendet. Die Anzahl der ausgeblendeten Bits ist durch den Chiffrierprogrammgenerator gegeben und stimmt
natürlich mit der Anzahl der sendeseitig jeweils eingefügten Bits Uberein.
Sobald der Zähler 444 den durch den Wandler 442 vorgegebenen Zählerstand erreicht, setzt der Vergleicher
443 den Schreibadressenzähler 411 und das Flip-Flop 422 wieder zurück. Durch letzteres wird der Schalter
406 wieder in seine gezeichnete Mittelstellung gebracht, sodass der Datenstrom wieder in den Speicher 401
eingelesen wird. Wenn der Speicher sich auf diese Weise gefüllt hat, beginnt ein neuer Ausblendevorgang ,
und so fort.
I01S11/0I8·
Claims (13)
1) Vorrichtung zum Einfügen von Zusatzinformationsbits
in eine über einen Uebertragungskanal (TF) zu übertragende
Bitfolge und zum Ausblenden der Zusatzinformationsbits aus der übertragenen Bitfolge, mit einem sendeseitigen Einfügeteil
( 1>2 ) und einem empfangseitigen Ausblendeteil ( 3,4 ), welcher EinfUgeteil eine ihm mit einer ersten
Taktfrequenz (Fo) zugeführte Eingangsbitfolge durch Einfügen von m Zusatzbits pro m.k.n Bits der Eingangsbitfolge
in eine Ausgangsbitfolge mit einer zweiten, entsprechend den eingefügten Zusatzbits höheren Taktfrequenz
(F+) umwandelt, wobei k,n und m ganze Zahlen grosser Null sind, und welcher Ausblendeteil aus der ihm mit der
zweiten Taktfrequenz (F+) zugeführten sendeseitigen Ausgangsbitfolge
die sendeseitige Eingangsbitfolge mit der ersten Taktfrequenz (Fo) und die Zusatzinformationsbits
zurückgewinnt, dadurch gekennzeichnet, dass der EinfUgeteil erste Taktgeneriermittel (1)
enthält, welche den Takt (F+) der Ausgangsbitfolge aus dem Takt (Fo) der Eingangsbitfolge ableiten und dabei
die Bedingung n«k £.50 erfüllen.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die ersten Taktgeneriermittel die Bedingung
3 5
n«k>10 , vorzugsweise ^ 10 erfüllen.
3. Vorrichtung nach einem der Ansprüche 1-2, dadurch gekennzeichnet, dass die ersten Taktgeneriermittel aus dem
Takt (Fo) der sendeseitigen Eingangsbitfolge periodisch eine η aufeinanderfolgende Gruppen von je k Bits umfassende
erste Impulsgruppenreihe, in der benachbarte Impulsgruppen jeweils um den η-ten Teil der Impulsperiode des Taktes
der Eingangsbitfolge gegenseitig gleichsinnig phasenver-
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ORIGINAL INSPECTED
schoben sind, und nach jeder η-ten Gruppe von je k
Bits jeweils einen zusätzlichen Impuls erzeugen, wobei die ersten Impulsgruppenreihen zusammen mit den zusätzlichen
Impulsen den Takt (FH) der sendeseitigen Ausgangsbitfolge mit der genannten zweiten Taktfrequenz
bilden.
4. Vorrichtung nach einem der Ansprüche 1-3, dadurch gekennzeichnet, dass der empfangseitige Ausblendeteil
zweite Taktgeniermittel (3)
enthält, welche aus dem Takt (F+) der sendeseitigen Ausgangsbitfolge periodisch eine η aufeinanderfolgende
Gruppen von je k Bits umfassende zweite Impulsgruppenreihe erzeugen, in der benachbarte Impulsgruppen
jeweils um den η-ten Teil der Impulsperiode des Taktes der Ausgangsbitfolge gegenseitig phasenverschoben sind,
und nach jeder η-ten Gruppe von je k Bits jeweils einen Impuls ausblenden bzw. unterdrücken, wobei die um die
unterdrückten bzw. ausgeblendeten Impulse verminderte zweite Impulsgruppenreihen einen Takt mit der genannten
ersten Taktfrequenz (Fo) der sendeseitigen Eingangsbitfolge bilden.
5. Vorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass η etwa 8-32 ist.
6. Vorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass k etwa 2-2 ist..
7. Vorrichtung nach Anspruch 3 und 4, dadurch gekennzeichnet, dass die ersten und zweiten Taktgeneriermittel
je einen vom Takt der Eingangsbitfolge bzw. der Ausgangsbitfolge gesteuerten, einen ersten Rückwärts- bzw.
Vorwärtszähler (104;304) enthaltenden Phasenregelkreis
(101,102,103,1O4;3O1,302,303,304), je einen vom Takt der Ein-
80Θ8Η/08Θ8
- 25 -
gangsbitfolge bzw. der Ausgangsbitfolge getakteten zweiten Zähler (106;306),je einen die Inhalte der beiden Zähler
vergleichenden und bei Uebereinstimmung ein Signal abgebenden Vergleicher (107;3O7)und je einen vom Vergleicher
angesteuerten Impulsgenerator (11;31) umfassen, wobei letzterer sich auf die Folgefrequenz von einer bestimmten
Mindestzahl von in gleichen Abständen aufeinanderfolgenden Eingangssignalen einstellt und an seinem Ausgang eine
aus dieser Frequenz generierte konstante Impulsfolge (F+;Fo) erzeugt.
8. Vorrichtung nach Anspruch 3 und 4, dadurch gekennzeichnet, dass die ersten und zweiten Taktgeneriermittel
je einen vom Takt der Eingangsbitfolge bzw. der Ausgangsbitfolge gesteuerten, einen ersten RUckwärts-
bzw. Vorwärtszähler (104; 304Enthaltenden Phasenregelkreis
(101,102,103,104:301,302,303,304),je einen vom Takt der Eingangsbitfolge
bzw. der Ausgangsbitfolge getakteten dritten Zähler (105;305),je einen Impulsgenerator (11;31), je einen
mit dem Ausgang des dritten Zählers verbundenen zweiten Zähler (106; 306) ,der jeweils am Ende seines Zählzyklus einen
Impuls an den Impulsgenerator weiterleitet, und je einen
und des zweiten Zählers vergleichenden die Inhalte des ersten/und bei Uebereinstiramung ein Signal
an den Impulsgenerator abgebenden Vergleicher (107;307) umfasst, und dass der Impulsgenerator (11) der ersten
Taktgeneriermittel (1) aus jedem Eingangsimpuls einen Ausgangsimpuls und der Impulsgenerator (31) der zweiten
Taktgeneriermittel (3) nur dann feinen Aüsgangsimpuls generiert, wenn kein Signal vom zweiten Zähler (306) vorliegt.
9. Vorrichtung nach einem der vorangehenden Anspruchs,
dadurch gekennzeichnet, dass der sendeseitige EinfUgeteil ausser den ersten Taktgeneriermitteln einen ersten Zwischenspeicher
(201),erste Mittel (21) zum Einlesen der Eingangsbitfolge in denselben mit der ersten Taktfrequenz (Fo)
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und Auslesen dieser Bitfolge mit der von den ersten Taktgeneriermitteln
erzeugten zweiten Taktfrequenz (F+), erste FUllstandsUberwachungsmittel (202) fUr den ersten
Zwischenspeicher, eine Quelle (205) fUr
Zusatzinformationsbits, einen ersten Umschalter (206) zum wahlweisen Verbinden des ersten Zwischenspeichers
und der Quelle fUr Zusatzinformationsbits mit dem Uebertragungskanal und ein diesen Umschalter
nach Massgabe der ersten FUllstandUberwachungsmittel (202) steuerndes erstes Steuerwerk (22) umfasst.
10. Vorrichtung nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass der empfangsseitige Ausblendeteil ausser den zweiten Taktgeneriermitteln einen
zweiten Zwischenspeicher (401), zweite Mittel (41) zum Einlesen der sendeseitigen Ausgangsbitfolge in denselben
mit der zweiten Taktfrequenz (F+) und Auslesen dieser Bitfolge mit der von den zweiten Taktgeneriermitteln
wiedergewonnenen ersten Taktfrequenz (Fo), zweite FUllstandsUberwachungsmittel (402) fUr den zweiten Zwischenspeicher,
eine Senke(405) fUr Zusatzinformationsbits,
einen zweiten Umschalter (405) zum wahlweisen Verbinden des Uebertragungskanals mit dem Eingang des zweiten
Zwischenspeichers und der Senke fUr Zusatzinformationsbits und ein diesen zweiten Umschalter
nach Massgabe der zweiten FUllstandsUberwachungsmittel steuerndes zweites Steuerwerk (42) umfasst.
11. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass der EinfUgeteil eine Quelle (204) fUr
eine Synchronisationsbitfolge umfasst, welche Quelle
Über den ersten Umschalter (206) an den Uebertragungskanal anschliessbar ist, und dass der Ausblendeteil eine mit
dem Uebertragungskanal verbundene Erkennungsstufe (403)
fUr die Synchronisationsbitfolge enthält, welche das
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- 25 S
zweite Steuerwerk (42) bei Erkennen einer solchen Bitfolge in Bereitschaftstellung bringt.
12. Vorrichtung nach Anspruch 11, dadurch gekennzeichnet, dass der sendeseitige EinfUgeteil eine erste
Chiffrierstufe (24) und der empfangsseitige Ausblendeteil eine gleiche zweite Chiffrierstufe (44) umfassen,
wobei die erste Chiffrierstufe (24) mit dem ersten Steuerwerk (22) verbunden ist und die Anzahl der pro
Einfligevorgang in die Eingangsbit folge einzufügenden
Zusatzinformationsbits aperiodisch steuert und wobei die zweite Chiffrierstufe (44) mit dem zweiten Steuerwerk
(42) verbunden ist und die Anzahl der zur Rückgewinnung der Eingangsbitfolge aus der Ausgangsbitfolge
auszublendenden Zusatzinformationsbits nach demselben Chiffrierprogramm wie die erste Chiffrierstufe
steuert.
13. Vorrichtung nach den Ansprüchen 10 und 12, dadurch gekennzeichnet, dass das erste Steuerwerk (22)
den ersten Umschalter (206) in eine Stellung bringt, in der er dip Quelle (205) für Zusatzinformationsbits
mit dem Uebertragungskanal (TF) verbindet, wenn die ersten FUllstandsUberwachungsmittel (202) den Zustand
"leer" des ersten Zwischenspeichers (201) erkennen, dass die erste Chiffrierstufe (24) erste Abbruchsignale
erzeugt, und dass das erste Steuerwerk (22) bei Vor liegen eines solchen Abbruchsignals den ersten Um
schalter (206) in eine Stellung bringt, in der er den ersten Zwischenspeicher (201) mit dem Uebertragungskanal
(TF) verbindet; und
dass daβ zweite Steuerwerk (42) den zweiten Umschalter
(406)in eine Stellung bringt, in der er den Uebertragungs kanal (TF) mit der Senke (405) für Zusatzinformations-
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bits verbindet, wenn die zweiten FUllstandsUberwachungsmittel
(402) den Zustand "voll" erkennen, dass die zweite Chiffrierstufe (44) zweite Abbruchssignale erzeugt,
und dass das zweite Steuerwerk (42) bei Vorliegen eines solchen zweiten Abbruchsignals den zweiten Umschalter
(406) in eine Stellung bringt, in der er den Uebertragungskana1 (TF) mit dem zweiten Zwischenspeicher
(401) verbindet.
•09811/08BI
Applications Claiming Priority (1)
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