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DE102011001405B4 - Halbleiter-Kapselung und Stapel von Halbleiterkapselungen sowie Verfahren zur Herstellung einer Halbleiter-Kapselung - Google Patents

Halbleiter-Kapselung und Stapel von Halbleiterkapselungen sowie Verfahren zur Herstellung einer Halbleiter-Kapselung Download PDF

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DE102011001405B4
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Thorsten Meyer
Rainer Leuschner
Gerald Ofner
Reinhard Hess
Recai Sezi
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Infineon Technologies AG
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Abstract

Halbleiter-Kapselung (100, 200), umfassend: einen Halbleiterchip (10); ein den Halbleiterchip (10) einbettendes Einkapselungsmittel (18); erste Kontaktstellen (50) auf einer ersten Hauptseite (12) der Halbleiter-Kapselung (100, 200); und zweite Kontaktstellen (50) auf einer der ersten Hauptseite (12) gegenüberliegenden zweiten Hauptseite der Halbleiter-Kapselung (100, 200), wobei ein Durchmesser d in Mikrometern eines freigelegten Kontaktstellenbereichs der zweiten Kontaktstellen (50) eine Bedingung d ≥ (8/25)x + 142 μm erfüllt, wobei x ein Rasterabstand der zweiten Kontaktstellen (50) in Mikrometern ist und die freigelegten Kontaktstellenbereiche der zweiten Kontaktstellen (50) Landing Pads sind.

Description

  • Die Erfindung betrifft eine Halbleiter-Kapselung, ein Kapselung-auf-Kapselung-Bauelement, sowie Verfahren zu deren Herstellung.
  • Die Marktnachfrage nach kleineren und funktionsfähigeren elektronischen Bauelementen hat die Entwicklung von Halbleiterbauelementen, die Halbleiter-Kapselungen umfassen, und von vollständigen Systemen, die Mehrchip-Kapselungen oder Stapel von Kapselungen umfassen, angetrieben. Der verfügbare Platz in den elektronischen Bauelementen ist begrenzt, insbesondere da die elektronischen Bauelemente kleiner hergestellt werden. Gestapelte Kapselungen, insbesondere Techniken von Kapselung auf Kapselung (PoP) sind auch ein Ansatz in der heutigen Kapselungstechnologie, mit verringertem Platinenplatz umzugehen.
  • US 2001/0010627 A1 offenbart eine Halbleiter-Kapselung, die einen in einem Einkapselungsmaterial eingebetteten Halbleiterchip sowie Kontaktstellen auf beiden Hauptseiten der Halbleiter-Kapselung aufweist.
  • DE 11 2006 001 036 T5 beschreibt eine Halbleiter-Kapselung, die auf einer Platine (PCB) montiert wird. Dabei weisen Bauelement-Kontaktbereiche auf der Platine einen Durchmesser auf, der zwischen 0,75 und 0,65 des Durchmessers eines Kontaktbereichs an der Halbleiter-Kapselung beträgt.
  • US 2004/0222510 A1 offenbart ein Verfahren zur Erhöhung der Kontaktzuverlässigkeit bei der Montage einer ersten Halbleiter-Kapselung auf einer zweiten Halbleiter-Kapselung. Dabei ist vorgesehen, dass sich die Durchmesser der Kontaktstellen von einem zentralen Bereich der Halbleiter-Kapselung zu einem äußeren Bereich der Kapselung sukzessive verändern.
  • Eine der Erfindung zugrunde liegende Aufgabe kann somit darin gesehen werden, Bauelemente, deren Größe verringert ist und die dennoch vergrößerte Bauelementfunktionalität aufweisen, sowie Verfahren zu deren Herstellung bereitzustellen.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
  • Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten und sind in die vorliegende Beschreibung integriert. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1A bis 1F zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zur Herstellung einer Halbleiter-Kapselung;
  • 2A bis 2E zeigen schematisch eine beispielhafte Ausführungsform eines Verfahrens zur Herstellung einer Halbleiter-Kapselung;
  • 3 zeigt schematisch eine Ausführungsform einer Halbleiter-Kapselung;
  • 4 zeigt schematisch ein Kapselung-auf-Kapselung-Bauelement, das Durchbiegung und Kontaktausfall zeigt;
  • 5 zeigt schematisch eine Halbleiter-Kapselung mit einem ersten Kontaktstellenbereich mit herkömmlichem Durchmesser und einem zweiten Kontaktstellenbereich mit vergrößertem Durchmesser;
  • 6 zeigt schematisch ein Kapselung-auf-Kapselung-Bauelement, das Durchbiegung ohne Kontaktausfall zeigt;
  • 7 zeigt schematisch eine Ausführungsform einer Halbleiter-Kapselung; und
  • 8 zeigt schematisch eine Ausführungsform einer Halbleiter-Kapselung.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer”, ”oberer”, ”unterer” usw. unter Bezugnahme auf die Orientierung der/den beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen.
  • Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • In der vorliegenden Beschreibung sollen die Ausdrücke „gekoppelt” und/oder „elektrisch gekoppelt” nicht bedeuten, dass die Elemente direkt miteinander gekoppelt sein müssen; es können dazwischentretende Elemente zwischen den „gekoppelten” oder „elektrisch gekoppelten” Elementen vorgesehen sein.
  • Im Folgenden werden Kapselungen und Bauelemente mit Halbleiterchips beschrieben. Die Halbleiterchips können von verschiedener Art sein, durch verschiedene Technologien hergestellt werden und können zum Beispiel integrierte elektrische, elektrooptische oder elektromechanische Schaltungen und/oder passive Bauelemente umfassen. Die Halbleiterchips können zum Beispiel als logische integrierte Schaltungen, analoge integrierte Schaltungen, integrierte Mischsignalschaltungen, Speicherschaltungen oder integrierte passive Bauelemente ausgelegt sein. Sie können Steuerschaltungen, Mikroprozessoren oder mikroelektromechanische Komponenten umfassen. Beispielsweise kann ein Halbleiterchip ein Basisbandchip sein, der in Mobilkommunikationsgeräten verwendet wird. Ferner können sie Leistungshalbleiterbauelemente umfassen, wie etwa Leistungs-MOSFETs (Metalloxid-Halbleiter-Feldeffekttransistoren), IGBTs (Bipolartransistoren mit isoliertem Gate), JFETs (Sperrschicht-Feldeffekttransistoren), Leistungs-Bipolartransistoren oder Leistungsdioden. Insbesondere können Halbleiterchips mit einer Vertikalstruktur vorkommen, das heißt, dass die Halbleiterchips dergestalt hergestellt werden können, dass elektrische Ströme in einer zu den Hauptoberflächen der Halbleiterchips senkrechten Richtung fließen können. Ein Halbleiterchip mit einer Vertikalstruktur kann Kontaktelemente insbesondere auf seinen beiden Hauptoberflächen, das heißt auf seiner Oberseite und Unterseite, aufweisen. Insbesondere können Leistungshalbleiterchips eine Vertikalstruktur aufweisen. Beispielsweise können sich die Source-Elektrode und Gate-Elektrode eines Leistungs-MOSFET auf einer Hauptoberfläche befinden, während die Drain-Elektrode des Leistungs-MOSFET auf der anderen Hauptoberfläche angeordnet ist. Die nachfolgend beschriebenen Bauelemente können ferner integrierte Schaltungen zum Steuern der integrierten Schaltungen anderer Halbleiterchips, zum Beispiel der integrierten Schaltungen von Leistungshalbleiterchips, umfassen. Die Halbleiterchips müssen nicht aus einem spezifischen Halbleitermaterial hergestellt werden, zum Beispiel Si, SiC, SiGe, GaAs, AlGaAs usw., und können ferner anorganische und/oder organische Materialien enthalten, die nicht Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle.
  • Die nachfolgend beschriebenen Bauelemente umfassen externe Kontaktstellen an der Kapselung. Die Kontaktstellen können externe Anschlüsse der Kapselung darstellen. Sie können von außerhalb der Kapselung aus zugänglich sein und können somit das Herstellen von elektrischem Kontakt mit den Halbleiterchips von außerhalb der Kapselung aus erlauben. Ferner können die (externen) Kontaktstellen thermisch leitfähig sein und können als Kühlkörper zum Abführen der durch den Halbleiterchip erzeugten Wärme dienen. Die Kontaktstellen können aus einem beliebigen gewünschten elektrisch leitfähigem Material, zum Beispiel aus einem Metall wie Kupfer, Aluminium oder Gold, einer Metalllegierung oder einem elektrisch leitfähigen organischen Material zusammengesetzt sein. Es kann Lotmaterial, wie etwa Lotkugeln oder Lothügel, auf den externen Kontaktstellen abgeschieden werden.
  • Die Halbleiterchips oder mindestens Teile der Halbleiterchips werden mit einem Einkapselungsmittel bedeckt, das elektrisch isolierend sein kann. Das Einkapselungsmittel kann ein dielektrisches Material sein und kann aus einem beliebigen geeigneten duroplastischen, thermoplastischen oder thermisch härtenden Material oder Laminat (Prepreg) bestehen. Das Einkapselungsmittel kann Füllmaterialien enthalten. Nach seiner Abscheidung kann das Einkapselungsmittel nur teilweise gehärtet und nach Anwendung von Energie (z. B. Wärme, UV-Licht usw.) vollständig gehärtet werden. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips mit dem Einkapselungsmittel zu bedecken, zum Beispiel Formpressen, Spritzguss, Pulverschmelzverfahren, Gießen, Dispergieren oder Laminieren.
  • Das Einkapselungsmaterial kann verwendet werden, um Kapselungen des Fan-Out-Typs zu produzieren. Bei einer Kapselung des Fan-Out-Typs befindet sich mindestens ein Teil der externen Kontaktstellen und/oder Leiterbahnen, die den Halbleiterchip mit den externen Kontaktstellen verbinden, lateral außerhalb des Umrisses des Halbleiterchips oder schneiden zumindest den Umriss des Halbleiterchips. Bei Kapselungen des Fan-Out-Typs wird somit typischerweise (zusätzlich) ein peripher äußerer Teil der Kapselung des Halbleiterchips zum elektrischen Bonden der Kapselung an externe Anwendungen, wie etwa Anwendungsplatinen oder in gestapelten Kapselungsanwendungen anderer Kapselungen, verwendet. Dieser äußere Teil der Kapselung, der den Halbleiterchip umschließt, vergrößert effektiv die Kontaktfläche der Kapselung in Bezug auf die Grundfläche des Halbleiterchips und führt somit zu gelockerten Beschränkungen im Hinblick auf Kapselungs-Pad-Größe und -Rasterabstand mit Bezug auf die spätere Verarbeitung, z. B. Verarbeitung der zweiten Ebene.
  • Teile des Einkapselungsmittels können entfernt werden, um zum Beispiel eine oder mehrere Aussparungen, Durchgangslöcher oder Gräben in dem Einkapselungsmittel zu erzeugen. Das Entfernen des Einkapselungsmittels kann durch einen Laserstrahl oder Wasserstrahl, mechanisches Sägen unter Verwendung einer Säge oder einer Schneidvorrichtung, chemisches Ätzen, Fräsen oder ein beliebiges anderes geeignetes Verfahren ausgeführt werden. In den Aussparungen, Durchgangslöchern oder Gräben kann elektrisch leitfähiges Material abgeschieden werden, um zum Beispiel eine oder mehrere Durchgangsverbindungen zu erzeugen. Die Durchgangsverbindungen können sich von einer ersten Seite des Einkapselungsmittels zu einer zweiten Seite des Einkapselungsmittels erstrecken. Die Durchgangsverbindungen sind elektrisch leitfähig und können eine elektrisch leitfähige Schicht auf der ersten Seite elektrisch mit einer elektrisch leitfähigen Schicht auf der zweiten Seite des Einkapselungsmittels der Kapselung koppeln. Die Durchgangsverbindungen können zum Beispiel Durchkontaktierungen (Vias – Vertical Interconnect Access) sein.
  • Die Aussparungen, Durchgangslöcher oder Gräben können zum Beispiel mit einer Paste gefüllt werden, die Metallpartikel enthält. Die Metallpartikel können zum Beispiel aus Silber, Gold, Kupfer, Zinn oder Nickel bestehen. Die Metallpartikel können in einer geeigneten Flüssigkeit oder in einem geeigneten Lösungsmittel dispergiert sein. Nach ihrer Aufbringung können die Metallpartikel erhitzt und dadurch gesintert werden. Außer den Aussparungen, Durchgangslöchern und Gräben können die Metallpartikel auch auf einer beliebigen anderen Oberfläche des Einkapselungsmittels abgeschieden werden.
  • Es können eine oder mehrere Metallschichten über dem Einkapselungsmittel und/oder dem in dem Einkapselungsmittel eingebetteten Halbleiterchip platziert werden. Die Metallschichten können zum Beispiel verwendet werden, um eine Umverdrahtungsschicht in einer leitfähigen Umverdrahtungsstruktur zu produzieren. Die Metallschichten können als Verdrahtungsschichten verwendet werden, um elektrischen Kontakt mit den Halbleiterchips von außerhalb der Kapselung aus und/oder elektrischen Kontakt mit anderen Halbleiterchips und/oder Komponenten, die in der Kapselung enthalten sind, herzustellen. Die Metallschichten können mit einer beliebigen gewünschten geometrischen Form und einer beliebigen gewünschten Materialzusammensetzung hergestellt werden. Die Metallschichten können zum Beispiel aus Leiterbahnen zusammengesetzt sein, können aber auch in Form einer einen Bereich bedeckenden Schicht vorliegen. Sie können verwendet werden, um die Kontaktstellen der Kapselung bereitzustellen. Es können jedes beliebige gewünschte Metall, zum Beispiel Aluminium, Nickel, Palladium, Silber, Zinn, Gold oder Kupfer, oder Metalllegierungen als Material verwendet werden. Die Metallschichten müssen nicht homogen oder aus nur einem Material hergestellt sein, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Metallschichten enthaltenen Materialien möglich. Es können Dünnfilmtechnologien angewandt werden, um die Metallschichten zu erzeugen und/oder zu strukturieren. Ferner können die Metallschichten über oder unter oder zwischen elektrisch isolierenden Schichten, die einen Teil der leitfähigen Umverdrahtungsstruktur bilden, angeordnet sein. Eine über einer Metallschicht liegende isolierende Schicht kann als Lötstopp der Kontaktstellen verwendet werden.
  • 1A bis 1F zeigen schematisch ein Verfahren zur Herstellung einer Halbleiter-Kapselung 100 (siehe auch 3). In einem ersten Schritt (1A) wird ein (temporärer) Träger 1 bereitgestellt. Der Träger 1 kann starr oder kann bis zu einem gewissen Grad flexibel sein und kann aus Materialien wie Metallen, Metalllegierungen, Silizium, Glas oder Kunststoffen hergestellt werden. Es kann ein Klebeband 2 auf dem Träger 1 laminiert werden. Das Klebeband 2 kann ein doppelseitiges Klebeband sein. Als Alternative kann ein Klebematerial oder ein beliebiges anderes adhäsives Material oder mechanisches Befestigungsmittel (wie etwa eine Klemmeinrichtung oder ein Unterdruckgenerator) mit dem Träger 1 assoziiert werden.
  • Mindestens zwei Halbleiterchips 10 werden bereitgestellt und auf dem Träger 1 platziert. Ferner können wie in 1A gezeigt in Abständen zwischen angrenzenden Halbleiterchips 10 auf dem Träger 1 Durchkontaktierungsbalken 11 platziert werden. Die Durchkontaktierungsbalken 11 können eine Hülle 11a, die aus einem isolierenden Material bestehen kann, und mindestens ein durch die Hülle 11a verlaufendes leitendes Element 11b umfassen. Beispielsweise können Durchkontaktierungsbalken 11 von PCBs (Leiterplatten) verwendet werden. Bei PCB-Durchkontaktierungsbalken 11 kann das isolierende Material der Hülle 11a aus Epoxidharz bestehen. Die Halbleiterchips 10 und die Durchkontaktierungsbalken 11 werden mittels des Klebebands 2 oder anderer geeigneter Vorrichtungen auf dem Träger 1 fixiert.
  • Der Abstand zwischen benachbarten Halbleiterchips 10 kann im Bereich von zwischen 200 μm und 10 mm liegen. Es ist zu beachten, dass in 1A bis 1F durchweg nur ein teilweiser Schnitt eines Halbleiterchiparrays oder „künstlichen Wafers” dargestellt ist, das heißt, in der Praxis sind typischerweise viel mehr als zwei Halbleiterchips 10 auf dem Träger 1 platziert.
  • Die Halbleiterchips 10 können Kontaktelemente 14, 15 auf einer unteren Hauptchipoberfläche 12, die dem Träger 1 zugewandt ist, aufweisen. Wenn der Halbleiterchip 10 eine logische integrierte Schaltung ist, werden typischerweise einige zehn Kontaktelemente 13, 14 auf der unteren Hauptchipoberfläche 12 angeordnet. Die untere Hauptchipoberfläche 12 bildet typischerweise die aktive Oberfläche des Halbleiterchips 10. Wenn die Halbleiterchips 10 Leistungstransistoren sind, kann das Kontaktelement 14 z. B. ein Source-Anschluss und das Kontaktelement 15 z. B. ein Gate-Anschluss sein.
  • Ein elektrisch isolierendes Gussmaterial oder Einkapselungsmittel 18 wird auf die Halbleiterchips 10 und den Träger 1 aufgebracht, siehe 1B. Das Einkapselungsmittel 18 kann verwendet werden, um die Halbleiterchips mit Ausnahme ihrer unteren Hauptchipoberflächen 12, die die Kontaktelemente 14, 15 enthalten, einzukapseln. Das Einkapselungsmittel 18 kann ein Epoxidharz oder ein anderes geeignetes Material sein, das in der modernen Halbleiter-Kapselungstechnologie verwendet wird. Es kann auch ein Fotoresist sein, wie etwa SU8, der auf Epoxidharz basiert. Das Einkapselungsmittel 18 kann aus einem beliebigen geeigneten thermoplastischen oder thermisch härtenden Material zusammengesetzt sein. Nach der Aushärtung verleiht das Einkapselungsmittel 18 dem Array von Halbleiterchips 10 und Durchkontaktierungsbalken 11 Stabilität. Es können verschiedene Techniken verwendet werden, um die Halbleiterchips 10 und die Durchkontaktierungsbalken 11 mit dem Einkapselungsmittel 18 zu bedecken, zum Beispiel Formpressen oder Spritzguss.
  • Beispielsweise wird bei einem Formpressprozess das flüssige Einkapselungsmittel 18 in eine offene untere Gusshälfte dispensiert, von der der Träger 1 den Boden bildet. Nach dem Dispensieren des flüssigen Einkapselungsmittels 18 wird eine obere Gusshälfte nach unten bewegt und verteilt das flüssige Einkapselungsmittel 18, bis ein Hohlraum zwischen dem Träger 1, der den Boden der unteren Gusshälfte bildet, und der oberen Gusshälfte ganz gefüllt ist. Dieser Prozess kann durch Anwendung von Wärme und Druck begleitet werden. Nach der Aushärtung ist das Einkapselungsmittel 18 starr und bildet einen vergossenen Körper. Je größer die laterale Größe des vergossenen Körpers („vergossenen rekonstituierten Wafers”) und die Anzahl der eingebetteten Chips 10 ist, desto kosteneffektiver wird der Prozess typischerweise sein.
  • Wie aus 1B zu sehen ist, können die Halbleiterchips 10 ganz übergossen, d. h. ganz durch das Einkapselungsmittel 18 bedeckt werden.
  • In einem nachfolgenden Schritt wird das Einkapselungsmittel 18 von dem Träger 1 gelöst. Zu diesem Zweck kann das Klebeband 2 Wärmeablöseigenschaften aufweisen, die die Entfernung des Klebebands 2 während einer Wärmebehandlung erlauben. Die Entfernung des Klebebands 2 von dem Einkapselungsmittel 18 einschließlich der Halbleiterchips 10 und der Durchkontaktierungsbalken 11 wird bei einer geeigneten Temperatur ausgeführt, die von den Wärmeablöseigenschaften des Klebebands 2 abhängt und gewöhnlich höher als 150°C, insbesondere ungefähr 200°C ist. Das Einkapselungsmittel 18 wird in der Technik auch als „künstlicher Wafer” oder „rekonstituierter Wafer” bezeichnet. Das Einkapselungsmittel 18 kann z. B. scheibenförmig mit einem Durchmesser von z. B. 200 oder 300 mm sein oder kann eine beliebige andere Form, wie etwa eine polygonale Form, und dieselben oder andere laterale Abmessungen aufweisen.
  • Unter weiterer Bezugnahme auf 1C wird der vergossene Körper gedünnt (1C). Das Dünnen wird gewöhnlich nach dem Lösen des Einkapselungsmittels 18 von dem Träger 1 durchgeführt. Es können Schleif- oder Läppmaschinen verwendet werden, die den für Halbleiter-Waferschleifen oder -läppen in der Frontend-Technologie verwendeten Maschinen ähnlich oder mit diesen identisch sind. Als Alternative kann Ätzung verwendet werden, um die Dicke des Einkapselungsmittels 18 zu verringen. Das Dünnen des Einkapselungsmittels 18 kann mindestens fortgesetzt werden, bis die obere Hauptoberfläche der Durchkontaktierungsbalken 11 freigelegt ist.
  • Beispielsweise kann das Einkapselungsmittel 18 in 1B eine Dicke von etwa einigen 100 Mikrometern aufweisen, z. B. mehr als 300 μm, 500 μm, 800 μm oder sogar mehr als 1000 μm. Die Dicke des Einkapselungsmittels 18 in 1B ist größer als die Dicke der Halbleiterchips 10. Da Halbleiter-Wafer oft mit einer Dicke von etwa 500 μm oder 1000 μm hergestellt und in Frontend-Prozessen auf etwa 200 μm oder sogar weniger herunter geschliffen werden können, kann die Dicke des Halbleiterchips 10 z. B. im Bereich von etwa 100 μm bis 1000 μm liegen. Als ein spezifisches Beispiel kann das Einkapselungsmittel 18 in 1B eine Dicke von etwa 800 μm aufweisen, die Halbleiterchips 10 können eine Dicke von etwa 250 μm aufweisen und die Durchkontaktierungsbalken 11 können eine Dicke von etwa 300 μm aufweisen. Nach dem Dünnen (1C) kann die Dicke des Einkapselungsmittels 18 auf etwa 280 μm verringert werden und die obere Oberfläche des Einkapselungsmittels 18 kann planar sein.
  • 1A bis 1F zeigen Verfahrensschritte zum Produzieren von leitfähigen Umverdrahtungsstrukturen 20, 30 auf beiden Hauptseiten des Einkapselungsmittels 18. Als Erstes kann die leitfähige Umverdrahtungsstruktur 20 auf der unteren Hauptseite des Einkapselungsmittels 18 und der unteren Hauptoberfläche 12 des Halbleiterchips 10 erzeugt werden. Diese Oberflächen können bündig miteinander angeordnet werden, das heißt, die leitfähige Umverdrahtungsstruktur 20 kann auf einer planaren Oberfläche erzeugt werden. Die leitfähige Umverdrahtungsstruktur 20 kann eine erste Polymerschicht 21, eine zweite Polymerschicht 22 und eine zwischen der ersten Polymerschicht 21 und der zweiten Polymerschicht 22 angeordnete Metallschicht 23 umfassen, siehe auch 3.
  • Die erste Polymerschicht 21 kann abgeschieden werden, um die untere Hauptseite des Einkapselungsmittels 18 und die unteren Hauptseiten 12 der Halbleiterchips 10 zu bedecken. Die Dicke der ersten Polymerschicht 21 kann zwischen 2 und 10 μm, typischerweise etwa 5 μm, betragen. Es kann ein standardmäßiger CVD-Prozess (chemische Aufdampfung) oder Aufschleuderprozess verwendet werden. Die erste Polymerschicht 21 kann aus einem Fotoresist oder einem beliebigen anderen Ätzresist bestehen.
  • Die erste Polymerschicht 21 wird strukturiert. Das Strukturieren kann durch in der Technik bekannte fotolithografische Techniken erreicht werden. Während des Strukturierens werden Durchgangslöcher 21.1, 21.2 und 21.3 in der ersten Polymerschicht 21 gebildet. Am Boden der Durchgangslöcher 21.1 und 21.2 sind die Chipkontaktelemente 14, 15 freigelegt. Am Boden des Durchgangslochs 21.3 ist das leitfähige Element 11b des Durchkontaktierungsbalkens 11 freigelegt.
  • In einem nächsten Schritt wird die Metallschicht 23 auf die erste Polymerschicht 21 aufgebracht und strukturiert. In den Durchgangslöchern 21.1, 21.2 und 21.3 kontaktiert die Metallschicht 23 die Chipkontaktelemente 14, 15 bzw. das leitfähige Element 11b.
  • Es sind viele Techniken verfügbar, um die strukturierte Metallschicht 23 zu erzeugen, u. a. galvanische Abscheidung, stromlose Abscheidung, Drucken usw.
  • Die zweite Polymerschicht 22 wird über der Metallschicht 23 abgeschieden. Die zweite Polymerschicht 22 kann aus demselben Material wie die erste Polymerschicht 21 bestehen und die Dicke der zweiten Polymerschicht 22 kann in demselben Bereich wie die Dicke der ersten Polymerschicht 21 liegen.
  • Die zweite Polymerschicht 22 wird dann z. B. durch fotolithografische Techniken strukturiert, um Öffnungen 22.1, 22.2 bereitzustellen. Die externen Kontaktglieder 25, z. B. Lotkugeln, werden dann aufgebracht (z. B. sogenanntes Lotkugelanbringen). Durch die Öffnungen 22.1, 22.2 wird Kontakt zwischen den externen Kontaktgliedern 25 (z. B. Lotkugeln) und der Metallschicht 23 hergestellt. Die die Kontaktelemente 14, 15 der Halbleiterchips 10 mit den externen Kontaktgliedern 25 der Halbleiter-Kapselung 100 verbindende Metallschicht 23 wird in der Technik oft als Umverdrahtungsschicht bezeichnet.
  • Die leitfähige Umverdrahtungsstruktur 30 auf der oberen Hauptseite des Einkapselungsmittels 18 kann auf dieselbe Weise wie die leitfähige Umverdrahtungsstruktur 20 erzeugt werden. Ähnlich wie die untere Hauptseite 12 kann die obere Hauptseite des Einkapselungsmittels 18 planar sein. Die leitfähige Umverdrahtungsstruktur 30 kann eine (der Metallschicht 23 entsprechende) Metallschicht 33 und eine (der zweiten Polymerschicht 22 entsprechende) Polymerschicht 32, die über der Metallschicht 33 liegt, umfassen. Die Metallschicht 33 kann aus denselben Materialien wie die Metallschicht 23 bestehen und ähnlich strukturiert sein. Die Metallschicht 33 umfasst Strukturen, die (z. B. durch Durchkontaktierungsbalken 11) mit Kontaktelementen 14, 15 des Halbleiterchips 10 elektrisch verbunden werden und können Kontaktstellen 50 der Halbleiter-Kapselung 100 bilden. Die Polymerschicht 32 umfasst Öffnungen 32.1, 32.2, durch die die Kontaktstellen 50 elektrisch mit externen Kontaktgliedern (z. B. Lotkugeln) 35 einer anderen auf der Halbleiter-Kapselung 100 wie in 3 gezeigt anzubringenden Halbleiter-Kapselung 300 verbunden werden können. Die Polymerschicht 32 kann gegebenenfalls eine Lötstoppschicht bilden, die bei einem Fließprozess beim Anbringen der Halbleiter-Kapselung 300 an der Halbleiter-Kapselung 100 effektiv sein kann.
  • Es ist zu beachten, dass die zum Erzeugen der leitfähigen Umverdrahtungsstrukturen 20, 30 verwendeten Verfahrensschritte Dünnfilmverarbeitungsschritte sein können, die Techniken wie CVD, Aufschleudern, galvanisches Plattieren, stromloses Plattieren, Drucken, Fotolithografie usw. verwenden. Diese Schritte bilden einen Teil des sogenannten Backend-Herstellungsprozesses, d. h. sind Herstellungsschritte, die angewandt werden, nachdem die integrierten Schaltungen der Halbleiterchips 10 fertiggestellt und auf Waferebene geprüft wurden (sogenannte Frontend-Verarbeitung). Es ist zu beachten, dass die in 1D und 1E dargestellten Backend-Verarbeitungsschritte immer noch auf einer künstlichen Waferebene ausgeführt werden können, d. h. vor der Zertrennung des künstlichen Wafers zu einzelnen Halbleiter-Kapselungen 100.
  • Die Zertrennung des künstlichen Wafers zu einzelnen Halbleiter-Kapselungen 100 kann entlang von Zerteilungslinien oder Zerteilungsbahnen 60 ausgeführt werden. Jede Halbleiter-Kapselung 100 kann einen oder mehrere Halbleiterchips 10 enthalten. Beispielsweise kann die Trennung durch mechanisches Zerteilen (z. B. Klingensägen, Schneiden, Wasserstrahltrennung), chemisches Zerteilen (z. B. Ätzen) oder Laserzerteilung durchgeführt werden.
  • 2A bis 2E zeigen schematisch eine Ausführungsform eines Verfahrens zum Herstellen einer Halbleiter-Kapselung 200. In einem ersten Schritt werden Halbleiterchips 10 auf einem Träger 1 platziert und fixiert und werden durch ein Einkapselungsmittel 18 übergossen. Gegebenenfalls kann das Einkapselungsmittel 18 dann gedünnt werden. Um Wiederholung zu vermeiden, wird auf die Beschreibung von 1A bis 1C verwiesen. Die zum Erzeugen des übergossenen Arrays von Halbleiterchips 10 von 2A verwendeten Verfahrensschritte können sich nur dadurch von den in 1A bis 1C gezeigten Verfahrensschritten unterscheiden, dass keine Durchkontaktierungsbalken 11 verwendet werden.
  • Das dielektrische Material des Einkapselungsmittels 18 kann wie in 2B dargestellt strukturiert werden. Mehrere Aussparungen 18.1, 18.2, 18.3 (oder Ausschnitte oder Durchgangslöcher oder Gräben) werden in dem dielektrischen Material des Einkapselungsmittels 18 erzeugt, um mindestens Teile der Kontaktelemente 14, 15, 16 des Halbleiterchips 10 freizulegen. Die Kontaktelemente 14, 15, 16 sind Kontaktstellen des Halbleiterchips 10 und können sich an der oberen Hauptoberfläche des Halbleiterchips 10 befinden. Ferner kann eine Aussparung 18.4 (oder ein Ausschnitt oder ein Durchgangsloch oder ein Graben) in einer Region außerhalb des Umrisses des Halbleiterchips 10 erzeugt werden und kann sich durch das Einkapselungsmittel 18 von einer Hauptseite zu der anderen Hauptseite davon erstrecken. Die Entfernung des Einkapselungsmittels 18 kann durch Verwendung eines Laserstrahls oder eines Wasserstrahls, mechanisches Sägen unter Verwendung einer Säge oder einer Schneidvorrichtung, chemisches Ätzen, Fräsen oder ein beliebiges anderes geeignetes Verfahren ausgeführt werden. Wenn das Einkapselungsmittel 18 fotoaktive Komponenten umfasst, kann das Einkapselungsmittel 18 auch fotolithografisch strukturiert werden. Die Breiten der Aussparungen 18.1, 18.2, 18.3 und 18.4 können zum Beispiel im Bereich von 10 bis 200 μm liegen.
  • Nach dem Strukturieren des dielektrischen Materials des Einkapselungsmittels 18 wird eine leitfähige Schicht 40 auf die obere Hauptseite des Einkapselungsmittels 18 aufgebracht. Die leitfähige Schicht 40 kann aus einer (nicht dargestellten) Keimschicht und einer weiteren Schicht bestehen, die galvanisch auf die Keimschicht abgeschieden wird. Die Keimschicht kann aus einer Barrierenschicht und einer Startschicht für die Elektroplattierung bestehen. Es kann auch ein stromloses Abscheidungsverfahren verwendet werden, um die Keimschicht zu produzieren. Die Keimschicht kann eine Dicke von bis zu 1 μm aufweisen und kann zum Beispiel aus Titan, titanhaltiger Legierung oder Chrom als Barrierenschicht und zum Beispiel Kupfer als Startschicht bestehen. Die elektrische Leitfähigkeit der Keimschicht kann verwendet werden, um galvanisch eine elektrisch leitfähige Schicht, zum Beispiel eine Kupferschicht, auf der Keimschicht abzuscheiden. Die Kupferschicht kann praktisch abhängig von den Anwendungs- und Stromanforderungen jede beliebige gewünschte Dicke aufweisen. Beispielsweise kann die Dicke der Kupferschicht im Bereich zwischen 2 μm und 15 μm liegen. Als Alternative zu dem obenbeschriebenen galvanischen Plattierungsprozess kann ein stromloser Plattierungsprozess, wie zum Beispiel stromlose Nickel-Palladium-Plattierung, verwendet werden.
  • Die leitfähige Schicht 40 kann auch durch Abscheiden einer feine Metallpartikel enthaltenden Paste in den Aussparungen 18.1, 18.2, 18.3, 18.4 und auf der planaren oberen Oberfläche des Einkapselungsmittels 18 möglicherweise nach Aufbringung einer Keimschicht erzeugt werden. Die Keimschicht ermöglicht eine Verbindung zu dem Aluminium der Kontaktstellen des Chips mit niedrigem Widerstand. Die Metallpartikel können zum Beispiel aus Kupfer, Silber, Gold, Zinn oder Nickel oder einer Metalllegierung bestehen. Die Metallpartikel können in einer geeigneten Flüssigkeit oder einem geeigneten Lösungsmittel dispergiert werden. Die Aufbringung der die in der Flüssigkeit dispergierten Metallpartikel enthaltenden Paste kann durch Schablonendruck, Siebdruck, Tintenstrahldruck oder andere geeignete Drucktechnologien durchgeführt werden. Wie in 2C dargestellt, ist die leitfähige Schicht 40 eine strukturierte Schicht, wobei das Strukturieren während der Abscheidung der Paste durchgeführt werden kann. Nach der Aufbringung der Paste kann die Paste einer Energie (z. B. erhöhter Temperatur usw.) ausgesetzt werden. Wenn erhöhte Temperatur verwendet wird, kann sie im Bereich von 100 bis 300°C und insbesondere im Bereich von 100 bis 200°C liegen. Dieser Temperaturschritt bewirkt, dass die Flüssigkeit in der Paste verdampft. Ferner kann die angewandte Temperatur kleiner als die Schmelztemperatur des Metalls (bei Bereitstellung in makroskopischen Dimensionen) sein, aus dem die Metallpartikel bestehen. Aufgrund des Temperaturschritts können die Metallpartikel sintern und somit eine feste leitfähige Metallschicht 40 bilden. Wenn vor der Aufbringung der Metallpartikel eine Keimschicht aufgebracht wurde, wird sie durch geeignete Prozessschritte entfernt, wobei die möglicherweise gesinterten Metallpartikel als Maske für die Keimschicht verwendet werden.
  • Vor oder nach den in 2B und 2C gezeigten Schritten wird das Einkapselungsmittel 18 von dem Träger 1 gelöst. Wie in 2C gezeigt, kann gegebenenfalls eine untere leitfähige Schicht 45 auf die planare untere Oberfläche des Einkapselungsmittels 18 aufgebracht werden. Die untere leitfähige Schicht 45 kann z. B. durch ein die Aussparung 18.4 füllendes leitendes Material mit einem Kontaktelement 16 des Halbleiterchips 10 auf seiner oberen Oberfläche eine elektrische Verbindung herstellen. Die untere leitfähige Schicht 45 kann durch dieselben Prozesse wie bei der oberen leitfähigen Schicht 40 aufgebracht und strukturiert werden und kann aus denselben Materialien wie diese bestehen.
  • Ähnlich wie die Metallschicht 33 umfasst die leitfähige Schicht 40 Strukturen, die elektrisch mit Kontaktelementen 14, 15 oder 16 des Halbleiterchips 10 verbunden sind und Kontaktstellen 50 der Halbleiter-Kapselung 200 bilden können. Über der strukturierten leitfähigen Schicht 40 kann eine Polymerschicht 42 aufgebracht werden, siehe 2D. Die Polymerschicht 42 umfasst Öffnungen 42.1, 42.2, 42.3, durch die die Kontaktstellen 50 elektrisch mit externen Kontaktgliedern (z. B. Lotkugeln) einer anderen auf der Halbleiter-Kapselung 200 zu montierenden Halbleiter-Kapselung (z. B. der in 3 gezeigten Halbleiter-Kapselung 300) verbunden werden können. Die Polymerschicht 42 kann ähnlich wie die Polymerschicht 32 durch Dünnfilmtechnologieprozesse aufgebracht werden und kann (gegebenenfalls) ähnlich eine Lötstoppschicht wie oben mit Bezug auf die Polymerschicht 32 beschrieben bilden. Hinsichtlich der Polymerschicht 42 ist die Beschreibung in Bezug auf die Polymerschicht 32 anwendbar und es wird auf diese verwiesen, um die Wiederholung zu vermeiden. Ferner kann eine Polymerschicht 43 über der strukturierten unteren leitfähigen Schicht 45 aufgebracht werden. Die Polymerschicht 43 kann durch dieselben Prozesse wie die Polymerschicht 42 aufgebracht und strukturiert werden und kann aus denselben Materialien wie diese bestehen. Die Polymerschicht 43 umfasst Öffnungen 43.1, ..., durch die Kapselungsanschlüsse, die durch die untere leitfähige Schicht 40 gebildet und durch die Öffnungen 43.1, ... definiert werden, elektrisch mit externen Kontaktgliedern (z. B. Lotkugeln auf einer Platine) verbunden werden können.
  • Das Einkapselungsmittel 18 wird dann entlang der Zerteilungslinie 60 zertrennt, um einzelne Halbleiter-Kapselungen 200 (2E) zu erhalten. In diesem Kontext wird der Kürze halber auf die Beschreibung von 1F verwiesen.
  • Es ist zu beachten, dass die Kapselungen 100, 200 Kapselungen des Fan-Out-Typs sind. Kontaktstellen 50 von Kapselungen des Fan-Out-Typs sind mindestens teilweise außerhalb der lateralen Konturlinie des Halbleiterchips 10 angeordnet. Bei einer (nicht gezeigten) anderen Ausführungsform könnten die Kapselungen 100, 200 als Kapselungen des Fan-In-Typs hergestellt werden, bei denen die Kontaktstellen 50 innerhalb der lateralen Konturlinie des Halbleiterchips 10 angeordnet sind.
  • Die Halbleiter-Kapselungen 100, 200 oder beliebige andere Halbleiter-Kapselungen, die Kontaktstellen 50 auf der oberen Halbleiter-Kapselungsoberfläche aufweisen, können zur Herstellung von Kapselung-auf-Kapselung-(PoP-)Bauelementen verwendet werden. PoP-Bauelemente umfassen typischerweise zwei oder mehr Kapselungen, die übereinander gestapelt werden. Die Kapselungen 100, 200 können als unterste oder Grundkapselung verwendet werden.
  • PoP-Bauelemente können durch die folgenden Prozessschritte hergestellt werden. Als Erstes wird die untere Halbleiter-Kapselung 100, 200 in im Voraus aufgebrachte Lotpaste auf einer Montageplattform, z. B. einer (in 3 nicht gezeigten) Platine platziert. Es wird Flussmittel auf die Kontaktglieder (z. B. Lotkugeln) 35 der oberen oder obersten Halbleiter-Kapselung 300 aufgebracht, und die oberste Halbleiter-Kapselung 300 wird dann so auf der unteren Halbleiter-Kapselung 100, 200 platziert, dass die Kontaktglieder 35 der obersten Halbleiter-Kapselung 300 mit auf der oberen Hauptseite der unteren Halbleiter-Kapselung 100, 200 gebildeten Kontaktstellen 50 ausgerichtet sind. Während eines Fließprozesses wird dieser Kapselungsstapel dann einer Temperatur ausgesetzt, die hoch genug ist, um beide Kontaktglieder 25 und 35 zu verflüssigen. Die untere Halbleiter-Kapselung 100, 200 wird auf der Montageplattform, wie z. B. einer PCB, durch Fließlöten montiert. Gleichzeitig wird die oberste Halbleiter-Kapselung 300 durch Fließlöten an der unteren Halbleiter-Kapselung 100, 200 montiert. Der Zusammenbau von PoP-Bauelementen wird in der Technik als Zusammenbau der zweiten Ebene bezeichnet. Er wird oft, aber nicht unbedingt von einem Kunden des Herstellers der unteren Halbleiter-Kapselung 100, 200 durchgeführt.
  • Die oberste Halbleiter-Kapselung 300 kann verschiedene Arten und/oder Entwürfe aufweisen. Sie kann einen (nicht gezeigten) anderen Halbleiterchip und ein diesen obersten Kapselungshalbleiterchip einbettendes Einkapselungsmittel umfassen. Ferner kann sie (nicht gezeigte) oberste Kapselungskontaktstellen auf einer unteren Hauptseite der obersten Halbleiter-Kapselung 300 umfassen, wobei die Kontaktglieder 35 der obersten Halbleiter-Kapselung 300 an diesen Kontaktstellen der obersten Kapselung angebracht werden.
  • Es ist zu beachten, dass bei Platzierung auf der unteren Halbleiter-Kapselung 100, 200 typischerweise vor dem Beginn des Fließprozesses nicht alle der Kontaktglieder 35 der obersten Halbleiter-Kapselung 300 die jeweilige Kontaktstelle 50 darunter berühren. Dies ist auf unvermeidbare Durchbiegung der unteren Halbleiter-Kapselung 100, 200, der obersten Halbleiter-Kapselung 300 oder verschiedener Größen der Kontaktglieder 35 (z. B. Schwankungen des Kugeldurchmessers) zurückzuführen. Da diejenigen Kontaktglieder (z. B. Lotkugeln) 35, die ihre jeweiligen Kontaktstellen 50 berühren, während des Fließvorgangs kollabieren, bewegt sich die oberste Halbleiter-Kapselung 300 jedoch während des Fließvorgangs um einen gewissen Grad nach unten, so dass alle Kontaktglieder 35 ihre jeweiligen Kontaktstellen 50 darunter berühren werden, um in jedem Fall sicheren elektrischen Kontakt herzustellen.
  • Eine wesentliche Durchbiegung der unteren und/oder obersten Halbleiter-Kapselung 100, 200, 300 während des Fließens kann jedoch einen sicheren elektrischen Kontakt zwischen allen Kontaktgliedern 35 der obersten Halbleiter-Kapselung 300 und der jeweiligen Kontaktstellen 50 der unteren Halbleiter-Kapselung 100, 200 verhindern. 4 zeigt eine Situation, in der die untere Halbleiter-Kapselung 100, 200 und die oberste Halbleiter-Kapselung 300 Durchbiegung desselben Typs zeigen, das heißt Durchbiegung in derselben Richtung, wobei jedoch die Durchbiegung der obersten Halbleiter-Kapselung 300 größer als die Durchbiegung der unteren Halbleiter-Kapselung 100, 200 ist. Da die untere Hauptseite der obersten Halbleiter-Kapselung 300 mehr als die obere Hauptseite der unteren Halbleiter-Kapselung 100, 200 gekrümmt ist, weist als Folge die Lücke zwischen den zwei Halbleiter-Kapselungen 100, 200, 300 in Randregionen der Halbleiter-Kapselungen 100, 300, 200 einen größeren Abstand als in einer zentralen Region der Halbleiter-Kapselungen 100, 300, 200 auf. Vor dem Fließvorgang berührt als Folge nur das zentrale Kontaktglied 35.1 (in der Praxis typischerweise eine Anzahl der zentralen Kontaktglieder 35, die in 4 jedoch der Einfachheit halber durch ein zentrales Kontaktglied 35.1 dargestellt sind) die jeweilige zentrale Kontaktstelle 50 der unteren Halbleiter-Kapselung 100, 200. Nach dem Fließvorgang wie in 4 dargestellt kann, obwohl dieses Kontaktglied 35.1 bis auf einen Abstand Smin kollabiert ist, der Abstand Smax in einer Randregion der Halbleiter-Kapselungen 100, 300, 200 immer noch so groß bleiben, dass die Kontaktglieder 35.2, 35.3 in der Randregion die jeweiligen Kontaktstellen 50 an der unteren Halbleiter-Kapselung 100, 200 während des Fließvorgangs nicht kontaktieren. Als Folge wird ein fehlerhaftes PoP-Bauelement zusammengebaut.
  • Ähnlich kann Kontaktausfall auch auftreten, wenn die untere Halbleiter-Kapselung 100, 200 und die oberste Halbleiter-Kapselung 300 Durchbiegung verschiedener Art zeigen (z. B. zeigt die oberste Halbleiter-Kapselung 300 Durchbiegung in der anderen Richtung als die untere Halbleiter-Kapselung 100, 200). In diesem Fall können die äußersten Kontaktglieder 35.2, 35.3 sicheren Kontakt mit den jeweiligen Kontaktstellen 50 eingehen, während das zentrale Kontaktglied bzw. die zentralen Kontaktglieder 35.1 die jeweilige Kontaktstelle(n) 50 während des Fließprozesses nicht berühren und somit keinen elektrischen Kontakt bzw. keine elektrischen Kontakte herstellen.
  • Es ist zu beachten, dass in der Praxis die Art und der Grad der Durchbiegung der obersten Halbleiter-Kapselung 300 typischerweise dem Hersteller der unteren Halbleiter-Kapselung 100, 200 unbekannt ist. Beispielsweise kann die oberste Halbleiter-Kapselung 300 eine Speicherkapselung sein, d. h. eine Halbleiter-Kapselung, die eine integrierte Speicherschaltung, wie z. B. einen RAM (Direktzugriffsspeicher), einbettet. Obwohl die Funktionalität dieser integrierten Speicherschaltung dem Hersteller der unteren Halbleiter-Kapselung 100, 200 wohlbekannt ist und auch bestimmte der Kapselungsspezifikationen (z. B. Positionen der Kontaktglieder 35) der obersten Halbleiter-Kapselung 300 durch den Entwurf der unteren Halbleiter-Kapselung 100, 200 vorbestimmt und somit dem Hersteller der unteren Halbleiter-Kapselung 100, 200 bekannt sind, sind der Kapselungstyp und/oder der bestimmte Kapselungsentwurf der obersten Halbleiter-Kapselung 300 typischerweise dem Hersteller der unteren Halbleiter-Kapselung 100, 200 unbekannt. Beispielsweise kann die oberste Halbleiter-Kapselung 300 z. B. als Flip-Chip-BGA (Ball Grid Array), eine drahtgebondete Kapselung des Typs BOC (Board an Chip) oder eine Kapselung des Typs WLP (Wafer Level Packaging) mit Fan-In oder Fan-Out ausgelegt sein. Diese und andere Arten und Entwürfe von Kapselungen weisen relativ unterschiedliches Durchbiegungsverhalten während des Fließlötens auf, können aber alle als oberste Halbleiter-Kapselungen 300 zum Zusammenbauen von PoP-Bauelementen verfügbar sein. Das heißt, der Hersteller der unteren Halbleiter-Kapselung 100, 200 hat oft keinen Einfluss darauf oder Kenntnis darüber, welcher Typ oder Entwurf von oberster Halbleiter-Kapselung 300 verwendet wird (z. B. von einem Kunden oder sogar vom Hersteller selbst für zukünftigen Zusammenbau auf zweiter Ebene). Anders ausgedrückt kann der Hersteller der unteren Halbleiter-Kapselung 100, 200 oft die Art und den Grad der Durchbiegung der zu verwendenden obersten Halbleiter-Kapselung 300 und somit die Schwankung des Abstands S zwischen gestapelten Halbleiter-Kapselungen 100, 200 und 300 nicht vorhersagen.
  • Gemäß einem Aspekt wird die Geometrie des Abstands S zwischen der unteren Halbleiter-Kapselung 100, 200 und der oberen Halbleiter-Kapselung 300 durch die Größe des freigelegten Kontaktstellenbereichs der Kontaktstellen 50 an der oberen Hauptseite der unteren Halbleiter-Kapselung 100, 200 beeinflusst. 5 zeigt die Beziehung zwischen dem freigelegten Bereich der Kontaktstelle 50 und der Kollabierungshöhe H (über der Kontaktstelle 50) einer an der Kontaktstelle 50 angebrachten Lotkugel 35. Die freigelegten Kontaktstellenbereiche werden jeweils durch die Durchmesser d1, d2 der Öffnungen 32.1, 32.2 der Polymerschicht 32 gegeben. Je größer der Durchmesser d des freigelegten Kontaktstellenbereichs ist, desto größer ist der Bereich, der durch das flüssige Lot während des Fließens benetzt werden kann und desto geringer ist dann die Höhe des kollabierten Kontaktglieds 35, vorausgesetzt, dass identische Lotkugelvolumen verwendet werden. Anders ausgedrückt, kann durch Vergrößern des Durchmessers d des freigelegten Kontaktstellenbereichs der Abstand S zwischen den unteren und der obersten Halbleiter-Kapselung 100, 200, 300 verkleinert werden. Anders ausgedrückt wird die oberste Halbleiter-Kapselung 300 näher zu der unteren Halbleiter-Kapselung 100, 200 heruntergebracht, wenn der Durchmesser d des freigelegten Kontaktstellenbereichs vergrößert wird, das heißt H2 < H1, wenn d2 > d1 ist. Beispielsweise wurde gefunden, dass eine Vergrößerung des Durchmessers d von z. B. d1 = 240 μm auf d2 = 260 μm eine Abnahme des Abstands S von etwa 8 μm ergeben kann, das heißt H1–H2 ≈ 8 μm.
  • Wie in JEDEC, den globalen Standards für die Mikroelektronik Industrie, festgelegt, sollten die unteren Halbleiter-Kapselungen 100, 200 von PoP-Bauelementen spezifischen Kapselungsspezifikationen genügen. Im Folgenden wird der freigelegte Kontaktstellenbereich auch als „Landing Pad” bezeichnet. Typische Durchmesser von Landing Pads auf dem heutigen Stand sind in Tabelle 1 dargelegt. Tabelle 1
    Pad-Rasterabstand Typischer Kugeldurchmesser Typischer Durchmesser d der Landing Pads im heutigen Stand
    400 μm 250 μm 240 μm
    500 μm 300 μm 280 μm
    650 μm 350 μm 320 μm
    ...
  • Gemäß der Erfindung ist der Durchmesser d in Mikrometern eines freigelegten Kontaktstellenbereichs der Kontaktstellen 50 auf der oberen Hauptseite der unteren Halbleiter-Kapselung 100, 200 so ausgelegt, dass er die Beziehung d ≥ (8/25)x + 142 μm (1) erfüllt, wobei x der Rasterabstand der Kontaktstellen 50 in Mikrometern (siehe auch die Darstellung von x in 7 und 8) ist. Der Rasterabstand x wird in der Technik auch als „Kugelrasterabstand” bezeichnet.
  • Gemäß der Beziehung (1) ist der Durchmesser d des freigelegten Kontaktstellenbereichs signifikant größer als der in Tabelle 1 dargelegte und in dem JEDEC-Standard empfohlene Durchmesser d. Als Folge der Zunahme des Durchmessers d des freigelegten Kontaktstellenbereichs wird die Kollabierungshöhe H der Kontaktglieder 35 während des Fließvorgangs verkleinert. Genauer gesagt ist die Differenz zwischen zwei kollabierten Höhen H1 (bei Verwendung des kleinen Durchmessers d1 von heute) und H2 (bei Verwendung des erweiterten Durchmessers d2 gemäß der Beziehung (1)) die zusätzliche Toleranz der Durchbiegung und Kontaktgliedhöhe (z. B. Lotkugelhöhe), die während des Zusammenbaus der zweiten Ebene der obersten Halbleiter-Kapselung 300 kompensiert werden kann.
  • Der Effekt ist in 6 dargestellt. In 6 ist die Durchbiegung der unteren Halbleiter-Kapselung 100, 200 und der obersten Halbleiter-Kapselung 300 mit der Durchbiegung dieser Kapselungen in 4 identisch. Der Durchmesser der Öffnungen 32.1, 32.2 der Polymerschicht 32 wurde von d1 auf d2 vergrößert. Als Folge wird der minimale Abstand Smin zwischen den Halbleiter-Kapselungen 100, 200, 300 um H1–H2 verringert. Der maximale Abstand Smax wird um dieselbe Größe H1–H2 verringert. Als Folge können die äußersten Kontaktglieder 35.2, 35.3 während des Fließlötvorgangs mit den jeweiligen Kontaktstellen 50 in Kontakt kommen. Wie in 6 gezeigt, werden deshalb sichere elektrische Kontakte zwischen allen Kontaktgliedern 35.1, 35.2 und 35.3 und den jeweiligen Kontaktstellen 50 insbesondere auch in den Randregionen des gestapelten PoP-Bauelements hergestellt. Die Verbindungsausbeute während des Zusammenbaus der zweiten Ebene wird signifikant verbessert, weil eine größere Durchbiegung kompensiert werden kann.
  • Das PoP-Bauelement kann einen Abstand S zwischen der unteren Hauptseite der obersten Halbleiter-Kapselung 300 und der oberen Hauptseite der unteren Halbleiter-Kapselung 100, 200 aufweisen, der um mehr als 8 μm, insbesondere 10 μm, noch mehr insbesondere 12 μm über das laterale Ausmaß des Abstands S hinweg variiert. Im Allgemeinen können die Durchbiegung der oberen Hauptseite der unteren Halbleiter-Kapselung 100, 200 und die Durchbiegung der unteren Hauptseite der obersten Halbleiter-Kapselung 300 beide zu der Schwankung des Abstands S des PoP-Bauelements beitragen. Genauer gesagt kann z. B. die untere Hauptseite der obersten Halbleiter-Kapselung 300 eine Durchbiegungshöhe von mindestens 8 μm, insbesondere 10 μm, noch mehr insbesondere 12 μm über das laterale Ausmaß der unteren Hauptseite hinweg aufweisen. Ferner kann die obere Hauptseite der unteren Halbleiter-Kapselung 100, 200 z. B. eine Durchbiegungshöhe von mindestens 8 μm, insbesondere 10 μm, noch mehr insbesondere 12 μm über das laterale Ausmaß der oberen Hauptseite hinweg aufweisen.
  • Dieses Konzept des Vergrößerns des Durchmessers der freigelegten Kontaktstellenbereiche 50 auf der oberen Hauptseite der unteren Halbleiter-Kapselung 100, 200 ist ähnlich für eine beliebige Art von Durchbiegungsverhalten anwendbar. Wenn beispielsweise die oberste Halbleiter-Kapselung 300 eine Durchbiegung in der Rückwärtsrichtung wie in 4 und 6 gezeigt aufweist, sind die äußersten Kontaktglieder 35.2 und 35.3 diejenigen Kontaktglieder 35, die anfänglich die jeweiligen Kontaktstellen 50 darunter berühren, und kollabieren während des Fließens herunter auf eine kleinere Höhe im Vergleich zu der Situation, wenn ein Standarddurchmesser der freigelegten Kontaktstellenbereiche verwendet wird, was dazu führt, dass das Kontaktglied bzw. die Kontaktglieder 35.1 in der Zentralregion des Halbleiter-Kapselungsstapels dann mit der jeweiligen Kontaktstelle bzw. den jeweiligen Kontaktstellen 50 darunter in Berührung kommen und somit sicheren elektrischen und mechanischen Kontakt damit gewährleisten.
  • Wie in der Technik bekannt ist, beeinträchtigt die Zuverlässigkeit von Verbindungsgliedern (z. B. Lotkugeln) bezüglich TCOB (Temperaturwechselbelastung auf der Platine) gewöhnlich signifikant die Verringerung der Höhe dieser Glieder. Die Verringerung der TCoB-Zuverlässigkeit von Verbindungsgliedern wird durch eine Vergrößerung der Scherspannung verursacht, die auftritt, wenn die Höhe der Verbindungsglieder zwischen zwei gebondeten Systemen mit einer gegebenen Differenz der CTEs (Wärmeausdehnungskoeffizienten) verringert ist. Tatsächlich begrenzt die Beschränkung ausreichender TCoB-Zuverlässigkeit typischerweise die Möglichkeit des Verkleinerns der Höhe von Verbindungsgliedern zwischen gebondeten Systemen. Hinsichtlich des Zusammenbaus auf zweiter Ebene von PoP-Bauelementen ist die Differenz zwischen den CTEs zweier Halbleiter-Kapselungen jedoch typischerweise sogar für Halbleiter-Kapselungen von verschiedener Art oder verschiedenem Entwurf (z. B. BGA, eWLB, BoC) typischerweise klein. Beim Verringern des Abstands S zwischen der unteren und obersten Kapselung 100, 200, 300 und somit der Höhe der (kollabierten) Kontaktglieder 35 wird deshalb erwartet, dass die TCoB-Zuverlässigkeit im Vergleich zu herkömmlichen PoP-Bauelementen, die Standard-Landing-Pad-Bereiche wie in Tabelle 1 dargelegt verwenden, nicht signifikant verringert ist.
  • 7 zeigt eine Querschnittsansicht einer unteren Halbleiter-Kapselung 100, bei der der Durchmesser d des freigelegten Kontaktstellenbereichs durch den Durchmesser der Öffnungen 32.1, 32.2 der Polymerschicht (Lötstoppschicht) 32 definiert wird. Diese Art von Kontaktstelle 50 wird auch als lötmaskendefinierte Kontaktstelle bezeichnet.
  • 8 zeigt eine nicht durch Lötmaske definierte Kontaktstelle 50. Hierbei wird der Durchmesser d des freigelegten Bereichs der Kontaktstelle 50 durch die lateralen Abmessungen der die Kontaktstelle bildenden Metallschicht 33 definiert, das heißt durch die Form der Metallschicht 33 selbst. Beispielsweise kann die Metallschicht 33 eine kreisförmige Region 33.1 mit Durchmesser d aufweisen, die mit einer Leiterbahn 33.2 signifikant kleinerer Breite als d verbunden ist. Die kreisförmige Region 33.1 der Metallschicht 33 definiert dann den freigelegten Bereich der nicht durch Lötmaske definierten Kontaktstelle 50. In der Beschreibung und in den Ansprüchen können sich der Ausdruck „freigelegter Kontaktstellenbereich” und Ableitungen davon durchweg sowohl auf eine durch Lötmaske definierte Kontaktstelle als auch auf eine nicht durch Lötmaske definierte Kontaktstelle beziehen.
  • Bei allen Ausführungsformen muss der freigelegte Kontaktstellenbereich nicht von kreisförmiger Form sein, sondern darf eine beliebige andere geeignete Geometrie aufweisen, z. B. rechteckig, polygonal usw. In diesem Fall besteht die Bedeutung von d im vorliegenden Gebrauch darin, einen freigelegten Kontaktstellenbereich der Größe (π/4)d2 zu identifizieren, d. h. eine Kontaktstelle, die denselben freigelegten Bereich wie ein kreisförmiger freigelegter Kontaktstellenbereich des Durchmessers d aufweist. Wie aus 8 zu sehen ist, liegt bei den nicht durch Lötmaske definierten Kontaktstellen 50 die Polymerschicht 32 nicht über der Metallschicht 33 in der kreisförmigen Region 33.1 und definiert somit nicht die Größe des freigelegten Kontaktstellenbereichs 50. Insbesondere wenn (auf der oberen Oberfläche der unteren Halbleiter-Kapselung 100, 200 oder auf der unteren Oberfläche der obersten Halbleiter-Kapselung 300) nicht durch Lötmaske definierte Kontaktstellen 50 verwendet werden, kann die TCoB-Zuverlässigkeit im Vergleich zu dem Standardansatz nicht verringert sein. Die Verbindungsausbeute wird dann ohne jegliche Verringerung der TCoB-Zuverlässigkeit verbessert.
  • Mögliche Durchmesser d des freigelegten Kontaktstellenbereichs sind in Tabelle 2 angegeben. Es ist zu beachten, dass die in Tabelle 2 dargelegten Durchmesser d immer die Beziehung (1) erfüllen. Strengere Bedingungen, die sogar größere Durchbiegung der Halbleiter-Kapselungen 100, 200, 300 kompensieren könnten, werden durch d ≥ (8/25)x + 152 μm (2) oder d ≥ (8/25)x + 162 μm (3) gegeben.
  • Gegebenenfalls könnte eine Obergrenze für den Durchmesser d durch d ≤ (8/25)x + 172 μm (4) ausgedrückt werden.
  • Es wird ferner angemerkt, dass die Beziehungen (1) bis (4) auch für Rasterabstände x zwischen den in Tabelle 2 dargelegten beispielhaften Rasterabständen von 400 μm, 500 μm, 650 μm und für Rasterabstände x kleiner als 400 μm oder größer als 650 μm gelten können. Tabelle 2
    Pad-Rasterabstand Typischer Kugeldurchmesser Typischer Durchmesser d des freigelegten Pad-Bereichs (Landing-Pad-Durchmesser)
    400 μm 250 μm 260–300 μm
    500 μm 300 μm 300–340 μm
    650 μm 350 μm 340–380 μm
    ...
  • Wenn beispielsweise der Rasterabstand x = 400 μm ist, kann der Durchmesser d die Bedingung d ≥ 260 μm, insbesondere d ≥ 280 μm erfüllen. Wenn der Rasterabstand x = 500 μm ist, kann der Durchmesser d die Bedingung d ≥ 300 μm, insbesondere d ≥ 320 μm erfüllen. Wenn der Rasterabstand x = 650 μm ist, kann der Durchmesser d die Bedingung d ≥ 340 μm, insbesondere d ≥ 360 μm erfüllen.
  • Bei allen Ausführungsformen kann das Lotmaterial der Kontaktglieder 25, 35 zum Beispiel aus mindestens einem der folgenden Materialien zusammengesetzt sein: SnPb, SnAg, SnAgCu, SnAgCuNi, SnAu, SnCu und SnBi.
  • Obwohl ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Erfindung bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke „enthalten”, „haben”, „mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen” einschließend sein. Ferner versteht sich, dass Ausführungsformen der Erfindung in diskreten Schaltungen, teilweise integrierten Schaltungen oder voll integrierten Schaltungen oder Programmiermitteln implementiert werden können. Außerdem ist der Ausdruck „beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Außerdem versteht sich, dass hier abgebildete Merkmale und/oder Elemente der Einfachheit und des leichteren Verständnisses halber mit bestimmten Dimensionen relativ zueinander dargestellt sind und dass die tatsächlichen Dimensionen wesentlich von den hier dargestellten abweichen können.
  • Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Konzept der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der hier besprochenen spezifischen Ausführungsformen abdecken.

Claims (23)

  1. Halbleiter-Kapselung (100, 200), umfassend: einen Halbleiterchip (10); ein den Halbleiterchip (10) einbettendes Einkapselungsmittel (18); erste Kontaktstellen (50) auf einer ersten Hauptseite (12) der Halbleiter-Kapselung (100, 200); und zweite Kontaktstellen (50) auf einer der ersten Hauptseite (12) gegenüberliegenden zweiten Hauptseite der Halbleiter-Kapselung (100, 200), wobei ein Durchmesser d in Mikrometern eines freigelegten Kontaktstellenbereichs der zweiten Kontaktstellen (50) eine Bedingung d ≥ (8/25)x + 142 μm erfüllt, wobei x ein Rasterabstand der zweiten Kontaktstellen (50) in Mikrometern ist und die freigelegten Kontaktstellenbereiche der zweiten Kontaktstellen (50) Landing Pads sind.
  2. Halbleiter-Kapselung (100, 200) nach Anspruch 1, wobei die ersten Kontaktstellen (50) Kapselungsanschlüsse bilden, die dafür ausgelegt sind, an eine Platine gebondet zu werden.
  3. Halbleiter-Kapselung (100, 200) nach Anspruch 1 oder 2, wobei die zweiten Kontaktstellen (50) Kapselungsanschlüsse bilden, die dafür ausgelegt sind, an eine andere Halbleiter-Kapselung (300) gebondet zu werden.
  4. Halbleiter-Kapselung (100, 200) nach einem der Ansprüche 1 bis 3, wobei der freigelegte Kontaktstellenbereich der zweiten Kontaktstellen (50) durch eine Öffnung (32.1, 32.2) in einer über einer die zweiten Kontaktstellen (50) bildenden Metallschicht (33) liegenden Lötmaskenschicht (32) definiert ist.
  5. Halbleiter-Kapselung (100, 200) nach einem der Ansprüche 1 bis 3, wobei der freigelegte Kontaktstellenbereich der zweiten Kontaktstellen (50) durch laterale Abmessungen einer die zweiten Kontaktstellen (50) bildenden Metallschicht (33) definiert ist.
  6. Halbleiter-Kapselung (100, 200) nach einem der Ansprüche 1 bis 5, wobei der Durchmesser d in Mikrometern eine Bedingung d ≤ (8/25)x + 172 μm erfüllt.
  7. Halbleiter-Kapselung (100, 200) nach einem der Ansprüche 1 bis 6, wobei der Rasterabstand x = 400 Mikrometer ist und der Durchmesser d ≥ 260 Mikrometer ist.
  8. Halbleiter-Kapselung (100, 200) nach einem der Ansprüche 1 bis 6, wobei der Rasterabstand x = 500 Mikrometer ist und der Durchmesser d ≥ 300 Mikrometer ist.
  9. Halbleiter-Kapselung (100, 200) nach einem der Ansprüche 1 bis 6, wobei der Rasterabstand x = 650 Mikrometer ist und der Durchmesser d ≥ 340 Mikrometer ist.
  10. Halbleiter-Kapselung (100, 200) nach einem der Ansprüche 1 bis 9, ferner umfassend: ein Element (11), das eine leitfähige Durchkontaktierung (11b) aufweist, wobei sich die leitfähige Durchkontaktierung (11b) von der ersten Hauptseite (12) der Halbleiter-Kapselung (100, 200) zu einer die zweiten Kontaktstellen (50) bildenden Metallschicht (33) erstreckt.
  11. Halbleiter-Kapselung (100, 200) nach Anspruch 10, wobei das Element (11) aus einem isolierenden Material (11a) besteht.
  12. Kapselung-auf-Kapselung-Bauelement (100, 200, 300), umfassend: eine erste Halbleiter-Kapselung (100, 200), die einen ersten Halbleiterchip (10), ein den ersten Halbleiterchip (10) einbettendes Einkapselungsmittel (18), erste Kontaktstellen (50) auf einer ersten Hauptseite (12) der ersten Halbleiter-Kapselung (100, 200) und zweite Kontaktstellen (50) auf einer der ersten Hauptseite (12) gegenüberliegenden zweiten Hauptseite der ersten Halbleiter-Kapselung (100, 200) umfasst; und eine zweite Halbleiter-Kapselung (300), die einen zweiten Halbleiterchip (10), ein den zweiten Halbleiterchip (10) einbettendes Einkapselungsmittel (18) und dritte Kontaktstellen (50) auf einer ersten Hauptseite (12) der zweiten Halbleiter-Kapselung (300) umfasst, wobei die erste Hauptseite (12) der zweiten Halbleiter-Kapselung (300) der zweiten Hauptseite der ersten Halbleiter-Kapselung (100, 200) zugewandt ist und die zweiten Kontaktstellen (50) über Lotverbindungselemente (35) elektrisch mit den dritten Kontaktstellen (50) verbunden sind, und wobei ein Durchmesser d in Mikrometern eines freigelegten Kontaktstellenbereichs der zweiten Kontaktstellen (50) eine Bedingung d ≥ (8/25)x + 142 μm erfüllt, wobei x ein Rasterabstand der zweiten Kontaktstellen (50) in Mikrometern ist und die freigelegten Kontaktstellenbereiche der zweiten Kontaktstellen (50) Landing Pads sind.
  13. Kapselung-auf-Kapselung-Bauelement (100, 200, 300) nach Anspruch 12, wobei der freigelegte Kontaktstellenbereich der zweiten Kontaktstellen (50) durch eine Öffnung (32.1, 32.2) in einer über einer die zweiten Kontaktstellen (50) bildenden Metallschicht (33) liegenden Lötmaskenschicht (32) definiert ist.
  14. Kapselung-auf-Kapselung-Bauelement (100, 200, 300) nach Anspruch 12, wobei der freigelegte Kontaktstellenbereich der zweiten Kontaktstellen (50) durch laterale Abmessungen einer die zweiten Kontaktstellen (50) bildenden Metallschicht (33) definiert ist.
  15. Kapselung-auf-Kapselung-Bauelement (100, 200, 300) nach einem der Ansprüche 12 bis 14, wobei der Durchmesser d in Mikrometern eine Bedingung d ≤ (8/25)x + 172 μm erfüllt.
  16. Kapselung-auf-Kapselung-Bauelement (100, 200, 300) nach einem der Ansprüche 12 bis 15, wobei der erste Halbleiterchip (10) eine Logikschaltung, eine Leistungsschaltung oder eine optische Schaltung ist.
  17. Kapselung-auf-Kapselung-Bauelement (100, 200, 300) nach einem der Ansprüche 12 bis 16, wobei der zweite Halbleiterchip (10) ein Speicherchip ist.
  18. Kapselung-auf-Kapselung-Bauelement (100, 200, 300) nach einem der Ansprüche 12 bis 17, wobei ein Abstand (S) zwischen der ersten Hauptseite (12) der zweiten Halbleiter-Kapselung (300) und der zweiten Hauptseite der ersten Halbleiter-Kapselung (100, 200) eine Abmessung aufweist, die über ein laterales Ausmaß des Abstands (S) hinweg um mehr als 8 Mikrometer variiert.
  19. Kapselung-auf-Kapselung-Bauelement (100, 200, 300) nach einem der Ansprüche 12 bis 18, wobei die erste Hauptseite (12) der zweiten Halbleiter-Kapselung (300) über ein laterales Ausmaß der ersten Hauptseite (12) hinweg eine Durchbiegungshöhe von mindestens 8 Mikrometern aufweist.
  20. Kapselung-auf-Kapselung-Bauelement (100, 200, 300) nach einem der Ansprüche 12 bis 19, wobei die zweite Hauptseite der ersten Halbleiter-Kapselung (100, 200) über ein laterales Ausmaß der zweiten Hauptseite hinweg eine Durchbiegungshöhe von mindestens 8 Mikrometern aufweist.
  21. Verfahren zur Herstellung einer Halbleiter-Kapselung (100, 200), mit den folgenden Schritten: Platzieren von mindestens zwei Halbleiterchips (10) auf einem Träger (1); Bedecken der mindestens zwei Halbleiterchips (10) mit einem Gussmaterial, um ein Einkapselungsmittel (18) zu bilden; Entfernen des Trägers (1) von den mindestens zwei Halbleiterchips (10); Bilden einer Anzahl von Kontaktstellen (50) auf einer Oberfläche des Einkapselungsmittels (18), die von der Oberfläche des Einkapselungsmittels (18), die durch den Träger (1) definiert ist, abgewandt ist, wobei ein Durchmesser d in Mikrometern eines freigelegten Bereichs jeder Kontaktstelle (50) eine Bedingung d ≥ (8/25)x + 142 μm erfüllt, wobei x ein Rasterabstand der Kontaktstellen (50) in Mikrometern ist und die freigelegten Kontaktstellenbereiche der zweiten Kontaktstellen (50) Landing Pads sind; und Vereinzeln der mindestens zwei Halbleiterchips (10).
  22. Verfahren nach Anspruch 21, ferner mit dem folgenden Schritt: Platzieren mindestens eines Elements (11), das eine leitfähige Durchkontaktierung (11b) aufweist, neben mindestens einem der Halbleiterchips (10).
  23. Verfahren zur Herstellung eines Kapselung-auf-Kapselung-Bauelements (100, 200, 300), mit den folgenden Schritten: Bereitstellen einer Montageplattform; Platzieren einer ersten Halbleiter-Kapselung (100, 200), die einen ersten Halbleiterchip (10), ein den ersten Halbleiterchip (10) einbettendes Einkapselungsmittel (18), erste Kontaktstellen (50) auf einer ersten Hauptseite (12) der ersten Halbleiter-Kapselung (100, 200) und zweite Kontaktstellen (50) auf einer der ersten Hauptseite (12) gegenüberliegenden zweiten Hauptseite der ersten Halbleiter-Kapselung (100, 200) umfasst, auf der Montageplattform; Platzieren einer zweiten Halbleiter-Kapselung (300), die einen zweiten Halbleiterchip (10), ein den zweiten Halbleiterchip (10) einbettendes Einkapselungsmittel (18) und dritte Kontaktstellen (50) auf einer ersten Hauptseite (12) der zweiten Halbleiter-Kapselung (300) umfasst, auf der ersten Halbleiter-Kapselung (100, 200), wobei die erste Hauptseite (12) der zweiten Halbleiter-Kapselung (300) der zweiten Hauptseite der ersten Halbleiter-Kapselung (100, 200) zugewandt ist; und Fließlöten zum elektrischen Verbinden der zweiten Kontaktstellen (50) mit den dritten Kontaktstellen (50) und der ersten Kontaktstellen (50) mit der Montageplattform, wobei ein Durchmesser d in Mikrometern eines freigelegten Kontaktstellenbereichs der zweiten Kontaktstellen (50) eine Bedingung d ≥ (8/25)x + 142 μm erfüllt, wobei x ein Rasterabstand der zweiten Kontaktstellen (50) in Mikrometern ist.
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064936B2 (en) 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8592992B2 (en) * 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
JP5539077B2 (ja) 2010-07-09 2014-07-02 ローム株式会社 半導体装置
US8847376B2 (en) * 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US8653542B2 (en) * 2011-01-13 2014-02-18 Tsmc Solid State Lighting Ltd. Micro-interconnects for light-emitting diodes
US8883561B2 (en) * 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
US8519535B2 (en) * 2011-05-11 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for controlling package warpage
US9966350B2 (en) * 2011-06-06 2018-05-08 Maxim Integrated Products, Inc. Wafer-level package device
US9385009B2 (en) * 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
US9620430B2 (en) 2012-01-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Sawing underfill in packaging processes
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9263412B2 (en) * 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US9613917B2 (en) 2012-03-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) device with integrated passive device in a via
TWI508249B (zh) * 2012-04-02 2015-11-11 矽品精密工業股份有限公司 封裝件、半導體封裝結構及其製法
US8786111B2 (en) * 2012-05-14 2014-07-22 Infineon Technologies Ag Semiconductor packages and methods of formation thereof
US8669655B2 (en) * 2012-08-02 2014-03-11 Infineon Technologies Ag Chip package and a method for manufacturing a chip package
TWI574355B (zh) * 2012-08-13 2017-03-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9129959B2 (en) 2012-08-21 2015-09-08 Infineon Technologies Ag Method for manufacturing an electronic module and an electronic module
US9165887B2 (en) 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US8975726B2 (en) * 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US8836117B2 (en) 2012-10-16 2014-09-16 Stmicroelectronics Asia Pacific Pte. Ltd. Electronic device having a contact recess and related methods
US9331007B2 (en) 2012-10-16 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming conductive ink layer as interconnect structure between semiconductor packages
US9391041B2 (en) * 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
TWI517328B (zh) * 2013-03-07 2016-01-11 矽品精密工業股份有限公司 半導體裝置
KR20140111523A (ko) * 2013-03-11 2014-09-19 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8975735B2 (en) * 2013-08-08 2015-03-10 Infineon Technologies Ag Redistribution board, electronic component and module
US9679839B2 (en) 2013-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
US9373527B2 (en) 2013-10-30 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip on package structure and method
JP6273362B2 (ja) * 2013-12-23 2018-01-31 インテル コーポレイション パッケージ構造上のパッケージ及びこれを製造するための方法
US9583420B2 (en) 2015-01-23 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
US9281297B2 (en) 2014-03-07 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in info packages
US9293442B2 (en) 2014-03-07 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9449947B2 (en) 2014-07-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package for thermal dissipation
US9691726B2 (en) * 2014-07-08 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming fan-out package structure
US9252127B1 (en) * 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US10056352B2 (en) * 2014-07-11 2018-08-21 Intel IP Corporation High density chip-to-chip connection
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US10177115B2 (en) 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
US9337135B2 (en) 2014-10-08 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Pop joint through interposer
US9679862B2 (en) * 2014-11-28 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having conductive bumps of varying heights
US9595482B2 (en) * 2015-03-16 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for die probing
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
DE102015121044B4 (de) 2015-12-03 2020-02-06 Infineon Technologies Ag Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend
US10672731B2 (en) * 2015-12-23 2020-06-02 Intel IP Corporation Wafer level package structure with internal conductive layer
DE102016103585B4 (de) * 2016-02-29 2022-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
US10068853B2 (en) * 2016-05-05 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10157807B2 (en) * 2016-05-26 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Sensor packages and manufacturing mehtods thereof
KR101982040B1 (ko) * 2016-06-21 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
IT201700055942A1 (it) * 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore, dispositivo e circuito corrispondenti
CN108928802B (zh) * 2017-05-27 2024-08-09 成都万应微电子有限公司 芯片晶圆封装方法、微机电系统封装方法及微机电系统
US10797017B2 (en) * 2018-03-20 2020-10-06 Unimicron Technology Corp. Embedded chip package, manufacturing method thereof, and package-on-package structure
US10546845B2 (en) * 2018-04-20 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Package on package structure
US10879183B2 (en) * 2018-06-22 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR102595864B1 (ko) * 2018-12-07 2023-10-30 삼성전자주식회사 반도체 패키지
CN110335852A (zh) * 2019-07-18 2019-10-15 上海先方半导体有限公司 一种扇出封装结构及封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010010627A1 (en) * 2000-01-31 2001-08-02 Masatoshi Akagawa Semiconductor device and manufacturing method therefor
US20040178495A1 (en) * 2003-03-14 2004-09-16 Yean Tay Wuu Microelectronic devices and methods for packaging microelectronic devices
US20040222510A1 (en) * 2003-03-24 2004-11-11 Akiyoshi Aoyagi Semiconductor device, semiconductor pack age, electronic device, electronic apparatus, and manufacturing methods of semiconductor device and electronic device
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben
DE112006001036T5 (de) * 2005-04-27 2008-02-28 Infineon Technologies Ag Elektronisches Bauelement und elektronische Anordnung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
US8450843B2 (en) * 2007-10-12 2013-05-28 Nec Corporation Semiconductor device and method for designing the same
EP2068436B1 (de) * 2007-12-03 2013-07-17 Roche Diagnostics GmbH Verfahren und Vorrichtung zum Erkennen von Schrittverlusten eines Schrittmotors
US8421226B2 (en) * 2010-02-25 2013-04-16 Infineon Technologies Ag Device including an encapsulated semiconductor chip and manufacturing method thereof
JP5460388B2 (ja) * 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010010627A1 (en) * 2000-01-31 2001-08-02 Masatoshi Akagawa Semiconductor device and manufacturing method therefor
US20040178495A1 (en) * 2003-03-14 2004-09-16 Yean Tay Wuu Microelectronic devices and methods for packaging microelectronic devices
US20040222510A1 (en) * 2003-03-24 2004-11-11 Akiyoshi Aoyagi Semiconductor device, semiconductor pack age, electronic device, electronic apparatus, and manufacturing methods of semiconductor device and electronic device
DE112006001036T5 (de) * 2005-04-27 2008-02-28 Infineon Technologies Ag Elektronisches Bauelement und elektronische Anordnung
DE102005043557A1 (de) * 2005-09-12 2006-09-28 Infineon Technologies Ag Halbleiterbauteil mit Durchkontakten zwischen Oberseite und Rückseite und Verfahren zur Herstellung desselben

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