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DE102019125922B3 - Verfahren zum dotieren von high-k/metall-gates zum einstellen von schwellspannungen - Google Patents

Verfahren zum dotieren von high-k/metall-gates zum einstellen von schwellspannungen Download PDF

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DE102019125922B3
DE102019125922B3 DE102019125922.3A DE102019125922A DE102019125922B3 DE 102019125922 B3 DE102019125922 B3 DE 102019125922B3 DE 102019125922 A DE102019125922 A DE 102019125922A DE 102019125922 B3 DE102019125922 B3 DE 102019125922B3
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Germany
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hard mask
containing layer
lanthanum
gate dielectric
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DE102019125922.3A
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English (en)
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Kuo-Feng Yu
Chun Hsiung Tsai
Jian-Hao Cheng
Hoong Wong
Chih-Yu Hsu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

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Abstract

Ein Verfahren umfasst das Bilden eines ersten Gatedielektrikums und eines zweiten Gatedielektrikums über einer ersten Halbleiterregion bzw. einer zweiten Halbleiterregion, Abscheiden einer lanthanhaltigen Schicht, die einen ersten Abschnitt und einen zweiten Abschnitt umfasst, die jeweils das erste Gatedielektrikum und das zweite Gatedielektrikum überlappen, und Abscheiden einer Hartmaske, die einen ersten Abschnitt und einen zweiten Abschnitt umfasst, die jeweils den ersten Abschnitt und den zweiten Abschnitt der lanthanhaltigen Schicht überlappen. Die Hartmaske ist gleichermaßen frei von Titan und Tantal. Das Verfahren umfasst ferner das Bilden einer strukturierten Ätzmaske, um den ersten Abschnitt der Hartmaske abzudecken, wobei der zweite Abschnitt der Hartmaske freigelegt wird, das Entfernen des zweiten Abschnitts der Hartmaske und des zweiten Abschnitts der lanthanhaltigen Schicht, und das Durchführen eines Temperns, um Lanthan in den ersten Abschnitt der lanthanhaltigen Schicht in das erste Gatedielektrikum zu treiben.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Metalloxidhalbleiter- (MOS) Vorrichtungen umfassen üblicherweise Metallgates, die gebildet werden, um den Poly-Verarmungseffekt in konventionellen Polysiliziumgates zu lösen. Die Polyverringerungswirkung tritt ein, wenn die angelegten elektrischen Felder Träger von Gateregionen in die Nähe von Gatedielektrika tragen, um so Verarmungsschichten zu bilden. In einer n-dotierten Polysiliziumschicht umfasst die Verarmungsschicht ionisierte nicht mobile Donororte, wobei in einer p-dotierten Polysiliziumschicht die Verarmungsschicht ionisierte nichtmobile Akzeptororte umfasst. Der Verarmungseffekt führt zu einer Erhöhung der Dicke des effektiven Gatedielektrikums, was es schwerer macht, eine Inversionsschicht an der Fläche des Halbleiters zu bilden.
  • Metallgates können mehrere Schichten umfassen, sodass die unterschiedlichen Anforderungen von NMOS-Vorrichtungen und PMOS-Vorrichtungen erfüllt werden können. Die Bildung der Metallgates umfasst üblicherweise das Entfernen von Dummygatestapeln zum Bilden von Gräben, Abscheiden mehrerer Metallschichten, die sich in die Gräben erstrecken, Bilden von Metallregionen zum Füllen der verbleibenden Abschnitte der Gräben und dann Durchführen eines chemisch-mechanischen Polier-(CMP) Prozesses zum Entfernen überschüssiger Abschnitte der Metallschichten. Der verbleibenden Abschnitte der Metallschichten und Metallregionen bilden Metallgates.
  • Die US 10304 835 B1 sieht ein Verfahren zur Herstellung einer Halbleitervorrichtung vor, umfassend: Bilden einer Gate-Dielektrikumsschicht auf einer Grenzflächenschicht; Bilden einer Dotierungsschicht auf der Gate-Dielektrikumsschicht, wobei die Dotierungsschicht ein Dipol-induzierendes Element enthält; Tempern der Dotierungsschicht, um das Dipol-induzierende Element durch die Gate-Dielektrikumsschicht zu einer ersten Seite der Gate-Dielektrikumsschicht angrenzend an die Grenzflächenschicht zu treiben; Entfernen der Dotierungsschicht; Ausbilden einer Opferschicht auf der Gate-Dielektrikumsschicht, wobei ein Material der Opferschicht mit restlichen Dipol-induzierenden Elementen auf einer zweiten Seite der Gate-Dielektrikumsschicht neben der Opferschicht reagiert; Entfernen der Opferschicht; Ausbilden einer Deckschicht auf der Gate-Dielektrikumsschicht; und Ausbilden einer Gate-Elektrodenschicht auf der Deckschicht.
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 9 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung sind am besten über die folgende ausführliche Beschreibung zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass dem Standardverfahren der Branche entsprechend verschiedene Eigenschaften nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1-6, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11, 12, 13A, 13B, 14, 15, 16, 17A und 17B illustrieren die perspektivischen Ansichten und Querschnittsansichten der direkten Stufen bei der Bildung von „Fin Field-Effect“-Transistoren (FinFETs) nach einigen Ausführungsformen.
    • 18 bis 21 illustrieren die Querschnittsansichten der Zwischenstadien in der Bildung eines Pakets FinFETs nach einigen Ausführungsformen.
    • 22 illustriert einen Prozessablauf für die Bildung von FinFETs nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann das Bilden eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „darunterliegend“, „darunter“, „unterer“, „darüberliegend“, „oberer“ und ähnliches hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Die Verfahren der Einstellung der Schwellspannungen von Transistoren mit Gatedielektrika mit hohem k-Wert werden einigen Ausführungsformen entsprechend bereitgestellt. Die Zwischenstufen der Bildung der Transistoren werden nach einigen Ausführungsformen illustriert. Einige Variationen einiger Ausführungsformen werden besprochen. Durch die verschiedenen Ansichten und illustrativen Ausführungsformen werden gleiche Referenznummern verwendet, um gleiche Elemente anzugeben. Nach einigen Ausführungsformen wird die Bildung von „Fin Field-Effect“-Transistoren (FinFETs) als ein Beispiel verwendet, um das Konzept dieser Erfindung zu erklären. Andere Arten von Transistoren, wie etwa planare Transistoren und „Gate-All-Around“-(GAA) Transistoren, können ebenfalls unter Verwendung des Konzepts dieser Erfindung gebildet werden. Wenn auch hierin Verfahrensausführungsformen als in einer bestimmten Reihenfolge durchgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder logischen Reihenfolge ausgeführt werden.
  • Nach einigen Ausführungsformen dieser Erfindung wird eine dotierungsmetallhaltige Schicht (die Lanthan als Dotierungsmetall umfassen kann) gebildet, um Abschnitte an einer ersten Dielektrikumschicht mit hohem k-Wert in einer ersten Transistorregion und einer zweiten Dielektrikumschicht mit hohem k-Wert in einer zweiten Transistorregion aufzuweisen. Eine Hartmaske, die eine einschichtige Hartmaske oder eine doppelschichtige Hartmaske sein kann, wird gebildet. Die Hartmaske ist strukturiert, und wird verwendet, um die dotierungsmetallhaltige Schicht von der zweiten Dielektrikumschicht mit hohem k-Wert zu entfernen, während die dotierungsmetallhaltige Schicht über der ersten Dielektrikumschicht mit hohem k-Wert hinterlassen wird. Die Hartmaske wird dann entfernt. Der Temperprozess erfolgt, um das Dotierungsmetall in der dotierungsmetallhaltigen Schicht in die erste Dielektrikumschicht mit hohem k-Wert zu treiben, sodass die Schwellspannung des ersten Transistors erhöht oder verringert wird. Die Schwellspannung des zweiten Transistors ohne, dass Dotierungsmetall in die zweite Dielektrikumschicht mit hohem k-Wert dotiert wird, wird nicht geändert. Dementsprechend passt der Prozess selektiv die Schwellspannungen einiger Transistoren an.
  • 1-6, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11, 12, 13A, 13B, 14, 15, 16, 17A und 17B illustrieren die Querschnittsansichten und die perspektivischen Ansichten von Zwischenstufen bei der Bildung von „Fin Field-Effect“-Transistoren (FinFETs) nach einigen Ausführungsformen dieser Erfindung. Die Prozesse in diesen Figuren werden auch schematisch in dem Prozessablauf 400 aus 22 dargestellt.
  • In 1 wird Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat, wie etwa ein Bulkhalbleitersubstrat, ein Halbleiter-auf-Isolator-(SOI) Substrat, oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotiermittel) oder undotiert sein kann. Das Halbleitersubstrat 20 kann ein Teil von Wafer 10 sein. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolierungsschicht gebildet ist. Die Isolierungsschicht kann beispielsweise eine Buried-Oxid- (BOX) Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolierungsschicht wird an einem Substrat bereitgestellt, üblicherweise an Silizium oder einem Glassubstrat. Andere Substrate, wie etwa ein mehrlagiges oder Gefällesubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats 20 Silizium; Germanium; einen Verbundhalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen daraus enthalten.
  • Ferner wird mit Verweis auf 1 die Well-Region 22 im Substrat 20 gebildet. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 402 illustriert. Nach einigen Ausführungsformen dieser Erfindung ist die Well-Region 22 eine p-Well-Region, die durch Implantierung einer p-Verunreinigung, die Bor, Indium oder dergleichen sein kann, in Substrat 20 gebildet wird. Nach anderen Ausführungsformen dieser Erfindung ist die Well-Region 22 eine n-Well-Region, die durch Implantierung einer n-Verunreinigung, die Phosphor, Arsen, Antimon oder dergleichen sein kann, in Substrat 20 gebildet wird. Die entstehende Well-Region 22 kann auf die obere Fläche von Substrat 20 erweitert werden. Die Konzentration der n- oder p-Verunreinigung kann gleich oder weniger als 1018 cm-3 betragen, wie etwa im Bereich zwischen etwa 1017 cm-3 und etwa 1018 cm-3.
  • Mit Verweis auf 2 sind Isolierungsregionen 24 gebildet, um sich von einer oberen Fläche des Substrats 20 in das Substrat 20 zu erstrecken. Isolierungsregionen 24 werden nachfolgend alternativ auch als Shallow-Trench-Isolation- (STI) Regionen bezeichnet. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 404 illustriert. Die Abschnitte von Substrat 20 zwischen benachbarten STI-Regionen 24 werden als Halbleiterstreifen 26 bezeichnet. Um STI-Regionen 24 zu bilden, können die Padoxidschicht 28 und die Hartmaskenschicht 30 auf dem Halbleitersubstrat 20 gebildet werden und werden dann strukturiert. Die Padoxidschicht 28 kann ein Dünnfilm sein, der aus Siliziumoxid gebildet ist. Nach einigen Ausführungsformen der vorliegenden Erfindung wird die Padoxidschicht 28 in einem Thermaloxidierungsprozess gebildet, wobei eine obere Flächenschicht des Halbleitersubstrats 20 oxidiert wird. Die Padoxidschicht 28 wirkt als Klebeschicht zwischen dem Halbleitersubstrat 20 und der Hartmaskenschicht 30. Die Padoxidschicht 28 kann auch als Ätzstoppschicht zum Ätzen der Hartmaskenschicht 30 wirken. Nach einigen Ausführungsformen der vorliegenden Erfindung wird die Hartmaskenschicht 30 aus Siliziumnitrid gebildet, etwa unter Verwendung von chemischer Niederdruckgasphasenabscheidung (LPCVD). Nach anderen Ausführungsformen der vorliegenden Erfindung wird die Maskenschicht 30 durch Thermal-Nitrierung von Silizium oder plasmaverstärkter chemischer Gasphasenabscheidung (PECVD) gebildet. Ein Photoresist (nicht dargestellt) wird auf der Hartmaskenschicht 30 gebildet und dann strukturiert. Die Hartmaskenschicht 30 wird dann unter Verwendung des strukturierten Photoresist als eine Ätzmaske zum Bilden harter Masken 30 wie in 2 dargestellt verwendet.
  • Als nächstes wird die strukturierte Hartmaskenschicht 30 als eine Ätzmaske verwendet, um die Padoxidschicht 28 und das Substrat 20 zu ätzen, gefolgt durch Füllen der entstehenden Gräben in Substrat 20 mit einem Dielektrikum oder mehreren Dielektrika. Ein Planarisierungsprozess wie ein chemisch-mechanischer Polier- (CMP) Prozess oder ein mechanischer Schleifprozess wird durchgeführt, um überschüssige Abschnitte der Dielektrika zu entfernen, und die verbleibenden Abschnitte des Dielektrikums/der Dielektrika sind STI-Regionen 24. STI-Regionen 24 können ein Auskleidungsdielektrikum (nicht dargestellt) umfassen, das ein Thermaloxid sein kann, das durch Wärmeoxidation einer Oberflächenschicht von Substrat 20 gebildet wird. Das Auskleidungsdielektrikum kann auch eine abgeschiedene Siliziumoxidschicht, Siliziumnitridschicht oder dergleichen sein, die beispielsweise unter Verwendung von Atomlagenabscheidung (ALD), chemischer Dampfphasenabscheidung mit hochdichtem Plasma (HDPCVD), chemischer Dampfphasenabscheidung (CVD) oder dergleichen gebildet wird. STI-Regionen 24 umfassen auch ein Dielektrikum über dem Auskleidungsoxid, wobei das Dielektrikum unter Verwendung von fließfähiger chemischer Dampfphasenabscheidung (FCVD), Spin-On-Beschichtung oder dergleichen gebildet werden kann. Das Dielektrikum über dem Auskleidungsdielektrikum kann nach einigen Ausführungsformen Siliziumoxid umfassen.
  • Die oberen Flächen der Hartmaskenschichten 30 und die oberen Flächen der STI-Regionen 24 können im Wesentlichen auf einer Ebene miteinander liegen. Halbleiterstreifen 26 befinden sich zwischen benachbarten STI-Regionen 24. Nach einigen Ausführungsformen dieser Erfindung sind Halbleiterstreifen 26 Teile des Originalsubstrats 20, und daher ist das Material der Halbleiterstreifen 26 26 dasselbe wie das von Substrat 20. Nach alternativen Ausführungsformen dieser Erfindung sind Halbleiterstreifen 26 Ersatzstreifen, die durch Ätzen der Abschnitte von Substrat 20 zwischen STI-Regionen 24, um Ausschnitte zu bilden, und Durchführen einer Epitaxie zum erneuten Aufbau eines anderen Halbleitermaterials in den Ausschnitten gebildet werden. Dementsprechend werden Halbleiterstreifen 26 aus einem anderen Halbleitermaterial als Substrat 20 gebildet. Nach einigen Ausführungsformen werden Halbleiterstreifen 26 aus Siliziumgermanium, Siliziumkohlenstoff oder einem III-V-Verbindungshalbleitermaterial gebildet.
  • Mit Verweis auf 3 sind die STI-Regionen 24 ausgeschnitten, sodass die oberen Abschnitte von Halbleiterstreifen 26 höher vorspringen als die oberen Flächen 24A der verbleibenden Abschnitte der STI-Regionen 24, um vorspringende Finnen 36 zu bilden. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 406 illustriert. Das Ätzen kann unter Verwendung eines Trockenätzprozesses erfolgen, wobei beispielsweise HF3 und NH3 als die Ätzgase verwendet werden. Während des Ätzvorgangs kann Plasma erzeugt werden. Argon kann ebenfalls enthalten sein. Nach alternativen Ausführungsformen der vorliegenden Erfindung wird das Ausschneiden der STI-Regionen 24 unter Verwendung eines Nassätzprozesse ausgeführt. Die Ätzchemikalie kann beispielsweise HF umfassen.
  • In den oben illustrierten Ausführungsformen können die Finnen mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Abstände aufweisen, die kleiner sind, als sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die Finnen zu strukturieren.
  • Mit Verweis auf 4 werden Dummygatestapeln 38 gebildet, um sich auf den oberen Flächen und den Seitenwänden von (vorspringenden) Finnen 36 zu erstrecken. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 408 illustriert. Der Dummygatestapel 38 kann Dummygate-Dielektrika 40 und Dummygate-Elektroden 42 über den Dummygate-Dielektrika 40 enthalten. Dummygate-Elektroden 42 können beispielsweise unter Verwendung von Polysilizium gebildet sein, und andere Materialien können verwendet werden. Jeder der Dummygatestapel 38 kann auch eine (oder mehrere) Hartmaskenschicht 44 über den Dummygate-Elektroden 42 enthalten. Die Hartmaskenschichten 44 können aus Siliziumnitrid, Siliziumoxid, Siliziumkohlenstoffnitrid oder mehreren Schichten davon gebildet sein. Dummygatestapel 38 können über einer einzigen oder mehreren vorspringenden Finnen 36 und/oder STI-Regionen 24 kreuzen. Dummygatestapel 38 weisen außerdem Längsrichtungen auf, die rechtwinklig zu den Längsrichtungen der vorspringenden Finnen 36 verlaufen.
  • Als nächstes werden 46 an den Seitenwänden des Dummygate-Stapels 38 gebildet. Der jeweilige Prozess ist ebenfalls in dem in 22 gezeigten Prozessablauf 400 als Prozess 408 illustriert. Nach einigen Ausführungsformen dieser Erfindung werden Gateabstandhalter 46 aus einem Dielektrikum oder mehreren Dielektrika wie Siliziumnitrid, Siliziumkarbonitrid oder dergleichen gebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen, die mehrere Dielektrikumschichten umfasst.
  • Ein Ätzprozess wird dann durchgeführt, um die Abschnitte der vorspringenden Finnen 36 zu ätzen, die nicht von dem Dummygate-Stapel 38 und den Gateabstandhaltern 46 bedeckt werden, was zu der Struktur aus 5 führt. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 410 illustriert. Das Ausschneiden kann anisotrop erfolgen und die Abschnitte der Finnen 36 direkt unter den Dummygate-Stapeln 38 und Gateabstandhaltern 46 sind daher geschützt und werden nicht geätzt. Die oberen Flächen der ausgeschnittenen Halbleiterstreifen 26 können nach einigen Ausführungsformen niedriger sein, als die oberen Fläche 24A der STI-Regionen 24. Ausschnitte 50 werden entsprechend gebildet. Ausschnitte 50 umfassen Abschnitte, die sich an gegenüberliegenden Seiten der Dummygatestapel 38 befinden, und Abschnitte zwischen verbleibenden Abschnitten vorspringender Finnen 36.
  • Als nächstes werden epitaktische Regionen (Source/Drain-Regionen) 54 durch selektiven Aufbau (Epitaxie) eines Halbleitermaterials in Ausschnitten 50 gebildet, was zu der Struktur in 6 führt. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 412 illustriert. Abhängig davon, ob der entstehende FinFET ein FinFET vom Typ p oder ein FinFET vom Typ n ist, kann eine Verunreinigung vom Typ p oder vom Typ n vor Ort mit dem epitaktischen Verfahren dotiert werden. Wenn beispielsweise der entstehende FinFET ein FinFET vom Typ p ist, kann Siliziumgermaniumbor (SiGeB), Siliziumbor (SiB) oder dergleichen aufgebaut werden. Wenn andererseits der entstehende FinFET ein FinFET vom Typ n ist, kann Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP) oder dergleichen, aufgebaut werden. Nach alternativen Ausführungsformen der vorliegenden Erfindung umfassen epitaktische Regionen 54 einen III-V-Verbindungshalbleiter wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder mehrere Schichten davon. Nachdem die Ausschnitte 50 mit Epitaxieregionen 54 gefüllt sind, veranlasst der weitere epitaktische Aufbau der Epitaxieregionen 54, dass sich die Epitaxieregionen 54 horizontal erstrecken, und Facetten können gebildet werden. Der weitere Aufbau von Epitaxieregionen 54 kann auch dazu führen, dass benachbarte Epitaxieregionen 54 miteinander verschmelzen. Leerräume (Luftspalten) 56 können erzeugt werden. Nach einigen Ausführungsformen dieser Erfindung kann die Bildung von Epitaxieregionen 54 abgeschlossen werden, wenn die obere Fläche von Epitaxieregionen 54 noch wellig ist oder wenn die obere Fläche der verschmolzenen Epitaxieregionen 54 planar geworden ist, was durch weiteren Aufbau auf den Epitaxieregionen 54 wie in 6 gezeigt, erreicht wird.
  • Nach dem epitaktischen Prozess können epitaktische Regionen 54 ferner mit einer Verunreinigung vom Typ p oder Typ n implantiert werden, um Source- und Drain-Regionen zu bilden, die auch unter Verwendung der Referenzziffer 54 bezeichnet werden. Nach alternativen Ausführungsformen der vorliegenden Erfindung wird der Implantierungsschritt übersprungen, wenn epitaktische Regionen 54 vor Ort während der Epitaxie mit einer Verunreinigung vom Typ p oder Typ n dotiert werden.
  • 7A illustriert eine perspektivische Ansicht der Struktur nach der Bildung einer Kontaktätzstoppschicht (CESL) 58 und eines Zwischenschichtdielektrikums (ILD) 60. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 414 illustriert. CESL 58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid oder dergleichen gebildet werden und kann unter Verwendung von CVD, ALD oder dergleichen gebildet werden. Das ILD 60 kann ein Dielektrikum enthalten, das etwa unter Verwendung von FCVD, Spin-on Coating, CVD oder eines anderen Abscheidungsverfahrens gebildet wird. Das ILD 60 kann aus einem sauerstoffhaltigen Dielektrikum gebildet sein, das ein siliziumoxidbasiertes Material wie Siliziumoxid, Phosphosilikatgas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder dergleichen sein kann. Ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess kann durchgeführt werden, um die oberen Flächen des ILD 60, der Dummygate-Stapel 38 und der Gateabstandhalter 46 zueinander zu glätten.
  • 7B illustriert die Querschnittsansichten einer Zwischenstruktur in der Bildung eines ersten FinFET und eines zweiten FinFET (180 und 280 in 17A) auf demselben Substrat 20. Es ist zu verstehen, dass FinFETs Beispiele sind, und dass andere Arten von Transistoren, wie etwa Nanosheet-Transistoren, Nanodraht-Transistoren, planare Transistoren, Gate-All-Around-Transistoren oder dergleichen ebenfalls durch Anwenden des Konzepts dieser Erfindung gebildet werden können. Nach einigen Ausführungsformen werden der erste FinFET und der zweite FinFET in der Vorrichtungsregion 100 bzw. der Vorrichtungsregion 200 gebildet. Nach einigen Ausführungsformen sind beide FinFETs n-FinFETs. Nach alternativen Ausführungsformen sind beide FinFETs p-FinFETs. Nach noch weiteren Ausführungsformen ist der erste FinFET ist ein n-FinFET und der zweite FinFET ist ein p-FinFET, oder der erste FinFET ist ein p-FinFET und der zweite FinFET ist ein n-FinFET. Der erste FinFET und der zweite FinFET können dieselbe Größe, denselben Schichtstapel oder dergleichen aufweisen oder können sich voneinander unterscheiden, etwa mit unterschiedlichen Kanallängen (wie im illustrierten Beispiel dargestellt), verschiedenen Schichtstapeln oder dergleichen. Beispielsweise kann die Kanallänge des ersten FinFET kleiner (wie in den folgenden Beispielen dargestellt) oder größer als die Kanallänge des zweiten FinFET sein. Die Querschnittsansicht eines des ersten FinFET und des zweiten FinFET kann der Querschnittsansicht entsprechen, die von der vertikalen Ebene erhalten wird, die Linie 7B-7B in 7A enthält.
  • Um die Merkmale in dem ersten FinFET von den Merkmalen in dem zweiten FinFET zu unterscheiden, können die Merkmale in dem ersten FinFET in 7B unter Verwendung der Referenzziffern der jeweiligen Merkmale in 7A plus Nummer 100 bezeichnet werden, und die Merkmale in dem zweiten FinFET in 7B können unter Verwendung der Referenzziffern der jeweiligen Merkmale in 7A plus Nummer 200 bezeichnet werden. Beispielsweise entsprechen die Source/Drain-Regionen 154 und 254 in 7B den Source/Drain-Regionen 54 in 7A, und die Gateabstandhalter 146 und 246 in 7B entsprechen dem Gateabstandhalter 46 in 7A. Die entsprechenden Merkmale in dem ersten FinFET und dem zweiten FinFET können in gemeinsamen Prozessen gebildet werden, wobei einige der Beispielprozesse in nachfolgenden Absätzen besprochen werden, oder können in separaten Prozessen gebildet werden.
  • Nach der Bildung der Struktur, die in 7A und 7B dargestellt ist, werden die Dummygatestapel 138 und 238 durch Metallgates und Ersatzgatedielektrika ersetzt, wie in 8A, 8B, 9-15, 16, 17A und 17B dargestellt. In diesen Figuren sind die oberen Flächen 124A und 224A der STI-Regionen 24 illustriert, und Halbleiterfinnen 124' und 224' springen höher vor als die oberen Flächen 124A bzw. 224A.
  • Um die Ersatzgates zu bilden, werden zuerst die Hartmaskenschichten 144 und 244, Dummygateelektroden 142 und 242, und Dummygatedielektrika 140 und 240 wie in 7A und 7B gezeigt, entfernt, um Gräben 59 zu bilden, wie in 8A gezeigt. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 416 illustriert. Die Gräben 59 in 8A entsprechen dem Graben 159 in der Vorrichtungsregion 100 und dem Graben 259 in der Vorrichtungsregion 200 in 8B. Die oberen Flächen und die Seitenwände der vorspringenden Finnen 124' und 224' werden jeweils den Gräben 159 bzw. 259 ausgesetzt.
  • Als nächstes werden mit Verweis auf 9A, die Gatedielektrika 161/162 und 261/262 gebildet, die sich jeweils in die Gräben 159 bzw. 259 erstrecken. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 418 illustriert. Nach einigen Ausführungsformen dieser Erfindung, umfassen die Gatedielektrika Schnittstellenschichten (ILs) 161 und 261, die an den offenliegenden Flächen der vorspringenden Finnen 124' bzw. 224' gebildet werden. ILs 161 und 261 können eine Oxidschicht wie eine Siliziumoxidschicht enthalten, die durch die Wärmeoxidation der vorspringenden Finnen 124' und 224', einen chemischen Oxidierungsprozess oder einen Abscheidungsprozess gebildet wird. Die Gatedielektrika können auch Dielektrikumschichten mit hohem k-Wert 162 und 262 über den entsprechenden ILs 161 und 261 umfassen. Die Dielektrikumschichten mit hohem k-Wert 162 und 262 können aus einem Dielektrikum mit hohem k-Wert wie Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirconiumoxid oder dergleichen gebildet werden. Die dielektrische Konstante (k-Wert) des Dielektrikums mit hohem k-Wert ist höher als 3,9, und kann höher als etwa 7,0 und manchmal bis zu 21,0 hoch oder höher sein. Die Dielektrikumschichten mit hohem k-Wert 162 und 262 liegen über den jeweiligen darunterliegenden ILs 161 und 261 und können damit in Kontakt stehen. Die Dielektrikumschichten mit hohem k-Wert 162 und 262 sind als konforme Schichten gebildet und erstrecken sich an den Seitenwänden der vorspringenden Finnen 124' und 224' und der oberen Fläche und den Seitenwänden des Gateabstandhalters 146 bzw. 246. Nach einigen Ausführungsformen der vorliegenden Erfindung werden die Dielektrikumschichten mit hohem k-Wert 162 und 262 unter Verwendung von ALD oder CVD gebildet. Die Dielektrikumschichten mit hohem k-Wert 162 und 262 können Abschnitte derselben Dielektrikumschicht umfassen und werden gleichzeitig unter Verwendung desselben Materials und mit derselben Dicke oder getrennt voneinander mit verschiedenen Materialien und/oder verschiedenen Dicken gebildet.
  • 9A illustriert ferner die Bildung von dotierungsmetallhaltigen Schichten 163 und 263, die in einem gemeinsamen Abscheidungsprozess gebildet werden können (aber nicht müssen). Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 420 illustriert. Dotierungsmetallhaltige Schichten 163 und 263 umfassen ein Metall, das bei Dotierung in der darunterliegenden Dielektrikumschicht mit hohem k-Werts 162 und/oder 262 die Änderung (Feineinstellung) der Schwellspannungen der entsprechenden FinFETs verursachen kann. Nach einigen Ausführungsformen können Schichten 163 und 263 Lanthan umfassen, das in der Form von Lanthanoxid (La2O3), Al2O3, TiO2 oder dergleichen vorliegen kann. Andere Metalle oder Elemente wie Pr, Pd, Ce oder dergleichen oder Legierungen daraus können ebenfalls übernommen werden. Dotierungsmetallhaltige Schichten 163 und 263 können unter Verwendung eines konformen Abscheidungsverfahrens wie Atomlagenabscheidung (ALD), chemischer Dampfphasenabscheidung (CVD) oder dergleichen gebildet werden. Die Dicke T1 der dotierungsmetallhaltigen Schicht 163 kann in dem Bereich zwischen ca. 0,1 nm (1 Å) und ca. 1 nm (10 Å) liegen. Es wird erkannt, dass die Dicke der dotierungsmetallhaltigen Schichten 163 und 263 allgemein mit der vorgesehenen Schwellspannungseinstellung verbunden sein können, und je höher die vorgesehene Schwellspannungseinstellung ist, desto höher ist die Dicke T1.
  • 9A illustriert ferner die Bildung der Hartmasken 164 und 264, die in einem gemeinsamen Abscheidungsprozess gebildet werden. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 422 illustriert. Nach einigen Ausführungsformen sind die Hartmasken 164 und 264 einschichtige Hartmasken, die aus einem homogenen Material gebildet sind. Das Material der Hartmasken 164 und 264 wird so gewählt, dass es keine harten Vermischungsschichten mit den darunterliegenden dotierungsmetallhaltigen Schichten 163 und 263 bildet. Beispielsweise ist das Material der Hartmasken 164 und 264 frei von Titan und Tantal. Nach einigen Ausführungsformen dieser Erfindung werden die Hartmasken 164 und 264 aus Aluminiumnitrid (AlN), Zirconiumoxid (ZrO2), Aluminiumoxid (Al2O3) oder dergleichen gebildet oder enthalten diese. Es ist zu versehen, dass diese Materialien stabil sind und nicht einer Diffusion in die darunterliegenden dotierungsmetallhaltigen Schichten 163 und 263 und die Dielektrikumschichten mit hohem k-Wert 162 und 262 unterliegen. Weiter haben diese Materialien starke Verbindungen und brechen nicht leicht in freie Metallatome, Sauerstoffatome/Moleküle und dergleichen auf, und wirken sich daher nicht negativ auf die Eigenschaften der darunterliegenden Schichten aus. Die Hartmasken 164 und 264 können unter Verwendung eines konformen Abscheidungsverfahrens wie Atomlagenabscheidung (ALD), chemischer Dampfphasenabscheidung (CVD) oder dergleichen gebildet werden. Die Dicke T2 der Hartmasken 164 und 264 kann in dem Bereich zwischen ca. 0,5 nm (5 Å) und ca. 2,5nm (25 Å) liegen.
  • Nach einigen Ausführungsformen wird nach der Bildung der Hartmasken 164 und 264 eine Behandlung auf den Hartmasken 164 und 264 ausgeführt. Die Behandlung kann die Haftung der Hartmasken 164 und 264 an der nachfolgend gebildeten Ätzmaske 165 (10A und 10B) verbessern. Nach einigen Ausführungsformen erfolgt die Behandlung in einer plasmahaltigen Umgebung, wobei Stickstoff (N2) oder ähnliche Gase als ein Prozessgas verwendet werden.
  • 10A illustriert die Bildung und die Strukturierung der Ätzmaske 165. Die Ätzmaske 165 kann gebildet werden, um sich in beide Vorrichtungsregionen 100 und 200 zu erstrecken und dann in einem Strukturierungsprozess von der Vorrichtungsregion 200 entfernt werden, was einen Belichtungs- und Entwicklungsprozess umfasst. Aufgrund dessen wird die Hartmaske 264 freigelegt, während die Hartmaske 164 durch die Ätzmaske 165 bedeckt ist. Nach einigen Ausführungsformen umfasst die Ätzmaske 165 ein Bottom Anti-Reflective Coating (BARC) 165A und einen Photoresist 165B. Es ist zu verstehen, dass Hartmaskenschichten aus Materialien (wie AlN, Al2O3, oder ZrO2) gebildet werden können, die sich von der darüberliegenden Schicht lösen können, wie etwa BARC 165A. Um dieses Problem zu lösen, wird das Material des Abschnitts der Ätzmaske 165 über und Kontakt mit den Hartmaskenschichten 164 und 264 gewählt, um das Ablösen zu verringern. Es wird festgestellt, dass, wenn der Kontaktwinkel (der Winkel, der gebildet wird, wenn ein Materialtropfen auf die Hartmasken 164 und 264 getropft wird), kleiner ist als etwa 90 Grad, die Ablösung eliminiert wird. Nach einigen Ausführungsformen wird der untere Abschnitt der Ätzmaske 165 aus amorphem Kohlenstoff, Organosiloxan, TiN, SiN, SiON oder dergleichen gebildet, sodass die Ablösung zwischen BARC 164A und den Hartmasken 164 und 264 eliminiert wird. Die Übernahme eines passenden Materials für BARC 164A kann die Notwendigkeit eliminieren, eine zweite Hartmaskenschicht über den Hartmaskenschichten 164 und 264 zu bilden, um die Haftung an der Ätzmaske 165 zu verbessern. Es wird erkannt, dass zwar eine zweite Hartmaskenschicht eine gute Haftung an der darüberliegenden Ätzmaske aufweisen kann, wenn einige Materialien verwendet werden, die verwendbaren Materialien (beispielsweise TiN, TaN, TiSiN, TiSiCN oder dergleichen) jedoch oft zu einer negativen Wirkung auf die darunterliegende Vorrichtung führen, die in den nachfolgenden Absätzen erklärt wird. Dementsprechend wird nach einigen Ausführungsformen eine einschichtige Hartmaske gebildet, um diese Probleme zu eliminieren, und die Ätzmaske 165 wird gewählt, um das Ablösungsproblem zu lösen.
  • Nach alternativen Ausführungsformen ist die Ätzmaske 165 aus einer einzigen Photoresist- oder einer Tri-Schicht gebildet, die eine untere Schicht, eine mittlere Schicht über der unteren Schicht und eine obere Schicht über der mittleren Schicht umfasst. Nach alternativen Ausführungsformen ist die Ätzmaske 165 eine einzelne Photoresistschicht. Nach anderen alternativen Ausführungsformen, ist die Ätzmaske 165 eine Tri-Schichtmaske mit einer unteren Schicht, einer mittleren Schicht und einer oberen Schicht. Die untere Schicht und die obere Schicht können aus Photoresist gebildet sein. Die mittlere Schicht kann aus einem organischen oder einem anorganischen Material gebildet sein. Dementsprechend wird in einem Aspekt der Erfindung das Material des einzelnen Photoresist oder der unteren Schicht gewählt, um einen kleinen Kontaktwinkel kleiner als ca. 10 Grad aufzuweisen, sodass die Ablösung zwischen der Ätzmaske 165 und den Hartmasken 164 und 264 verringert wird.
  • Die Hartmaske 264 wird dann in einem Ätzprozess entfernt. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 424 illustriert. Die entstehende Struktur ist in 11 dargestellt. Die Hartmaske 164 wird durch die Ätzmaske 165 geschützt und bleibt nach dem Ätzprozess zurück. Das Ätzen kann durch einen Nassätzprozess ausgeführt werden. Nach einigen Ausführungsformen dieser Erfindung, wird das Ätzen unter Verwendung einer Lösung ausgeführt, die Ammoniak in Wasser (NH4OH) gelöst, TMAH oder dergleichen enthält. Nach dem Ätzen der Hartmaske 264 wird die dotierungsmetallhaltige Schicht 263 freigelegt.
  • Die freigelegte dotierungsmetallhaltige Schicht 263 wird dann in einem Ätzprozess entfernt. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 426 illustriert. Die Dielektrikumschicht 262 mit hohem k-Wert wird nach dem Ätzprozess freigelegt. Nach einigen Ausführungsformen dieser Erfindung erfolgt das Ätzen der dotierungsmetallhaltigen Schicht 263 durch ein Nassätzverfahren. Die Ätzchemikalie kann eine chemische Lösung umfassen, Hydrochlorid (HCl) darin umfassend. Die HCl-Lösung enthält kein Wasserstoffperoxid (H2O2). Kein Wasserstoffperoxid in der HCl-Lösung einzuschließen hat zwei Funktionen. Erstens führt das Ätzen der dotierungsmetallhaltigen Schicht 263 zum Verlust (der Entfernung des oberen Abschnitts) der Dielektrikumschicht mit hohem k-Wert 262, und wenn kein Wasserstoffperoxid in der HCl-Lösung enthalten ist, kann dies den Verlust der Dielektrikumschicht mit hohem k-Wert 262 verringern. Zweitens führt es, wenn kein Wasserstoffperoxid in der HCl enthalten ist, zu einer effizienteren Entfernung der dotierungsmetallhaltigen Schicht 263. Es ist zu verstehen, dass die Entfernung sowohl der Hartmaske 264 und der dotierungsmetallhaltigen Schicht 263 unter Verwendung derselben Ätzmaske 165 erfolgt. Die Hartmaske 164 wird zwar nicht als eine Ätzmaske zum Ätzen der dotierungsmetallhaltigen Schicht 263 verwendet, hat jedoch die Funktion die Ätzbreite der dotierungsmetallhaltigen Schicht 263 zu steuern, um ein Überätzen der dotierungsmetallhaltigen Schicht 263 in der Breitenrichtung zu verhindern.
  • Als nächstes wird die Ätzmaske 165 entfernt. Nach einigen Ausführungsformen wird die Ätzmaske 165 in einem Ascheprozess entfernt, beispielsweise unter Verwendung von Sauerstoff (O2) als das Prozessgas. Die entstehende Struktur ist in 12 dargestellt. Die Hartmaske 164 wird entsprechend freigelegt.
  • Nach Entfernung der Ätzmaske 165 wird die Hartmaske 164 entfernt. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 428 illustriert. Die entstehende Struktur ist in 13A dargestellt. Nach einigen Ausführungsformen dieser Erfindung erfolgt das Ätzen der Hartmaske 164 durch ein Nassätzverfahren. Die Ätzchemikalie kann eine chemische Lösung umfassen, die Ammoniak enthält, das in einer chemischen Lösung gelöst (damit vermischt) ist, wobei diese chemische Lösung manchmal als „Standard Clean“- 1 (SC1) Lösung bezeichnet wird. Die SC1-Lösung kann NH4OH, H2O2, und H2O umfassen. Dementsprechend kann die Ätzchemikalie weiteres Ammoniak umfassen, das zu der SC1-Lösung zugegeben wird, um die Konzentration von NH4OH zu erhöhen. Nach dem Entfernen der Hartmaske 164 existiert die dotierungsmetallhaltige Schicht 163 in der Vorrichtungsregion 100 und befindet sich auf der Dielektrikumschicht mit hohem k-Wert 162. In der Vorrichtungsregion 200 gibt es keine dotierungsmetallhaltige Schicht, und die Dielektrikumschicht mit hohem k-Wert 262 wird freigelegt.
  • Ein Eintriebtemperprozess (dargestellt als Pfeile 66) wird dann ausgeführt. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 430 illustriert. Nach einigen Ausführungsformen wird der Temperprozess unter Verwendung von Spitzentempern, schnellem thermalem Tempern, Blitztempern oder dergleichen ausgeführt. Die Dauer des Temperns kann im Bereich zwischen etwa 1,5 Sekunden und etwa 20 Sekunden liegen. Die Tempertemperatur kann in dem Bereich zwischen etwa 570 °C und etwa 750 °C liegen.
  • Als Ergebnis des Eintriebtemperprozesses wird das Dotierungsmetall (beispielsweise Lanthan) in die Dielektrikumschicht mit hohem k-Wert 162 getrieben, was dazu führt, dass die Schwellspannung des entstehenden Transistors in der Vorrichtungsregion 100 eingestellt wird. Wenn beispielsweise Lanthan in die Dielektrikumschicht mit hohem k-Wert 162 dotiert wird und wenn der entstehende FinFET ein n-FinFET ist, wird die Schwellspannung des FinFET verringert. Wenn um Gegensatz dazu Lanthan in die Dielektrikumschicht mit hohem k-Wert 162 dotiert wird und wenn der entstehende FinFET ein p-FinFET ist, wird die Schwellspannung des FinFET erhöht. Der Einstellbereich kann etwa in dem Bereich zwischen etwa o mV und etwa 150 mV liegen.
  • Wenn das Dotierungsmetall in die Dielektrikumschicht mit hohem k-Wert 162 getrieben wird, um die Schwellspannung in dem entstehenden FinFET 180 (17A) in der Vorrichtungsregion 100 einzustellen, ist das Dotierungsmetall nicht in die Dielektrikumschicht mit hohem k-Wert 262 dotiert. Dementsprechend ist die Schwellspannung in dem entstehenden FinFET 280 (17A) in der Vorrichtungsregion 200 nicht eingestellt, und daher ist die Einstellung der Schwellspannung selektiv. Der Bereich der Einstellung hängt mit der Menge des Lanthan zusammen, das in die Dielektrikumschicht mit hohem k-Wert 162 dotiert ist. Beispielsweise bezieht sich der Bereich der Einstellung auf die Dicke der dotierungsmetallhaltigen Schicht 163, und je dicker die dotierungsmetallhaltige Schicht 163 ist, desto größer kann der entstehende Bereich der Einstellung sein. Dementsprechend können verschiedene Schwellspannungen durch verschiedene Dicke der dotiermetallhaltigen Schicht 163 entstehen. Nach einigen Ausführungsformen dieser Erfindung, auf einem selben Vorrichtungsdie/Wafer können drei FinFETs gebildet werden. Wenn der Temperprozess durchgeführt wird, weist eine erste Dielektrikumschicht mit hohem k-Wert zum Bilden eines ersten FinFET eine erste dotierungsmetallhaltige Schicht darauf mit einer ersten Dicke auf, eine zweite Dielektrikumschicht mit hohem k-Wert zum Bilden eines zweiten FinFET weist eine zweite dotierungsmetallhaltige Schicht darauf mit einer zweiten Dicke auf, die kleiner als die erste Dicke ist, und eine dritte Dielektrikumschicht mit hohem k-Wert zum Bilden eines dritten FinFET weist keine dotierungsmetallhaltige Schicht darauf auf. Aufgrund dessen kann durch einen gemeinsamen Eintriebtemperprozess die des ersten FinFET durch einen ersten Wert ΔVt1 eingestellt werden, die Schwellspannung des zweiten FinFET kann durch einen zweiten Wert ΔVt2 eingestellt werden, der kleiner als der erste Wert ΔVt1 ist, und die Schwellspannung des dritten FinFET wird nicht eingestellt. Die drei FinFETs können identische Strukturen aufweisen und durch die Schwellspannungseinstellung werden ihre Schwellspannungen voneinander unterschieden, sodass die drei FinFETs der Anforderung verschiedener Schaltungen in derselben Vorrichtungsdie entsprechen können.
  • Nach dem Eintriebtemperprozess wird die verbleibende dotierungsmetallhaltige Schicht 163 in einem Ätzprozess entfernt. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 432 illustriert. Die entstehende Struktur ist in 14 dargestellt. Nach einigen Ausführungsformen dieser Erfindung erfolgt das Ätzen der dotierungsmetallhaltigen Schicht 163 durch ein Nassätzverfahren. Die Ätzchemikalie kann eine chemische Lösung umfassen, die Ammoniak und Hydrochlorid in Wasser gelöst enthält. Die Ätzchemikalie enthält kein Wasserstoffperoxid (H2O2). Kein Wasserstoffperoxid in der HCl-Lösung einzuschließen hat erneut zwei Funktionen. Erstens führt das Ätzen der dotierungsmetallhaltigen Schicht 263 zum Verlust (der Entfernung des oberen Abschnitts) der Dielektrikumschichten mit hohem k-Wert 162 und 262, und wenn kein Wasserstoffperoxid in der HCl-Lösung enthalten ist, kann dies den Verlust verringern. Zweitens führt es, wenn kein Wasserstoffperoxid enthalten ist, zu einer effizienteren Entfernung der dotierungsmetallhaltigen Schicht 163.
  • Als nächstes werden mehrere Metallschichten über den Dielektrikumschichten mit hohem k-Wert 162 und 262 gebildet, um die Gräben 159 bzw. 259 zu füllen und die entstehende Struktur ist in 15 zu sehen. Der jeweilige Prozess ist in dem in 22 gezeigten Prozessablauf 400 als Prozess 434 illustriert. Es versteht sich, dass zwar 15 illustriert, dass ähnliche Schichten in Vorrichtungsregionen 100 und 200 gebildet werden, die Schichtstapel in Vorrichtungsregionen 100 und 200 jedoch zueinander gleich oder voneinander unterschiedlich sein können. Wenn etwa die entstehenden FinFETs einen p-FinFET und einen n-FinFET umfassen, können sich die Arbeitsfunktionsschichten der beiden FinFETs voneinander unterscheiden. Die gestapelten Schichten in der Vorrichtungsregion 100 können eine Diffusionsbarriereschicht 168, Arbeitsfunktionsschicht 170 über der Diffusionsbarriereschicht 168, Abdeckschicht 172 über der Arbeitsfunktionsschicht 170, und Füllmetallregion 274 umfassen. Die gestapelten Schichten in der Vorrichtungsregion 200 können eine Diffusionsbarriereschicht 268, Arbeitsfunktionsschicht 270 über der Diffusionsbarriereschicht 268, Abdeckschicht 272 über der Arbeitsfunktionsschicht 270, und Füllmetallregion 274 umfassen.
  • Die Diffusionsbarriereschicht 168 und 268 kann TiN, TiSiN oder dergleichen umfassen. Das Bildungsverfahren kann ALD, CVD oder dergleichen umfassen. Die Arbeitsfunktionsschichten 170 und 270 können durch ALD, CVD oder dergleichen gebildet werden. Jede der Arbeitsfunktionsschichten 170 und 270 kann eine einzelne Schicht sein, die eine homogene Zusammensetzung aufweist (dieselben Element mit denselben Prozentsätzen derselben Elemente aufweist), oder mehrere Unterschichten umfassen, die aus verschiedenen Materialien gebildet werden. Die Arbeitsfunktionsschichten 170 und 270 können Arbeitsfunktionsmetalls umfassen, die danach gewählt werden, ob die jeweiligen FinFETs, die in den Vorrichtungsregionen 100 und 200 gebildet sind, n-FinFETs oder p-FinFETs sind. Wenn etwa der FinFET ein n-FinFET ist, kann die entsprechende Arbeitsfunktionsschicht 170 oder 270 eine aluminiumbasierte Schicht umfassen (gebildet aus oder umfassend, beispielsweise, TiAl, TiAlN, TiAlC, TaAlN oder TaAlC). Wenn der FinFET ein p-FinFET ist, kann die entsprechende Arbeitsfunktionsschicht 170 oder 270 eine TiN-Schicht, ein TaN-Schicht und eine weitere TiN-Schicht umfassen.
  • Die Abdeckschichten 172 und 272 (die auch als die Blockadeschichten bezeichnet werden) werden konform gebildet und erstrecken sich in die Vorrichtungsregionen 100 und 200. Nach einigen Ausführungsformen umfassen die Abdeckschichten 172 und 272 TiN, TaN oder dergleichen, abgeschieden durch ALD, CVD oder dergleichen.
  • 15 illustriert außerdem die Bildung von Füllmetallregionen 174 und 274. Nach einigen Ausführungsformen werden die Füllmetallregionen 174 und 274 aus Wolfram, Kobalt oder dergleichen gebildet, die unter Verwendung von ALD, CVD oder Kombinationen daraus abgeschieden werden können.
  • Nach der Bildung der Füllmetallregionen 174 und 274 erfolgt ein Planarisierungsprozess zum Entfernen überschüssiger Abschnitte der mehreren Schichten, was zu den Gatestapeln 178 und 278 führt wie in 16 dargestellt. Die Gatestapel 178 und 278 umfassen die Gateelektroden 176 bzw. 276.
  • 16 illustriert ferner die Bildung der Hartmasken 182 und 282 nach einigen Ausführungsformen, was die Durchführung eines Ätzprozesses, um die Gatestapel 178 und 278 zurückzusetzen, sodass Ausschnitte zwischen den Gateabstandhaltern 46 gebildet werden, das Füllen der Ausschnitte mit einem Dielektrikum und dann das Durchführen eines Planarisierungsprozesses, um überschüssige Abschnitte des Dielektrikums zu entfernen, umfassen kann. Die Hartmasken 182 und 282 können aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen gebildet werden. FinFETs 180 und 280 werden so gebildet.
  • 17A illustriert die Bildung der Source/Drain-Kontaktstecker 184 und 284 und Silizidregionen 186 und 286. Die Bildung der Source/Drain-Kontaktstecker 184 und 284 umfasst Ätzen der ILD 60, um die darunterliegenden Abschnitte von CESL 58 offenzulegen, und dann Ätzen der offenliegenden Abschnitte von CESL 58, um Kontaktöffnungen zu bilden, durch die die Source/Drain Regionen 54 freigelegt werden. In einem nachfolgenden Prozess wird eine Metallschicht (wie etwa eine Ti-Schicht) abgeschieden, um sich in die Kontaktöffnungen zu erstrecken, gefolgt durch die Bildung einer Metallnitridabdeckschicht. Ein Temperprozess wird dann durchgeführt, um die Metallschicht mit dem oberen Abschnitt der Source/Drain-Regionen 154 und 254 reagieren zu lassen, um Silizidregionen 186 bzw. 286 zu bilden. Ein füllmetallisches Material wie Wolfram, Kobalt oder dergleichen wird dann in die Kontaktöffnungen gefüllt, gefolgt von einem Planarisierungsprozess, der zu den Source/Drain-Kontaktsteckern 184 und 284 führt. Die Ätzstoppschicht 92 und ILD 94 können dann abgeschieden werden. Die Gatekontaktstecker 96 werden ebenfalls gebildet, um durch die Hartmasken 182 und 282 zu reichen, um die Gateelektroden 176 bzw. 276 zu kontaktieren. Source/Drain-Kontaktstecker 98 werden ebenfalls gebildet.
  • 17B illustriert eine perspektivische Ansicht eines FinFET 80, was einen der FinFETs 180 und 280 wie in 17A gezeigt darstellen kann. Der Gatekontaktstecker 96, Source/Drain-Silizidregionen 86 (die 186 und 286 darstellen), und Source/Drain-Kontaktstecker 84 (die 184 und 284 darstellen) sind ebenfalls illustriert.
  • 9B und 10B illustrieren die Bildung der Hartmasken 164 und 264 und der Klebeschichten 167 und 267 nach alternativen Ausführungsformen. Hartmasken 164 und 264 nach diesen Ausführungsformen können einschichtige Hartmasken wie in 9A dargestellt sein, oder können doppelschichtige Hartmasken (wie nachfolgend mit Verweis auf 18 dargestellt) sein. Das Kandidatenmaterial der Hartmasken 164 und 264 ist daher nicht wiederholt. Nach einigen Ausführungsformen wie in 9B dargestellt, wird nach Bildung der Hartmasken 164 und 264 die Klebeschicht 167 beispielsweise durch Gasphasenabscheidung oder Beschichtung gebildet. Nach einigen Ausführungsformen wird die Klebeschicht 167 aus einem nichtmetallhaltigen Material wie Hexamethyldisiloxan (HMDS) gebildet. Die Bildung der HDMS-Schicht kann unter Verwendung eines Bubblers erfolgen, um Gasphasen-HMDS zu erzeugen, das in eine Kammer geleitet wird, in der sich der Wafer 10 befindet, und eine HMDS-Schicht auf den Hartmasken 164 und 264 abgeschieden wird. Gleichzeitig mit der Abscheidung von HMDS kann Stickstoff (N2) zum Wafer 10 geleitet werden. Die Abscheidung der HMDS-Schicht kann bei einem Temperaturbereich zwischen etwa 60 °C und etwa 150 °C erfolgen. Nach alternativen Ausführungsformen wird das Flüssigphasen-HMDS auf die Hartmasken 164 und 264 gesponnen, um die HMDS-Schicht zu bilden. Die Klebeschicht 167 wird verwendet, um die Haftung der Hartmaske 164 und der darüberliegenden Ätzmaske (wie Photoresist) 165 zu verbessern.
  • In 10B wird die Ätzmaske 165 auf die Klebeschicht 167 und 267 beschichtet. Die Ätzmaske 165 umfasst einen ersten Abschnitt, der die Klebeschicht 167 überlappt, und einen zweiten Abschnitt, der die Klebeschicht 267 überlappt. Die Ätzmaske wird dann strukturiert, den Abschnitt, der die Klebeschicht 267 überlappt, zu entfernen. Die Klebeschicht 267 wird ebenfalls entfernt, und die entstehende Struktur ist in 10B dargestellt. Die folgenden Abläufe sind im Wesentlichen dieselbe wie in den 11, 12, 13A, 14-16, 17A, und 17B gezeigt, und werden nicht wiederholt.
  • 13B illustriert eine Zwischenstruktur bei der Bildung der Transistoren nach alternativen Ausführungsformen. Nach einigen Ausführungsformen wird der Eintriebtemperprozess 66 statt nach der Entfernung der Hartmaske 164 vor der Entfernung der Hartmaske 164 durchgeführt. Ein vorteilhaftes Merkmal davon, dass die Hartmaske 164 die dotierungsmetallhaltige Schicht 163 bei dem Eintriebtemperprozess 66 abdeckt ist, dass die Hartmaske 164 verhindern kann, dass unerwünschte Elemente wie freier Sauerstoff abwärts zusammen mit den diffundierten Metallen an die darunterliegenden Finnen getragen wird. Dies verhindert unerwünschtes Wachstum der ILs an den Finnen.
  • 18 bis 21 illustrieren die Querschnittsansichten der Zwischenstufen in der Schwellspannungseinstellung nach einigen Ausführungsformen dieser Erfindung. Sofern nicht speziell anders angemerkt, sind die Materialien und die Bildungsprozesse der Bauteile in diesen Ausführungsformen im Wesentlichen dieselben wie die gleichen Bauteile, die durch gleiche Referenzziffern in den vorhergehenden Ausführungsformen, die in 1-6, 7A, 7B, 8A, 8B, 9-15, 16, 17A und 17B dargestellt sind, gezeigt werden. Die Details zu den Bildungsprozessen und den Materialien der Bauteile aus den 18 bis 21 können daher in der Erklärung der vorhergehenden Ausführungsformen gefunden werden.
  • Die Anfangsschritte dieser Ausführungsformen sind im Wesentlichen dieselbe wie in 1-6, 7A, 7B, 8A und 8B gezeigt. Als nächstes werden, wie in 18 gezeigt, die Gräben 159 und 259 gebildet. Die ILs 161 und 261, die Dielektrikumschichten mit hohem k-Wert 162 und 262, die dotierungsmetallhaltigen Schichten 163 und 263, und die Hartmasken 164 und 264 werden gebildet. Die Hartmasken 164 und 264 sind doppelschichtige Hartmasken, wobei die Hartmaske 164 Hartmaskenunterschichten 164A und 164B umfasst, und die Hartmaske 264 Hartmaskenunterschichten 264A und 264B umfasst. Gemäß einem Aspekt der Erfindung werden Hartmaskenunterschichten 164A und 264A aus AlN, Al2O3, ZrO2 gebildet. Hartmaskenunterschichten 164B und 264B werden aus einem anderen Material gebildet als das Material der Hartmaskenunterschichten 164A und 264A. Die Haftung der Hartmaskenunterschichten 164B und 264B an der darüberliegenden Ätzmaske 165 (19) ist besser als die Haftung zwischen den Hartmaskenunterschichten 164A und 264A und der Ätzmaske 165, sodass die Hartmaskenunterschichten 164B und 264B als Klebeschichten dienen können. Gemäß diesem Aspekt der Erfindung sind die Hartmaskenunterschichten 164B und 264B frei von Titan und Tantal. Beispielsweise können die Hartmaskenunterschichten 164B und 264B aus einem wolframhaltigen Material wie WN, WC, WCN, W gebildet sein. Das ausgewählte Material der Hartmaskenunterschichten 164B und 264B, wie etwa Wolfram, ist weniger anfällig dafür, dass Diffusion in die darunterliegenden Schichten eine unerwünschte Mischschicht mit dotiermaterialhaltigen Schichten 163 und 263 bildet. Die Mischschicht ist schwer zu entfernen, und ihre Entfernung kann negativ zu einem Verlust der Dielektrikumschichten mit hohem k-Wert 162 und 262 führen. Außerdem ist das gewählte Material der Hartmaskenunterschichten 164B und 264B weniger anfällig dafür, Sauerstoff an die Finnen 124' und 224' zu tragen und die unerwünschte Erhöhung der Dicke der Schnittstellen zu verursachen.
  • 19 illustriert die Bildung und die Strukturierung für die Bildung der Ätzmaske 165, die eine einzige Schicht, eine doppelte Schicht oder eine dreifache Schicht sein kann. Die Hartmaske 264 wird durch die strukturierte Ätzmaske 165 freigelegt. Da die Hartmasken 164B und 264B eine gute Haftung an der Ätzmaske 165 aufweisen (zum Beispiel, Photoresist), wird die Möglichkeit der Ablösung zwischen der Ätzmaske 165 und der darunterliegenden Hartmaske 264 verringert. Dementsprechend gibt es weitere Kandidatenmaterialien der Ätzmaske 165, aus denen gewählt werden kann. Beispielsweise können die Materialien der Ätzmaske 165 mit Kontaktwinkeln von mehr als, gleich oder kleiner als 10 Grad verwendet werden.
  • Als nächstes wird die Hartmaske 264 in einem Ätzprozess entfernt, gefolgt durch das Ätzen der dotierungsmetallhaltigen Schicht 263, sodass die Dielektrikumschicht mit hohem k-Wert 262 freigelegt wird. Die Ätzchemikalie der Hartmaskenunterschicht 264A wird dem Material entsprechend gewählt. Die Ätzchemikalie der Hartmaskenunterschicht 264A kann aus den ähnlichen Kandidatenmaterialien gewählt werden, um die Hartmaske 264 wie in 10A gewählt zu entfernen. Die entstehende Struktur ist in 20 dargestellt.
  • 21 illustriert die Entfernung der Ätzmaske 165 und der Hartmaske 164. Die nachfolgenden Prozesse und die entsprechenden Strukturen sind im Wesentlichen gleich wie in 13-16, 17A, und 17B gezeigt, und werden hierin nicht wiederholt.
  • Die Ausführungsformen der vorliegenden Erfindung haben einige vorteilhafte Merkmale. Die einzelne Hartmaskenschicht weist stabile Eigenschaften auf und erhöht den erneuten IL-Aufbau nicht und wirkt sich nicht auf die Fähigkeit zur Einstellung der Schwellspannung aus. Die einzelne Hartmaskenschicht weist jedoch eine geringe Haftung an Photoresists, BARC usw. auf und es kann zu Ablösung kommen. Wenn eine duale Hartmaske unter Verwendung unerwünschter Materialien gebildet wird, die etwa Titan oder Tantal umfasst, diffundieren diese Metalle leicht in die dotierungsmetallhaltige Schicht und bilden eine harte Mischschicht, die schwer zu entfernen ist, und ihre Entfernung kann zu einem zu hohen Verlust der Dielektrikumschicht mit hohem k-Wert führen. Diese Metalle sorgen, wenn sie in die Dielektrikumschicht mit hohem k-Wert diffundieren, auch für eine Verringerung der Fähigkeit, die Schwellspannung einzustellen. Weiterhin tragen diese Metalle leicht freien Sauerstoff an die Finnen und verursachen übermäßiges Nachwachsen der ILs. In den Ausführungsformen dieser Erfindung kann eine einzelne Hartmaske verwendet werden, die die obigen Probleme nicht aufweist. Das Ablösungsproblem wird durch Auswahl geeigneter Ätzmaskenmaterialien gelöst. Weiterhin können auch duale Hartmasken übernommen werden, wenn geeignete Materialien verwendet werden.

Claims (19)

  1. Verfahren, umfassend: Bilden eines ersten Gatedielektrikums (161, 162) und eines zweiten Gatedielektrikums (261, 262) über einer ersten Halbleiterregion bzw. einer zweiten Halbleiterregion; Abscheiden einer lanthanhaltigen Schicht (163, 263), die einen ersten Abschnitt und einen zweiten Abschnitt umfasst, die das erste Gatedielektrikum bzw. das zweite Gatedielektrikum überlappen; Abscheiden einer Hartmaske 164, 264), die einen ersten Abschnitt (164) und einen zweiten Abschnitt (264) umfasst, die den ersten Abschnitt bzw. den zweiten Abschnitt der lanthanhaltigen Schicht überlappen, wobei die Hartmaske frei von Titan und Tantal ist; Bilden einer strukturierten Ätzmaske (165), um den ersten Abschnitt der Hartmaske abzudecken, wobei der zweite Abschnitt der Hartmaske freigelegt wird; Entfernen des zweiten Abschnitts (264) der Hartmaske und des zweiten Abschnitts (263) der lanthanhaltigen Schicht; und Durchführen eines Temperns (66), um Lanthan in den ersten Abschnitt der lanthanhaltigen Schicht in das erste Gatedielektrikum zu treiben; wobei die Hartmaske eine doppelschichtige Hartmaske ist, umfassend: eine erste Unterschicht, umfassend Aluminiumnitrid, Aluminiumoxid oder Zirconiumoxid; und eine zweite Unterschicht über der ersten Unterschicht, wobei die zweite Unterschicht Wolfram aufweist.
  2. Verfahren nach Anspruch 1, ferner umfassend: vor dem Tempern, Entfernen der strukturierten Ätzmaske (165); und Entfernen des ersten Abschnitts der Hartmaske 164, 264).
  3. Verfahren nach einem der vorhergehenden Ansprüche, vor dem Bilden der strukturierten Ätzmaske, ferner umfassend das Durchführen einer Plasmabehandlung auf die Hartmaske.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Bilden einer nichtmetallhaltigen Klebeschicht über und in Kontakt mit der Hartmaske.
  5. Verfahren nach einem der vorhergehenden Ansprüche ferner umfassend: das Entfernen des ersten Abschnitts der lanthanhaltigen Schicht nach dem Tempern.
  6. Verfahren nach einem der vorhergehenden Ansprüche ferner umfassend: Bilden einer Titannitrid umfassenden Schicht, die einen ersten Abschnitt und einen zweiten Abschnitt über und in Kontakt mit dem ersten Gatedielektrikum bzw. dem zweiten Gatedielektrikum, umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche ferner umfassend: Entfernen von Dummygatestapeln zum Bilden eines ersten Grabens zwischen ersten Gateabstandhaltern und eines zweiten Grabens zwischen zweiten Gateabstandhaltern, wobei sich das erste Gatedielektrikum und das zweite Gatedielektrikum in den ersten Graben bzw. den zweiten Graben erstrecken.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden der lanthanhaltigen Schicht das Abscheiden einer Lanthanoxidschicht umfasst.
  9. Verfahren, umfassend: Abscheiden einer dotierungsmetallhaltigen Schicht (163, 263), die einen ersten Abschnitt (163) über einem ersten Gatedielektrikum (161, 162) und einen zweiten Abschnitt (263) über einem zweiten Gatedielektrikum aufweist; Abscheiden einer Hartmaske 164, 264), die einen ersten Abschnitt (164) über und in Kontakt mit dem ersten Abschnitt der dotierungsmetallhaltigen Schicht und einen zweiten Abschnitt (264) über dem zweiten Abschnitt der dotierungsmetallhaltigen Schicht aufweist, wobei die gesamte Hartmaske aus einem homogenen Material gebildet wird; Bilden einer Ätzmaske (165), die einen ersten Abschnitt über und in Kontakt mit dem ersten Abschnitt der Hartmaske aufweist; Entfernen des zweiten Abschnitts der Hartmaske; Entfernen des zweiten Abschnitts (263) der dotierungsmetallhaltigen Schicht; und danach Durchführen eines Temperprozesses (66), um ein Dotiermittel in der dotierungsmetallhaltigen Schicht in das erste Gatedielektrikum zu treiben; und Entfernen des ersten Abschnitts (163) der dotierungsmetallhaltigen Schicht; wobei das Bilden der Ätzmaske das Verteilen eines Photoresist über und in Kontakt mit der Hartmaske umfasst, wobei ein Kontaktwinkel zwischen dem Photoresist und der Hartmaske kleiner als etwa 10 Grad ist.
  10. Verfahren nach Anspruch 9, ferner umfassend das Entfernen der Ätzmaske vor dem Temperprozess.
  11. Verfahren nach einem der Ansprüche 9 bis 10, ferner umfassend das Entfernen der Hartmaske vor dem Temperprozess.
  12. Verfahren nach einem der Ansprüche 9 bis 11, wobei die Abscheidung der Hartmaske das Abscheiden einer Aluminiumoxidschicht umfasst.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei die dotierungsmetallhaltige Schicht (163, 263) Lanthan aufweist.
  14. Verfahren nach Anspruch 13, wobei das Lanthan in der Form von Lanthanoxid vorliegt.
  15. Verfahren nach Anspruch 14, wobei der erste Abschnitts (163) der dotierungsmetallhaltigen Schicht unter Verwendung einer chemischen Lösung entfernt wird, in der Ammoniak und Chlorwasserstoff gelöst sind, wobei die chemische Lösung kein Wasserstoffperoxid enthält.
  16. Verfahren nach einem der Ansprüche 9 bis 15, wobei die dotierungsmetallhaltige Schicht (163, 263) unter Verwendung eines konformen Abscheidungsverfahrens gebildet wird.
  17. Verfahren nach einem der Ansprüche 9 bis 16, wobei die Dicke der dotierungsmetallhaltigen Schicht in dem Bereich zwischen 0,1 nm und 1 nm liegt.
  18. Verfahren nach einem der Ansprüche 9 bis 17, wobei der Temperprozess einen Spitzentemperprozess umfasst, der bei einer Temperatur in einem Bereich zwischen etwa 570 °C und etwa 750 °C stattfindet.
  19. Verfahren nach einem der Ansprüche 9 bis 18, ferner umfassend: Entfernen eines Dummygatestapels zum Bilden eines Grabens (159, 259) zwischen Gateabstandhaltern; Bilden einer Dielektrikumschicht (162, 262) mit hohem k-Wert, die sich in den Graben erstreckt, für das erste und das zweite Gatedielektrikum; Abscheiden der dotierungsmetallhaltigen Schicht (163, 263) auf der Dielektrikumschicht (162, 262); und nach dem Entfernen des ersten Abschnitts der dotierungsmetallhaltigen Schicht (163, 263): Bilden einer Gateelektrode über und in Kontakt mit der Dielektrikumschicht mit hohem k-Wert.
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