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CN112530870A - 形成半导体器件的方法 - Google Patents

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CN112530870A
CN112530870A CN202010981181.6A CN202010981181A CN112530870A CN 112530870 A CN112530870 A CN 112530870A CN 202010981181 A CN202010981181 A CN 202010981181A CN 112530870 A CN112530870 A CN 112530870A
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CN
China
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hard mask
layer
forming
over
dielectric
Prior art date
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Pending
Application number
CN202010981181.6A
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English (en)
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游国丰
蔡俊雄
陈建豪
王宏杏
许智育
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种方法包括：分别在第一半导体区和第二半导体区上方形成第一栅极电介质和第二栅极电介质；沉积含镧层，该含镧层包括分别与第一栅极电介质和第二栅极电介质重叠的第一部分和第二部分；以及沉积硬掩模，硬掩模包括分别与含镧层的第一部分和第二部分重叠的第一部分和第二部分。该硬掩模不含钛和钽。该方法还包括形成图案化的蚀刻掩模以覆盖硬掩模的第一部分，其中硬掩模的第二部分暴露；去除硬掩模的第二部分和含镧层的第二部分；以及执行退火以将含镧层的第一部分中的镧驱入第一栅极电介质中。本发明的实施例还涉及形成半导体器件的方法。

Description

形成半导体器件的方法
技术领域
本发明的实施例涉及形成半导体器件的方法。
背景技术
金属氧化物半导体(MOS)器件通常包括金属栅极，金属栅极形成为解决常规多晶硅栅极中的多晶硅耗尽效应。当所施加的电场将载流子从靠近栅极电介质的栅极区清除时发生多晶硅耗尽效应，形成耗尽层。在n掺杂的多晶硅层中，耗尽层包括电离的非移动供体位点，其中在p掺杂的多晶硅层中，耗尽层包括电离的非移动受体位点。耗尽效应导致有效栅极电介质厚度的增加，使得更难在半导体表面处产生反型层。
金属栅极可以包括多个层，使得可以满足NMOS器件和PMOS器件的不同要求。金属栅极的形成通常包括去除伪栅极堆叠件以形成沟槽，沉积延伸到沟槽中的多个金属层，形成金属区以填充沟槽的剩余部分，以及然后执行化学机械抛光(CMP)工艺以去除金属层的多余部分。金属层的剩余部分和金属区形成金属栅极。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：分别在第一半导体区和第二半导体区上方形成第一栅极电介质和第二栅极电介质；沉积含镧层，所述含镧层包括分别与所述第一栅极电介质和所述第二栅极电介质重叠的第一部分和第二部分；沉积硬掩模，所述硬掩模包括分别与所述含镧层的第一部分和第二部分重叠的第一部分和第二部分，其中，所述硬掩模不含钛和钽；形成图案化的蚀刻掩模以覆盖所述硬掩模的第一部分，其中，所述硬掩模的第二部分暴露；去除所述硬掩模的第二部分和所述含镧层的第二部分；以及执行退火以将所述含镧层的第一部分中的镧驱入所述第一栅极电介质中。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在第一栅极电介质上方沉积包括第一部分的含掺杂金属的层；沉积硬掩模，所述硬掩模包括位于所述含掺杂金属的层的第一部分上方并且与所述含掺杂金属的层的第一部分接触的第一部分，其中，整个所述硬掩模由均质材料形成；形成蚀刻掩模，所述蚀刻掩模包括位于所述硬掩模的第一部分上方并且与所述硬掩模的第一部分接触的第一部分；执行退火工艺以将所述含掺杂金属的层中的掺杂剂驱入所述第一栅极电介质中；以及去除所述含掺杂金属的层。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：去除伪栅极堆叠件以在栅极间隔件之间形成沟槽；形成延伸到所述沟槽中的高k介电层；在所述高k介电层上方沉积氧化镧层；在所述氧化镧层上方沉积硬掩模，其中，所述硬掩模为单层硬掩模；在所述硬掩模上方形成与所述硬掩模接触的图案化的光刻胶；图案化所述硬掩模和所述氧化镧层；去除所述硬掩模；去除所述氧化镧层；以及在所述高k介电层上方形成与所述高k介电层接触的栅电极。
本申请的实施例提供了用于掺杂高k金属栅极的方法以用于调节阈值电压。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图6、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11、图12、图13A、图13B、图14、图15、图16、图17A和图17B示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的立体图和截面图。
图18至图21示出了根据一些实施例的在FinFET的形成中的中间阶段的截面图。
图22示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明在各个示例中可以重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，提供了用于调节具有高k栅极电介质的晶体管的阈值电压的方法。根据一些实施例，示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相似的参考标号用于指示相似的元件。根据一些实施例，鳍式场效应晶体管(FinFET)的形成用作示例以解释本发明的概念。可以采用本发明的概念来形成其他类型的晶体管，诸如平面晶体管和全环栅(GAA)晶体管。本文讨论的实施例将提供示例，以使得能够进行或使用本发明的主题，并且本领域技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
根据本发明的一些实施例，形成含掺杂金属的层(可以包括镧作为掺杂金属)，以在第一晶体管区中的第一高k介电层和第二晶体管区中的第二高k介电层上具有部分。形成硬掩模，硬掩模可以是单层硬掩模或双层硬掩模。硬掩模被图案化，并且用于从第二高k介电层去除含掺杂金属的层，而含掺杂金属的层留在第一高k介电层上方。然后去除硬掩模。执行退火工艺以将含掺杂金属的层中的掺杂金属驱入第一高k介电层中，使得增大或减小第一晶体管的阈值电压。在没有将掺杂金属掺杂到第二高k介电层中的情况下，第二晶体管的阈值电压不变。因此，该工艺选择性地调整一些晶体管的阈值电压。
图1至图6、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11、图12、图13A、图13B、图14、图15、图16、图17A和图17B示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图和立体图。这些图所示的工艺也示意性地反映在图22所示的工艺流程400中。
在图1中，提供了衬底20。衬底20可以是半导体衬底，诸如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未掺杂。半导体衬底20可以是晶圆10的一部分。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
进一步参考图1，在衬底20中形成阱区22。在图22所示的工艺流程400中，相应的工艺示出为工艺402。根据本发明的一些实施例，阱区22是通过将p型杂质(可以是硼、铟等)注入到衬底20中而形成的p型阱区。根据本发明的其他实施例，阱区22是通过将n型杂质(可以是磷、砷、锑等)注入到衬底20中而形成的n型阱区。所产生的阱区22可以延伸到衬底20的顶面。n型或p型杂质浓度可以等于或小于1018cm-3，诸如在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区24形成为从衬底20的顶面延伸到衬底20中。在下文中，隔离区24可选地称为浅沟槽隔离(STI)区。相应的工艺在图22中所示的工艺流程400中示出为工艺404。衬底20的位于相邻的STI区24之间的部分称为半导体条26。为了形成STI区24，衬垫氧化物层28和硬掩模层30可以形成在半导体衬底20上，然后图案化衬垫氧化物层28和硬掩模层30。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本发明的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中半导体衬底20的顶面层被氧化。衬垫氧化物层28用作半导体衬底20与硬掩模层30之间的粘附层。衬垫氧化物层28还可以用作用于蚀刻硬掩模层30的蚀刻停止层。根据本发明的一些实施例，硬掩模层30例如通过使用低压化学气相沉积(LPCVD)由氮化硅形成。根据本发明的其他实施例，硬掩模层30通过硅的热氮化或等离子体增强化学气相沉积(PECVD)形成。在硬掩模层30上形成光刻胶(未示出)，然后图案化光刻胶。然后，使用图案化的光刻胶作为蚀刻掩模图案化硬掩模层30，以形成如图2所示的硬掩模30。
接下来，将图案化的硬掩模层30用作蚀刻掩模以蚀刻衬垫氧化物层28和衬底20，然后用介电材料填充衬底20中的所得沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺的平坦化工艺以去除介电材料的多余部分，并且介电材料的剩余部分为STI区24。STI区24可以包括衬里电介质(未示出)，衬里电介质可以是通过衬底20的表面层的热氧化形成的热氧化物。衬里电介质也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等形成的沉积的氧化硅层、氮化硅层等。STI区24还包括位于衬里氧化物上方的介电材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等形成介电材料。根据一些实施例，衬里电介质上方的介电材料可以包括氧化硅。
硬掩模层30的顶面和STI区24的顶面可以基本上彼此齐平。半导体条26位于相邻的STI区24之间。根据本发明的一些实施例，半导体条26是原始衬底20的一部分，因此半导体条26的材料与衬底20的材料相同。在本发明的可选实施例中，半导体条26是通过蚀刻STI区24之间的衬底20的部分以形成凹槽并且执行外延以在凹槽中再生长另一半导体材料而形成的替换条。因此，半导体条26由不同于衬底20的半导体材料形成。根据一些实施例，半导体条26由硅锗、硅碳或III-V族化合物半导体材料形成。
参考图3，使STI区24凹进，使得半导体条26的顶部突出得比STI区24的剩余部分的顶面24A高，以形成突出的鳍36。相应的工艺示出为图22所示的工艺流程400中的步骤406。可以使用干蚀刻工艺来执行蚀刻，其中，例如将HF3和NH3用作蚀刻气体。在蚀刻工艺期间，可能生成等离子体。也可以包括氩气。根据本发明的可选实施例，使用湿蚀刻工艺执行STI区24的凹进。蚀刻化学物质可以包括例如HF。
在上述实施例中，可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺组合，允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍。
参考图4，伪栅极堆叠件38形成为在(突出的)鳍36的顶面和侧壁上延伸。相应的工艺示出为图22所示的工艺流400中的工艺408。伪栅极堆叠件38可以包括伪栅极电介质40和位于伪栅极电介质40上方的伪栅电极42。伪栅电极42可以例如使用多晶硅形成，并且也可以使用其他材料。每个伪栅极堆叠件38还可以包括位于伪栅电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅或它们的多层形成。伪栅极堆叠件38可以跨过单个或多个突出鳍36和/或STI区24。伪栅极堆叠件38还具有与突出鳍36的长度方向垂直的长度方向。
接下来，在伪栅极堆叠件38的侧壁上形成栅极间隔件46。相应的工艺也示出为图22中所示的工艺流程400中的步骤408。根据本发明的一些实施例，栅极间隔件46由诸如氮化硅、碳氮化硅等的介电材料形成，并且可以具有单层结构或包括多个介电层的多层结构。
然后，执行蚀刻工艺以蚀刻未被伪栅极堆叠件38和栅极间隔件46覆盖的突出鳍36的部分，得到图5所示的结构。相应的工艺示出为图22所示的工艺流程400中的工艺410。凹进可以是各向异性的，因此鳍36的直接位于伪栅极叠层38和栅极间隔件46下方的部分受到保护，并且未被蚀刻。根据一些实施例，凹进的半导体条26的顶面可以低于STI区24的顶面24A。相应地形成凹槽50。凹槽50包括位于伪栅极堆叠件38的相对侧上的部分以及位于突出鳍36的剩余部分之间的部分。
接下来，通过在凹槽50中选择性地生长(通过外延)半导体材料来形成外延区(源极/漏极区)54，得到图6的结构。相应的工艺示出为图22所示的工艺流程400中的工艺412。取决于所得的FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本发明的可选实施例，外延区54包括III-V族化合物半导体，诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合或它们的多层。在凹槽50中填充有外延区54之后，外延区54的进一步外延生长导致外延区54横向扩展，并且可以形成小平面。外延区54的进一步生长还可以导致相邻的外延区54彼此合并。可能生成空隙(气隙)56。根据本发明的一些实施例，当外延区54的顶面仍然是波浪形时，或者当合并的外延区54的顶面已经变得平坦时，可以完成外延区54的形成，这通过以下方式实现：如图6所示，在外延区54上进一步生长。
在外延工艺之后，可以进一步向外延区54注入p型或n型杂质以形成源极区和漏极区，源极区和漏极区也用附图标记54表示。根据本发明的可选实施例，当在外延期间用p型或n型杂质原位掺杂外延区54时，跳过注入步骤。
图7A示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的立体图。相应的工艺示出为图22所示的工艺流程400中的工艺414。CESL 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD或另一种沉积方法形成的介电材料。ILD 60可以由含氧介电材料形成，该含氧介电材料可以是基于氧化硅的材料，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等。可以执行诸如CMP工艺或机械研磨工艺的平坦化工艺以使ILD60、伪栅极堆叠件38和栅极间隔件46的顶面彼此齐平。
图7B示出了在同一衬底20上形成第一FinFET和第二FinFET(图17A中的180和280)的中间结构的截面图。可以理解，FinFET是示例，并且通过应用本发明的概念，也可以形成诸如纳米片晶体管、纳米线晶体管、平面晶体管、全环栅晶体管等的其他类型的晶体管。根据一些实施例，第一FinFET和第二FinFET分别形成在器件区100和器件区200中。根据一些实施例，两个FinFET都是n型FinFET。根据可选实施例，两个FinFET都是p型FinFET。根据其他实施例，第一FinFET是n型FinFET，第二FinFET是p型FinFET，或者第一FinFET是p型FinFET，第二FinFET是n型FinFET。第一FinFET和第二FinFET可以具有相同的尺寸、相同的层堆叠件等，或者可以彼此不同，例如，具有不同的沟道长度(如图所示的示例)、不同的层堆叠件等。例如，第一FinFET的沟道长度可以小于(如以下示例所示)或大于第二FinFET的沟道长度。第一FinFET和第二FinFET中的任一个的截面图可以对应于从包含图7A中的线7B-7B的垂直平面获得的截面图。
为了将第一FinFET中的部件与第二FinFET中的部件区分开，可以使用图7A中相应部件的附图标记加上数字100表示图7B中的第一FinFET中的部件，并且可以使用图7A中的相应部件的附图标记加上数字200来表示图7B中的第二FinFET中的部件。例如，图7B中的源极/漏极区154和254对应于图7A中的源极/漏极区54，并且图7B中的栅极间隔件146和246对应于图7A中的栅极间隔件46。第一FinFET和第二FinFET中的相应部件可以在随后的段落中讨论的示例性工艺中的一些共同工艺中形成，或者可以在单独的工艺中形成。
在形成图7A和图7B所示的结构之后，如图8A、图8B、图9A至图15、图16、图17A和图17B所示，用金属栅极和替换栅极电介质替换伪栅极堆叠件138和238。在这些图中，示出了STI区24的顶面124A和224A，并且半导体鳍124’和224’分别突出高于顶面124A和224A。
为了形成替换栅极，首先去除如图7A和图7B所示的硬掩模层144和244、伪栅电极142和242以及伪栅极电介质140和240，形成如图8A所示的沟槽59。相应的工艺示出为图22所示的工艺流程400中的工艺416。图8A中的沟槽59对应于图8B中的器件区100中的沟槽159和器件区200中的沟槽259。突出鳍124’和224’的顶面和侧壁分别暴露于沟槽159和259。
接下来，参考图9A，形成栅极电介质161/162和261/262，它们分别延伸到沟槽159和259中。相应的工艺示出为图22中所示的工艺流程400中的工艺418。根据本发明的一些实施例，栅极电介质包括界面层(IL)161和261，IL 161和261分别形成在突出鳍124’和224’的暴露表面上。IL 161和261可以包括诸如氧化硅层的氧化物层，氧化物层通过突出鳍124’和224’的热氧化、化学氧化工艺或沉积工艺形成。栅极电介质还可以包括位于相应的IL 161和261上方的高k介电层162和262。高k介电层162和262可以由高k介电材料形成，诸如氧化铪、氧化镧、氧化铝、氧化锆等。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0，有时高达21.0或更高。高k介电层162和262覆盖并且可以接触相应的下面的IL 161和261。高k介电层162和262形成为共形层，并且分别在突出鳍124’和224’的侧壁以及栅极隔离件146和246的顶面和侧壁上延伸。根据本发明的一些实施例，高k介电层162和262使用ALD或CVD形成。高k介电层162和262可以是同一介电层的一部分，并且可以使用相同的材料同时形成并具有相同的厚度，或者分别用不同的材料形成和/或具有不同的厚度。
图9A进一步示出了含掺杂金属的层163和263的形成，它们可以(或可以不)在共同的沉积工艺中形成。相应的工艺示出为图22所示的工艺流程400中的工艺420。含掺杂金属的层163和263包括金属，当将金属掺杂到下面的高k介电层162和/或262中时，可以导致相应FinFET的阈值电压发生变化(调节)。根据一些实施例，层163和263包括镧(可以是氧化镧(La2O3)的形式)、Al2O3、TiO2等。也可以采用其他金属或元素，诸如Pr、Pd、Ce等或其合金。可以使用诸如原子层沉积(ALD)、化学气相沉积(CVD)等的共形沉积方法来形成含掺杂金属的层163和263。含掺杂金属的层163的厚度T1可以在约1埃和约10埃之间的范围内。应该认识到，含掺杂金属的层163和263的厚度通常可以与预期的阈值电压调节有关，并且预期的阈值电压调节越大，则厚度T1越大。
图9A进一步示出了硬掩模164和264的形成，这些硬掩模在共同的沉积工艺中形成。相应的工艺示出为图22中所示的工艺流程400中的工艺422。根据一些实施例，硬掩模164和264是由均质材料形成的单层硬掩模。选择硬掩模164和264的材料，使得它不与下面的含掺杂金属的层163和263形成硬混合层。例如，硬掩模164和264的材料不含钛和钽。根据本发明的一些实施例，硬掩模164和264由氮化铝(AlN)、氧化锆(ZrO2)、氧化铝(Al2O3)等形成或包括氮化铝(AlN)、氧化锆(ZrO2)、氧化铝(Al2O3)等。应当理解，这些材料是稳定的，并且不易于扩散到下面的含掺杂金属的层163和263以及高k介电层162和262中。此外，这些材料具有牢固的键合，并且不易于分解成自由金属原子、氧原子/分子等，因此不会不利地影响下面的层的性质。可以使用诸如原子层沉积(ALD)、化学气相沉积(CVD)等的共形沉积方法来形成硬掩模164和264。硬掩模164和264的厚度T2可以在约5埃和约25埃之间的范围内。
根据一些实施例，在形成硬掩模164和264之后，对硬掩模164和264执行处理。该处理可以改善硬掩模164和264与随后形成的蚀刻掩模165的粘附(图10A和图10B)。根据一些实施例，该处理在含等离子体的环境中执行，其中氮气(N2)等气体用作工艺气体。
图10A示出了蚀刻掩模165的形成和图案化。蚀刻掩模165可以形成为延伸到器件区100和200中，然后在图案化工艺中从器件区200中去除，图案化工艺包括曝光和显影工艺。结果，硬掩模264暴露，而硬掩模164被蚀刻掩模165覆盖。根据一些实施例，蚀刻掩模165包括底部抗反射涂层(BARC)165A和光刻胶165B。应当理解，硬掩模层可以由可经受与上面的层(诸如BARC 165A)剥离的材料(诸如AlN、Al2O3或ZrO2)形成。为了解决该问题，选择位于硬掩模164和264上方并与之接触的蚀刻掩模165的部分的材料以减少剥离。已经发现，当接触角(当材料的液滴滴在硬掩模164和264上时形成的角度)小于约90度时，剥离被消除。根据一些实施例，蚀刻掩模165的底部由非晶碳、有机硅氧烷、TiN、SiN、SiON等形成，使得消除了BARC 165A与硬掩模164和264之间的剥离。对于BARC 165A采用适当的材料可以消除在硬掩模164和264上方形成第二硬掩模层的需要，以提高对蚀刻掩模165的粘附。认识到，当使用一些材料时，尽管第二硬掩模层可以具有与上面的蚀刻掩模具有良好的粘附，可用的材料(例如TiN、TaN、TiSiN、TiSiCN等)通常会对下面的器件造成不利影响，这将在后续段落中进行讨论。因此，根据一些实施例，形成单层硬掩模以消除这些问题，并且选择蚀刻掩模165以解决剥离问题。
根据可选实施例，蚀刻掩模165由单个光刻胶或三层形成，三层包括底层、位于底层上方的中间层以及位于中间层上方的顶层。根据可选实施例，蚀刻掩模165是单个光刻胶层。根据又一可选实施例，蚀刻掩模165是包括底层、中间层和顶层的三层掩模。底层和顶层可以由光刻胶形成。中间层可以由有机或无机材料形成。因此，可以选择单个光刻胶或底层的材料以具有小的接触角(例如，小于约10度)，使得减少蚀刻掩模165与硬掩模164和264之间的剥离。
然后在蚀刻工艺中去除硬掩模264。相应的工艺示出为图22所示的工艺流程400中的工艺424。在图11中示出了所得的结构。硬掩模164被蚀刻掩模165保护，并且在蚀刻处理之后保留。可以通过湿蚀刻工艺来执行蚀刻。根据本发明的一些实施例，使用包括溶解在水中的氨(NH4OH)、TMAH等的溶液来执行蚀刻。在硬掩模264的蚀刻之后，暴露含掺杂金属的层263。
然后，在蚀刻工艺中去除暴露的含掺杂金属的层263。相应的工艺示出为图22所示的工艺流程400中的工艺426。高k介电层262在蚀刻工艺之后暴露。根据本发明的一些实施例，通过湿蚀刻工艺来执行对含掺杂金属的层263的蚀刻。蚀刻化学物质可以包括其中包括氯化氢(HCl)的化学溶液。HCl溶液不含过氧化氢(H2O2)。HCl溶液中不包括过氧化氢具有两个功能。首先，蚀刻含掺杂金属的层263导致高k介电层262的损失(顶部的去除)，并且在HCl溶液中不包括过氧化氢可以减少高k介电层262的损失。第二，在HCl中不包括过氧化氢导致更有效地去除含掺杂金属的层263。可以理解的是，硬掩模264和含掺杂金属的层263的去除均使用相同的蚀刻掩模165执行。虽然没有用作蚀刻含掺杂金属的层263的蚀刻掩模，但是硬掩模164具有控制含掺杂金属的层263的蚀刻宽度以防止含掺杂金属的层263在横向上的过度蚀刻的功能。
接下来，去除蚀刻掩模165。根据一些实施例，在灰化工艺中去除蚀刻掩模165，例如使用氧气(O2)作为工艺气体。所得的结构在图12中示出。硬掩模164因此暴露。
在去除蚀刻掩模165之后，去除硬掩模164。相应的工艺示出为图22所示的工艺流程400中的工艺428。所得到的结构在图13A中示出。根据本发明的一些实施例，通过湿蚀刻工艺执行硬掩模164的蚀刻。蚀刻化学物质可以包括包含溶解在化学溶液中(与之混合)的氨的化学溶液，该化学溶液有时称为标准清洁1(SC1)溶液。SC1溶液可以包括NH4OH、H2O2和H2O。因此，蚀刻化学物质可包括添加到SC1溶液中的附加氨以增加NH4OH的浓度。在去除硬掩模164之后，含掺杂金属的层163存在于器件区100中，并且位于高k介电层162上。在器件区200中，不存在含掺杂金属的层，并且高k介电层262暴露。
然后执行驱入退火工艺(表示为箭头66)。相应的工艺示出为图22所示的工艺流程400中的工艺430。根据一些实施例，使用尖峰退火、快速热退火、快速退火等来执行退火工艺。退火持续时间可以在约1.5秒至约20秒之间的范围内。退火温度可以在约570℃和约750℃之间的范围内。
作为驱入退火工艺的结果，将掺杂金属(例如，镧)驱入高k介电层162中，从而调节了器件区100中所得晶体管的阈值电压。例如，当将镧掺杂到高k介电层162中并且当所得的FinFET是n型FinFET时，FinFET的阈值电压减小。相反，当将镧掺杂到高k介电层162中并且当所得的FinFET是p型FinFET时，FinFET的阈值电压增大。例如，调节的范围可以在约0mV和约150mV之间的范围内。
当将掺杂金属驱入高k介电层162中以调节器件区100中所得的FinFET 180(图17A)中的阈值电压时，不将掺杂金属掺杂到高k介电层262中。因此，器件区200中的所得FinFET 280(图17A)中的阈值电压没有被调节，因此阈值电压的调节是选择性的。调节范围与掺杂到高k介电层162中的镧的量有关。例如，调节范围与含掺杂金属的层163的厚度有关，并且含掺杂金属的层163的厚度越厚，可以导致更大的调节范围。因此，可以通过不同厚度的含掺杂金属的层163实现不同的阈值电压。根据本发明的一些实施例，在相同的器件管芯/晶圆上，可以形成三个FinFET。当执行退火工艺时，用于形成第一FinFET的第一高k介电层在其上具有第一厚度的第一含掺杂金属的层，用于形成第二FinFET的第二高k介电层在其上具有小于第一厚度的第二厚度的第二含掺杂金属的层，并且用于形成第三FinFET的第三高k介电层在其上不具有含掺杂金属的层。结果，通过共同的驱入退火工艺，可以将第一FinFET的阈值电压调节第一值ΔVt1，可以将第二FinFET的阈值电压调节小于第一值ΔVt1的第二值ΔVt2，并且第三FinFET的阈值电压未被调节。这三个FinFET可以具有相同的结构，并且通过阈值电压调节，它们的阈值电压彼此不同，因此这三个FinFET可以适合同一器件管芯中不同电路的要求。
在驱入退火工艺之后，在蚀刻工艺中去除剩余的含掺杂金属的层163。相应的工艺示出为图22所示的工艺流程400中的工艺432。在图14中示出了所得的结构。根据本发明的一些实施例，通过湿蚀刻工艺来执行含掺杂金属的层163的蚀刻。蚀刻化学物质可以包括包含溶解在水中的氨和氯化氢的化学溶液。蚀刻化学物质不含过氧化氢(H2O2)。再次，在HCl溶液中不包括过氧化氢具有两个功能。首先，含掺杂金属的层263的蚀刻引起高k介电层162和262的损失(顶部的去除)，并且在HCl溶液中不包括过氧化氢可以减少损失。其次，不包括过氧化氢导致更有效地去除含掺杂金属的层163。
接下来，在高k介电层162和262上方形成多个金属层以分别填充沟槽159和259，并且所得到的结构如图15所示。相应的工艺示出为图22所示的工艺流程400中的工艺434。可以理解，尽管图15示出了在器件区100和200中形成相似的层，但是器件区100和200中的层堆叠件可以彼此相同或彼此不同。例如，当所得的FinFET包括p型FinFET和n型FinFET时，两个FinFET的功函层可以彼此不同。器件区100中的堆叠层可以包括扩散阻挡层168、位于扩散阻挡层168上方的功函层170、位于功函层170上方的覆盖层172以及填充金属区174。器件区200中的堆叠层可以包括扩散阻挡层268、位于扩散阻挡层268上方的功函层270、位于功函层270上方的覆盖层272以及填充金属区274。
扩散阻挡层168和268可以包括TiN、TiSiN等。形成方法可以包括ALD、CVD等。功函层170和270可以通过ALD、CVD等形成。功函层170和270中的每个可以是具有均一组分(具有相同元素和相同百分比的相同元素)的单层，或者可以包括由不同材料形成的多个子层。功函层170和270可以包括根据在器件区100和200中形成的各个FinFET是n型FinFET还是p型FinFET选择的功函金属。例如，当FinFET是n型FinFET时，相应的功函层170或270可以包括铝基层(由例如TiAl、TiAlN、TiAlC、TaAlN或TaAlC形成或包括TiAl、TiAlN、TiAlC、TaAlN或TaAlC)。当FinFET是p型FinFET时，相应的功函层170或270可以包括TiN层、TaN层和另一TiN层。
覆盖层172和272(也称为阻挡层)共形地形成并且延伸到器件区100和200中。根据一些实施例，覆盖层172和272包括通过ALD、CVD等沉积的TiN、TaN等。
图15还示出了填充金属区174和274的形成。根据一些实施例，填充金属区174和274由钨、钴等形成，可以使用ALD、CVD或它们的组合沉积。
在形成填充金属区174和274之后，执行平坦化工艺以去除多个层的多余部分，产生形成如图16所示的栅极堆叠件178和278。栅极堆叠件178和278分别包括栅电极176和276。
图16进一步示出了根据一些实施例的硬掩模182和282的形成，硬掩模182和282可以包括执行蚀刻工艺以使栅极堆叠件178和278凹进，使得在栅极间隔件46之间形成凹槽，以介电材料填充凹槽，以及然后执行平坦化工艺以去除介电材料的多余部分。硬掩模182和282可以由氮化硅、氮氧化硅、碳氮氧化硅等形成。由此形成FinFET 180和FinFET 280。
图17A示出了源极/漏极接触插塞184和284以及硅化物区186和286的形成。源极/漏极接触插塞184和284的形成包括蚀刻ILD 60以暴露下面的CESL 58的部分，然后蚀刻CESL 58的暴露部分以形成接触开口，通过该开口露出源极/漏极区154和254。在随后的工艺中，沉积金属层(诸如Ti层)以延伸到接触开口中，然后形成金属氮化物覆盖层。然后执行退火工艺以使金属层与源极/漏极区154和254的顶部反应以分别形成硅化物区186和286。然后，将诸如钨、钴等的填充金属材料填充到接触开口中，随后进行平坦化工艺，产生源极/漏极接触插塞184和284。然后可以沉积蚀刻停止层92和ILD 94。栅极接触插塞96也形成为穿透硬掩模182和282以分别接触栅电极176和276。还形成源极/漏极接触插塞98。
图17B示出了FinFET 80的立体图，该FinFET 80可以代表如图17A所示的FinFET180和280中的任一个。还示出了栅极接触插塞96、源极/漏极硅化物区86(表示186和286)以及源极/漏极接触插塞84(表示184和284)。
图9B和图10B示出了根据可选实施例的硬掩模164和264以及粘附层167和267的形成。根据这些实施例的硬掩模164和264可以是如图9A所示的单层硬掩模，或者可以是双层硬掩模(如随后参考图18所讨论的)。硬掩模164和264的候选材料因此不重复。根据一些实施例，如图9B所示，在形成硬掩模164和264之后，例如通过气相沉积或涂布来形成粘附层167。根据一些实施例，粘附层167由诸如六甲基二硅氧烷(HMDS)的含非金属的材料形成。HDMS层的形成可以使用起泡器执行以生成气相HMDS，该气相HMDS被引导到晶圆10所在的室中，并且HMDS层沉积在硬掩模164和264上。在沉积HMDS的同时，可以将氮气(N2)传导至晶圆10。可以在约60℃至约150℃的温度范围内执行HMDS层的沉积。根据可选实施例，将液相HMDS旋涂在硬掩模164和264上以形成HMDS层。粘附层167用于改善硬掩模164和上面的蚀刻掩模(例如光刻胶)165的粘附。
在图10B中，蚀刻掩模165涂布在粘附层167和267上。蚀刻掩模165包括与粘附层167重叠的第一部分和与粘附层267重叠的第二部分。然后，对蚀刻掩模进行图案化以去除与粘附层267重叠的部分。也去除粘附层267，并且所得到的结构在图10B中示出。后续工艺与图11、图12、图13A、图14至图16、图17A和图17B所示的工艺基本相同，因此不再重复。
图13B示出了根据可选实施例的在晶体管的形成中的中间结构。根据一些实施例，不是在去除硬掩模164之后执行驱入退火工艺66，而是在去除硬掩模164之前执行驱入退火工艺66。在驱入退火工艺66期间使硬掩模164覆盖含掺杂金属的层163的有利特征在于，硬掩模164可以防止不期望的元素(诸如自由氧)与扩散的金属一起被向下携带到下面的鳍。这防止了鳍上的IL的不期望的生长。
图18至图21示出了根据本发明的一些实施例的阈值电压调节中的中间阶段的截面图。除非另有说明，否则这些实施例中的组件的材料和形成工艺与相同的组件基本相同，由图1至图6、图7A、图7B、图8A、图8B、图9A至图15、图16、图17A和图17B所示的前述实施例中的相同的附图标记表示。因此，可以在前述实施例的讨论中找到关于图18至图21所示的组件的形成工艺和材料的细节。
这些实施例的初始步骤基本上与图1至图6、图7A、图7B、图8A和图8B所示相同。接下来，如图18所示，形成沟槽159和259。形成IL 161和261、高k介电层162和262、含掺杂金属的层163和263以及硬掩模164和264。硬掩模164和264是双层硬掩模，其中硬掩模164包括硬掩模子层164A和164B，而硬掩模264包括硬掩模子层264A和264B。根据一些实施例，硬掩模子层164A和264A由AlN、Al2O3、ZrO2等形成或包括AlN、Al2O3、ZrO2等。硬掩模子层164B和264B由与硬掩模子层164A和264A的材料不同的材料形成。硬掩模子层164B和264B与上面的蚀刻掩模165(图19)的粘附性比硬掩模子层164A和264A与蚀刻掩模165之间的粘附性好，使得硬掩模子层164B和264B可以用作粘附层。根据一些实施例，硬掩模子层164B和264B不含钛和钽。例如，硬掩模子层164B和264B可以由诸如WN、WC、WCN、W等的含钨材料形成。硬掩模子层164B和264B的所选材料(诸如钨)较不易于扩散到下面的层中而与含掺杂材料的层163和263形成不期望的混合层。混合层难以去除，并且其去除可能不利地导致高k介电层162和262的过量损失。而且，硬掩模子层164B和264B的所选材料较不易于将氧携带到鳍124’和224’，并引起界面层的厚度的不期望的增加。
图19示出了用于形成蚀刻掩模165的形成和图案化，蚀刻掩模165可以是单层、双层或三层。硬掩模264通过图案化的蚀刻掩模165暴露。由于硬掩模164B和264B对蚀刻掩模165(例如，光刻胶)具有良好的粘附性，因此降低了蚀刻掩模165与下面的硬掩模264之间剥离的可能性。因此，存在更多的蚀刻掩模165的候选材料可供选择。例如，可以使用具有大于、等于或小于10度的接触角的蚀刻掩模165的材料。
接下来，在蚀刻工艺中去除硬掩模264，随后蚀刻含掺杂金属的层263，使得暴露出高k介电层262。硬掩模子层264A的蚀刻化学物质根据其材料来选择。可以从如图10A所示的用于去除硬掩模264的相似候选材料中选择硬掩模子层264A的蚀刻化学物质。产生的结构如图20所示。
图21示出了蚀刻掩模165和硬掩模164的去除。后续的工艺和相应的结构与图13至图16、图17A和图17B所示的基本相同，在此不再赘述。
本发明的实施例具有一些有利特征。单个硬掩模层具有稳定的特性，并且不会不利地增加IL的再生长或影响阈值电压调节能力。然而，单个硬掩模层对光刻胶、BARC等具有低粘附性，并且可能发生剥离。如果使用例如包括钛或钽的一些不期望的材料形成双硬掩模，则这些金属易于扩散到含掺杂金属的层中以形成难以去除的硬混合层，并且其去除可能会导致高k介电层的损耗过多。当扩散到高k介电层中时，这些金属也会导致调节阈值电压的能力降低。此外，这些金属易于将自由氧携带到鳍，并引起IL的过度再生长。在本发明的实施例中，可以使用单个硬掩模，单个硬掩模不会遭受如上所述的问题。通过选择适当的蚀刻掩模材料可以解决剥离问题。此外，当使用适当的材料时，也可以采用双硬掩模。
根据本发明的一些实施例，一种方法包括：分别在第一半导体区和第二半导体区上方形成第一栅极电介质和第二栅极电介质；沉积含镧层，该含镧层包括分别与第一栅极电介质和第二栅极电介质重叠的第一部分和第二部分；沉积硬掩模，硬掩模包括分别与含镧层的第一部分和第二部分重叠的第一部分和第二部分，其中该硬掩模不含钛和钽；形成图案化的蚀刻掩模以覆盖硬掩模的第一部分，其中硬掩模的第二部分暴露；去除硬掩模的第二部分和含镧层的第二部分；以及执行退火以将含镧层的第一部分中的镧驱入第一栅极电介质中。在实施例中，该方法还包括在退火之前，去除图案化的蚀刻掩模；以及去除硬掩模的第一部分。在实施例中，硬掩模是单层硬掩模。在实施例中，形成图案化的蚀刻掩模包括在硬掩模上方分配与硬掩模接触的材料，其中该材料和硬掩模具有小于约10度的接触角。在实施例中，硬掩模是双层硬掩模，双层硬掩模包括第一子层，该第一子层包括氮化铝、氧化铝或氧化锆；以及位于第一子层上方的第二子层，其中第二子层包括钨。在实施例中，使用包含氯化氢的化学溶液来执行去除含镧层的第二部分，并且该化学溶液中不含过氧化氢。在实施例中，该方法还包括在退火之后，去除含镧层的第一部分。在实施例中，该方法还包括形成包括第一部分和第二部分的层的氮化钛，第一部分和第二部分分别位于第一栅极电介质和第二栅极电介质上方并且接触第一栅极电介质和第二栅极电介质。在实施例中，该方法还包括去除伪栅极堆叠件以在第一栅极间隔件之间形成第一沟槽并且在第二栅极间隔件之间形成第二沟槽，其中第一栅极电介质和第二栅极电介质分别延伸到第一沟槽和第二沟槽中。在实施例中，沉积含镧层包括沉积氧化镧层。
根据本发明的一些实施例，一种方法包括：在第一栅极电介质上方沉积包括第一部分的含掺杂金属的层；沉积硬掩模，硬掩模包括位于所述含掺杂金属的层的第一部分上方并且与所述含掺杂金属的层的第一部分接触的第一部分，其中，所述整个硬掩模由均质材料形成；形成蚀刻掩模，蚀刻掩模包括位于硬掩模的第一部分上方并且与硬掩模的第一部分接触的第一部分；执行退火工艺以将含掺杂金属的层中的掺杂剂驱入第一栅极电介质中；以及去除含掺杂金属的层。在实施例中，形成蚀刻掩模包括在硬掩模上方分配与硬掩模接触的光刻胶，其中光刻胶与硬掩模之间的接触角小于约10度。在实施例中，该方法还包括在退火工艺之前去除蚀刻掩模。在实施例中，该方法还包括在退火工艺之前去除硬掩模。在实施例中，含掺杂金属的层还包括位于第二栅极电介质上方的第二部分，硬掩模还包括位于含掺杂金属的层的第二部分上方的第二部分，并且该方法还包括：在退火工艺之前，去除硬掩模的第二部分；以及在退火工艺之前，去除含掺杂金属的层的第二部分。在实施例中，沉积硬掩模包括沉积氧化铝层。
根据本发明的一些实施例，一种方法包括：去除伪栅极堆叠件以在栅极间隔件之间形成沟槽；形成延伸到沟槽中的高k介电层；在高k介电层上方沉积氧化镧层；在所述氧化镧层上方沉积硬掩模，其中所述硬掩模为单层硬掩模；在硬掩模上方形成与硬掩模接触的图案化的光刻胶；图案化硬掩模和氧化镧层；去除硬掩模；去除氧化镧层；以及在高k介电层上方形成与高k介电层接触的栅电极。在实施例中，该方法还包括在去除硬掩模之后并且在去除氧化镧层之前，执行退火工艺以将镧驱入高k介电层中。在实施例中，退火工艺包括在约570℃和约750℃之间的温度下执行的尖峰退火工艺。在实施例中，使用包括氨和溶解在其中的氯化氢的化学溶液来执行去除氧化镧层，其中该化学溶液中没有过氧化氢。
根据本发明的一些实施例，一种方法，包括：分别在第一半导体区和第二半导体区上方形成第一栅极电介质和第二栅极电介质；沉积含镧层，含镧层包括分别与第一栅极电介质和第二栅极电介质重叠的第一部分和第二部分；沉积硬掩模，硬掩模包括分别与含镧层的第一部分和第二部分重叠的第一部分和第二部分，其中，硬掩模不含钛和钽；形成图案化的蚀刻掩模以覆盖硬掩模的第一部分，其中，硬掩模的第二部分暴露；去除硬掩模的第二部分和含镧层的第二部分；以及执行退火以将含镧层的第一部分中的镧驱入第一栅极电介质中。在实施例中，还包括：在退火之前，去除图案化的蚀刻掩模；以及去除硬掩模的第一部分。在实施例中，硬掩模是单层硬掩模。在实施例中，还包括：在形成图案化的蚀刻掩模之前，对硬掩模执行等离子体处理。在实施例中，硬掩模是双层硬掩模，双层硬掩模包括：第一子层，包括氮化铝、氧化铝或氧化锆；以及第二子层，位于所述第一子层上方，其中，第二子层包括钨。在实施例中，还包括：在硬掩模上方形成与硬掩模接触的含非金属的粘附层。在实施例中，还包括：在退火之后，去除含镧层的第一部分。在实施例中，还包括：形成包括具有第一部分和第二部分的层的氮化钛，第一部分和第二部分分别位于第一栅极电介质和第二栅极电介质上方并且接触第一栅极电介质和第二栅极电介质。在实施例中，还包括：去除伪栅极堆叠件以在第一栅极间隔件之间形成第一沟槽并且在第二栅极间隔件之间形成第二沟槽，其中，第一栅极电介质和第二栅极电介质分别延伸到第一沟槽和第二沟槽中。在实施例中，沉积含镧层包括沉积氧化镧层。
根据本发明的一些实施例，一种方法，包括：在第一栅极电介质上方沉积包括第一部分的含掺杂金属的层；沉积硬掩模，硬掩模包括位于含掺杂金属的层的第一部分上方并且与含掺杂金属的层的第一部分接触的第一部分，其中，整个硬掩模由均质材料形成；形成蚀刻掩模，蚀刻掩模包括位于硬掩模的第一部分上方并且与硬掩模的第一部分接触的第一部分；执行退火工艺以将含掺杂金属的层中的掺杂剂驱入第一栅极电介质中；以及去除含掺杂金属的层。在实施例中，形成蚀刻掩模包括在硬掩模上方分配与硬掩模接触的光刻胶，其中，光刻胶与硬掩模之间的接触角小于10度。在实施例中，还包括在退火工艺之前去除蚀刻掩模。在实施例中，还包括在退火工艺之前去除硬掩模。在实施例中，含掺杂金属的层还包括位于第二栅极电介质上方的第二部分，硬掩模还包括位于含掺杂金属的层的第二部分上方的第二部分，并且方法还包括：在退火工艺之前，去除硬掩模的第二部分；以及在退火工艺之前，去除含掺杂金属的层的第二部分。在实施例中，沉积硬掩模包括沉积氧化铝层。
根据本发明的一些实施例，一种方法，包括：去除伪栅极堆叠件以在栅极间隔件之间形成沟槽；形成延伸到沟槽中的高k介电层；在高k介电层上方沉积氧化镧层；在氧化镧层上方沉积硬掩模，其中，硬掩模为单层硬掩模；在硬掩模上方形成与硬掩模接触的图案化的光刻胶；图案化硬掩模和氧化镧层；去除硬掩模；去除氧化镧层；以及在高k介电层上方形成与高k介电层接触的栅电极。在实施例中，还包括在所述硬掩模之后并且在去除氧化镧层之前，执行退火工艺以将镧驱入高k介电层中。在实施例中，退火工艺包括在570℃和750℃之间的温度下执行的尖峰退火工艺。在实施例中，使用包括氨和溶解在其中的氯化氢的化学溶液来执行去除氧化镧层，其中，化学溶液中不含过氧化氢。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
分别在第一半导体区和第二半导体区上方形成第一栅极电介质和第二栅极电介质；
沉积含镧层，所述含镧层包括分别与所述第一栅极电介质和所述第二栅极电介质重叠的第一部分和第二部分；
沉积硬掩模，所述硬掩模包括分别与所述含镧层的第一部分和第二部分重叠的第一部分和第二部分，其中，所述硬掩模不含钛和钽；
形成图案化的蚀刻掩模以覆盖所述硬掩模的第一部分，其中，所述硬掩模的第二部分暴露；
去除所述硬掩模的第二部分和所述含镧层的第二部分；以及
执行退火以将所述含镧层的第一部分中的镧驱入所述第一栅极电介质中。
2.根据权利要求1所述的方法，还包括：
在所述退火之前，去除所述图案化的蚀刻掩模；以及
去除所述硬掩模的第一部分。
3.根据权利要求1或2所述的方法，其中，所述硬掩模是单层硬掩模。
4.根据权利要求1或2所述的方法，还包括：在形成所述图案化的蚀刻掩模之前，对所述硬掩模执行等离子体处理。
5.根据权利要求1或2所述的方法，其中，所述硬掩模是双层硬掩模，所述双层硬掩模包括：
第一子层，包括氮化铝、氧化铝或氧化锆；以及
第二子层，位于所述第一子层上方，其中，所述第二子层包括钨。
6.根据权利要求1或2所述的方法，还包括：在所述硬掩模上方形成与所述硬掩模接触的含非金属的粘附层。
7.根据权利要求1或2所述的方法，还包括：
在所述退火之后，去除所述含镧层的第一部分。
8.根据权利要求7所述的方法，还包括：
形成包括具有第一部分和第二部分的层的氮化钛，所述第一部分和所述第二部分分别位于所述第一栅极电介质和所述第二栅极电介质上方并且接触所述第一栅极电介质和所述第二栅极电介质。
9.一种形成半导体器件的方法，包括：
在第一栅极电介质上方沉积包括第一部分的含掺杂金属的层；
沉积硬掩模，所述硬掩模包括位于所述含掺杂金属的层的第一部分上方并且与所述含掺杂金属的层的第一部分接触的第一部分，其中，整个所述硬掩模由均质材料形成；
形成蚀刻掩模，所述蚀刻掩模包括位于所述硬掩模的第一部分上方并且与所述硬掩模的第一部分接触的第一部分；
执行退火工艺以将所述含掺杂金属的层中的掺杂剂驱入所述第一栅极电介质中；以及
去除所述含掺杂金属的层。
10.一种形成半导体器件的方法，包括：
去除伪栅极堆叠件以在栅极间隔件之间形成沟槽；
形成延伸到所述沟槽中的高k介电层；
在所述高k介电层上方沉积氧化镧层；
在所述氧化镧层上方沉积硬掩模，其中，所述硬掩模为单层硬掩模；
在所述硬掩模上方形成与所述硬掩模接触的图案化的光刻胶；
图案化所述硬掩模和所述氧化镧层；
去除所述硬掩模；
去除所述氧化镧层；以及
在所述高k介电层上方形成与所述高k介电层接触的栅电极。
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