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DE102019118492B4 - Eingebettete Spannungsreglerstruktur und Verfahren zum Bilden derselben und Verfahren zum Betrieb derselben - Google Patents

Eingebettete Spannungsreglerstruktur und Verfahren zum Bilden derselben und Verfahren zum Betrieb derselben Download PDF

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DE102019118492B4
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voltage regulator
dielectric layer
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Jiun Yi Wu
Chen-Hua Yu
Chien-Hsun Chen
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
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    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
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    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
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    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

Verfahren umfassend:Anbringen eines Spannungsreglers (210) an einer ersten Umverteilungsstruktur (122) eines ersten Pakets (100);Bilden einer zweiten Umverteilungsstruktur (240) über dem Spannungsregler (210), wobei der Spannungsregler (210) in der zweiten Umverteilungsstruktur (240) eingebettet wird; undAnbringen eines ersten Substrats (300) an der zweiten Umverteilungsstruktur zum Bilden eines zweiten Pakets (400), welches das erste Paket (100) umfasst, wobei seitliche Ausdehnungen der zweiten Umverteilungsstruktur (240) größer sind als seitliche Ausdehnungen des ersten Substrats (300).

Description

  • HINTERGRUND
  • In integrierten Schaltungen weisen einige Schaltungskomponenten, wie zum Beispiel System-auf-Chip- (SOC-) Dies und zentrale Verarbeitungseinheiten (CPU), hohe Anforderungen an Eingabe/Ausgabe (10) sowie Energieverbrauch auf. Zum Beispiel kann eine CPU eine Mehrzahl von Kernen aufweisen, und verbraucht damit eine beträchtliche Menge an Strom. Andererseits ist auch die Anforderung an die Stromversorgung hoch. Zum Beispiel müssen die Energieversorgungsspannungen sehr stabil sein, und der Spannungsabfall von den Spannungsquellen zur Benutzervorrichtung muss sehr gering sein. Speziell die Hochleistungsdatenverarbeitung (High Performance Computing (HPC)) ist sehr beliebt geworden und in fortschrittlichen Netzwerk- und Serveranwendungen weit verbreitet, aufgrund der Erfordernis höherer Datenraten und Bandbreite sowie geringerer Latenz insbesondere auch für Produkte in Zusammenhang mit künstlicher Intelligenz (AI).
  • US 2018 / 0323150 A1 offenbart eine mehrfach gestapelte Package-on-Package-Struktur und ein Verfahren. Das Verfahren umfasst: Anbringen eines ersten Dies und einer Vielzahl von zweiten Dies auf einem Substrat, wobei der erste Die eine andere Funktion als jeder der Vielzahl von zweiten Dies hat; Anbringen einer passiven Vorrichtung über dem ersten Die; Einkapseln des ersten Dies, der Vielzahl von zweiten Dies und der passiven Vorrichtung; und Bilden einer ersten Umverteilungsstruktur über der passiven Vorrichtung, dem ersten Die und der Vielzahl von zweiten Dies, wobei die passive Vorrichtung den ersten Die mit der ersten Umverteilungsstruktur verbindet.
  • US 2007/0013080 A1 offenbart einen Spannungsregler auf einem ersten Chip, der in einen Kern eingebettet ist. Der Spannungsregler auf einem Chip und der Kern sind Teil einer integrierten Packung. Die Packung kann eine mikroelektronische Vorrichtung auf einem zweiten Chip enthalten. Der Spannungsregler ist auf einer stoßfreien, aufbauenden Schichtstruktur angeordnet. Der Spannungsregler hat eine erste aktive Oberfläche und die mikroelektronische Vorrichtung hat eine zweite aktive Oberfläche. Die erste aktive Oberfläche liegt der zweiten aktiven Oberfläche gegenüber.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind aus der folgenden ausführlichen Beschreibung gelesen in Verbindung mit den angefügten Figuren am besten verständlich. Dabei ist festzuhalten, dass im Einklang mit der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale im Sinne einer klareren Erörterung beliebig erhöht oder verringert sein.
    • 1 zeigt eine Querschnittsansicht eines integrierten Schaltungs-Dies im Einklang mit einigen Ausführungsformen.
    • 2 bis 13 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer Paketkomponente im Einklang mit einigen Ausführungsformen.
    • 14 bis 22 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer Paketkomponente aufweisend einen eingebetteten integrierten Spannungsregler im Einklang mit einigen Ausführungsformen.
    • 23 bis 29 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer Paketkomponente aufweisend einen eingebetteten integrierten Spannungsregler im Einklang mit einigen Ausführungsformen.
    • 30 bis 31 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer Paketkomponente aufweisend einen eingebetteten integrierten Spannungsregler im Einklang mit einigen Ausführungsformen.
    • 32 ist ein Ablaufdiagramm, welches einen Prozessablauf zum Regeln einer Spannung, welche einem Vorrichtungs-Die zugeführt wird, im Einklang mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Offenbarung betrifft ein Verfahren gemäß dem Anspruch 1, ein Verfahren zum Betrieb einer Vorrichtung gemäß dem Anspruch 5, ein Verfahren gemäß dem Anspruch 7 und eine Struktur gemäß dem Anspruch 11. Die folgende Offenbarung stellt zahlreiche verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Element in direktem Kontakt miteinander gebildet sind, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt miteinander sein müssen. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „unterhalb“, „darunter“, „oberhalb“, „darüber“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Im Einklang mit einigen Ausführungsformen ist ein eingebetteter integrierter Spannungsregler (IVR) zur Verwendung mit einem integrierten Fan-Out- (InFO-) Paket zur Bereitstellung hoher Stromstärke für einen eingebetteten Vorrichtungs-Die bereitgestellt. Durch Einbetten des Spannungsreglers kann der Ausgang des Spannungsreglers physisch näher am Vorrichtungs-Die angeordnet sein, und erleidet somit weniger Spannungsabfall (oder „IR-Abfall“) aufgrund von Widerständen zwischen dem Spannungsregler und dem Vorrichtungs-Die. Da Halbleitertechnologien in fortschrittlicheren technologischen Knoten immer weiter schrumpfen, sind Halbleiter fortlaufend empfindlicher auf Schwankungen der Versorgungsspannung geworden. Das Anordnen eines IVR näher am Vorrichtungs-Die schafft einen geringeren IR-Abfall zwischen dem Ausgabe des IVR und dem Stromeingang des Vorrichtungs-Dies.
  • 1 zeigt eine Querschnittsansicht eines integrierten Schaltungs-Dies 50 im Einklang mit einigen Ausführungsformen. Der integrierte Schaltungs-Die 50 wird bei der weiteren Verarbeitung gepackt, um ein integriertes Schaltungspaket zu bilden. Der integrierte Schaltungs-Die 50 kann ein Logik-Die (z.B. eine zentrale Verarbeitungseinheit (CPU), eine Grafik-Verarbeitungseinheit (GPU), ein System-auf-einem-Chip (SoC), ein Anwendungsprozessor (AP), ein Mikrocontroller, etc.), ein Speicher-Die oder Cube von Speicher-Dies (z.B. ein dynamischer Direktzugriffsspeicher- (DRAM-) Die, ein statischer Direktzugriffsspeicher- (SRAM-) Die, etc.), ein Energieverwaltungs-Die (z.B. ein integrierter Energieverwaltungs-Schaltungs- (PMIC-) Die), ein Funkfrequenz- (RF-) Die, ein Sensor-Die, ein mikroelektromechanischer System- (MEMS-) Die, ein Signalverarbeitungs-Die (z.B. ein digitaler Signalverarbeitungs- (DSP-) Die), ein Front-End-Die (z.B. analoge Front-End- (AFE-) Dies), dergleichen oder Kombinationen davon sein.
  • Der integrierte Schaltungs-Die 50 kann in einem Wafer gebildet werden, welcher verschiedene Vorrichtungsbereiche aufweisen kann, die in nachfolgenden Schritten vereinzelt werden, um eine Mehrzahl integrierter Schaltungs-Dies zu bilden. Der integrierte Schaltungs-Die 50 kann im Einklang mit anwendbaren Fertigungsprozessen verarbeitet werden, um integrierte Schaltungen zu bilden. Zum Beispiel weist der integrierte Schaltungs-Die 50 ein Halbleitersubstrat 52, wie zum Beispiel Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Halbleiter-auf-Isolator- (SOI-) Substrats, auf. Das Halbleitersubstrat 52 kann weitere Halbleitermaterialien, wie zum Beispiel Germanium; einen Verbundhalbleiter aufweisend Siliziumkarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter aufweisend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon, aufweisen. Andere Substrate, wie zum Beispiel mehrschichtige oder Gradientensubstrate, können ebenfalls verwendet werden. Das Halbleitersubstrat 52 weist eine aktive Fläche (z.B. die Fläche, welche in 1 nach oben gerichtet ist), die manchmal als eine Vorderseite bezeichnet wird, und eine inaktive Fläche (z.B. die Fläche, welche in 1 nach unten gerichtet ist), die manchmal als eine Rückseite bezeichnet wird, auf.
  • Vorrichtungen 54 können an der Vorderfläche des Halbleitersubstrats 52 gebildet werden. Die Vorrichtungen 54 können aktive Bauelemente (z.B. Transistoren, Dioden, etc.), Kondensatoren, Widerstände, etc. sein. Ein Zwischenschichtdielektrikum (ILD) 56 ist über der Vorderfläche des Halbleitersubstrats 52 angeordnet. Das ILD 56 umgibt die Vorrichtungen 54 und kann diese bedecken. Das ILD 56 kann eine oder mehrere dielektrische Schichten gebildet aus Materialien, wie zum Beispiel Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordodiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen, aufweisen.
  • Leitfähige Stecker 58 erstrecken sich durch das ILD 56, um die Vorrichtungen 54 elektrisch und physisch zu verbinden. Wenn die Vorrichtungen 54 zum Beispiel Transistoren sind, können die leitfähigen Stecker 58 die Gates und Source-/Drain-Bereiche der Transistoren verbinden. Die leitfähigen Stecker 58 können aus Wolfram, Kobalt, Nickel, Kupfer, Silber, Gold, Aluminium, dergleichen der Kombinationen davon gebildet werden. Eine Leiterbahnstruktur 60 ist über dem ILD 56 und den leitfähigen Steckern 58 angeordnet. Die Leiterbahnstruktur 60 verbindet die Vorrichtungen 54, um eine integrierte Schaltung zu bilden. Die Leiterbahnstruktur 60 kann zum Beispiel durch Metallisierungsstrukturen in dielektrischen Schichten auf dem ILD 56 gebildet werden. Die Metallisierungsstrukturen weisen Metallleitungen, wie zum Beispiel die Metallleitungen 60A und die Metallleitungen 60D, und Durchkontaktierungen, wie zum Beispiel die Durchkontaktierungen 60C und die Durchkontaktierungen 60F, auf, welche in einer oder mehreren dielektrischen Schichten mit niedrigem k, wie zum Beispiel der dielektrischen Schicht 60B und der dielektrischen Schicht 60E gebildet worden sind. Die Metallisierungsstrukturen der Leiterbahnstruktur 60 sind durch die leitfähigen Stecker 58 elektrisch mit den Vorrichtungen 54 verbunden.
  • Der integrierte Schaltungs-Die 50 weist ferner Anschlussflächen 62, zum Beispiel Aluminiumanschlussflächen, auf, mit welchen externe Verbindungen hergestellt werden. Die Anschlussflächen 62 sind auf der aktiven Seite des integrierten Schaltungs-Dies 50 angeordnet, zum Beispiel in und/oder auf der Leiterbahnstruktur 60. Einer oder mehrere Passivierungsfilme 64 sind auf den integrierten Schaltungs-Dies 50, zum Beispiel auf Abschnitten der Leiterbahnstruktur 60 und der Anschlussflächen 62, angeordnet. Öffnungen erstrecken sich durch die Passivierungsfilme 64 zu den Anschlussflächen 62. Die-Verbinder 66, zum Beispiel leitfähige Stützen (zum Beispiel gebildet aus einem Metall wie Kupfer), erstrecken sich durch die Öffnungen in den Passivierungsfilmen 64 und sind physisch und elektrisch mit den jeweiligen Anschlussflächen 62 verbunden. Die Die-Verbinder 66 können zum Beispiel durch Plattieren oder dergleichen gebildet werden. Die Die-Verbinder 66 verbinden die jeweiligen integrierten Schaltungen des integrierten Schaltungs-Dies 50 elektrisch.
  • Wahlweise können Lötbereiche (z.B. Lotkugeln oder Lothöcker) an den Anschlussflächen 62 angeordnet sein. Die Lotkugeln können dazu verwendet werden, Chipsonden- (CP-) Tests am integrierten Schaltungs-Die 50 vorzunehmen. CP-Tests können am integrierten Schaltungs-Die 50 vorgenommen werden, um zu ermitteln, ob der integrierte Schaltungs-Die 50 ein als gut bekannter Die (known good die = KGD) ist. Somit werden nur integrierte Schaltungs-Dies 50, die KGD sind, der weiteren Verarbeitung unterzogen und gepackt, während Dies, welche die CP-Tests nicht bestanden haben, nicht gepackt werden. Nach dem Testen können die Lötbereiche in nachfolgenden Verarbeitungsschritten entfernt werden.
  • Eine dielektrische Schicht 68 kann an der aktiven Seite des integrierten Schaltungs-Dies 50, zum Beispiel an den Passivierungsfilmen 64 und den Die-Verbindern 66, angeordnet sein (oder nicht). Die dielektrische Schicht 68 ummantelt die Die-Verbinder 66 seitlich, und die dielektrische Schicht 68 grenzt seitlich an den integrierten Schaltungs-Die 50. Anfänglich kann die dielektrische Schicht 68 die Die-Verbinder 66 verbergen, sodass die oberste Fläche der dielektrischen Schicht 68 über den obersten Flächen der Die-Verbinder 66 angeordnet ist. In einigen Ausführungsformen, in welchen Lötbereiche an den Die-Verbindern 66 angeordnet sind, kann die dielektrische Schicht 68 auch die Lötbereiche verbergen. Alternativ dazu können die Lötbereiche vor dem Bilden der dielektrischen Schicht 68 entfernt werden.
  • Die dielektrische Schicht 68 kann ein Polymer, wie zum Beispiel Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen; ein Nitrid, wie zum Beispiel Siliziumnitrid oder dergleichen; ein Oxid, wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG oder dergleichen; dergleichen oder Kombinationen davon, sein. Die dielektrische Schicht 68 kann zum Beispiel durch Rotationsbeschichtung, Laminierung, chemische Dampfabscheidung (CVD) oder dergleichen gebildet werden. In einigen Ausführungsformen werden die Die-Verbinder 66 während der Bildung des integrierten Schaltungs-Dies 50 durch die dielektrische Schicht 68 freigelegt. In einigen Ausführungsformen bleiben die Die-Verbinder 66 verborgen und werden während eines nachfolgenden Prozesses zum Packen des integrierten Schaltungs-Dies 50 freigelegt. Das Freilegen der Die-Verbinder 66 kann jegliche Lötbereiche, die an den Die-Verbindern 66 vorhanden sein können, entfernen.
  • In einigen Ausführungsformen ist der integrierte Schaltungs-Die 50 ein gestapeltes Bauelement, welches mehrere Halbleitersubstrate 52 aufweist. Der integrierte Schaltungs-Die 50 kann zum Beispiel eine Speichervorrichtung, wie zum Beispiel ein Hybridspeichercube- (HMC-) Modul, ein Speichermodul mit hoher Bandbreite (HBM), oder dergleichen sein, welches mehrere Speicher-Dies aufweist. In solchen Ausführungsformen weist der integrierte Schaltungs-Die 50 mehrere Halbleitersubstrate 52 auf, welche mittels Durchsubstrat-Durchkontaktierungen (TSV) verbunden sind. Jedes der Halbleitersubstrate 52 kann eine Leiterbahnstruktur 60 aufweisen (oder nicht).
  • Die 2 bis 13 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer ersten Paketkomponente 100 im Einklang mit einigen Ausführungsformen. Ein erster Paketbereich 100A und ein zweiter Paketbereich 100B sind gezeigt, und einer oder mehrere der integrierten Schaltungs-Dies 50 werden gepackt, um ein integriertes Schaltungspaket in jedem der Paketbereiche 100A und 100B zu bilden. Die integrierten Schaltungspakete können auch als integrierte Fan-Out- (InFO)-Pakete bezeichnet werden.
  • In 2 wird ein Trägersubstrat 102 bereitgestellt, und eine Trennschicht 104 wird am Trägersubstrat 102 gebildet. Das Trägersubstrat 102 kann ein Glasträgersubstrat, ein Keramikträgersubstrat oder dergleichen sein. Das Trägersubstrat 102 kann ein Wafer sein, sodass mehrere Pakete gleichzeitig auf dem Trägersubstrat 102 gebildet werden können.
  • Die Trennschicht 104 kann aus einem Material auf Polymerbasis gebildet werden, welches zusammen mit dem Trägersubstrat von den darüberliegenden Strukturen, die in nachfolgenden Schritten gebildet werden, entfernt werden kann. In einigen Ausführungsformen ist die Trennschicht 104 ein thermisches Freisetzungsmaterial auf Epoxidbasis, welches seine Hafteigenschaft verliert, wenn es erhitzt wird, wie zum Beispiel eine Licht-Wärme-Umwandlungs- (LTHC-) Trennbeschichtung. In anderen Ausführungsform kann die Trennschicht 104 ein Ultraviolett- (UV-) Klebstoff sein, der seine Hafteigenschaft verliert, wenn er UV-Licht ausgesetzt wird. Die Trennschicht 104 kann als eine Flüssigkeit abgegeben und ausgehärtet werden, kann eine auf das Trägersubstrat 102 laminierte Laminatfolie oder dergleichen sein. Die obere Fläche der Trennschicht 104 kann nivelliert werden und kann ein hohes Maß an Planarität aufweisen.
  • In 3 kann in einigen Ausführungsformen eine Rückseiten-Umverteilungsstruktur 106 auf der Trennschicht 104 gebildet werden. In der gezeigten Ausführungsform weist eine Rückseiten-Umverteilungsstruktur 106 eine dielektrische Schicht 108, eine Metallisierungsschicht 110 (manchmal bezeichnet als Wiederverteilungsschichten oder Wiederverteilungsleitungen) und eine dielektrische Schicht 112 auf. Die Rückseiten-Umverteilungsstruktur 106 ist optional. In einigen Ausführungsformen wird statt der Rückseiten-Umverteilungsstruktur 106 eine dielektrische Schicht ohne Metallisierungsstrukturen auf der Trennschicht 104 gebildet.
  • Die dielektrische Schicht 108 kann auf der Trennschicht 104 gebildet werden. Die untere Fläche der dielektrischen Schicht 108 kann mit der oberen Fläche der Trennschicht 104 in Kontakt sein. In einigen Ausführungsformen wird die dielektrische Schicht 108 aus einem Polymer, wie zum Beispiel Polybenzoxazol (PBO), Polyimid, Benzocyclobuten (BCB) oder dergleichen, gebildet. In anderen Ausführungsform wird die dielektrische Schicht 108 aus einem Nitrid, wie zum Beispiel Siliziumnitrid; einem Oxid, wie zum Beispiel Siliziumoxid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG) oder dergleichen; oder dergleichen gebildet sein. Die dielektrische Schicht 108 kann gebildet werden durch irgendeinen geeigneten Beschichtungsprozess, wie zum Beispiel Rotationsbeschichtung, CVD, Laminierung, dergleichen oder eine Kombination davon.
  • Die Metallisierungsstruktur 110 kann auf der dielektrischen Schicht 108 gebildet werden. Als ein Beispiel zum Bilden der Metallisierungsstruktur 110 wird eine Impfschicht über der dielektrischen Schicht 108 gebildet. In einigen Ausführungsformen ist die Impfschicht eine Metallschicht, welche eine einzige Schicht oder eine zusammengesetzte Schicht umfassend eine Mehrzahl von aus verschiedenen Materialien gebildeten Unterschichten sein kann. In einigen Ausführungsformen umfasst die Impfschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Impfschicht kann zum Beispiel unter Verwendung physikalischer Dampfabscheidung (PVD) oder dergleichen gebildet werden. Ein Fotolack wird dann auf der Impfschicht gebildet und strukturiert. Der Fotolack kann durch Rotationsbeschichtung oder dergleichen gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 110. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Impfschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und an den freigelegten Abschnitten der Impfschicht gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder stromloses Plattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Dann werden der Fotolack und Abschnitte der Impfschicht, auf welchen das leitfähige Material nicht gebildet worden ist, entfernt. Der Fotolack kann durch einen annehmbaren Veraschungs- oder Abstreifprozess, wie zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Sobald der Fotolack entfernt worden ist, werden freiliegende Abschnitte der Impfschicht entfernt, zum Beispiel durch einen annehmbaren Ätzprozess wie Nass- oder Trockenätzung. Die verbleibenden Abschnitte der Impfschicht und leitfähiges Material bilden die Metallisierungsstruktur 110.
  • Die dielektrische Schicht 112 kann auf der Metallisierungsstruktur 110 und der dielektrischen Schicht 108 gebildet werden. In einigen Ausführungsformen wird die dielektrische Schicht 112 aus einem Polymer gebildet, bei dem es sich um ein lichtempfindliches Material, wie zum Beispiel PBO, Polyimid, BCB oder dergleichen, handeln kann, welches unter Verwendung einer Lithografie-Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 112 aus einem Nitrid, wie zum Beispiel Siliziumnitrid; einem Oxid, wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG oder dergleichen gebildet. Die dielektrische Schicht 112 kann durch Rotationsbeschichtung, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Die dielektrische Schicht 112 wird dann strukturiert, um Öffnungen 114, welche Abschnitte der Metallisierungsstruktur 110 freilegen, zu bilden. Die Strukturierung kann durch einen annehmbaren Prozess, zum Beispiel, indem die dielektrische Schicht 112 Licht ausgesetzt wird, falls die dielektrische Schicht 112 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel unter Verwendung einer anisotropen Ätzung, erfolgen. Falls die dielektrische Schicht 112 ein lichtempfindliches Material ist, kann die dielektrische Schicht 124 nach dem Belichten entwickelt werden.
  • Es ist darauf hinzuweisen, dass die Rückseiten-Umverteilungsstruktur 106 eine beliebige Anzahl dielektrischer Schichten and Metallisierungsstrukturen aufweisen kann. Falls mehr dielektrische Schichten und Metallisierungsstrukturen zu bilden sind, können die oben erörterten Schritte und Prozesse wiederholt werden. Die Metallisierungsstruktur kann Leiterbahnen und leitfähige Durchkontaktierungen aufweisen. Die leitfähigen Durchkontaktierungen können während der Bildung der Metallisierungsstruktur gebildet werden, indem die Impfschicht und leitfähiges Material der Metallisierungsstruktur in der Öffnung der darunterliegenden dielektrischen Schicht gebildet werden. Die leitfähigen Durchkontaktierungen können daher die verschiedenen Leiterbahnen miteinander verbinden und elektrisch koppeln.
  • In 4 können in Ausführungsformen, welche die Rückseiten-Umverteilungsstruktur 106 verwenden, Durchkontaktierungen in den Öffnungen 114 gebildet werden, welche sich von der obersten dielektrischen Schicht der Rückseiten-Umverteilungsstruktur 106 (z.B. der dielektrischen Schicht 112) weg erstrecken. Als ein Beispiel zum Bilden der Durchkontaktierungen 116 wird eine Impfschicht (nicht gezeigt) über der Rückseiten-Umverteilungsstruktur 106, z.B. auf der dielektrischen Schicht 112 und Abschnitten der Metallisierungsstruktur 110, welche durch die Öffnungen 114 freigelegt sind, gebildet. In einigen Ausführungsformen ist die Impfschicht eine Metallschicht, welche eine einzige Schicht oder eine zusammengesetzte Schicht umfassend eine Mehrzahl von aus verschiedenen Materialien gebildeten Unterschichten sein kann. In einer bestimmten Ausführungsform weist die Impfschicht eine Titanschicht und eine Kupferschicht über der Titanschicht auf. Die Impfschicht kann zum Beispiel unter Verwendung von PVD oder dergleichen gebildet werden. Ein Fotolack wird auf der Impfschicht gebildet und strukturiert. Der Fotolack kann durch Rotationsbeschichtung oder dergleichen gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht leitfähigen Durchkontaktierungen. Die Strukturierung bildet Öffnungen durch den Fotolack, um die Impfschicht freizulegen. Ein leitfähiges Material wird in den Öffnungen des Fotolacks und an den freigelegten Abschnitten der Impfschicht gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder stromloses Plattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen, enthalten. Der Fotolack und Abschnitte der Impfschicht, auf welchen das leitfähige Material nicht gebildet worden ist, werden entfernt. Der Fotolack kann durch einen annehmbaren Veraschungs- oder Abstreifprozess, wie zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Sobald der Fotolack entfernt worden ist, werden freiliegende Abschnitte der Impfschicht entfernt, zum Beispiel durch einen annehmbaren Ätzprozess wie Nass- oder Trockenätzung. Die verbleibenden Abschnitte der Impfschicht und leitfähigen Materials bilden die Durchkontaktierungen 116.
  • In 5 werden die integrierten Schaltungs-Dies 50 durch einen Klebstoff 118 an die dielektrische Schicht 112 geklebt. Eine gewünschte Art und Menge integrierter Schaltungs-Dies 50 werden in jeden der Paketbereiche 100A und 100B geklebt. In der gezeigten Ausführungsform werden mehrere integrierte Schaltungs-Dies 50 nebeneinander angeklebt, darunter ein erster integrierter Schaltungs-Die 50A und ein zweiter integrierter Schaltungs-Die 50B, obwohl zusätzliche integrierte Schaltungs-Dies 50 nach Wunsch hinzugefügt werden können. Der erste integrierte Schaltungs-Die 50A kann eine Logikvorrichtung, wie zum Beispiel eine zentrale Verarbeitungseinheit (CPU), eine Grafikverarbeitungseinheit (GPU), ein System-auf-einem-Chip (SoC), ein Mikrocontroller oder dergleichen, sein. Der zweite integrierte Schaltungs-Die 50B kann eine Speichervorrichtung, wie zum Beispiel ein dynamischer Direktzugriffsspeicher- (DRAM-) Die, ein statischer Direktzugriffsspeicher- (SRAM-) Die, ein Hybridspeichercube- (HMC-) Modul, ein Speichermodul mit hoher Bandbreite (HBM) oder dergleichen, sein. In einigen Ausführungsformen können die integrierten Schaltungs-Dies 50A und 50B dieselbe Art von Dies, wie zum Beispiel SOC-Dies, sein. Der erste integrierte Schaltungs-Die 50A und der zweite integrierte Schaltungs-Die 50B können in Prozessen eines selben Technologieknotens gebildet werden, oder können in Prozessen verschiedener Technologieknoten gebildet werden. Zum Beispiel kann der erste integrierte Schaltungs-Die 50A einem höher entwickelten Prozessknoten angehören als der zweite integrierte Schaltungs-Die 50B. Die integrierten Schaltung-Dies 50A und 50B können unterschiedliche Größen aufweisen (z.B. verschiedene Höhe und/oder Oberflächengrößen), oder können dieselbe Größe aufweisen (z.B. dieselben Höhen und/oder Oberflächengrößen). Der verfügbare Raum für die Durchkontaktierungen 116 in den Paketbereichen 100A und 100B kann begrenzt sein, insbesondere wenn die integrierten Schaltungs-Dies 50A und 50B Vorrichtungen mit einer großen Grundfläche, wie zum Beispiel SoC, aufweisen. Die Verwendung der Rückseiten-Umverteilungsstruktur 106 ermöglicht eine verbesserte Verbindungsanordnung, wenn die Paketbereiche 100A und 100B einen begrenzten verfügbaren Raum für die Durchkontaktierungen 116 aufweisen.
  • Der Klebstoff 118 ist auf den Rückseiten der integrierten Schaltungs-Dies 50A und 50B angeordnet, und klebt die integrierten Schaltungs-Dies 50A und 50B an die Rückseiten-Umverteilungsstruktur 106, wie zum Beispiel die dielektrische Schicht 112. Der Klebstoff 118 kann irgendein geeigneter Klebstoff sein, zum Beispiel Epoxid, Die-Befestigungsfilm (DAF) oder dergleichen. Der Klebstoff 118 kann auf die Rückseiten der integrierten Schaltungs-Dies 50A und 50B aufgebracht werden, oder kann über die Fläche des Trägersubstrats 102 aufgebracht werden. Zum Beispiel kann der Klebstoff 118 auf die Rückseiten der integrierten Schaltungs-Dies 50A und 50B vor dem Vereinzeln zum Trennen der integrierten Schaltungs-Dies 50A und 50B aufgebracht werden.
  • In 6 wird ein Einkapselungsmaterial 142 auf den und rund um die verschiedenen Komponenten gebildet. Nach der Bildung ummantelt das Einkapselungsmaterial 142 die Durchkontaktierungen 116 und die integrierten Schaltung-Dies 50A und 50B. Das Einkapselungsmaterial 142 kann eine Formgebungsverbindung, Epoxid oder dergleichen sein. Das Einkapselungsmaterial 142 kann durch Formpressen, Transferpressen oder dergleichen aufgebracht werden, und kann derart über dem Trägersubstrat 102 gebildet werden, dass die Durchkontaktierungen 116 und/oder die integrierten Schaltungs-Dies 50A und 50B verborgen oder bedeckt sind. Das Einkapselungsmaterial 142 wird ferner in Spaltenbereichen zwischen den integrierten Schaltungs-Dies 50 gebildet. Das Einkapselungsmaterial 142 kann in flüssiger oder halb-flüssiger Form aufgebracht und in der Folge ausgehärtet werden.
  • In 7 wird ein Planarisierungsprozess am Einkapselungsmaterial 142 vorgenommen, um die Durchkontaktierungen 116 und die Die-Verbinder 66 freizulegen. Der Planarisierungprozess kann auch Material der Durchkontaktierungen 116, der dielektrischen Schicht 68 und/oder der Die-Verbinder 66 entfernen, bis die Die-Verbinder 66 und die Durchkontaktierungen 116 freigelegt sind. Obere Flächen der Durchkontaktierungen 116, der Die-Verbinder 66, der dielektrischen Schicht 68 und des Einkapselungsmaterials 142 sind nach dem Planarisierungprozess koplanar. Der Planarisierungsprozess kann zum Beispiel ein chemisch-mechanischer Polier- (CMP-), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann die Planarisierung weggelassen werden, zum Beispiel falls die Durchkontaktierungen 116 und/oder Die-Verbinder 66 bereits freiliegen.
  • In den 8 bis 11 wird eine Vorderseiten-Umverteilungsstruktur 122 (siehe 11) über dem Einkapselungsmaterial 142, den Durchkontaktierungen 116 und den integrierten Schaltungs-Dies 50A und 50B gebildet. Die Vorderseiten-Umverteilungsstruktur 122 weist die dielektrischen Schichten 124, 128, 132 und 136; und die Metallisierungsstrukturen 126, 130 und 134 auf. Die Metallisierungsstrukturen können auch als Wiederverteilungsschichten oder Wiederverteilungsleitungen bezeichnet werden. Die Vorderseiten-Umverteilungsstruktur 122 ist als ein Beispiel mit drei Schichten von Metallisierungsstrukturen gezeigt. Mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen können in der Vorderseiten-Umverteilungsstruktur 122 gebildet werden. Falls weniger dielektrische Schichten und Metallisierungsstrukturen zu bilden sind, können die oben erörterten Schritte und Prozesse ausgelassen werden. Falls mehr dielektrische Schichten und Metallisierungsstrukturen zu bilden sind, können die oben erörterten Schritte und Prozesse wiederholt werden.
  • In 8 wird die dielektrische Schicht 124 am Einkapselungsmaterial 142, den Durchkontaktierungen 116 und den Die-Verbindern 66 aufgebracht. In einigen Ausführungsformen wird die dielektrische Schicht 124 aus einem lichtempfindlichen Material, wie zum Beispiel PBO, Polyimid, BCB oder dergleichen, gebildet, welches unter Verwendung einer Lithografie-Maske strukturiert werden kann. Die dielektrische Schicht 124 kann durch Rotationsbeschichtung, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Dann wird die dielektrische Schicht 124 strukturiert. Die Strukturierung bildet Öffnungen, welche Abschnitte der Durchkontaktierungen 116 und der Die-Verbinder 66 freilegen. Die Strukturierung kann durch einen annehmbaren Prozess, zum Beispiel indem die dielektrische Schicht 124 Licht ausgesetzt wird, falls die dielektrische Schicht 124 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel unter Verwendung einer anisotropen Ätzung, erfolgen. Falls die dielektrische Schicht 124 ein lichtempfindliches Material ist, kann die dielektrische Schicht 124 nach dem Belichten entwickelt werden.
  • Dann wird die Metallisierungsstruktur 126 gebildet. Die Metallisierungsstruktur 126 weist Leitungsabschnitte (auch als Leiterbahnen bezeichnet) auf der und sich entlang der Hauptfläche der dielektrischen Schicht 124 erstreckend auf. Die Metallisierungsstruktur 126 weist ferner Durchkontaktierungsabschnitte (auch als leitfähige Durchkontaktierungen bezeichnet) auf, die sich durch die dielektrische Schicht 124 erstrecken, um die Durchkontaktierungen 116 und die integrierten Schaltungs-Dies 50 physisch und elektrisch zu verbinden. Als ein Beispiel zum Bilden der Metallisierungsstruktur 126 wird eine Impfschicht über der dielektrischen Schicht 114 und in den Öffnungen, welche sich durch die dielektrische Schicht 124 erstrecken, gebildet. In einigen Ausführungsformen ist die Impfschicht eine Metallschicht, welche eine einzige Schicht oder eine zusammengesetzte Schicht umfassend eine Mehrzahl von aus verschiedenen Materialien gebildeten Unterschichten sein kann. In einigen Ausführungsformen umfasst die Impfschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Impfschicht kann zum Beispiel unter Verwendung von PVD oder dergleichen gebildet werden. Ein Fotolack wird dann gebildet und auf der Impfschicht strukturiert. Der Fotolack kann durch Rotationsbeschichtung oder dergleichen gebildet werden, und kann zum Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 126. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Impfschicht freizulegen. Ein leitfähiges Material wird dann in den Öffnungen des Fotolacks und an den freigelegten Abschnitten der Impfschicht gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder stromlosem Plattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen, enthalten. Die Kombination des leitfähigen Materials und der darunterliegenden Abschnitte der Impfschicht bilden die Metallisierungsstruktur 126. Der Fotolack und Abschnitte der Impfschicht, auf welchen das leitfähige Material nicht gebildet worden ist, werden entfernt. Der Fotolack kann durch einen annehmbaren Veraschungs- oder Abstreifprozess, wie zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Sobald der Fotolack entfernt worden ist, werden freiliegende Abschnitte der Impfschicht entfernt, zum Beispiel durch einen annehmbaren Ätzprozess wie Nass- oder Trockenätzung.
  • In 9 wird die dielektrische Schicht 128 auf der Metallisierungsstruktur 126 und der dielektrischen Schicht 124 aufgebracht. Die dielektrische Schicht 128 kann auf eine ähnliche Weise wie die dielektrische Schicht 124 gebildet werden, und kann aus einem ähnlichen Material wie die dielektrische Schicht 124 gebildet werden.
  • Dann wird die Metallisierungsstruktur 130 gebildet. Die Metallisierungsstruktur 130 weist Leitungsabschnitte auf der und sich entlang der Hauptfläche der dielektrischen Schicht 128 erstreckend auf. Die Metallisierungsstruktur 130 weist ferner Durchkontaktierungsabschnitte auf, die sich durch die dielektrische Schicht 128 erstrecken, um die Metallisierungsstruktur 126 physisch und elektrisch zu verbinden. Die Metallisierungsstruktur 130 kann auf eine ähnliche Weise und aus einem ähnlichen Material gebildet werden wie die Metallisierungsstruktur 126. In einigen Ausführungsformen weist die Metallisierungsstruktur 130 eine andere Größe auf als die Metallisierungsstruktur 126. Zum Beispiel können die Leiterbahnen und/oder Durchkontaktierungen der Metallisierungsstruktur 130 breiter oder dicker sein als die Leiterbahnen und/oder Durchkontaktierungen der Metallisierungsstruktur 126. Ferner kann die Metallisierungsstruktur 130 mit einer größeren Teilung gebildet werden als die Metallisierungsstruktur 126.
  • In 10 wird die dielektrische Schicht 128 auf der Metallisierungsstruktur 130 und der dielektrischen Schicht 128 aufgebracht. Die dielektrische Schicht 132 kann auf eine ähnliche Weise gebildet werden wie die dielektrische Schicht 124, und kann aus einem ähnlichen Material wie die dielektrische Schicht 124 gebildet werden.
  • Dann wird die Metallisierungsstruktur 134 gebildet. Die Metallisierungsstruktur 134 weist Leitungsabschnitte auf der und sich entlang der Hauptfläche der dielektrischen Schicht 132 erstreckend auf. Die Metallisierungsstruktur 134 weist ferner Durchkontaktierungsabschnitte auf, die sich durch die dielektrische Schicht 132 erstrecken, um die Metallisierungsstruktur 130 physisch und elektrisch zu verbinden. Die Metallisierungsstruktur 134 kann auf eine ähnliche Weise und aus einem ähnlichem Material gebildet werden wie die Metallisierungsstruktur 126. Die Metallisierungsstruktur 134 ist die oberste Metallisierungsstruktur der Vorderseiten-Umverteilungsstruktur 122. Als solche sind sämtliche Zwischenmetallisierungsstrukturen der Vorderseiten-Umverteilungsstruktur 122 (z.B. die Metallisierungsstrukturen 126 und 130) zwischen der Metallisierungsstruktur 134 und den integrierten Schaltungs-Dies 50A und 50B angeordnet. In einigen Ausführungsformen weist die Metallisierungsstruktur 134 eine andere Größe auf als die Metallisierungsstrukturen 126 und 130. Zum Beispiel können die Leiterbahnen und/oder Durchkontaktierungen der Metallisierungsstruktur 134 breiter oder dicker sein als die Leiterbahnen und/oder Durchkontaktierungen der Metallisierungsstrukturen 126 und 130. Ferner kann die Metallisierungsstruktur 134 mit einer größeren Teilung gebildet werden als die Metallisierungsstruktur 130.
  • In 11 wird die dielektrische Schicht 136 auf der Metallisierungsstruktur 134 und der dielektrischen Schicht 132 aufgebracht. Die dielektrische Schicht 136 kann auf eine ähnliche Weise wie die dielektrische Schicht 124 gebildet werden, und kann aus demselben Material gebildet werden wie die dielektrische Schicht 124. Die dielektrische Schicht 136 ist die oberste dielektrische Schicht der Vorderseiten-Umverteilungsstruktur 122. Als solche sind sämtliche Metallisierungsstrukturen der Vorderseiten-Umverteilungsstruktur 122 (z.B. die Metallisierungsstrukturen 126,130 und 134) zwischen der dielektrischen Schicht 136 und den integrierten Schaltungs-Dies 50A und 50B angeordnet. Ferner sind sämtliche dielektrischen Zwischenschichten der Vorderseiten-Umverteilungsstruktur 122 (z.B. die dielektrischen Schichten 124, 128, 132) zwischen der dielektrischen Schicht 136 und den integrierten Schaltungs-Dies 50A und 50B angeordnet.
  • In 12 werden Kontaktflächen 138 zur externen Verbindung an der Vorderseiten-Umverteilungsstruktur 122 gebildet. Die Kontaktflächen 138 weisen buckelförmige Bereiche auf und sich entlang der Hauptfläche der dielektrischen Schicht 136 erstreckend auf, und weisen Durchkontaktierungsabschnitte, die sich durch die dielektrische Schicht 136 erstrecken, um die Metallisierungsstruktur 134 physisch und elektrisch zu verbinden, auf. In der Folge werden die Kontaktflächen 138 elektrisch mit den Durchkontaktierungen 116 und den integrierten Schaltungs-Dies 50A und 50B verbunden. In einigen Ausführungsformen können die Kontaktflächen 138 eine obere Fläche aufweisen, die auf einer Ebene mit der oberen Fläche der dielektrischen Schicht 136 angeordnet ist. Die Kontaktflächen 138 können aus demselben Material gebildet sein wie die Metallisierungsstruktur 126. In einigen Ausführungsformen weisen die Kontaktflächen 138 eine andere Größe auf als die Metallisierungsstruktur 126, 130 und 134.
  • Kontaktflächen 140 werden gebildet, um Verbinderpunkte für einen IVR-Chip (oder eine andere Vorrichtung), die in einem nachfolgenden Prozess verbunden werden können, bereitzustellen. Die Kontaktflächen 140 können buckelförmige Bereiche auf und sich entlang der Hauptfläche der dielektrischen Schicht 136 erstreckend und Durchkontaktierungsabschnitte, die sich durch die dielektrische Schicht 136 erstrecken, um die Metallisierungsstruktur 134 physisch und elektrisch zu verbinden, aufweisen. In einigen Ausführungsformen können die Kontaktflächen 140 eine obere Fläche aufweisen, die auf einer Ebene mit der oberen Fläche der dielektrischen Schicht 136 angeordnet ist. Die Metallisierungsstruktur 134 kann bestimmte der Kontaktflächen 140 elektrisch mit Spannungseingängen der integrierten Schaltungs-Dies 50A und/oder 50B verbinden, um eine geregelte Spannungsausgabe von einem IVR-Chip (weiter unten ausführlich besprochen) zu den integrierten Schaltungs-Dies 50A und/oder 50B weiterzuleiten. Die Metallisierungsstruktur 134 kann weitere der Kontaktflächen 140 elektrisch mit bestimmten der Kontaktflächen 138 verbinden, um ein Spannungseingangssignal zum IVR-Chip weiterzuleiten.
  • Andere Merkmale und Prozesse können ebenfalls enthalten sein. Zum Beispiel können Teststrukturen enthalten sein, um die Verifizierungstests der dreidimensionalen (3D-) Packungs- oder integrierten 3D-Schaltungs- (3DIC-) Vorrichtungen zu unterstützen. Die Teststrukturen können zum Beispiel Testanschlussflächen aufweisen, die in einer Wiederverteilungsschicht oder auf einem Substrat gebildet sein können, was das Prüfen der 3D-Packungen oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Verifizierungstests können sowohl an Zwischenstrukturen als auch an der endgültigen Struktur ausgeführt werden. Darüber hinaus können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Prüfmethoden verwendet werden, welche die Zwischenverifizierung als gut bekannter Dies integrieren, um die Ausbeute zu erhöhen und die Kosten zu verringern.
  • In 13 wird ein Vereinzelungsprozess durchgeführt, indem entlang Trennlinienbereichen 150, zum Beispiel zwischen dem ersten Paketbereich 100A und dem zweiten Paketbereich 100B, gesägt wird. Das Sägen vereinzelt den ersten Paketbereich 100A vom zweiten Paketbereich 100B. In einigen Ausführungsformen wird vor der Vereinzelung eine Trägersubstratloslösung durchgeführt, um das Trägersubstrat 102 von der Rückseiten-Umverteilungsstruktur 106, zum Beispiel der dielektrischen Schicht 108, zu trennen (oder „loszulösen“). Im Einklang mit einigen Ausführungsformen umfasst das Loslösen das Projizieren eines Lichts, wie zum Beispiel eines Laserlichts oder eines UV-Lichts, auf die Trennschicht 104, sodass sich die Trennschicht 104 durch die Hitze des Lichts zersetzt und das Trägersubstrat 102 entfernt werden kann. Dann wird die Struktur umgedreht und auf einem Band, wie zum Beispiel dem Band 148, platziert. In einigen Ausführungsformen kann der Vereinzelungsprozess durch Sägen von der Rückseite des ersten Paketbereichs 100A zur Vorderseite des ersten Paketbereichs 100A durchgeführt werden. In einigen Ausführungsformen kann die Struktur erneut umgedreht und auf einem weiteren Band (nicht gezeigt) platziert werden, sodass der Vereinzelungsprozess durch Sägen von der Vorderseite des ersten Paketbereichs 100A zur Rückseite des ersten Paketbereichs 100A durchgeführt werden kann. Nach dem Vereinzelungsprozess ist der erste Paketbereich 100A vom zweiten Paketbereich 100B getrennt, wodurch sich eine erste Paketkomponente 100 ergibt.
  • Die 14 bis 21 zeigen Querschnittsansichten von Zwischenschritten während eines Prozesses zum Bilden einer zweiten Paketkomponente 200. In 14 können eine oder mehrere der vereinzelten ersten Paketkomponenten 100 auf einem Trägersubstrat 202 angebracht werden. Zusätzliche Paketkomponenten (nicht gezeigt) können ebenfalls auf dem Trägersubstrat 202 angebracht werden. Die zusätzlichen Paketkomponenten können dieselben sein wie die erste Paketkomponente 100, oder können eine andere Art von Paketkomponente sein. Das Trägersubstrat 202 kann ähnlich dem Trägersubstrat 102 sein. Das Trägersubstrat 202 kann die darauf gebildete Trennschicht 204 aufweisen, die unter Verwendung der oben in Bezug auf die Trennschicht 104 beschriebenen Materialien und Prozesse gebildet werden kann.
  • In 15 wird ein Einkapselungsmaterial 206 auf den und rund um die verschiedenen Komponenten gebildet. Nach der Bildung ummantelt das Einkapselungsmaterial 206 die erste Paketkomponente 100. Das Einkapselungsmaterial 206 kann eine Formgebungsverbindung, Epoxid oder dergleichen sein. Das Einkapselungsmaterial 206 kann durch Formpressen, Transferpressen oder dergleichen aufgebracht werden, und kann derart über dem Trägersubstrat 202 gebildet werden, dass die ersten Paketkomponenten 100 verborgen oder bedeckt sind. Das Einkapselungsmaterial 206 wird ferner in Spaltbereichen zwischen ersten Paketkomponenten 100 gebildet. Das Einkapselungsmaterial 206 kann in flüssiger oder halb-flüssiger Form aufgebracht und in der Folge ausgehärtet werden. Nach der Bildung des Einkapselungsmaterials 206 wird ein Planarisierungprozess am Einkapselungsmaterial 206 durchgeführt, um die Kontaktflächen 138 und die Kontaktflächen 140 freizulegen. Obere Flächen der Kontaktflächen 138, der Kontaktflächen 140 und des Einkapselungsmaterials 206 sind nach dem Planarisierungsprozess koplanar. Der Abstand zwischen der oberen Fläche des Einkapselungsmaterials 206 und der oberen Fläche der dielektrischen Schicht 136 kann zwischen ungefähr 5 µm und ungefähr 100 µm betragen, zum Beispiel ungefähr 10 µm, wobei auch andere Abstände erwogen werden und verwendet werden können. In einigen anderen Ausführungsformen kann der Planarisierungprozess die obere Fläche des Einkapselungsmaterials 206 und die obere Fläche der dielektrischen Schicht 136 nivellieren. Der Planarisierungsprozess kann zum Beispiel ein chemisch-mechanischer Polier-(CMP-), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann die Planarisierung weggelassen werden, zum Beispiel falls die Kontaktflächen 138 und die Kontaktflächen 140 bereits freiliegen.
  • In 16 wird ein integrierter Spannungsregler (IVR) 210 bereitgestellt und auf die Kontaktflächen 140 ausgerichtet. Der IVR 210 weist Kontaktflächen 205 auf, wobei jede davon einer Kontaktfläche der Kontaktflächen 140 entspricht. Der IVR 210 kann auch leitfähige Verbinder 207 gebildet an jeder der Kontaktflächen 205 aufweisen. Die leitfähigen Verbinder 207 können Kugelgitteranordnungs- (BGA-) Verbinder, Lotkugeln, Metallsäulen, kontrolliert zusammenbrechende Chipverbindungs- (C4-) Höcker, Mikrohöcker, durch stromlose Nickel-stromlose Palladium-Eintauchgoldtechnik (ENEPIG) gebildete Höcker, oder dergleichen sein. Die leitfähigen Verbinder 207 können ein leitfähiges Material, wie zum Beispiel Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon, aufweisen. In einigen Ausführungsformen werden die leitfähigen Verbinder 207 durch anfängliches Formen einer Schicht aus Lot durch Verdampfung, Elektroplattieren, Drucken, Lotzuführung, Kugelplatzierung oder dergleichen gebildet. Sobald eine Lotschicht auf der Struktur gebildet worden ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschten Höckerformen zu formen. In einer weiteren Ausführungsform weisen die leitfähigen Verbinder 207 Metallsäulen (wie zum Beispiel eine Kupfersäule) gebildet durch Zerstäubung, Drucken, Elektroplattieren, stromloses Plattierung, CVD oder dergleichen auf. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappe auf der Oberseite der Metallsäulen gebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon aufweisen und kann durch einen Plattierungsprozess gebildet werden. Die leitfähigen Verbinder 207 können eine Teilung von zwischen ungefähr 20 µm und ungefähr 80 µm aufweisen, zum Beispiel ungefähr 40 µm, obwohl auch andere Teilungen erwogen werden und verwendet werden können. Die Teilung entspricht der Platzierung der Kontaktflächen 140. Der IVR 210 kann unter Verwendung eines Auswahl- und Platzierungsprozesses oder eines anderen geeigneten Prozesses angeordnet werden.
  • Der IVR 210 kann eine Dicke von zwischen ungefähr 10 µm und ungefähr 200 µm aufweisen, zum Beispiel ungefähr 30 µm, obwohl auch andere Abmessungen erwogen werden und verwendet werden können. Der IVR 210 kann eine Breitenabmessung von zwischen ungefähr 2 mm and 40 mm, zum Beispiel ungefähr 5 mm, und eine Tiefenabmessung (in die Seite hinein und aus der Seite heraus) von zwischen ungefähr 2 mm und ungefähr 80 mm, zum Beispiel ungefähr 5 mm, aufweisen, obwohl auch andere Abmessungen erwogen werden und verwendet werden können.
  • In 17 wird der IVR 210 durch die leitfähigen Verbinder 207 mit den Kontaktflächen 140 verbunden. In einigen Ausführungsformen können die leitfähigen Verbinder 207 aufgeschmolzen werden, um den IVR 210 mit den Kontaktflächen 140 zu koppeln. In einigen Ausführungsformen kann das Verbinden durch den gezeigten Flip-Chip-Prozess erfolgen. In anderen Ausführungsformen kann der IVR 210 eine oberflächenmontierte Vorrichtung sein. In weiteren Ausführungsformen kann der IVR 210 durch einen Drahtverbindungsprozess verbunden werden.
  • In einigen Ausführungsformen weisen die leitfähigen Verbinder 207 einen auf ihnen gebildeten Epoxidfluss (nicht gezeigt) auf, bevor sie aufgeschmolzen werden, wobei mindestens ein Teil des Epoxidanteils des Epoxidflusses übrig bleibt, nachdem der IVR 210 an der ersten Paketkomponente 100 angebracht worden ist.
  • In einigen Ausführungsformen wird eine Unterfüllung 208 zwischen der ersten Paketkomponente 100 und dem IVR 210 gebildet, welche die leitfähigen Verbinder 207 umgibt. Die Unterfüllung 208 kann Spannung verringern und die aus dem Aufschmelzen der leitfähigen Verbinder 207 entstandenen Verbindungen schützen. Die Unterfüllung kann durch einen Kapillarflussprozess gebildet werden, nachdem der IVR 210 angebracht worden ist, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor der IVR 210 angebracht wird. In Ausführungsformen, in welchen der Epoxidfluss gebildet wird, kann dieser als die Unterfüllung 208 dienen.
  • Obwohl nur ein IVR 210 abgebildet ist, versteht sich, dass gegebenenfalls mehrere IVR-Vorrichtungen verwendet werden können. Die seitlichen Ausdehnungen des IVR 210 können innerhalb der seitlichen Ausdehnungen der Vorderseiten-Umverteilungsstruktur 122 angeordnet sein (siehe 12). Mit anderen Worten kann die Grundfläche des IVR 210 zur Gänze von der Grundfläche der ersten Paketkomponente 100 überlappt werden. In anderen Ausführungsformen kann ein Randabschnitt des IVR 210 die seitlichen Ausdehnungen der Vorderseiten-Umverteilungsstruktur 122 überragen. In einigen Ausführungsformen kann der Entwurf der Vorderseiten-Umverteilungsstruktur 122 eine Reihe von zwei oder mehr Durchkontaktierungen in den Metallisierungsstrukturen (z.B. den Metallisierungsstrukturen 126, 130 und 134 von 12) der Vorderseiten-Umverteilungsstruktur 122 bereitstellen, sodass die Durchkontaktierungen einen kurzen Pfad zu einem Spannungseingang der integrierten Schaltungs-Dies 50A und/oder 50B bereitstellen.
  • In einigen Ausführungsformen können die Durchkontaktierungen durch jede der dielektrischen Schichten der Umverteilungsstruktur ausgerichtet und gestapelt werden, um einen kurzen Pfad zu bilden. In einigen Ausführungsformen kann der IVR 210 einen geregelten Spannungsausgang aufweisen, der vertikal auf einen Spannungseingang der integrierten Schaltungs-Dies 50A und/oder 50B ausgerichtet ist, und in solchen Ausführungsformen können die Durchkontaktierungen auch durch jede der dielektrischen Schichten ausgerichtet und gestapelt werden, um einen geradlinigen vertikalen Pfad zwischen der Ausgangsspannung des IVR 210 und dem Spannungseingang der integrierten Schaltungs-Dies 50A und/oder 50B zu bilden. In einigen Ausführungsformen kann die Gesamtlänge des Pfads vom geregelten Spannungsausgang des IVR 210 zum Spannungseingang der integrierten Schaltungs-Dies 50A und/oder 50B zwischen ungefähr 20 µm und ungefähr 1.000 µm, zwischen ungefähr 100 µm und ungefähr 5.000 µm, oder zwischen ungefähr 100 µm und ungefähr 40.000 µm betragen.
  • Ein kurzer Pfad schafft weniger IR-Abfall vom IVR 210 zu den integrierten Schaltungs-Dies 50A und/oder 50B als zum Beispiel ein Spannungsregler, der neben den integrierten Schaltungs-Dies 50A und/oder 50B zum Beispiel unter Verwendung eines Mikroleiterrahmen-Chipträgers (MLCC) angebracht wird. In einigen Ausführungsformen kann der gesamte IR-Abfall zwischen ungefähr 0,5 % und 2,5 % betragen, zum Beispiel ungefähr 1,4 %, obwohl auch andere Werte erwogen werden. Im Gegensatz dazu kann ein über einen MLCC angebrachter Spannungsregler einen IR-Abfall von ungefähr 4,5 % oder mehr aufweisen.
  • Fachleute werden erkennen, dass statt oder zusätzlich zum IVR 210 auch andere Vorrichtungen verwendet werden können. In einigen Ausführungsformen können Vorrichtungen wie eine integrierte Paketvorrichtung (IPD), eine Speichervorrichtung wie SRAM oder dergleichen, eine Siliziumbrücke und/oder andere Vorrichtungen verwendet werden, um eine System-auf-Wafer-Vorrichtung zu schaffen. Zum besseren Verständnis erörtert die folgende Offenbarung speziell den IVR 210, wobei sich jedoch versteht, dass jede beliebige dieser Vorrichtungen verwendet werden kann und im Umfang dieser Offenbarung eingeschlossen ist.
  • In 18 wird eine Umverteilungsstruktur 240 (siehe 11) über dem Einkapselungsmaterial 206, der ersten Paketkomponente 100 und dem IVR 210 gebildet. Die Umverteilungsstruktur 240 weist die dielektrischen Schichten 212, 218, 222, 226, 230, 234 und 238; und die Metallisierungsstrukturen 216, 220, 224, 228, 232 und 236 auf. Die Metallisierungsstrukturen können auch als Wiederverteilungsschichten oder Wiederverteilungsleitungen bezeichnet werden. Die Umverteilungsstruktur 240 ist als ein Beispiel mit sechs Schichten von Metallisierungsstrukturen gezeigt. Mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen können in der Umverteilungsstruktur 240 gebildet werden.
  • Die dielektrische Schicht 212 wird auf dem Einkapselungsmaterial 206 und den Kontaktflächen 138 und dem IVR 210 aufgebracht. In einigen Ausführungsformen wird die dielektrische Schicht 124 aus einem lichtempfindlichen Material, wie zum Beispiel PBO, Polyimid, BCB oder dergleichen, gebildet, welches unter Verwendung einer Lithografie-Maske strukturiert werden kann. Die dielektrische Schicht 212 kann durch Rotationsbeschichtung, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Die dielektrische Schicht 212 kann eine Dicke von zwischen ungefähr 35 µm und ungefähr 250 µm aufweisen, zum Beispiel ungefähr 50 µm, obwohl auch andere Abmessungen erwogen werden und verwendet werden können. Dann wird die dielektrische Schicht 212 strukturiert. Die Strukturierung bildet Öffnungen, welche Abschnitte der Kontaktflächen 138 freilegen. Die Strukturierung kann durch einen annehmbaren Prozess, zum Beispiel indem die dielektrische Schicht 212 Licht ausgesetzt wird, falls die dielektrische Schicht 212 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel unter Verwendung einer anisotropen Ätzung, erfolgen. Falls die dielektrische Schicht 212 ein lichtempfindliches Material ist, kann die dielektrische Schicht 212 nach dem Belichten entwickelt werden.
  • In einigen Ausführungsformen beträgt ein Abstand D1 zwischen der oberen Fläche des IVR 210 und der oberen Fläche der dielektrischen Schicht 212 zwischen ungefähr 0 µm (auf einer Ebene) und ungefähr 100 µm, zum Beispiel ungefähr 15 µm, obwohl auch andere Abmessungen erwogen werden. In anderen Ausführungsformen kann die obere Fläche des IVR 210 über die obere Fläche der dielektrischen Schicht 212 hervorstehen (siehe 19).
  • Dann wird die Metallisierungsstruktur 216 gebildet. Die Metallisierungsstruktur 216 weist Leitungsabschnitte (auch als Leiterbahnen bezeichnet) auf der und sich entlang der Hauptfläche der dielektrischen Schicht 212 erstreckend auf. Die Metallisierungsstruktur 216 weist ferner Durchkontaktierungen 214 (auch als leitende Durchkontaktierungen bezeichnet) auf, die sich durch die dielektrische Schicht 212 erstrecken, um die Kontaktflächen 138 physisch und elektrisch zu verbinden. Als ein Beispiel zum Bilden der Metallisierungsstruktur 216 wird eine Impfschicht über der dielektrischen Schicht 212 und in den Öffnungen, welche sich durch die dielektrische Schicht 212 erstrecken, gebildet. In einigen Ausführungsformen ist die Impfschicht eine Metallschicht, welche eine einzelne Schicht oder eine zusammengesetzte Schicht aufweisend eine Mehrzahl von aus verschiedenen Materialien gebildeten Unterschichten sein kann. In einigen Ausführungsformen umfasst die Impfschicht eine Titanschicht und eine Kupferschicht über der Titanschicht. Die Impfschicht kann zum Beispiel unter Verwendung von PVD oder dergleichen gebildet werden. Ein Fotolack wird dann gebildet und auf der Impfschicht strukturiert. Der Fotolack kann durch Rotationsbeschichtung oder dergleichen gebildet werden und kann zum Strukturieren belichtet werden. Die Struktur des Fotolacks entspricht der Metallisierungsstruktur 216. Das Strukturieren bildet Öffnungen durch den Fotolack, um die Impfschicht freizulegen. Ein leitfähiges Material wird dann in den Öffnungen des Fotolacks und an den freigelegten Abschnitten der Impfschicht gebildet. Das leitfähige Material kann durch Plattieren, wie zum Beispiel Elektroplattieren oder stromloses Plattieren oder dergleichen, gebildet werden. Das leitfähige Material kann ein Metall, wie zum Beispiel Kupfer, Titan, Wolfram, Aluminium oder dergleichen, umfassen. Die Kombination des leitfähigen Materials und der darunterliegenden Abschnitte der Impfschicht bilden die Metallisierungsstruktur 216. Der Fotolack und Abschnitte der Impfschicht, auf welchen das leitfähige Material nicht gebildet worden ist, werden entfernt. Der Fotolack kann durch einen annehmbaren Veraschungs- oder Abstreifprozess, wie zum Beispiel unter Verwendung eines Sauerstoffplasmas oder dergleichen, entfernt werden. Sobald der Fotolack entfernt worden ist, werden freiliegende Abschnitte der Impfschicht entfernt, zum Beispiel durch einen annehmbaren Ätzprozess wie Nass- oder Trockenätzung.
  • Der oben beschriebene Prozess zum Bilden der dielektrischen Schicht 212 und der Metallisierungsstruktur 216 kann so viele Male wiederholt werden wie notwendig, um eine gewünschte Anzahl von Schichten der Umverteilungsstruktur 240 zu bilden. In der gezeigten Ausführungsform kann der Prozess des Bildens der dielektrischen Schicht 212 und der Metallisierungsstruktur 216 wiederholt werden, um die dielektrischen Schicht 218 und die Metallisierungsstruktur 220, dann die dielektrischen Schicht 222 und die Metallisierungsstruktur 224, dann die dielektrischen Schicht 226 und die Metallisierungsstruktur 228, dann die dielektrischen Schicht 230 und die Metallisierungsstruktur 232, dann die dielektrischen Schicht 234 und die Metallisierungsstruktur 236 zu bilden. Auf der Metallisierungsstruktur 236 kann eine letzte dielektrische Schicht 238 gebildet werden, welche auf eine ähnliche Weise gebildet werden kann wie die dielektrischen Schicht 212. Die dielektrische Schicht 238 ist die oberste dielektrische Schicht der Umverteilungsstruktur 240.
  • In 19 weist der IVR 210 eine obere Fläche auf, welche über die obere Fläche der dielektrischen Schicht 212 hervorsteht. Der IVR 210 kann um einen Abstand D2 hervorstehen, wobei D2 zwischen ungefähr 0 µm (auf einer Ebene) und ungefähr 50 µm, zum Beispiel ungefähr 15 µm, betragen kann, obwohl auch andere Abmessungen erwogen werden. In diesen Ausführungsformen kann der IVR 210 in mehrere dielektrische Schichten der Umverteilungsstruktur 240 hineinragen. Der Abstand D3 zwischen der oberen Fläche des IVR 210 und der Oberseite der nächsten dielektrischen Schicht der Umverteilungsstruktur 240 kann zwischen ungefähr 0 µm (auf einer Ebene) und ungefähr 100 µm, zum Beispiel ungefähr 15 µm, betragen, obwohl auch andere Abmessungen erwogen werden.
  • In 20 werden Metallurgien unter den Höckern (UBM) 242 für die externe Verbindung mit der Umverteilungsstruktur 240 gebildet. Die UBM 242 weisen buckelförmige Abschnitte auf und sich entlang der Hauptfläche der dielektrischen Schicht 238 erstreckend auf, und weisen Durchkontaktierungsabschnitte auf, die sich durch die dielektrische Schicht 238 erstrecken, um die Metallisierungsstruktur 236 körperlich und elektrisch zu verbinden. In der Folge sind die UBM 242 elektrisch mit den Durchkontaktierungen 214 und der ersten Paketkomponente 100 verbunden. Die UBM 242 können aus demselben Material gebildet werden wie die Metallisierungsstruktur 236. In einigen Ausführungsformen weisen die UBM 242 eine andere Größe auf als die Metallisierungsstrukturen 216, 220, 224, 228, 232 und 236. Bestimmte der UBM 242 werden mit dem IVR 210 verbunden, um dem IVR 210 Hochspannungssignale zur Regulierung und Umwandlung in ein Niederspannungssignal, welches der ersten Paketkomponente 100 bereitzustellen ist, zuzuführen.
  • In 21 werden leitfähige Verbinder 246 an den UBM 242 gebildet. Die leitfähigen Verbinder 246 können Kugelgitteranordnungs- (BGA-) Verbinder, Lotkugeln, Metallsäulen, kontrolliert zusammenbrechende Chipverbindungs- (C4-) Höcker, Mikrohöcker, durch stromlose Nickel-stromlose Palladium-Eintauchgoldtechnik (ENEPIG) gebildete Höcker, oder dergleichen sein. Die leitfähigen Verbinder 246 können ein leitfähiges Material, wie zum Beispiel Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon, aufweisen. In einigen Ausführungsformen werden die leitfähigen Verbinder 246 durch anfängliches Formen einer Schicht aus Lot durch Verdampfung, Elektroplattieren, Drucken, Lotzuführung, Kugelplatzierung oder dergleichen gebildet. Sobald eine Lotschicht auf der Struktur gebildet worden ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschten Höckerformen zu formen. In einer weiteren Ausführungsform weisen die leitfähigen Verbinder 246 Metallsäulen (wie zum Beispiel eine Kupfersäule) gebildet durch Zerstäubung, Drucken, Elektroplattieren, stromloses Plattierung, CVD oder dergleichen auf. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen. In einigen Ausführungsformen wird eine Metallkappe auf der Oberseite der Metallsäulen gebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon aufweisen und kann durch einen Plattierungsprozess gebildet werden.
  • In 22 kann im Einklang mit einigen Ausführungsformen statt des Bildens der UBM 242 eine Metallisierungsstruktur 244 über der dielektrischen Schicht 238 gebildet werden. Die Metallisierungsstruktur 244 kann unter Verwendung von Materialien und Prozessen ähnlich jenen, die oben in Bezug auf die Metallisierungsstruktur 216 beschrieben sind, gebildet werden. Die Metallisierungsstruktur 244 kann in der Struktur gebildete Bereiche aufweisen, welche zum Bilden leitfähiger Verbinder 246 darauf geeignet sind, die wiederum unter Verwendung der oben beschriebenen Prozesse und Materialien gebildet werden können.
  • In 23 wird ein halbfertiges Substrat 300 (auch als Substrat 300 bezeichnet) bereitgestellt, und in 24 wird es mit der zweiten Paketkomponente 200 verbunden. Das Substrat 300 stellt Stärke und Steifigkeit für die ersten Paketkomponenten 100 bereit. Das Substrat 300 verringert Verwerfungsprobleme, die aus einem Missverhältnis der Wärmeausdehnungskoeffizienten (CTE) zwischen den verschiedenen Schichten der Umverteilungsstruktur 240 entstehen können. Ohne das Substrat 300 würde die zweite Paketkomponente 200 wahrscheinlich Verwerfungsprobleme erleiden, wenn das Trägersubstrat 202 entfernt wird. Ohne das Substrat 300 zum Verringern von Verwerfungsproblemen kann die Umverteilungsstruktur 240 Metallisierungsstrukturen verwenden, welche an jeder der Schichten spiegelbildlich zueinander angeordnet werden, sodass für jede beliebige der Metallisierungsstrukturen die linke Seite der Struktur gleich wie die rechte Seite der Struktur ist. Da das Substrat 300 jedoch bereitgestellt wird, schaffen der Substratkern 310 und andere Schichten Stabilität und Steifigkeit, um Verwerfung zu verhindern, wodurch sich jede der Metallisierungsstrukturen 216, 220, 224, 228, 232 und 236 über die gesamte Schicht hinweg verändern kann, was eine größere Flexibilität für die Strukturverlegung schafft. Mit anderen Worten kann die rechte Seite der Metallisierungsstrukturen anders sein als die linke Seite der Metallisierungsstruktur, oder die rechte Seite der Metallisierungsstruktur kann asymmetrisch zur linken Seite der Metallisierungsstruktur sein.
  • Die Verwendung eines halbfertigen Substrats 300 weist auch den Vorteil auf, dass das Substrat 300 in einem getrennten Prozess gefertigt wird. Die Verwendung eines getrennten Prozesses zum Bilden des Substrats 300 kann zu größerer Zuverlässigkeit und höherer Substratausbeute führen. Da das Substrat 300 in einem getrennten Prozess gebildet wird, kann es darüber hinaus getrennt getestet werden, sodass ein als gut bekanntes Substrat 300 in einem nachfolgenden Prozess der Anbringung des Substrats 300 an der zweiten Paketkomponente 200 verwendet wird.
  • Das halbfertige Substrat 300 kann einen Substratkern 310 aufweisend darin gebildete Durchkontaktierungen 312 und Kontaktfelder 322 über dem Substratkern 310 aufweisen. Das Substrat 300 kann auch Kontaktfelder 342 gebildet auf der Unterseite des Substrats 300 aufweisen. In einigen Ausführungsformen können die Durchkontaktierungen 312 von einer Barriereschicht 314 umgeben sein. Das Substrat 300 kann in einem getrennten Prozess gebildet werden. Der Substratkern 310 kann aus einem Halbleitermaterial, wie zum Beispiel Silizium, Germanium, Diamant oder dergleichen, hergestellt werden. Alternativ dazu können auch Verbundmaterialien, wie zum Beispiel Silizium-Germanium, Siliziumkarbid, Gallium-Arsen, Indiumarsenid, Indiumphosphid, Silizium-Germaniumkarbid, Gallium-Arsenphosphid, Gallium-Indiumphosphid, Kombinationen davon und dergleichen, verwendet werden. Zusätzlich kann der Substratkern 310 ein Silizium-auf-Isolator- (SOI-) Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie zum Beispiel epitaxiales Silizium, Germanium, Silizium-Germanium, SOI, Silizium-Germanium auf Isolator (SGOI) oder Kombinationen davon, auf. Der Substratkern 310 basiert in einer alternativen Ausführungsform auf einem Isolierkern, wie zum Beispiel einem glasfaserverstärkten Harzkern. Ein Beispiel-Kernmaterial ist Glasfaserharz, wie zum Beispiel FR4 (Material mit Flammenschutztyp 4) und dergleichen. Alternativen für das Kernmaterial umfassen vorimprägnierte Verbundfaser (prepreg), einen Isolierfilm oder Aufbaufilm, Papier, Glasfaser, nichtgewebtes Glasvlies, Silizium, harzbeschichtetes Kupfer (RCC), Formmaterial, Polyimid, Lichtbilddielektrika (PID), Keramik, Glas, Bismaleimidtriazin- (BT-) Harz, oder auch andere gedruckte Schaltungsplatten- (PCB-) Materialien oder -filme. Aufbaufilme enthaltend Laminate und Beschichtungen, wie zum Beispiel Ajinomoto Aufbaufilm (ABF) oder andere Laminate, können ebenfalls für den Substratkern 310 verwendet werden.
  • Der Substratkern 310 kann aktive und passive Vorrichtungen (nicht gezeigt) umfassen, oder kann entweder frei von aktiven Vorrichtungen, passiven Vorrichtungen, oder beidem sein. Wie durchschnittlich ausgebildete Fachleute erkennen werden, kann eine große Vielfalt von Vorrichtungen, wie zum Beispiel Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen, verwendet werden. Die Vorrichtungen können unter Verwendung irgendwelcher geeigneten Verfahren gebildet werden.
  • Das halbfertige Substrat 300 kann eine darauf gebildete obere Umverteilungsstruktur 340 und/oder untere Umverteilungsstruktur 360 aufweisen. Die obere Umverteilungsstruktur 340 weist die dielektrischen Schichten 324, 328 und 332; und die Metallisierungsstrukturen 326, 330 und 334 auf. Die Metallisierungsstrukturen können auch als Wiederverteilungsschichten oder Wiederverteilungsleitungen bezeichnet werden. Die obere Umverteilungsstruktur 340 ist als ein Beispiel mit drei Schichten von Metallisierungsstrukturen in drei dielektrischen Schichten gezeigt. Mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen können in der oberen Umverteilungsstruktur 340 gebildet werden.
  • Die dielektrische Schicht 324 kann unter Verwendung von ähnlichen Prozessen und Materialien wie jenen, die oben in Bezug auf die dielektrische Schicht 212 beschrieben sind, gebildet werden. Darüber hinaus kann die dielektrische Schicht 324 prepreg, RCC, Formmaterial, Polyimid, ein PID und so weiter, enthalten. Die dielektrische Schicht 324 kann auch aus einer oder mehreren Laminierungsschichten- oder Beschichtungen gefertigt werden. Die Metallisierungsstruktur 326 kann unter Verwendung von Materialien und Prozessen ähnlich jenen, die oben in Bezug auf die Metallisierungsstruktur 216 beschrieben sind, gebildet werden. Nach der Bildung der Metallisierungsstruktur 326 kann der Prozess zum Bilden einer dielektrischen Schicht und einer Metallisierungsstruktur so viele Male wiederholt werden wie notwendig, um eine gewünschte Anzahl von Schichten der oberen Umverteilungsstruktur 340 zu bilden. In der gezeigten Ausführungsform kann der Prozess des Bildens der dielektrischen Schicht 324 und der Metallisierungsstruktur 326 wiederholt werden, um die dielektrische Schicht 328 und die Metallisierungsstruktur 330, dann die dielektrische Schicht 332 und die Metallisierungsstruktur 334 zu bilden. Die dielektrische Schicht 332 ist die oberste dielektrische Schicht der oberen Umverteilungsstruktur 340.
  • Die untere Umverteilungsstruktur 360 weist die dielektrischen Schichten 344, 348 und 352; und die Metallisierungsstrukturen 346, 350 und 354 auf. Die untere Umverteilungsstruktur 360 ist als ein Beispiel mit drei Schichten von Metallisierungsstrukturen in drei dielektrischen Schichten gezeigt. Mehr oder weniger dielektrische Schichten und Metallisierungsstrukturen können in der unteren Umverteilungsstruktur 360 gebildet werden.
  • Die untere Umverteilungsstruktur 360 des Substrats 300 kann gebildet werden, indem das Substrat 300 umgedreht und die untere Umverteilungsstruktur 360 unter Verwendung von Prozessen und Materialien ähnlich jenen, die oben in Bezug auf die obere Umverteilungsstruktur 340 erörtert sind, gebildet wird. Insbesondere die dielektrischen Schichten 344, 348 und 352 können ähnlich gebildet werden wie die dielektrischen Schichten 324, 328 beziehungsweise 332. Desgleichen können die Metallisierungsstrukturen 346, 350 und 354 ähnlich den Metallisierungsstrukturen 326, 330 beziehungsweise 334 gebildet werden.
  • In 24 wird das Substrat 300 durch die leitfähigen Verbinder 246 mit der zweiten Paketkomponente 200 verbunden, um das Paket 400 zu bilden. In einigen Ausführungsformen kann das Substrat 300 an den leitfähigen Verbindern 246 angeordnet werden, indem ein Auswahl- und Platzierungsprozess oder ein anderer geeigneter Prozess verwendet wird, und durch einen Flip-Chip-Verbindungsprozess oder einen anderen geeigneten Verbindungsprozess mit den leitfähigen Verbindern 246 verbunden werden. In einigen Ausführungsformen werden die leitfähigen Verbinder 246 aufgeschmolzen, um das Substrat 300 mittels der Metallisierungsstruktur 354 an der zweiten Paketkomponente 200 anzubringen. Die leitfähigen Verbinder 246 verbinden das Substrat 300 elektrisch und/oder physisch mit der zweiten Paketkomponente 200.
  • Die leitfähigen Verbinder 246 können einen auf ihnen gebildeten Epoxidfluss (nicht gezeigt) aufweisen, bevor sie aufgeschmolzen werden, wobei mindestens ein Teil des Epoxidanteils des Epoxidflusses übrigbleibt, nachdem das halbfertige Substrat 300 an der zweiten Paketkomponente 200 angebracht worden ist. Dieser verbleibende Epoxidanteil kann als eine Unterfüllung dienen, um Spannung zu verringern und die aus dem Aufschmelzen der leitfähigen Verbinder 246 entstandenen Verbindungen schützen. In einigen Ausführungsformen kann eine Unterfüllung (nicht gezeigt) zwischen dem Substrat 300 und der zweiten Paketkomponente 200 gebildet werden und die leitfähigen Verbinder 246 umgeben. Die Unterfüllung kann durch einen Kapillarflussprozess gebildet werden, nachdem das Substrat 300 angebracht worden ist, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor das Substrat 300 angebracht wird.
  • In einigen Ausführungsformen können auch passive Vorrichtungen (z.B. oberflächenmontierte Vorrichtungen (SMD) (nicht abgebildet) an der ersten Paketkomponente 100 (z.B. an den Kontaktflächen 140) oder an der zweiten Paketkomponente 200 (z.B. an den UBM 242) oder am Substrat 300 (z.B. an mit der Metallisierungsstruktur 334 oder der Metallisierungsstruktur 354 zusammenhängenden Kontaktfeldern) angebracht werden. Die passiven Vorrichtungen können an der ersten Paketkomponente 100 angebracht werden, bevor die Umverteilungsstruktur 240 darauf zum Bilden der zweiten Paketkomponente 200 gebildet wird, oder können an der zweiten Paketkomponente 200 angebracht werden, bevor das Substrat 300 angebracht wird, oder kann angebracht werden, bevor oder nachdem das Substrat 300 an der zweiten Paketkomponente 200 angebracht wird.
  • In 25 sind mehrere Pakete 400 (z.B. die Pakete 400A und 400B) als auf dem Trägersubstrat 202 angebracht und später in einzelne Pakete vereinzelt dargestellt. Es versteht sich, dass weitere derartige Pakete auf dem Trägersubstrat 202 gebildet werden können. Es ist ein vergrößerter Bereich dargestellt, in welchem das Substrat 300A des Pakets 400A angrenzend an das Substrat 300B des Pakets 400B angeordnet ist. Das Substrat 300A ist vom angrenzenden Substrat 300B um einen Abstand D4 von zwischen ungefähr 25 µm und ungefähr 1.000 µm, zum Beispiel ungefähr 500 µm, getrennt. Der Abstand stellt Raum für die Vereinzelung des Pakets 400A vom Paket 400B bereit. Als ein Ergebnis des Bildungsprozesses von Paket 400A und Paket 400B sind die Substrate 300A und 300B jeweils kleiner als die zweiten Paketkomponente 200A und 200B. Mit anderen Worten resultiert das Paket 400 in einem Substrat, welches nicht so breit ist wie die daran angebrachte Paketkomponente. Dieser Umstand ist in der weiteren Erörterung dargestellt.
  • In 26 wird ein Einkapselungsmaterial 406 auf, rund um und zwischen den Substraten 300A und 300B gebildet. Nach der Bildung ummantelt das Einkapselungsmaterial 406 die Substrate 300A und 300B. Das Einkapselungsmaterial 406 kann eine Formgebungsverbindung, Epoxid oder dergleichen sein. Das Einkapselungsmaterial 406 kann durch Formpressen, Transferpressen oder dergleichen aufgebracht werden, und kann derart über dem Trägersubstrat 202 gebildet werden, dass die halbfertigen Substrate 300A und 300B verborgen oder bedeckt sind. Das Einkapselungsmaterial 406 wird ferner zwischen den halbfertigen Substraten 300A und 300B und den jeweiligen zweiten Paketkomponenten 200A und 200B gebildet. Das Einkapselungsmaterial 406 kann in flüssiger oder halb-flüssiger Form aufgebracht und in der Folge ausgehärtet werden. Nach der Bildung des Einkapselungsmaterials 406 wird ein Planarisierungprozess am Einkapselungsmaterial 406 durchgeführt, um die Metallisierungsstruktur 334 freizulegen (siehe 23). Obere Flächen der Metallisierungsstruktur 334 und des Einkapselungsmaterials 406 sind nach dem Planarisierungsprozess koplanar. Der Planarisierungsprozess kann zum Beispiel ein chemisch-mechanischer Polier- (CMP-), ein Schleifprozess oder dergleichen sein. In einigen Ausführungsformen kann die Planarisierung weggelassen werden, zum Beispiel wenn die Metallisierungsstruktur 334 bereits freiliegt. Andere Prozesse können verwendet werden, um ein ähnliches Ergebnis zu erzielen. Zum Beispiel kann ein Dielektrikum oder eine Passivierungsschicht über der Metallisierungsstruktur 334 gebildet werden, bevor das Einkapselungsmaterial 406 gebildet wird. In solchen Fällen kann das Dielektrikum oder die Passivierungsschicht in einem nachfolgenden Schritt strukturiert werden, um Abschnitte der Metallisierungsstruktur 334 freizulegen.
  • In 27 wird eine dielektrische Schicht 410 über den halbfertigen Substraten 300A und 300B gebildet. In einigen Ausführungsformen ist die dielektrische Schicht 410 ein Lötstopplack, und kann aus einem Polymer gebildet werden, bei welchem es sich um ein lichtempfindliches Material, wie zum Beispiel PBO, Polyimid, BCB oder dergleichen, handeln kann, welches unter Verwendung einer Lithografie-Maske strukturiert werden kann. In anderen Ausführungsformen wird die dielektrische Schicht 410 aus einem Nitrid, wie zum Beispiel Siliziumnitrid; einem Oxid, wie zum Beispiel Siliziumoxid, PSG, BSG, BPSG oder dergleichen gebildet. Die dielektrische Schicht 410 kann durch Rotationsbeschichtung, Laminierung, CVD, dergleichen oder eine Kombination davon gebildet werden. Dann wird die dielektrische Schicht 410 strukturiert, um Öffnungen, welche Abschnitte der Metallisierungsstruktur 334 freilegen, zu bilden (siehe 23), wobei die Öffnungen den Verbinderpositionen entsprechen, zum Beispiel einer Kugelgitteranordnung, die nachfolgend gebildet wird. Die Strukturierung kann durch einen annehmbaren Prozess, zum Beispiel indem die dielektrische Schicht 410 Licht ausgesetzt wird, falls die dielektrische Schicht 410 ein lichtempfindliches Material ist, oder durch Ätzen, zum Beispiel unter Verwendung einer anisotropen Ätzung, erfolgen. Falls die dielektrische Schicht 410 ein lichtempfindliches Material ist, kann die dielektrische Schicht 410 nach dem Belichten entwickelt werden.
  • Leitfähige Verbinder 414 können in den Öffnungen der dielektrischen Schicht 410 gebildet werden. In einigen Ausführungsformen können vor dem Bilden der leitfähigen Verbinder 414 Metallurgien unter den Höckern (zum Beispiel ähnlich den UB 242) gebildet werden. In anderen Ausführungsformen können die leitfähigen Verbinder 414 an den freiliegenden Abschnitten der Metallisierungsstruktur 334 gebildet werden. Die leitfähigen Verbinder 414 können Kugelgitteranordnungs- (BGA-) Verbinder, Lotkugeln, Metallsäulen, kontrolliert zusammenbrechende Chipverbindungs- (C4-) Höcker, Mikrohöcker, durch stromlose Nickel-stromlose Palladium-Eintauchgoldtechnik (ENEPIG) gebildete Höcker, oder dergleichen sein. Die leitfähigen Verbinder 414 können ein leitfähiges Material, wie zum Beispiel Lot, Kupfer, Aluminium, Gold, Nickel, Silber, Palladium, Zinn, dergleichen oder eine Kombination davon, aufweisen. In einigen Ausführungsformen werden die leitfähigen Verbinder 414 durch anfängliches Formen einer Schicht aus Lot durch Verdampfung, Elektroplattieren, Drucken, Lotzuführung, Kugelplatzierung oder dergleichen gebildet. Sobald eine Lotschicht auf der Struktur gebildet worden ist, kann ein Aufschmelzen durchgeführt werden, um das Material in die gewünschten Höckerformen zu formen. In einer weiteren Ausführungsform weisen die leitfähigen Verbinder 414 Metallsäulen (wie zum Beispiel eine Kupfersäule) gebildet durch Zerstäubung, Drucken, Elektroplattieren, stromloses Plattierung, CVD oder dergleichen auf. Die Metallsäulen können lotfrei sein und im Wesentlichen vertikale Seitenwände aufweisen In einigen Ausführungsformen wird eine Metallkappe auf der Oberseite der Metallsäulen gebildet. Die Metallkappenschicht kann Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold, dergleichen oder eine Kombination davon aufweisen und kann durch einen Plattierungsprozess gebildet werden.
  • In 28 wird eine Trägersubstratloslösung durchgeführt, um das Trägersubstrat 202 (siehe 27) von den zweiten Paketkomponenten 200, zum Beispiel den zweiten Paketkomponenten 200A und 200B, abzulösen. Im Einklang mit einigen Ausführungsformen umfasst das Loslösen das Projizieren eines Lichts, wie zum Beispiel eines Laserlichts oder eines UV-Lichts, auf die Trennschicht 204, sodass sich die Trennschicht 204 durch die Hitze des Lichts zersetzt und das Trägersubstrat 202 entfernt werden kann. Dann wird die Struktur umgedreht und auf einem Band 420, wie zum Beispiel einem blauen Band zur Vereinzelung, platziert.
  • In 29 wird in einigen Ausführungsformen ein Vereinzelungsprozess durchgeführt, indem entlang Trennlinienbereichen, zum Beispiel zwischen dem Paket 400A und dem Paket 400B, gesägt wird. Das Sägen vereinzelt das Paket 400A vom Paket 400B. Das entstehende, vereinzelte Paket 400 entstammt entweder dem Paket 400A oder dem Paket 400B.
  • Jedes vereinzelte Paket 400 wird dann unter Verwendung der leitfähigen Verbinder 414 an einer gedruckte Leiterplatte 600 angebracht. Die gedruckte Leiterplatte 600 kann aktive und passive Komponente sowie weitere Vorrichtungen aufweisen. In einigen Ausführungsformen kann die gedruckte Leiterplatte 600 ein Zwischenelement oder eine weitere Paketkomponente sein. Die gedruckte Leiterplatte 600 kann eine darauf angebrachte Spannungsquellenvorrichtung 601 aufweisen, welche den leitfähigen Verbindern 414 ein hohes Spannungssignal zuführt, welches dann durch das Substrat 300 zu verschiedenen Komponenten weitergeleitet wird.
  • Wie in 29 gezeigt verbleibt aufgrund der Bearbeitungstechniken eine Breite D5 beziehungsweise eine Breite D6 des Einkapselungsmaterials 406 jeweils auf den Seiten des halbfertigen Substrats 300. Die anderen Seiten des halbfertigen Substrats 300 können einen ähnlichen verbleibenden Abstand des Einkapselungsmaterials 406 an den Seiten aufweisen. Die Breiten D5 und D6 können größer als o bis zu ungefähr 500 µm, zum Beispiel zwischen ungefähr 5 µm und ungefähr 500 µm, zum Beispiel ungefähr 250 µm, betragen, obwohl auch andere Werte erwogen werden. In einigen Ausführungsformen können die Breiten des Einkapselungsmaterials 406 auf jeder der Seiten des halbfertigen Substrats 300 einheitlich sein. In anderen Ausführungsformen können die Breiten des Einkapselungsmaterials 406 auf jeder der Seiten des Substrats 300 unterschiedlich sein. Auf diese Weise ist die Breite des halbfertigen Substrats 300 um die Summe von D5 und D6 kleiner als die Breite der zweiten Paketkomponente 200. Anders gesagt ist die Umverteilungsstruktur 240 breiter als das Substrat 300. Und nochmal anders ausgedrückt weist das Substrat eine kleinere Grundfläche auf als die zweite Paketkomponente 200, die es trägt.
  • In einigen Ausführungsformen werden die leitfähigen Verbinder 414 aufgeschmolzen, um das Paket 400 an entsprechenden Kontaktfeldern der gedruckten Leiterplatte 600 anzubringen. Die leitfähigen Verbinder 414 verbinden die gedruckte Leiterplatte 600 elektrisch und/oder physisch mit dem Paket 400.
  • Die leitfähigen Verbinder 414 können einen auf ihnen gebildeten Epoxidfluss (nicht gezeigt) aufweisen, bevor sie aufgeschmolzen werden, wobei mindestens ein Teil des Epoxidanteils des Epoxidflusses übrigbleibt, nachdem das Paket 400 an der gedruckten Leiterplatte 600 angebracht worden ist. Dieser verbleibende Epoxidanteil kann als eine Unterfüllung dienen, um Spannung zu verringern und die aus dem Aufschmelzen der leitfähigen Verbinder 414 entstandenen Verbindungen schützen.
  • Es versteht sich, dass das Paket 400 in anderen Vorrichtungsstapeln umgesetzt werden kann. Als Beispiel ist eine PoP-Struktur gezeigt, das Paket 400 kann jedoch auch in einem Flip-Chip-Kugelgitteranordnungs- (FCBGA-) Paket umgesetzt werden. In solchen Ausführungsformen kann das Paket 400 an einem Substrat, wie zum Beispiel der gedruckten Leiterplatte 600, angebracht werden. Ein Deckel oder Wärmeverteiler kann am Paket 400 angebracht werden.
  • Andere Merkmale und Prozesse können ebenfalls enthalten sein. Zum Beispiel können Teststrukturen enthalten sein, um die Verifizierungstests des 3D-Pakets oder der 3DIC-Bauelemente zu unterstützen. Die Teststrukturen können zum Beispiel Testanschlussflächen aufweisen, die in einer Wiederverteilungsschicht oder auf einem Substrat gebildet sein können, was das Prüfen der 3D-Pakete oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Die Verifizierungstests können sowohl an Zwischenstrukturen als auch der endgültigen Struktur vorgenommen werden. Darüber hinaus können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Testmethoden verwendet werden, welche die Zwischenverifizierung als gut bekannter Dies einschließen, um die Ausbeute zu steigern und Kosten zu senken.
  • In 30 werden in einigen Ausführungsformen dritte Paketkomponenten 500 mit den ersten Paketkomponenten 100 des Pakets 400 verbunden, um das Paket 800 zu bilden. Eine der dritten Paketkomponenten 500 wird in jedem der Pakete 800A und 800B verbunden, um einen integrierten Schaltungsvorrichtungsstapel in jedem Bereich der ersten Paketkomponenten 100 zu bilden. In derartigen Ausführungsformen können dritte Paketkomponenten 500 mit den ersten Paketkomponenten 100 vor oder nach der Vereinzelung der ersten Paketkomponenten 100 (siehe 10) oder vor oder nach der Vereinzelung der zweiten Paketkomponenten 200 (siehe 29) verbunden werden. Zum Beispiel kann das Trägersubstrat 202 entfernt und die Pakete 400 umgedreht und auf einem Band 440 (siehe 28) platziert werden. Dann können die dritten Paketkomponenten 500 angebracht werden. In Ausführungsformen, welche die dritten Paketkomponenten 500 nicht verwenden, können die Rückseiten-Umverteilungsstruktur 106 und Durchkontaktierungen 116 weggelassen werden.
  • Die dritten Paketkomponenten 500 weisen ein Substrat 502 und einen oder mehrere gestapelte Dies 510 (z.B. Dies 510A und 510B), die mit dem Substrat 502 verbunden sind, auf. Obwohl ein Satz gestapelter Dies 510 (510A und 510B) gezeigt ist, kann in anderen Ausführungsformen eine Mehrzahl gestapelter Dies 510 (von denen jeder einen oder mehrere gestapelte Dies aufweist) nebeneinander mit einer selben Oberfläche des Substrats 502 verbunden angebracht werden. Das Substrat 502 kann aus einem Halbleitermaterial, wie zum Beispiel Silizium, Germanium, Diamant oder dergleichen, hergestellt werden. In anderen Ausführungsformen können auch Verbundmaterialien, wie zum Beispiel Silizium-Germanium, Siliziumkarbid, Gallium-Arsen, Indiumarsenid, Indiumphosphid, Silizium-Germaniumkarbid, Gallium-Arsenphosphid, Gallium-Indiumphosphid, Kombinationen davon und dergleichen, verwendet werden. Zusätzlich kann das Substrat 502 ein Silizium-auf-Isolator- (SOI-) Substrat sein. Im Allgemeinen weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, wie zum Beispiel epitaxiales Silizium, Germanium, Silizium-Germanium, SOI, Silizium-Germanium auf Isolator (SGOI) oder Kombinationen davon, auf. Das Substrat 502 basiert in einer alternativen Ausführungsform auf einem Isolierkern, wie zum Beispiel einem glasfaserverstärkten Harzkern. Ein Beispiel-Kernmaterial ist Glasfaserharz, wie zum Beispiel FR4. Alternativen für das Kernmaterial enthalten Bismaleimidtriazin- (BT-) Harz, oder als Alternative auch gedruckte Schaltungsplatten- (PCB-) Materialien oder -filme. Aufbaufilme, wie zum Beispiel Ajinomoto Aufbaufilm (ABF) oder andere Laminate, können ebenfalls für das Substrat 502 verwendet werden.
  • Das Substrat 502 kann aktive und passive Vorrichtungen (nicht gezeigt) aufweisen. Eine große Vielfalt von Vorrichtungen, wie zum Beispiel Transistoren, Kondensatoren, Widerstände, Kombinationen davon und dergleichen können verwendet werden, um die strukturellen und funktionellen Anforderungen des Entwurfs für die dritten Paketkomponenten 500 zu schaffen. Die Vorrichtungen können unter Verwendung irgendwelcher geeigneten Verfahren gebildet werden.
  • Das Substrat 502 kann auch Metallisierungsschichten (nicht gezeigt) und leitfähige Durchkontaktierungen 508 aufweisen. Die Metallisierungsschichten können über den aktiven und passiven Vorrichtungen gebildet und dafür entworfen werden, die verschiedenen Vorrichtungen zur Bildung einer funktionellen Schaltung zu verbinden. Die Metallisierungsschichten können aus abwechselnden Schichten von dielektrischem (z.B. dielektrischem Material mit niedrigem k) und leitfähigem Material (z.B. Kupfer) mit Durchkontaktierungen, welche die Schichten leitfähigen Materials miteinander verbinden, gebildet werden, und können durch irgendeinen geeigneten Prozess (wie zum Beispiel Abscheidung, Damaszener, Doppeldamaszener oder dergleichen) gebildet werden. In einigen Ausführungsformen ist das Substrat 502 im Wesentlichen frei von aktiven und passiven Vorrichtungen.
  • Das Substrate 502 kann Kontaktfelder 504 auf einer ersten Seite des Substrats 502, um die gestapelten Dies 510 zu verbinden, und Kontaktfelder 506 auf einer zweiten Seite des Substrats 502, wobei die zweite Seite der ersten Seite des Substrats 501 gegenüberliegt, um die leitfähigen Verbinder 520 zu verbinden, aufweisen. In einigen Ausführungsformen werden die Kontaktfelder 504 und 506 durch Bilden von Vertiefungen (nicht gezeigt) in dielektrischen Schichten (nicht gezeigt) auf den ersten und zweiten Seiten des Substrats 502 gebildet. Die Vertiefungen können gebildet werden, um zu ermöglichen, die Kontaktfelder 504 und 506 in die dielektrischen Schichten einzubetten. In anderen Ausführungsformen werden die Vertiefungen weggelassen, da die Kontaktfelder 504 und 506 auf der dielektrischen Schicht gebildet werden können. In einigen Ausführungsformen weisen die Kontaktfelder 504 und 506 eine dünne Impfschicht (nicht gezeigt), hergestellt aus Kupfer, Titan, Nickel, Gold, Palladium, dergleichen oder Kombinationen davon, auf. Das leitfähige Material der Kontaktfelder 504 und 506 kann über der dünnen Impfschicht aufgebracht werden. Das leitfähige Material kann durch einen elektro-chemischen Plattierungsprozess, einen elektrodenlosen Plattierungsprozess, CVD, Atomlagenabscheidung (ALD), PVD, dergleichen oder einer Kombination davon gebildet werden. In einer Ausführungsform ist das leitfähige Material der Kontaktfelder 504 und 506 Kupfer, Wolfram, Aluminium, Silber, Gold, dergleichen oder eine Kombination davon.
  • In einer Ausführungsform sind die Kontaktfelder 504 und die Kontaktfelder 506 UBM, welche drei Schichten leitfähigen Materials, wie zum Beispiel eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel, aufweisen. Andere Anordnungen von Materialien und Schichten, wie zum Beispiel eine Anordnung von Chrom/Chrom-Kupferlegierung/Kupfer/Gold, eine Anordnung von Titan/Titan-Wolfram/Kupfer oder eine Anordnung von Kupfer/Nickel/Gold, können für die Bildung der Kontaktfelder 504 und 506 verwendet werden. Irgendwelche geeigneten Materialien oder Schichten von Material, welche für die Kontaktfelder 504 und 506 verwendet werden können, gelten als zur Gänze im Umfang der vorliegenden Anmeldung eingeschlossen. In einigen Ausführungsformen erstrecken sich die leitfähigen Durchkontaktierungen 508 durch das Substrat 502 und verbinden mindestens eines der Kontaktfelder 504 mit mindestens einem der Kontaktfelder 506.
  • In der gezeigten Ausführungsform sind die gestapelten Dies 510 mit dem Substrat 502 durch Drahtverbindungen 512 verbunden, wobei auch andere Verbindungen, wie zum Beispiel leitfähige Höcker, verwendet werden können. In einer Ausführungsform sind die gestapelten Dies 510 gestapelte Speicher-Dies. Zum Beispiel können die gestapelten Dies 510 Speicher-Dies, wie zum Beispiel energiesparende (LP) Speichermodule mit doppelter Datenrate (DDR), wie zum Beispiel LPDDR1, LPDDR2, LPDDR3, LPDDR4 oder ähnliche Speichermodule, sein.
  • Die gestapelten Dies 510 und die Drahtverbindungen 512 können durch ein Formmaterial 514 ummantelt werden. Das Formmaterial 514 kann auf den gestapelten Dies 510 und den Drahtverbindungen 512 zum Beispiel unter Verwendung von Formpressen ausgeformt werden. In einigen Ausführungsformen ist das Formmaterial 514 eine Formverbindung, ein Polymer, ein Epoxid, Siliziumoxid-Füllmaterial, dergleichen oder eine Kombination davon. Ein Aushärtungsprozess kann durchgeführt werden, um das Formmaterial 514 auszuhärten; der Aushärtungsprozess kann ein thermisches Aushärten, ein UV-Aushärten, dergleichen oder eine Kombination davon sein.
  • In einigen Ausführungsformen sind die gestapelten Dies 510 und die Drahtverbindungen 512 im Formmaterial 514 verborgen, und nach dem Aushärten des Formmaterials 514 wird ein Planarisierungsschritt, wie zum Beispiel ein Schleifen, durchgeführt, um überschüssige Abschnitte des Formmaterials 514 zu entfernen und eine im Wesentliche ebene Fläche für die dritten Paketkomponenten 500 zu schaffen.
  • Nachdem die dritten Paketkomponenten 500 gebildet worden sind, werden die dritten Paketkomponenten 500 mittels der leitfähigen Verbinder 520, den Kontaktfeldern 506 und einer Metallisierungsstruktur der Rückseiten-Umverteilungsstruktur 106 mechanisch und elektrisch mit den ersten Paketkomponenten 100 verbunden (siehe 3). In einigen Ausführungsformen können die gestapelten Dies 510 durch die Drahtverbindungen 512, die Verbindungsfelder 504 und 506, leitfähige Durchkontaktierungen 508, die leitfähigen Verbinder 520, die Rückseiten-Umverteilungsstruktur 106, die Durchkontaktierungen 116 und die Vorderseiten-Umverteilungsstruktur 122 mit den integrierten Schaltungs-Dies 50A und 50B (siehe 5) und/oder dem IVR 210 (siehe 17) verbunden werden.
  • In einigen Ausführungsformen wird ein Lötstopplack auf der Seite des Substrats 502 gegenüber den gestapelten Dies 510 gebildet. Die leitfähigen Verbinder 520 können in Öffnungen im Lötstopplack angeordnet werden, um elektrisch und mechanisch mit leitfähigen Merkmalen (z.B. den Kontaktfeldern 506) im Substrat 502 verbunden zu werden. Der Lötstopplack kann dazu verwendet werden, Bereiche des Substrats 502 vor äußerer Beschädigung zu schützen.
  • In einigen Ausführungsformen weisen die leitfähigen Verbinder 520 einen auf ihnen gebildeten Epoxidfluss (nicht gezeigt) auf, bevor sie aufgeschmolzen werden, wobei mindestens ein Teil des Epoxidanteils des Epoxidflusses übrig bleibt, nachdem die dritten Paketkomponenten 500 jeweils an den ersten Paketkomponenten 100 angebracht worden sind.
  • In einigen Ausführungsformen wird eine Unterfüllung (als Beispiel abgebildet an der linken gezeigten dritten Paketkomponente 500 und weggelassen an der rechten gezeigten dritten Paketkomponente 500) zwischen der ersten Paketkomponente 100 und den dritten Paketkomponenten 500 die leitfähigen Verbinder 520 umgebend gebildet. Die Unterfüllung 501 kann Spannung verringern und die aus dem Aufschmelzen der leitfähigen Verbinder 520 entstandenen Verbindungen schützen. Die Unterfüllung 501 kann durch einen Kapillarflussprozess gebildet werden, nachdem die dritten Paketkomponenten 500 angebracht worden sind, oder kann durch ein geeignetes Abscheidungsverfahren gebildet werden, bevor die dritten Paketkomponenten 500 angebracht werden. In Ausführungsformen, in welchen der Epoxidfluss gebildet wird, kann dieser als die Unterfüllung 501 dienen.
  • In 31 wird in einigen Ausführungsformen ein Vereinzelungsprozess durchgeführt, indem entlang Trennlinienbereichen, zum Beispiel zwischen dem Paket 800A und dem Paket 800B (siehe 30), gesägt wird. Das Sägen vereinzelt das Paket 800A vom Paket 800B. Das entstehende, vereinzelte Paket 800 entstammt entweder dem Paket 800A oder dem Paket 800B.
  • Jedes vereinzelte Paket 800 wird dann unter Verwendung der leitfähigen Verbinder 414 im Einklang mit einigen Ausführungsformen an einer gedruckte Leiterplatte 600 angebracht. Die gedruckte Leiterplatte 600 kann aktive und passive Komponente sowie weitere Vorrichtungen aufweisen. In einigen Ausführungsformen kann die gedruckte Leiterplatte 600 ein Zwischenelement oder eine weitere Paketkomponente sein. Die gedruckte Leiterplatte 600 kann eine darauf angebrachte Spannungsquellenvorrichtung 601 aufweisen, welche den leitfähigen Verbindern 414 ein hohes Spannungssignal zuführt, welches dann durch das Substrat 300 zu verschiedenen Komponenten weitergeleitet wird. In einigen Ausführungsformen werden die leitfähigen Verbinder 414 aufgeschmolzen, um das Paket 800 an entsprechenden Kontaktfeldern der gedruckten Leiterplatte 600 anzubringen, um die Vorrichtung 900 zu bilden. Die leitfähigen Verbinder 414 verbinden die gedruckte Leiterplatte 600 elektrisch und/oder physisch mit dem Paket 800, wie oben in Bezug auf 29 erörtert.
  • In 32 ist ein Ablaufdiagramm bereitgestellt, welches einen Betrieb einer Struktur im Einklang mit einigen Ausführungsformen, wie zum Beispiel den oben in Bezug auf Paket 400 oder Paket 800 beschriebenen Ausführungsformen, darstellt. Der Ablauf in 32 wird unten in Bezug auf das Paket 400 erörtert, wobei sich jedoch versteht, dass dieser Ablauf im Allgemeinen auf sämtliche erwogenen Ausführungsformen angewendet werden könnte. Bei 1010 wird an einem Spannungseingang ein hohes Spannungssignal(z.B. von der Spannungsquellenvorrichtung 601) empfangen. Der Spannungseingang kann zum Beispiel an einem der leitfähigen Verbinder 414 (siehe 29) oder an einem der leitfähigen Verbinder 246 (siehe 24) empfangen werden. In einigen Ausführungsformen kann das hohes Spannungssignal einen nominellen Wert von ungefähr 5 V oder ungefähr 12 V, eine Stromstärke von zwischen ungefähr 4 A und ungefähr 15 A, für eine Gesamtleistung von zwischen ungefähr 20 W und ungefähr 120 W, zum Beispiel ungefähr 40 W, aufweisen, wobei auch andere Werte erwogen werden und verwendet werden können. Bei 1020 wird das hohes Spannungssignal einem eingebetteten IVR, zum Beispiel IVR 210 (siehe 29), durch eine erste Umverteilungsstruktur, zum Beispiel die Umverteilungsstruktur 240 (siehe 22) zugeführt. In einigen Ausführungsformen kann eine ohmsche Gesamtbelastung durch die Umverteilungsstruktur 240 zwischen ungefähr 0,05 Ω und ungefähr 10 Ω, zum Beispiel ungefähr 0,1 Ω, betragen, wobei auch andere Werte erwogen werden.
  • Bei 1030 wird das hohes Spannungssignal durch den IVR in ein geregeltes Spannungssignal umgewandelt. Die Größe des geregelten Spannungssignals ist kleiner als die Größe des Hochspannungssignals. In einigen Ausführungsformen kann das geregelte Spannungssignal zwischen ungefähr 0,1 V und ungefähr 2,5 V, zum Beispiel ungefähr 0,7 V, betragen, und die Stromstärke für das geregelte Spannungssignal kann zwischen ungefähr 10 A und ungefähr 200 A, zum Beispiel ungefähr 58 A, betragen. Andere Werte für die geregelte Spannungsausgabe werden erwogen und können verwendet werden. In einigen Ausführungsformen kann ein Verhältnis der geregelten Spannungsausgabe zum hohes Spannungssignal zwischen ungefähr 10 % und ungefähr 20 % betragen, obwohl auch andere Werte erwogen werden und verwendet werden können. Bei 1040 wird das geregelte Spannungssignal durch eine zweite Umverteilungsstruktur zu einem eingebetteten Vorrichtungs-Die weitergeleitet, ohne das geregelte Spannungssignal durch die erste Umverteilungsstruktur zu leiten. Zum Beispiel wird das geregelte Spannungssignal vom IVR 210 durch die Vorderseiten-Umverteilungsstruktur 122 (siehe 12) zu den eingebetteten integrierten Schaltungs-Dies 50A und/oder 50B (siehe 5) weitergeleitet. In einigen Ausführungsformen kann eine ohmsche Gesamtbelastung durch die zweite Umverteilungsstruktur (zum Beispiel die Umverteilungsstruktur 122) zwischen ungefähr 0,05 Ω und ungefähr 10 Ω, zum Beispiel ungefähr 0,1 Ω, betragen, wobei auch andere Werte erwogen werden. Ein Gesamtspannungsabfall für eine geregelte Spannung von 0,7 V kann zwischen ungefähr 9 mV und ungefähr 14 mV betragen, obwohl auch andere Werte erwogen werden. Bei 1050 kann in einigen Ausführungsformen optional das geregelte Spannungssignal zu anderen Vorrichtungen weitergeleitet werden, was das Weiterleiten des geregelten Spannungssignals zurück durch die erste Umverteilungsstruktur zu anderen Vorrichtungen umfassen kann.
  • Durch Einbauen eines eingebetteten IVR in der Nähe der Vorrichtungs-Dies eines Pakets kann der Pfad vom Ausgang des IVR zu den Vorrichtungs-Dies verkürzt werden, um IR-Abfall zu verringern und eine gleichmäßigere Spannungsausgabe vom IVR zum Vorrichtungs-Die bereitzustellen. Durch Bilden eines eingebetteten Dies und Anbringen des IVR am eingebetteten Die wird der IVR in einer Umverteilungsstruktur für das Paket eingebettet. Der IVR kann auch zwischen zwei verschiedenen Umverteilungsstrukturen eingebettet werden - wobei eine davon eine Verbindung für die Paketkomponente, welche die eingebetteten Vorrichtungs-Dies aufweist, und eine andere zum Verteilen von Signalen zwischen der Paketkomponente und anderen Vorrichtungen oder Paketen dient. Der IVR kann auch auf einen oder mehrere geregelte Spannungsstifteingänge der eingebetteten Vorrichtungs-Dies ausgerichtet sein, um ein kürzeres Signal von einem geregelten Spannungsstiftausgang des IVR zum geregelten Spannungsstifteingang der eingebetteten Vorrichtungs-Dies zu schaffen. Die Verwendung eines halbfertigen Substrats schafft Steifigkeit für die fertige Vorrichtung, geringere Kosten und verbessert Zuverlässigkeit und Ausbeute. Der Erstellungsprozess für die Vorrichtung kann auf einem Stützträger erfolgen und dann auf das später angebrachte halbfertige Substrat übertragen werden. Da die halbfertigen Substrate im Erstellungsprozess über die Vorrichtungen beabstandet sind, ist das fertige Substrat tatsächlich schmäler als die von ihm getragene Umverteilungsstruktur. Andere Vorrichtungen oder Pakete können an der Vorrichtung angebracht werden, um zusätzliche Funktionalität zu schaffen. Der Prozess des Einbettens des integrierten Benutzer-Dies, Anbringens des IVR, Bildens einer Umverteilungsstruktur über dem IVR und Anbringen eines halbfertigen Substrats kann in einem Prozessablauf an einer Station durchgeführt werden, wodurch Produktionskosten eingespart werden.
  • In einer Ausführungsform umfasst ein Verfahren das Anbringen eines Spannungsreglers an einer ersten Umverteilungsstruktur eines ersten Pakets. Eine zweite Umverteilungsstruktur wird über dem Spannungsregler gebildet, wobei der Spannungsregler in der zweiten Umverteilungsstruktur eingebettet wird. Das erste Substrat wird an der zweiten Umverteilungsstruktur angebracht, um ein zweites Paket zu bilden, welches das erste Paket enthält, wobei seitliche Ausdehnungen der zweiten Umverteilungsstruktur größer sind als seitliche Ausdehnungen des ersten Substrats. In einer Ausführungsform umfasst das Verfahren ferner das Bilden eines Einkapselungsmaterials über und rund um das erste Substrat und das Vereinzeln des zweiten Pakets, wobei nach dem Vereinzeln das Einkapselungsmaterial an Seitenwänden des ersten Substrats verbleibt. In einer Ausführungsform umfasst das Verfahren ferner das Anbringen des ersten Substrats an einer gedruckten Schaltungsplatte, um eine erste Vorrichtung zu bilden. In einer Ausführungsform umfasst das Verfahren ferner, dass der Spannungsregler innerhalb der seitlichen Ausdehnungen der ersten Umverteilungsstruktur angeordnet ist.. In einer Ausführungsform umfasst das Verfahren ferner das Zuführen eines ersten Spannungssignals zu einem Spannungsregler durch die zweite Umverteilungsstruktur, das Regeln des ersten Spannungssignals auf ein zweites Spannungssignal, das zweite Spannungssignal aufweisend eine Spannungsgröße, die niedriger ist als das erste Spannungssignal, und das Weiterleiten des zweiten Spannungssignals zu einem Vorrichtungs-Die des ersten Pakets durch die erste Umverteilungsstruktur, ohne das zweite Spannungssignal durch die zweite Umverteilungsstruktur zu leiten. In einer Ausführungsform umfasst das Anbringen des Spannungsreglers an der ersten Umverteilungsstruktur das Verbinden von Verbindern des Spannungsreglers mit entsprechenden Kontaktflächen der ersten Umverteilungsstruktur.
  • In einer weiteren Ausführungsform umfasst ein Verfahren das Bereitstellen einer ersten Spannung für eine erste Umverteilungsstruktur einer Struktur. Die erste Spannung wird durch die erste Umverteilungsstruktur einem Spannungsregler bereitgestellt. Der Spannungsregler regelt die erste Spannung auf eine zweite Spannung. Die zweite Spannung wird vom Spannungsregler durch eine zweite Umverteilungsstruktur einem ersten Vorrichtungs-Die zugeführt, wobei ein Ausgang des Spannungsregler direkt an der zweiten Umverteilungsstruktur angebracht wird. In einer Ausführungsform umfasst das Verfahren ferner das Zuführen der zweiten Spannung zu einem zweiten Vorrichtungs-Die, wobei der erste Vorrichtungs-Die einem System-Die entspricht und der zweite Vorrichtungs-Die einem Speicher-Die entspricht. In einer Ausführungsform umfasst das Verfahren ferner, dass der Ausgang des Spannungsreglers innerhalb der seitlichen Ausdehnungen des ersten Vorrichtungs-Dies angeordnet ist. In einer Ausführungsform umfasst das Verfahren ferner, dass der Spannungsregler eine hintere Fläche gegenüber dem Ausgang aufweist, wobei die hintere Fläche innerhalb der ersten Umverteilungsstruktur eingebettet ist.
  • In noch einer weiteren Ausführungsform weist eine Struktur ein Substrat und eine erste Umverteilungsstruktur angebracht über dem Substrat auf. Ein Spannungsregler ist über der ersten Umverteilungsstruktur angeordnet, wobei Verbinder des Spannungsregler von der ersten Umverteilungsstruktur weg zeigen. Eine zweite Umverteilungsstruktur ist über dem Spannungsregler angeordnet, wobei der Spannungsregler innerhalb seitlicher Ausdehnungen der zweiten Umverteilungsstruktur angeordnet ist. Ein Vorrichtungs-Die ist über der zweiten Umverteilungsstruktur angeordnet, wobei die zweite Umverteilungsstruktur einen Ausgang des Spannungsregler elektrisch mit einem Eingang des Vorrichtungs-Dies verbindet, wobei die seitlichen Ausdehnungen des Substrats kleiner sind als seitliche Ausdehnungen der ersten Umverteilungsstruktur. In einer Ausführungsform weist die Struktur ferner ein erstes Einkapselungsmaterial auf, welches das Substrat umgibt. In einer Ausführungsform weist die Struktur ferner eine Mehrzahl von Verbindern auf, welche zwischen dem Substrat und der ersten Umverteilungsstruktur angeordnet sind, wobei die Mehrzahl von Verbindern das Substrat mit der ersten Umverteilungsstruktur verbindet. In einer Ausführungsform weist die Struktur ferner eine Unterfüllung angeordnet zwischen dem Spannungsregler und der zweiten Umverteilungsstruktur auf. In einer Ausführungsform weist die Struktur ferner auf, dass der Spannungsregler in der ersten Umverteilungsstruktur eingebettet ist. In einer Ausführungsform weist die Struktur ferner auf, dass der Spannungsregler in zwei oder mehr Schichten der ersten Umverteilungsstruktur eingebettet ist. In einer Ausführungsform weist die Struktur ferner auf, dass eine Metallisierungsstruktur der ersten Umverteilungsstruktur asymmetrisch ist. In einer Ausführungsform weist die Struktur ferner ein über dem Vorrichtungs-Die angeordnetes Paket, ein dritte Umverteilungsstruktur angeordnet zwischen dem Paket und dem Vorrichtungs-Die, und eine oder mehrere Durchkontaktierungen, welche die dritte Umverteilungsstruktur mit der zweiten Umverteilungsstruktur verbindet, auf.
  • In noch einer weiteren Ausführungsform umfasst ein Verfahren das Anbringen einer ersten Vorrichtung an einem Trägersubstrat. Die erste Vorrichtung ist seitlich von einem ersten Einkapselungsmaterial ummantelt, und Kontaktflächen der ersten Vorrichtung sind vom ersten Einkapselungsmaterial freigelegt. Eine zweite Vorrichtung wird an den Kontaktflächen angebracht. Eine erste Umverteilungsstruktur wird über der ersten Vorrichtung und dem ersten Einkapselungsmaterial gebildet, wobei die erste Umverteilungsstruktur die zweite Vorrichtung in einer oder mehreren Schichten der ersten Umverteilungsstruktur einbettet. Ein vorbereitetes Substrat wird bereitgestellt und an der ersten Umverteilungsstruktur gegenüber der zweiten Vorrichtung angebracht. In einer Ausführungsform umfasst das Verfahren ferner das Entfernen des Trägersubstrats und das Vereinzeln eines ersten Pakets von einem zweiten Paket, das erste Paket aufweisend die erste Vorrichtung und das vorbereitete Substrat, wobei Abmessungen des vorbereiteten Substrats vor und nach der Vereinzelung dieselben sind. In einer Ausführungsform umfasst das Verfahren ferner das seitliche Ummanteln des vorbereiteten Substrats in einem zweiten Einkapselungsmaterial, und das Bilden von Verbindern über dem vorbereiteten Substrat, wobei das zweite Einkapselungsmaterial nach der Vereinzelung Seitenwände des vorbereiteten Substrats bedeckt. In einer Ausführungsform umfasst das Verfahren ferner, dass die zweite Vorrichtung innerhalb der seitlichen Ausdehnungen der ersten Vorrichtung angeordnet ist.

Claims (18)

  1. Verfahren umfassend: Anbringen eines Spannungsreglers (210) an einer ersten Umverteilungsstruktur (122) eines ersten Pakets (100); Bilden einer zweiten Umverteilungsstruktur (240) über dem Spannungsregler (210), wobei der Spannungsregler (210) in der zweiten Umverteilungsstruktur (240) eingebettet wird; und Anbringen eines ersten Substrats (300) an der zweiten Umverteilungsstruktur zum Bilden eines zweiten Pakets (400), welches das erste Paket (100) umfasst, wobei seitliche Ausdehnungen der zweiten Umverteilungsstruktur (240) größer sind als seitliche Ausdehnungen des ersten Substrats (300).
  2. Verfahren nach Anspruch 1, ferner umfassend: Bilden eines Einkapselungsmaterials (406) über und rund um das erste Substrat (300); und Vereinzeln des zweiten Pakets (400A, 400B), wobei das Einkapselungsmaterial (406) nach der Vereinzelung an Seitenwänden des ersten Substrats (300) verbleibt.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend: Anbringen des ersten Substrats (400) an einer gedruckten Leiterplatte (600) zum Bilden einer ersten Vorrichtung (900).
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei der Spannungsregler (210) innerhalb seitlicher Ausdehnungen der ersten Umverteilungsstruktur (122) angeordnet ist.
  5. Verfahren zum Betrieb einer Vorrichtung hergestellt nach Anspruch 3 oder 4 umfassend: Weiterleiten (1020) eines ersten Spannungssignals durch die zweite Umverteilungsstruktur (240) zum Spannungsregler (210); Einstellen (1030) des ersten Spannungssignals auf ein zweites Spannungssignal, das zweite Spannungssignal aufweisend eine Spannungsgröße, welche niedriger ist als das erste Spannungssignal; und Weiterleiten (1040) des zweiten Spannungssignals durch die erste Umverteilungsstruktur (122) zu einem Vorrichtungs-Die (50) des ersten Pakets (100), ohne das zweite Spannungssignal durch die zweite Umverteilungsstruktur (240) zu leiten.
  6. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Anbringen des Spannungsreglers (210) an der ersten Umverteilungsstruktur (122) ein Verbinden von Verbindern (207) des Spannungsreglers (210) mit entsprechenden Kontaktflächen (140) der ersten Umverteilungsstruktur (122) umfasst.
  7. Verfahren umfassend: Anbringen einer ersten Vorrichtung (100) an einem Trägersubstrat (202); seitliches Ummanteln der ersten Vorrichtung (100) in einem ersten Einkapselungsmaterial (206); Freilegen von Kontaktflächen (140) der ersten Vorrichtung (100) vom ersten Einkapselungsmaterial (206); Anbringen einer zweiten Vorrichtung (210) an den Kontaktflächen (140); Bilden einer ersten Umverteilungsstruktur (240) über der ersten Vorrichtung (100) und dem ersten Einkapselungsmaterial (206), wobei die erste Umverteilungsstruktur (240) die zweite Vorrichtung (210) in einer oder mehreren Schichten der ersten Umverteilungsstruktur (240) einbettet; Bereitstellen eines vorbereiteten Substrats (300); und Anbringen des vorbereiteten Substrats (300) an der ersten Umverteilungsstruktur (240) entgegengesetzt zu der zweiten Vorrichtung (210).
  8. Verfahren nach Anspruch 7, ferner umfassend: Entfernen des Trägersubstrats (202); und Vereinzeln eines ersten Pakets (400A) von einem zweiten Paket (400B), das erste Paket (400A) aufweisend die erste Vorrichtung (100) und das vorbereitete Substrat (300), wobei Abmessungen des vorbereiteten Substrats (300) vor und nach der Vereinzelung dieselben sind.
  9. Verfahren nach Anspruch 8, ferner umfassend: seitliches Ummanteln des vorbereiteten Substrats (300) in einem zweiten Einkapselungsmaterial (406); und Bilden von Verbindern (414) über dem vorbereiteten Substrat (300), wobei das zweite Einkapselungsmaterial (406) nach der Vereinzelung Seitenwände des vorbereiteten Substrats (300) bedeckt.
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei die zweite Vorrichtung (210) innerhalb seitlicher Ausdehnungen der ersten Vorrichtung (100) angeordnet ist.
  11. Struktur (700, 800) aufweisend: Eine erste Umverteilungsstruktur (240) angeordnet über einem Substrat (300); einen Spannungsregler (210) angeordnet über der ersten Umverteilungsstruktur (240), wobei Verbinder (207) des Spannungsreglers (210) von der ersten Umverteilungsstruktur (240) weg zeigen; eine zweite Umverteilungsstruktur (122) angeordnet über dem Spannungsregler (210), wobei der Spannungsregler (210) innerhalb seitlicher Ausdehnungen der zweiten Umverteilungsstruktur (122) angeordnet ist; und ein Vorrichtungs-Die (50) angeordnet über der zweiten Umverteilungsstruktur (122), wobei die zweite Umverteilungsstruktur (122) einen Ausgang des Spannungsreglers (210) mit einem Eingang des Vorrichtungs-Dies (50) elektrisch verbindet, wobei seitliche Ausdehnungen des Substrats (300) kleiner sind als seitliche Ausdehnungen der ersten Umverteilungsstruktur (240).
  12. Struktur (700, 800) nach Anspruch 11, ferner aufweisend: ein erstes Einkapselungsmaterial (406), welches das Substrat (300) umgibt.
  13. Struktur (700, 800) nach Anspruch 11 oder 12, ferner aufweisend: eine Mehrzahl von Verbindern (246) angeordnet zwischen dem Substrat (300) und der ersten Umverteilungsstruktur (240), wobei die Mehrzahl von Verbindern (246) das Substrat (300) mit der ersten Umverteilungsstruktur (240) verbindet.
  14. Struktur (700, 800) nach einem der Ansprüche 11 bis 13, ferner aufweisend: eine Unterfüllung angeordnet zwischen dem Spannungsregler (210) und der zweiten Umverteilungsstruktur (122).
  15. Struktur (700, 800) nach einem der Ansprüche 11 bis 14, wobei der Spannungsregler (210) in der ersten Umverteilungsstruktur (240) eingebettet ist.
  16. Struktur (700, 800) nach Anspruch 15, wobei der Spannungsregler (210) in zwei oder mehr Schichten der ersten Umverteilungsstruktur (240) eingebettet ist.
  17. Struktur (700, 800) nach einem der Ansprüche 11 bis 16, wobei eine Metallisierungsstruktur der ersten Umverteilungsstruktur (240) asymmetrisch ist.
  18. Struktur (800) nach einem der Ansprüche 11 bis 17, ferner aufweisend: ein über dem Vorrichtungs-Die (50) angeordnetes Paket (500); eine dritte Umverteilungsstruktur angeordnet zwischen dem Paket (500) und dem Vorrichtungs-Die (50); eine oder mehrere Durchkontaktierungen (116), welche die dritte Umverteilungsstruktur mit der zweiten Umverteilungsstruktur (122) verbinden.
DE102019118492.4A 2018-12-14 2019-07-09 Eingebettete Spannungsreglerstruktur und Verfahren zum Bilden derselben und Verfahren zum Betrieb derselben Active DE102019118492B4 (de)

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US201862779857P 2018-12-14 2018-12-14
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102450570B1 (ko) 2018-10-02 2022-10-07 삼성전자주식회사 반도체 패키지
US11756948B2 (en) * 2019-05-01 2023-09-12 Intel Corporation In situ package integrated thin film capacitors for power delivery
US11671010B2 (en) * 2020-02-07 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Power delivery for multi-chip-package using in-package voltage regulator
US11894318B2 (en) * 2020-05-29 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
DE102020130962A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und herstellungsverfahren
US11948918B2 (en) * 2020-06-15 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution structure for semiconductor device and method of forming same
KR20220009218A (ko) * 2020-07-15 2022-01-24 삼성전자주식회사 반도체 패키지, 및 이를 가지는 패키지 온 패키지
US11398422B2 (en) * 2020-07-21 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and fabricating method thereof
US20220199461A1 (en) * 2020-12-18 2022-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
KR20230067265A (ko) * 2021-11-09 2023-05-16 삼성전기주식회사 인쇄회로기판
US11967559B2 (en) 2021-11-24 2024-04-23 Advanced Semiconductor Engineering, Inc. Electronic package
US20240096860A1 (en) * 2022-09-20 2024-03-21 Mediatek Inc. Multi-die package on package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070013080A1 (en) 2005-06-29 2007-01-18 Intel Corporation Voltage regulators and systems containing same
US20180323150A1 (en) 2017-02-08 2018-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Stacked Package-on-Package Structures

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8378654B2 (en) 2009-04-01 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage regulator with high accuracy and high power supply rejection ratio
US8598854B2 (en) 2009-10-20 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. LDO regulators for integrated applications
CN102859691B (zh) 2010-04-07 2015-06-10 株式会社岛津制作所 放射线检测器及其制造方法
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9048112B2 (en) 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8450990B2 (en) 2010-08-16 2013-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Dynamic control loop for switching regulators
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
CN102456636B (zh) 2010-10-19 2015-10-14 矽品精密工业股份有限公司 嵌入式芯片的封装件的制造方法
US8957647B2 (en) 2010-11-19 2015-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for voltage regulation using feedback to active circuit element
US9958895B2 (en) 2011-01-11 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Bandgap reference apparatus and methods
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8816670B2 (en) 2011-09-30 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Electronic circuit having band-gap reference circuit and start-up circuit, and method of starting-up band-gap reference circuit
US8629706B2 (en) 2011-10-13 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Power switch and operation method thereof
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9612606B2 (en) 2012-05-15 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bandgap reference circuit
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US20130320944A1 (en) 2012-06-04 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage regulator, amplification circuit, and compensation circuit
US9069370B2 (en) 2012-06-29 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Digital low drop-out regulator
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US9443797B2 (en) * 2012-09-14 2016-09-13 STATS ChipPAC Pte. Ltd. Semiconductor device having wire studs as vertical interconnect in FO-WLP
US8629694B1 (en) 2012-10-10 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of voltage scaling techniques
TWI492350B (zh) 2012-11-20 2015-07-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9252030B1 (en) * 2014-08-04 2016-02-02 Stmicroelectronics Pte Ltd System-in-packages and methods for forming same
US9831148B2 (en) 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10529697B2 (en) 2016-09-16 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
KR102560697B1 (ko) * 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070013080A1 (en) 2005-06-29 2007-01-18 Intel Corporation Voltage regulators and systems containing same
US20180323150A1 (en) 2017-02-08 2018-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-Stacked Package-on-Package Structures

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Publication number Publication date
CN111326427A (zh) 2020-06-23
CN111326427B (zh) 2022-05-03
US20200194393A1 (en) 2020-06-18
US11217546B2 (en) 2022-01-04
DE102019118492A1 (de) 2020-06-18

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