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FACHGEBIET
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Die vorliegende Patentanmeldung betrifft Halbleiter-Verarbeitungstechniken und entsprechende Vorrichtungen und betrifft im Besonderen Verfahren zum Ausbilden von ultradünnen Halbleiterchips.
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HINTERGRUND
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Halbleitertechnologie wird eingesetzt, um integrierte Schaltungsvorrichtungen für eine breite Vielfalt an Anwendungen auszubilden. In der Halbleitertechnologie wird typischerweise eine oder werden mehrere funktionelle Vorrichtungen innerhalb eines Halbleiterkörpers ausgebildet. Beispiele für diese funktionellen Vorrichtungen umfassen Metalloxidhalbleiterfeldeffekttransistoren (MOSFET), Bipolartransistoren (BJT), Dioden, Thyristoren etc. Eine einzelne integrierte Schaltung kann jedwede Anzahl an funktionellen Vorrichtungen umfassen (z. B. eine, zehn, Tausende, Millionen etc.), die kollektiv konfiguriert sind, eine gewünschte digitale oder analoge Konfiguration bereitzustellen, z. B. CMOS-Logik, Leistungsschaltung, analoge Verstärkung etc.
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Ein Aspekt der Halbleitertechnologie, den Entwickler ständig zu verbessern versuchen, ist die Dicke des Halbleiterkörpers, der zum Ausbilden funktioneller Vorrichtungen verwendet wird. Ein Reduzieren der Chipdicke kann vorteilhafte Leistungsvorteile für die integrierte Schaltung bereitstellen, z. B. verbesserten Einschaltwiderstand (RON) und bessere Wärmeableitung. Bekannte Halbleiterherstellungstechniken sind jedoch derzeit in ihrer Fähigkeit beschränkt, die Chipdicke unterhalb bestimmter Höhen, wie z. B. unterhalb von 100 μm, zu reduzieren, da ein Halbleitersubstrat, je dünner es wird, desto spröder und rissanfälliger wird. Diese Risse sind nicht korrigierbar und erfordern daher eine Entsorgung der Vorrichtung. Dementsprechend besteht ein Bedarf daran, zuverlässig und kostengünstig reduzierte Halbleiterchipdicke bereitzustellen.
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KURZFASSUNG
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Ein Verfahren zum Ausbilden einer Halbleitervorrichtung ist offenbart. Gemäß einer Ausführungsform umfasst das Verfahren das Bereitstellen eines Halbleiterwafers und einer Vielzahl von Halbleiternacktchips. Der Wafer und die Nacktchips umfassen jeweils auf einer Hauptoberfläche angeordnete erste elektrisch leitfähige Anschlüsse. Der Wafer wird dauerhaft an jedem der Halbleiternacktchips befestigt, wobei die jeweiligen Hauptoberflächen der Halbleiternacktchips der Hauptoberfläche des Wafers zugewandt sind, sodass die ersten Anschlüsse der Halbleiternacktchips elektrisch mit den ersten Anschlüssen des Halbleiterwafers verbunden werden. Zumindest eines von dem Wafer und jedem der Halbleiternacktchips wird ausgedünnt. Der Wafer wird nach dem dauerhaften Befestigen vereinzelt, um so eine Vielzahl von Chipstapeln auszubilden. Jeder der Chipstapel umfasst einen der Halbleiternacktchips dauerhaft befestigt an einem vereinzelten Wafer-Chip. Zumindest einer der ersten Anschlüsse in dem Chipstapel ist durch einen auf einer rückwärtigen Oberfläche, die einer der Hauptoberflächen in dem Chipstapel entgegengesetzt ist, angeordneten zweiten elektrisch leitfähigen Anschluss zugänglich. Der zweite Anschluss wird mit dem zumindest einen der ersten Anschlüsse durch ein elektrisches Verbindungselement verbunden, das einem Halbleiterkörper entweder des Halbleiternacktchips oder des vereinzelten Wafer-Chips des Chipstapels inhärent ist.
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Ein Verfahren zum Verarbeiten eines Wafers und einer Vielzahl von Halbleiternacktchips, wobei entweder der Wafer oder die Halbleiternacktchips als Flip-Chip konfiguriert ist/sind, ist offenbart. Gemäß einer Ausführungsform umfasst das Verfahren das dauerhafte Befestigen des Wafers an jedem der Halbleiternacktchips in einer Flip-Chip-Konfiguration, sodass Hauptoberflächen der Halbleiternacktchips einer Hauptoberfläche des Wafers zugewandt sind und sodass erste Anschlüsse der Halbleiternacktchips elektrisch mit ersten Anschlüssen des Halbleiterwafers verbunden sind. Zumindest einer von dem Wafer und jedem der Halbleiternacktchips wird ausgedünnt. Der Wafer wird nach dem dauerhaften Befestigen vereinzelt, um so eine Vielzahl von Chipstapeln auszubilden, wobei jeder der Chipstapel einen der Halbleiternacktchips und einen vereinzelten Wafer-Chip umfasst. Die Chipstapel werden eingehaust. Das Einhausen der Chipstapel umfasst das elektrische Verbinden eines Anschlusses auf Gehäuseebene mit einem zweiten Anschluss des Chipstapels, wobei der zweite Anschluss auf einer rückwärtigen Oberfläche angeordnet ist, die einer der Hauptoberflächen in dem Chipstapel entgegengesetzt ist, und mit einem der ersten Anschlüsse in dem Chipstapel durch ein elektrisches Verbindungselement verbunden wird, das einem Halbleiterkörper entweder des Halbleiternacktchips oder des vereinzelten Wafer-Chips des Chipstapels inhärent ist. Das Einhausen der Chipstapel umfasst ferner das Verkapseln des Chipstapels mit einem elektrisch isolierenden Material.
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Ein Chipstapel ist offenbart. Gemäß einer Ausführungsform umfasst der Chipstapel einen dünneren Halbleiterchip, der auf einer Hauptoberfläche eines Halbleiterkörpers angeordnete erste elektrisch leitfähige Anschlüsse und eine in dem Halbleiterkörper angeordnete funktionelle Vorrichtung umfasst. Ferner umfasst der Chipstapel einen dickeren Halbleiterchip, der auf einer Hauptoberfläche eines Halbleiterkörpers angeordnete erste elektrisch leitfähige Anschlüsse, einen auf einer rückwärtigen Oberfläche des dickeren Halbleiterchips, die der Hauptoberfläche des dickeren Halbleiterchips entgegengesetzt ist, angeordneten zweiten elektrisch leitfähigen Anschluss und ein elektrisches Verbindungselement umfasst, das dem Halbleiterkörper des dickeren Halbleiterchips inhärent und mit dem ersten und dem zweiten Anschluss des dickeren Halbleiterchips verbunden ist. Ferner umfasst der Chipstapel eine dauerhafte und elektrisch leitfähige Verbindung zwischen den ersten Anschlüssen des dünneren und des dickeren Halbleiterchips. Die Hauptoberflächen des dünneren und des dickeren Halbleiterchips sind einander zugewandt. Zumindest einer der ersten Anschlüsse des dünneren Halbleiterchips ist durch den zweiten Anschluss des dickeren Halbleiterchips elektrisch zugänglich. Eine Dicke des dünneren Halbleiterchips beträgt weniger als oder gleich 40 μm.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Die Elemente der Zeichnungen sind im Verhältnis zueinander nicht zwangsläufig maßstabgetreu. Gleiche Bezugszeichen bezeichnen entsprechend ähnliche Teile. Die Merkmale der diversen veranschaulichten Ausführungsformen können kombiniert werden, sofern sie einander nicht ausschließen. Ausführungsformen sind in den Zeichnungen abgebildet und in der folgenden Beschreibung ausgeführt.
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1 zeigt einen Verfahrensschritt des Bereitstellens eines mit Flip-Chips konfigurierten Halbleiterwafers und einer Vielzahl von als elektrische Leitungen konfigurierten Halbleiternacktchips gemäß einer Ausführungsform.
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2 zeigt das dauerhafte Befestigen des Wafers aus 1 an jedem der Halbleiternacktchips gemäß einer Ausführungsform.
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3 zeigt das Ausdünnen des Wafers aus 1 gemäß einer Ausführungsform.
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4 zeigt das Vereinzeln des Wafers aus 1 nach dem dauerhaften Befestigen, um so eine Vielzahl von Chipstapeln auszubilden, gemäß einer Ausführungsform.
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5 zeigt ein Verfahren zum Bereitstellen eines vorausgedünnten Halbleiterwafers und einer Vielzahl von Halbleiternacktchips gemäß einer Ausführungsform.
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6 zeigt das dauerhafte Befestigen des vorausgedünnten Wafers aus 5 an jedem der Halbleiternacktchips gemäß einer Ausführungsform.
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7 zeigt einen Verfahrensschritt des Bereitstellens eines mit elektrischen Leitungen konfigurierten Halbleiterwafers und einer Vielzahl von mit Flip-Chips konfigurierten Halbleiternacktchips gemäß einer Ausführungsform.
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8 zeigt das dauerhafte Befestigen des Wafers aus 7 an jedem der Halbleiternacktchips gemäß einer Ausführungsform.
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9 zeigt das Ausdünnen der Halbleiternacktchips aus 7 gemäß einer Ausführungsform.
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10 zeigt das Vereinzeln des Wafers aus 7 nach dem dauerhaften Befestigen, um so eine Vielzahl von Chipstapeln auszubilden, gemäß einer Ausführungsform.
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11 zeigt ein Verfahren zum Einhausen eines Chipstapels gemäß einer Ausführungsform.
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12 zeigt ein Verfahren zum Einhausen eines Chipstapels gemäß einer weiteren Ausführungsform.
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13 zeigt ein Verfahren zum Einhausen eines Chipstapels gemäß noch einer weiteren Ausführungsform.
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AUSFÜHRLICHE BESCHREIBUNG
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Die hierin beschriebenen Ausführungsformen umfassen ein Verfahren zum Ausbilden einer Halbleitervorrichtung. Gemäß dem Verfahren werden ein Halbleiterwafer und eine Vielzahl von Halbleiternacktchips dauerhaft aneinander befestigt, z. B. durch Löten. Nach dem Befestigungsvorgang wird ein Ausdünnungsvorgang entweder an dem Wafer oder an den Halbleiternacktchips durchgeführt. In demjenigen von Wafer und Halbleiternacktchips, das ausgedünnt wird, können funktionelle Vorrichtungen ausgebildet sein, wodurch es in einer ultradünnen Hochleistungshalbleitervorrichtung eingesetzt werden kann. Nach dem Ausdünnen kann der Wafer in einzelne Halbleiterchips vereinzelt werden, um so eine Vielzahl von Chipstapeln auszubilden, wobei jeder der Chipstapel einen dünneren Halbleiterchip und einen dickeren Halbleiterchip umfasst. Wenngleich die ultradünnen Chips durch den dickeren Chip im Chipstapel verdeckt sind, wird ein elektrischer Zugang zu den funktionellen Vorrichtungen in den ultradünnen Chips durch die Bereitstellung innerer Verbindungselemente in dem dickeren Chip, die als elektrische Leitungen zu den Anschlüssen der ultradünnen Chips wirken, dennoch ermöglicht.
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Die hierin beschriebenen Verfahren ermöglichen vorteilhafterweise die Ausbildung ultradünner Hochleistungschips mit einer geringen Substratdicke, wie sie durch bekannte Verfahrenstechniken sonst nicht zu erreichen ist. Beispielsweise kann der dünnere Chip in dem Chipstapel eine Dicke von weniger als oder gleich 40 μm aufweisen und kann gemäß einer Ausführungsform 20 μm dick sein. Diese reduzierten Dicken stellen im Vergleich zu Chipdicken, wie sie durch herkömmliche Techniken zu erreichen sind, wie z. B. Dicken von mehr als 50 μm, verbesserte Eigenschaften bereit (z. B. verbesserten RON, bessere Wärmeableitung etc.). Dicken von weniger als oder gleich 40 μm sind unter Anwendung herkömmlicher Techniken nicht zu erreichen, weil es unmöglich ist, einen Wafer zu verarbeiten, der zum Ausbilden dieser Chips verwendet wird, und/oder die Chips nach dem Vereinzeln zu verarbeiten. Beispielsweise kann es sein, dass Verfahrensschritte, wie z. B. Nacktchipbefestigung, Drahtbonden etc., auf Chips, die weniger als oder gleich 40 μm dick sind, nicht möglich sind, ohne zu verursachen, dass sich Risse, Lücken oder Verwerfungen in dem Substrat ausbreiten.
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Vorteilhafterweise ermöglicht die Befestigung eines dickeren Halbleiterchips (oder Wafers) an dem dünneren Chip (oder Wafer) gemäß den hierin beschriebenen Verfahren, dass an der Vorrichtung Verfahrensschritte ausgeführt werden, ohne den ausgedünnten Chip (oder Wafer) zu gefährden. Der dickere Halbleiterchip (oder Wafer) kann während Verfahrensschritten wie Waferausdünnung, Herstellung der Vorrichtung, Nacktchipbefestigung, Drahtbonden etc. durch einen Roboterarm gehandhabt werden. Folglich wird auf den ausgedünnten Chip (oder Wafer, der die funktionellen Vorrichtungen aufweist oder aufweisen wird, während dieser Verfahrensschritte kein mechanischer Druck ausgeübt. Somit wird die Wahrscheinlichkeit, dass sich Risse, Lücken oder Verwerfungen in dem ausgedünnten Chip (oder Wafer) ausbreiten, der die funktionellen Vorrichtungen aufweist oder aufweisen wird, verringert oder sogar ausgeschlossen. Ferner kann der dickere Halbleiterchip (oder Wafer) ohne funktionelle Vorrichtungen ausgebildet werden, die für die jeweilige Anwendung wesentlich sind. So bleibt die Funktionalität des ultradünnen Chips (oder Wafers) selbst dann intakt, wenn während der Verarbeitung Risse, Lücken oder Verwerfungen in dem dickeren Halbleiterchip (oder Wafer) auftreten, und ist die Vorrichtung für die jeweilige Anwendung geeignet.
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Unter Bezugnahme auf 1 werden ein Halbleiterwafer 100 und eine Vielzahl (d. h. zwei oder mehr) Halbleiternacktchips 102 bereitgestellt. Der Halbleiterwafer 100 wird aus einem Halbleiterkörper 104 ausgebildet, der durch eine Hauptoberfläche 106 und eine rückwärtige Oberfläche 108, die der Hauptoberfläche 106 entgegengesetzt ist, definiert ist. Eine Dicke des Wafers 100 kann als Abstand zwischen der Haupt- und der rückwärtigen Oberfläche 106, 108 des Halbleiterkörpers 104 in einer zu diesen Oberflächen 106, 108 senkrechten Richtung definiert werden. Ebenso werden die Halbleiternacktchips 102 aus einem Halbleiterkörper 104 ausgebildet, der durch eine durch eine Hauptoberfläche 106 und eine rückwärtige Oberfläche 108, die der Hauptoberfläche 106 entgegengesetzt ist, definiert ist. Eine Dicke der Halbleiternacktchips 102 kann als Abstand zwischen der Haupt- und der rückwärtigen Oberfläche 106, 108 des Halbleiterkörpers 104 in einer zu diesen Oberflächen 106, 108 senkrechten Richtung definiert werden.
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Der Wafer 100 und die Nacktchips 102 umfassen jeweils auf der Hauptoberfläche 106 angeordnete erste elektrisch leitfähige Anschlüsse 110. Beispielsweise können der Wafer 100 und die Nacktchips 102 jeweils aus Kupfer, Aluminium oder sonstigen elektrisch leitfähigen Metallen ausgebildete Bondinseln umfassen.
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Der Wafer 100 umfasst in den Halbleiterkörper 104 integrierte funktionelle Vorrichtungen. Diese funktionellen Vorrichtungen können jedwede aus einer Vielzahl von funktionellen Vorrichtungen sein, z. B. MOSFET, BJT, Dioden etc. Ferner können diese funktionellen Vorrichtungen jedwede aus einer Vielzahl von Ausrichtungen im Verhältnis zu dem Halbleiterkörper aufweisen. Beispielsweise können die funktionellen Vorrichtungen konfiguriert sein, einen Kanal zu steuern, der in eine Richtung parallel zur Hauptoberfläche (d. h. als seitliche Vorrichtungen) oder in eine Richtung senkrecht auf die Hauptoberfläche (d. h. als vertikale Vorrichtung) strömt.
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Die ersten Anschlüsse 110 des Wafers 100 sind mit den funktionellen Vorrichtungen verbunden und stellen Eingangs-/Ausgangs-Zugang zu den funktionellen Vorrichtungen bereit. Die funktionellen Vorrichtungen und die ersten Anschlüsse 110 des Wafers 100 sind in einem Einheitszellenformat konfiguriert, sodass der Wafer in eine Vielzahl von singularisierten Halbleiterchips vereinzelt werden kann, wobei jeder Chip die gleiche Konfiguration und die gleiche Funktionalität aufweist.
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Die Halbleiternacktchips 102 umfassen ferner auf einer rückwärtigen Oberfläche 108, die der Hauptoberfläche 106 der Halbleiternacktchips 102 entgegengesetzt ist, angeordnete zweite elektrisch leitfähige Anschlüsse 112. Die zweiten Anschlüsse 112 sind durch ein elektrisches Verbindungselement 114, das innerhalb des Halbleiterkörpers 104 der Halbleiternacktchips 102 angeordnet ist, elektrisch mit den ersten Anschlüssen 110 der Nacktchips 102 verbunden. Gemäß einer Ausführungsform ist das elektrische Verbindungselement 114 als Silizium-Durchkontaktierung (TSV) konfiguriert.
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Die Halbleiternacktchips 102 können, müssen aber nicht in den Halbleiterkörper 104 der Halbleiternacktchips 102 integrierte funktionelle Vorrichtungen umfassen. Beispielsweise können die Halbleiternacktchips 102 als rein passive Vorrichtungen konfiguriert sein, wobei das elektrische Verbindungselement 114 eine innerhalb eines Volumenhalbleitermaterials, das frei von bewusst ausgebildeten aktiven Vorrichtungen ist, ausgebildete passive Drahtverbindung ist. Alternativ dazu kann das elektrische Verbindungselement 114 durch eine funktionelle Vorrichtung, z. B. einen vertikalen Transistor, in dem Halbleiterkörper 104 der Halbleiternacktchips 102 bereitgestellt werden. Zusätzlich oder alternativ dazu können die Halbleiternacktchips 102 zusätzlich zu den elektrischen Verbindungselementen 114 ein oder mehrere aktive Bauteile umfassen, z. B. MOSFET, BJT, eine Diode etc.
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Der Wafer 100 und die Nacktchips 102 sind so angeordnet, dass die jeweiligen Hauptoberflächen 106 der Halbleiternacktchips 102 der Hauptoberfläche 106 des Wafers 100 zugewandt sind. D. h., der Wafer 100 und die Nacktchips 102 sind so angeordnet, dass die ersten Anschlüsse 110 des Wafers 100 und der Nacktchips 102 einander zugewandt sind, und so, dass die zweiten elektrisch leitfähigen Anschlüsse 112 der Halbleiternacktchips 102 von dem Wafer 100 abgewandt sind.
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Ferner umfasst der Wafer 100 auf der ersten Oberfläche 106 ausgebildete und mit den ersten Anschlüssen 110 in Kontakt stehende Lotkugeln 116. Anders ausgedrückt weist der Wafer 100 eine Flip-Chip-Konfiguration mit einer Vielzahl von Flip-Chips auf, die jeweils einzeln mit einem der Halbleiternacktchips 102 zusammengefügt werden können.
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Unter Bezugnahme auf 2 wird der Wafer 100 dauerhaft an jedem der Halbleiternacktchips 102 befestigt, sodass die ersten Anschlüsse 110 der Halbleiternacktchips 102 elektrisch mit den ersten Anschlüssen 110 des Halbleiterwafers 100 verbunden sind. Gemäß einer Ausführungsform erfolgt die dauerhafte Befestigung und elektrische Verbindung durch mechanisches Zusammenpressen der Halbleiternacktchips 102 mit dem Wafer 100 und anschließendes Verlöten der jeweiligen ersten Anschlüsse 110 der Halbleiternacktchips 102 und des Halbleiterwafers 100 unter Verwendung der Lotkugeln 116. Jedwede aus einer Vielzahl von Lötverfahren kann eingesetzt werden, z. B. Thermosonic-Bonden oder Rückflusslöten. Folglich verbindet das Lot die Halbleiternacktchips 102 und den Wafer 100 und koppelt sie physikalisch miteinander.
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Unter Bezugnahme auf 3 wird ein Ausdünnungsverfahren an der rückwärtigen Oberfläche 108 des Wafers 100 durchgeführt. Der Wafer 100 kann gemäß jedweder aus einer Vielzahl von Techniken, z. B. durch mechanisches Schleifen, chemisch-mechanisches Polieren (CMP), Nassätzen und chemisches Trockenätzen (DCE) von atmosphärischem Nachglühplasma (ADP) etc., ausgedünnt werden. Gemäß einer Ausführungsform wird der Wafer 100 durch Abschleifen oder Plasmaätzen von Halbleitermaterial von der rückwärtigen Oberfläche 108 des Wafers ausgedünnt. Der Wafer 100 kann vor dem Ausdünnen eine Dicke von zumindest 200 μm und nach dem Ausdünnen weniger als oder gleich 40 μm aufweisen.
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Unter Bezugnahme auf 4 wird der Wafer 100 nach dem dauerhaften Befestigen des Wafers 100 an jedem der Halbleiternacktchips 102 vereinzelt. Beispielsweise kann der Wafer 100 vorgezeichnete Linien 120 wie in 1 abgebildet umfassen und kann der Vereinzelungsvorgang aus dem mechanischen Brechen des Wafers 100 entlang der vorgezeichneten Linien 120 bestehen. Alternativ dazu kann der Wafer 100 durch andere Techniken, z. B. Sägen oder Laserschneiden, vereinzelt werden. Der Wafer 100 wird so vereinzelt, dass dadurch eine Vielzahl von Chipstapeln 122 gebildet werden, wobei jeder der Chipstapel 122 einen dauerhaft an einem vereinzelten Wafer-Chip 124 befestigten Halbleiternacktchips 102 umfasst. D. h., die einzelnen Einheitszellen des Wafers 100 werden voneinander singularisiert, um eine Vielzahl der vereinzelten Wafer-Chips 124 auszubilden, die an einem der Halbleiternacktchips 102 befestigt sind.
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Die 5 und 6 zeigen eine alternative Ausführungsform zu dem Verfahren aus den 1 bis 4, wobei die Reihenfolge des (in 2 gezeigten) dauerhaften Befestigens und des (in 3 gezeigten) Ausdünnens umgedreht ist. Unter Bezugnahme auf 5 werden der Halbleiterwafer 100 und die Vielzahl von Halbleiternacktchips 102 bereitgestellt. Der Wafer 100 wurde zuvor ausgedünnt, z. B. wie zuvor unter Bezugnahme auf 3 beschrieben (mechanisches Schleifen, chemisches Ätzen etc.). Folglich kann der Wafer 100 eine Dicke von unter 40 μm aufweisen, z. B. 20 μm. Unter Bezugnahme auf 6 wird nach dem Ausdünnen der Wafer 100 dauerhaft an den Halbleiternacktchips 102 befestigt. Dies kann durch mechanisches Zusammenpressen der Halbleiternacktchips 102 und des Wafers 100 und anschließendes Verlöten der beiden unter Verwendung der Lotkugeln 116 erfolgen. Der zuvor besprochene Vereinzelungsschritt kann an dem Wafer 100 vorgenommen werden, um so die Chipstapel 122 auszubilden.
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Aufgrund der Flip-Chip-Konfiguration der Chipstapel 122 sind die ersten Anschlüsse 110 in den Chipstapeln 122 nicht elektrisch zugänglich. Anders ausgedrückt ist es nicht möglich, einen Bonddraht auf einem der ersten Anschlüsse 110 auszubilden, weil diese Anschlüsse durch den in entgegengesetzte Richtung gewandten Chip im Chipstapel 122 verdeckt sind. Durch die Bereitstellung der zweiten elektrisch leitfähigen Anschlüsse 122 an einer äußeren Oberfläche der Chipstapel 122, die durch eine externe Verbindung leicht zugänglich sind, kann dennoch ein elektrischer Zugang zu den ersten Anschlüssen 110 in den Chipstapeln 122 ermöglicht werden. Wenn die ersten Anschlüsse 110 der Halbleiternacktchips 102 auf die zuvor besprochene Art und Weise an die ersten Anschlüsse 110 des Halbleiterwafers 100 gelötet werden, werden die zweiten Anschlüsse 112, die auf den Halbleiternacktchips 102 angeordnet sind, über das innere Verbindungselement 114 elektrisch mit den ersten Anschlüssen 110 des Wafers 100 verbunden. Folglich ist zumindest einer der ersten Anschlüsse 110 in dem Chipstapel durch einen auf einer rückwärtigen Oberfläche 108, die einer der Hauptflächen 106 in dem Chipstapel 122 entgegengesetzt ist, angeordneten zweiten elektrisch leitfähigen Anschluss 112 zugänglich. Die Konfiguration und die Anordnung der zweiten Anschlüsse 112 kann so angepasst werden, dass der Chipstapel 122 mit jedweder anderen Art von Gehäusetyp, z. B. Flip-Chip, ohne Zuleitung, Leiterrahmen etc., kompatibel ist. Zusätzlich oder alternativ dazu kann der Wafer 100 auch die zweiten Anschlüsse 112 und das elektrische Verbindungselement 114 umfassen, um so einen der ersten Anschlüsse 110 an einer rückwärtigen Oberfläche 108 des vereinzelten Wafer-Chips 124 zugänglich zu machen.
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Die 7 bis 10 zeigen ein Verfahren zum Ausbilden einer Vielzahl von Chipstapeln gemäß einer weiteren Ausführungsform. Unter Bezugnahme auf 7 werden ein Halbleiterwafer 200 und eine Vielzahl von Halbleiternacktchips 202 bereitgestellt. Sowohl der Wafer 200 als auch die Nacktchips 202 weisen einen Halbleiterkörper 204 auf, der durch eine Hauptoberfläche 206 und eine rückwärtige Oberfläche 208, die der Hauptoberfläche 206 entgegengesetzt ist, definiert ist. Eine Dicke der Halbleiternacktchips 202 kann als Abstand zwischen der Haupt- und der rückwärtigen Oberfläche 206, 208 des Halbleiterkörpers 204 in einer auf diese Oberflächen 206, 208 senkrechten Richtung definiert sein.
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Der Wafer 200 und die Nacktchips 202 umfassen jeweils auf der Hauptoberfläche 206 angeordnete erste elektrisch leitfähige Anschlüsse 210. Beispielsweise können der Wafer 200 und die Nacktchips 202 jeweils aus Kupfer, Aluminium oder sonstigen elektrisch leitfähigen Metallen ausgebildete Bondinseln umfassen.
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Jeder der Halbleiternacktchips 202 umfasst in den Halbleiterkörper 204 integrierte funktionelle Vorrichtungen. Diese funktionellen Vorrichtungen können jedwede aus einer Vielzahl funktioneller Vorrichtungen sein, z. B. MOSFET, BJT, Dioden etc. Ferner können diese funktionellen Vorrichtungen jedwede aus einer Vielzahl von Ausrichtungen im Verhältnis zu dem Halbleiterkörper 204 aufweisen. Beispielsweise können die funktionellen Vorrichtungen konfiguriert sein, in eine Richtung parallel zur Hauptoberfläche 206 (d. h. als seitliche Vorrichtungen) oder in eine Richtung senkrecht auf die Hauptoberfläche 206 (d. h. als vertikale Vorrichtung) zu leiten.
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Die ersten Anschlüsse 210 der Halbleiternacktchips 202 sind mit den funktionellen Vorrichtungen verbunden und stellen Eingangs-/Ausgangs-Zugang zu den funktionellen Vorrichtungen bereit. Ferner umfassen die Halbleiternacktchips 202 auf der ersten Oberfläche 206 ausgebildete und in elektrischem Kontakt mit den ersten Anschlüssen 210 stehende Lotkugeln 216. Anders ausgedrückt sind die Halbleiternacktchips 202 als Flip-Chips konfiguriert, die jeweils einzeln mit einer Einheitszelle des Wafers 200 zusammengefügt werden können.
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Der Wafer 200 umfasst auf einer rückwärtigen Oberfläche 208, die der Hauptoberfläche 206 des Wafers 200 entgegengesetzt ist, angeordnete zweite elektrisch leitfähige Anschlüsse 212. Die zweiten Anschlüsse 212 sind durch elektrische Verbindungselemente 214, die innerhalb des Halbleiterkörpers 204 des Wafers 200 angeordnet sind, elektrisch mit den ersten Anschlüssen 210 des Wafers 200 verbunden. D. h., der Wafer 200 ist konfiguriert, eine elektrische Leitung zwischen ersten Anschlüssen 210 des Wafers 200, die auf der Hauptoberfläche 206 sind, und dem zweiten Anschluss 212 des Wafers 200, der auf der rückwärtigen Oberfläche 208 ist, bereitzustellen. Gemäß einer Ausführungsform ist das elektrische Verbindungselement 214 als Silizium-Durchkontaktierung (TSV) konfiguriert.
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Der Wafer 200 kann, muss aber nicht in den Halbleiterkörper 204 integrierte funktionelle Vorrichtungen umfassen. Beispielsweise kann der Wafer 200 als rein passive Vorrichtung konfiguriert sein, wobei das elektrische Verbindungselement 214 eine innerhalb eines Volumenhalbleitermaterials, das frei von bewusst ausgebildeten aktiven Vorrichtungen ist, ausgebildete passive Drahtverbindung ist. Alternativ dazu kann das elektrische Verbindungselement 214 durch eine funktionelle Vorrichtung, z. B. einen vertikalen Transistor, in dem Halbleiterkörper 204 des Wafers 200 bereitgestellt werden. Zusätzlich oder alternativ dazu kann der Wafer 200 zusätzlich zu den elektrischen Verbindungselementen 214 ein oder mehrere aktive Bauteile umfassen, z. B. MOSFET, BJT, Dioden etc.
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Der Wafer 200 und die Nacktchips 202 sind so angeordnet, dass die jeweiligen Hauptoberflächen 206 der Halbleiternacktchips 202 der Hauptoberfläche 206 des Wafers 200 zugewandt sind. D. h., der Wafer 200 und die Nacktchips 202 sind in einer Flip-Chip-Konfiguration angeordnet, sodass die ersten Anschlüsse 210 des Wafers 200 und der Nacktchips 202 einander zugewandt sind und sodass die zweiten elektrisch leitfähigen Anschlüsse 212 des Wafers 200 von den Halbleiternacktchips 202 abgewandt sind.
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Unter Bezugnahme auf 8 wird jeder der Halbleiternacktchips 202 in der Vielzahl dauerhaft an dem Wafer 200 befestigt, sodass die ersten Anschlüsse 210 der Halbleiternacktchips 202 elektrisch mit den ersten Anschlüssen 210 des Halbleiterwafers verbunden sind, z. B. durch Verlöten der jeweiligen ersten Anschlüsse 210 der Halbleiternacktchips 202 und des Wafers unter Verwendung der Lotkugeln 216.
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Unter Bezugnahme auf 9 wird jeder der Halbleiternacktchips 202 in der Vielzahl ausgedünnt. Dies kann unter Anwendung der gleichen Techniken erfolgen, die auch zum Ausdünnen des Halbleiterwafers 100 angewandt werden, wie unter Bezugnahme auf 3 beschrieben ist. Beispielsweise kann jeder der Halbleiternacktchips 202 durch Abschleifen oder Plasmaätzen von Halbleitermaterial von den rückwärtigen Oberflächen 208 der Halbleiternacktchips 202 nach dem dauerhaften Befestigen des Wafers 200 und vor dem Vereinzeln des Wafers 200 ausgedünnt werden. Die Halbleiternacktchips 202 können vor dem Ausdünnen eine Dicke von zumindest 200 μm aufweisen und können nach dem Ausdünnen eine Dicke von weniger als oder gleich 40 μm aufweisen.
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Unter Bezugnahme auf 10 wird der Wafer 200 nach dem dauerhaften Befestigen vereinzelt, um so eine Vielzahl von Chipstapeln 222 auszubilden, wobei jeder der Chipstapel 222 einen der dauerhaft an einem vereinzelten Wafer-Chip 224 befestigten Halbleiternacktchips 202 umfasst. Der Wafer 200 kann gemäß den zuvor besprochenen Techniken vereinzelt werden, z. B. durch Vorzeichnen und Brechen, Sägen oder Laserschneiden etc.
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Der Chipstapel 222, der durch die Verfahrensschritte aus den 7 bis 10 ausgebildet wird, kann von dem Chipstapel 122, der anhand des unter Bezugnahme auf die 1 bis 6 beschriebenen Verfahrens ausgebildet wird, im Wesentlichen ununterscheidbar sein. D. h., der Chipstapel 222 umfasst einen dünneren Halbleiterchip (d. h. den vereinzelten Wafer-Chip 124 in der Ausführungsform aus den 1 bis 6 des Halbleiternacktchips 202 in der Ausführungsform der 7 bis 10), der eine in dem Halbleiterkörper 104 oder 204 angeordnete funktionelle Vorrichtung umfasst, und einen dickeren Halbleiterchip (d. h. den Halbleiterchip 102 in der Ausführungsform aus den 1 bis 6 oder den vereinzelten Wafer-Chip 224 in der Ausführungsform aus den 7 bis 10) mit einem dem Halbleiterkörper 104 oder 204 des dickeren Halbleiterchips inhärenten elektrischen Verbindungselement 114 oder 214, das mit den ersten und den zweiten Anschlüssen 110, 112 oder 210, 212 des dickeren Halbleiterchips verbunden ist. Ferner ist in einem der beiden Chipstapel 122 und 222 zumindest einer der ersten Anschlüsse 110 und 210 des dünneren Halbleiterchips durch den zweiten Anschluss 112 oder 212 des zweiten Halbleiterchips elektrisch zugänglich.
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Die 11 bis 13 veranschaulichen diverse Verfahren zum Einhausen eines der Chipstapel 122, 222. Der Chipstapel 122 wird durch elektrisches Verbinden des zweiten Anschlusses 112 des Chipstapels 122 mit einem Anschluss auf Gehäuseebene 128, z. B. einer Zuleitung oder einer Leiterbahn, eingehaust. So wird eine elektrische Verbindung zwischen dem Anschluss auf Gehäuseebene 128 und dem ersten Anschluss 110 des dünneren Halbleiterchips 124, der die funktionelle Vorrichtung umfasst, ausgebildet. Beispielsweise kann der Chipstapel 122 so konfiguriert sein, dass der vereinzelte Wafer-Chip 124 eine funktionelle Vorrichtung umfasst und der zweite Anschluss 112 auf einer rückwärtigen Oberfläche 208 des Halbleiternacktchips 102 angeordnet ist. So verbindet das elektrische Verbinden des Anschlusses auf Gehäuseebene 128 mit dem zweiten Anschluss 112 des Chipstapels 122 aufgrund der durch das elektrische Verbindungselement 114 und das Lot zwischen den jeweiligen ersten Anschlüssen 110 bereitgestellten elektrisch leitfähigen Verbindung den Anschluss auf Gehäuseebene 128 elektrisch mit einem der ersten Anschlüsse des vereinzelten Wafer-Chips 124.
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In der Ausführungsform aus 11 wird der Chipstapel 122 unter Anwendung einer Leiterrahmen- und Drahtbondtechnik eingehaust. Genauer gesagt wird ein Leiterrahmen 130 bereitgestellt. Der Leiterrahmen 130 kann jedweder herkömmlich bekannte Leiterrahmen mit einer Vielzahl von elektrisch leitfähigen Zuleitungen sein, die die Anschlüsse auf Gehäuseebene 128 ausbilden. Der Chipstapel 122 ist auf dem Leiterrahmen 130 so angeordnet, dass der dünnere Halbleiterchip mit der funktionellen Vorrichtung (d. h. der vereinzelte Wafer-Chip 124 in der gezeigten Ausführungsform) dem Leiterrahmen 130 zugewandt ist und diesen berührt. Die zweiten Anschlüsse 112 des Chipstapels 122, die auf der rückwärtigen Oberfläche 108 des dickeren Halbleiterchips (d. h. des Halbleiterchips 102 in der gezeigten Ausführungsform) bereitgestellt sind, sind von dem Leiterrahmen 130 abgewandt. Ein Bonddraht 132 ist zwischen der Zuleitung des Leiterrahmens 130 und dem zweiten Anschluss 112 des Chipstapels bereitgestellt. Der Bonddraht 132 ist mit den Anschlüssen 128, 112 elektrisch verbunden, z. B. durch Löten. Anschließend wird der Chipstapel 122 mit einem elektrisch isolierenden Material 134 verkapselt. Beispielsweise kann der Chipstapel 122 unter Anwendung eines Spritzguss- oder Spritzpressverfahrens mit einem Epoxid oder einem Kunststoff verkapselt werden.
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In den Ausführungsformen aus den 12 und 13 ist der Chipstapel 122 zu der Ausführungsform aus 11 entgegengesetzt angeordnet, sodass die zweiten Anschlüsse 112 den Anschlüssen auf Gehäuseebene 128, die durch ein elektrisch leitfähiges Substrat 130 bereitgestellt sind, direkt zugewandt sind. Der Chipstapel 122 ist auf oder über dem Substrat 130 angeordnet, sodass der dünnere Chip mit der funktionellen Vorrichtung (d. h. der vereinzelte Wafer-Chip 124 in der dargestellten Ausführungsform) von dem Substrat 130 abgewandt ist und sodass die zweiten Anschlüsse 112 dem Substrat zugewandt sind. Gemäß der Ausführungsform aus 12 ist das Substrat 130 als Umverdrahtungsschicht (RDL) konfiguriert. Die Umverdrahtungsschicht ist so konfiguriert, dass die Anschlüsse auf Gehäuseebene 128 mit der Geometrie der zweiten Anschlüsse 112 des Chipstapels 122 kompatibel sind. Eine elektrische Verbindung zwischen den zweiten Anschlüssen 112 und den Anschlüssen auf Gehäuseebene 128 kann ausgebildet werden, z. B. durch Löten. Die Anschlüsse auf Gehäuseebene 128 können ferner mit Anschlüssen auf einer Rückseite der Umverdrahtungsschicht verbunden sein. Die Rückseite der Umverdrahtungsschicht ist mit Lötpunkten 136 konfiguriert, die eine elektrische Verbindung mit einer externen Vorrichtung ermöglichen. Nach dem Ausbilden der elektrisch leitfähigen Verbindung wird der Chipstapel 122 mit einem elektrisch isolierenden Material verkapselt. Beispielsweise kann der Chipstapel 122 unter Anwendung eines Spritzguss- oder Spritzpressverfahrens mit einem Epoxid oder einem Kunststoff verkapselt werden.
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13 zeigt eine Ausführungsform, in der der Chipstapel 122 direkt an einer Leiterplatte (PCB) angebracht ist. In dieser Konfiguration ist das elektrisch leitfähige Substrat 130 die Leiterplatte. Die zweiten Anschlüsse 112 werden durch eine leitfähige Zwischenstruktur 136, die Lot oder jedwedes leitfähige Material, z. B. Kupfer, Aluminium etc., sein kann, elektrisch mit den Anschlüssen auf Gehäuseebene 128 verbunden. Nach dem Ausbilden der elektrisch leitfähigen Verbindung kann der Chipstapel 122 mit einem Leiterplattenlaminatmaterial 138 verkapselt werden.
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Hierin verwendet besteht eine „dauerhafte Befestigung”, wenn die Halbleiternacktchips und der Wafer miteinander physikalisch durch eine Struktur gekoppelt sind, die nicht konfiguriert ist, die beiden bei Anwendung von mechanischer Kraft freizugeben. Beispielsweise kann der Wafer durch Verlöten der Nacktchips und des Wafers dauerhaft mit jedem der Halbleiternacktchips verbunden werden. Wenngleich die Lötverbindung mit hinreichenden Mengen mechanischer Kraft zerbrochen werden kann, bricht das Lot nicht zwangsläufig an vorhersehbaren Stellen und kann es zu Schäden an dem Lot und/oder dem Wafer und den Nacktchips im Zuge des Vorgangs kommen. Dies gilt als „dauerhafte Befestigung” im Rahmen der Bedeutung der vorliegenden Patentschrift. Im Gegensatz dazu stellen Klebebänder oder Haftverbindungen, die eine vorübergehende Bindung bereitstellen, die entlang einer vorhersehbaren Ebene (z. B. Klebeband oder Vereinzelungsband) bei Anwendung mechanischer Kraft zerbrochen werden kann, keine „dauerhafte Befestigung” im Rahmen der Bedeutung der vorliegenden Patentschrift bereit. Hierin verwendet bezeichnet ein „Flip-Chip” einen Halbleiterchip, der mit einer externen Vorrichtung elektrisch verbindbar ist, ohne dass dazu extrinsische elektrische Verbindungselemente, z. B. Bonddrähte, benötigt würden. Beispielsweise können die Anschlüsse eines Flip-Chips vorgefertigte Lötpunkte oder Lotkugeln umfassen, die durch Anwendung von Wärme mit den Anschlüssen einer externen Vorrichtung (z. B. einem Chip, einer Leiterplatte etc.) zusammengefügt und elektrisch verbunden werden können. Gegebenenfalls kann der Flip-Chip ferner Anschlüsse auf einer Rückseite umfassen, z. B. im Falle einer vertikalen Vorrichtungskonfiguration.
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Hierin verwendet bezeichnet eine Silizium-Durchkontaktierung (TSV) jedwede leitfähige Struktur, die elektrische Leitfähigkeit zwischen zwei entgegengesetzten Oberflächen eines Halbleiterchips bereitstellt. Das elektrische Verbindungselement kann aus jedwedem elektrisch leitfähigen Material ausgebildet werden, das in der Halbleitertechnologie möglich ist, z. B. Kupfer, Aluminium, Polysilizium etc.
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Hierin verwendet beschreibt der Begriff „elektrisch verbunden” eine dauerhafte niederohmige Verbindung zwischen elektrisch verbundenen Elementen, z. B. einen direkten Kontakt zwischen den betroffenen Elementen, oder eine niederohmige Verbindung über ein Metall und/oder einen hoch dotierten Halbleiter. Im Gegensatz dazu können Elemente, die elektrisch gekoppelt sind, ein oder mehrere zwischen den elektrisch gekoppelten Elementen vorhandene, zur Signalübertragung angepasste Zwischenelemente umfassen, z. B. Elemente, die vorübergehend eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand bereitstellen.
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Räumlich relative Begriffe wie etwa „unter”, „darunter”, „niedrige/r/s”, „über”, „obere/r/s” und dergleichen werden zur leichteren Beschreibung verwendet, um die Positionierung eines Elements im Verhältnis zu einem zweiten Element zu erklären. Diese Begriffe sollen unterschiedliche Ausrichtungen der Vorrichtung 100 zusätzlich zu unterschiedlichen Ausrichtungen als jenen, die in den Figuren dargestellt sind, umfassen. Ferner werden Begriffe wie etwa „erste/r/s”, „zweite/r/s” und dergleichen auch verwendet, um verschiedene Elemente, Gebiete, Abschnitte etc. zu beschreiben, und sollen nicht einschränkend sein. Gleiche Begriffe bezeichnen in der gesamten Beschreibung gleiche Elemente.
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Hierin verwendet sind die Begriffe „aufweisend”, „enthaltend”, „einschließlich”, „umfassend” und dergleichen offene Begriffe, die das Vorliegen von angegebenen Elementen oder Merkmalen angeben, jedoch zusätzliche Elemente oder Merkmale nicht ausschließen. Die Artikel „ein”, „eine” und „die”, „der”, „das” sollen die Pluralformen sowie die Singularformen umfassen, sofern der Kontext dies nicht klar widerlegt.
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Unter Beachtung der obenstehenden Reihe an Variationen und Anwendungen soll verstanden werden, dass die vorliegende Erfindung weder durch die vorangegangene Beschreibung, noch durch die beiliegenden Zeichnungen eingeschränkt ist. Vielmehr wird die vorliegende Erfindung nur durch die beigeschlossenen Patentansprüche und deren rechtlichen Äquivalente eingeschränkt.