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DE102015106733A1 - Struktur und herangehensweise zum verhindern von dünnwaferriss - Google Patents

Struktur und herangehensweise zum verhindern von dünnwaferriss Download PDF

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DE102015106733A1
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layers
layer
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Shih Ting Lin
Jing-Cheng Lin
Szu-Wei Lu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract

Eine Halbleiterstruktur und ein Herstellungsverfahren werden bereitgestellt. Geräte wie IC-Chiplagen werden auf einem Substrat wie einer weiteren Chiplage, einem Packagingsubstrat, Interposer oder dergleichen angebracht und Aussparungen im Substrat entlang der Ritzlinien gebildet. Eine oder mehrere Formstoffschichten werden in den Aussparungen und zwischen angrenzenden Chiplagen gebildet. Ein Rückseitenausdünnprozess kann ausgeführt werden, um den Formstoff in den Aussparungen freizulegen. Ein Vereinzelungsprozess wird in der Formstoffschicht in den Aussparungen ausgeführt. Bei einer Ausführungsform wird eine erste Formstoffschicht in der Aussparung gebildet und ein zweiter Formstoff wird über der ersten Formstoffschicht und zwischen angrenzenden Chiplagen gebildet. Die Bauelemente können auf dem Substrat vor oder nach dem Bilden der Aussparungen angeordnet werden.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Die vorliegende Anmeldung beansprucht die Priorität gegenüber der vorläufigen Anmeldung Nr. 61/932,498, eingereicht am 28. Januar 2014 mit dem Titel „Structure And Approach To Prevent Thin Wafer Crack”, deren Anwendung hierin durch Bezugnahme aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Bei Halbleiterbauelement-Bildungsprozessen können Bauelementchiplagen an einen Wafer gebondet werden. Gewöhnlich wird nach dem Bonden der Chiplagen an den Wafer ein Formstoff aufgebracht, um die Bauelementchiplagen und den Wafer zu kapseln. Nachdem der Formstoff aufgebracht wurde, erfolgt ein Chiplagen-Sägen, um den Wafer und die Bauelementchiplagen in Pakete zu sägen, wobei jedes der Pakete eine der Bauelementchiplagen und einen der Chips im Wafer umfassen kann. Das Chiplagen-Sägen erfolgt üblicherweise unter Verwendung eines Blattes, welches die Ritzlinien im Wafer durchschneidet.
  • Der Waferformprozess während des Anordnens des Chips auf dem Wafer kann eine Formstoffschrumpfung und eine Wärmeausdehnungskoeffizienten-(CTE)-Nichtübereinstimmung zwischen beispielsweise einem Siliziumsubstrat und dem Formstoff induzieren, was in einer unannehmbaren Waferebenenverwerfung resultiert. Eine Waferverwerfung kann an Through Substrate Vias (TSVs; Durchkontaktierungen) und Low-k-Dielektrika beim Zusammenbau Schaden verursachen. Es entstehen sehr leicht Risse in dünnem Silizium auf dem geformten Wafer aufgrund von Spannung, die während des Bildungsprozesses induziert wird. Das Chiplagen-Sägen an der gemischten Materialstruktur – der des Substrats und des Formstoffs – auszuführen, ist ebenfalls schwierig.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
  • Die 1 bis 7 veranschaulichen verschiedene Zwischenstadien des Bildens eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • Die 8 und 9 veranschaulichen verschiedene Zwischenstadien des Bildens eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • Die 10 und 11 veranschaulichen verschiedene Zwischenstadien des Bildens eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • 12 ist eine Draufsicht eines Wafers vor der Vereinzelung gemäß einigen Ausführungsformen.
  • Die 13 und 14 veranschaulichen verschiedene Zwischenstadien des Bildens eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • Die 15A bis 18B veranschaulichen verschiedene Ausführungsformen, welche mehrere Substrate aufweisen, die gemäß einigen Ausführungsformen auf einem anderen Substrat angebracht sind.
  • Die 19 und 20 veranschaulichen verschiedene Zwischenstadien des Bildens eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • 21 ist ein Flussdiagramm, das ein Verfahren zum Bilden eines Halbleiterpakets gemäß einigen Ausführungsformen veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter”, „unter”, „untere”, „über”, „obere” und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sind dazu beabsichtigt, zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen des Bauelements bei der Verwendung oder beim Betrieb des Bauelements zu umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Hierin beschriebene Ausführungsformen werden in einem spezifischen Kontext beschrieben, das heißt, Vereinzelung einer Chip-auf-Wafer-(CoW)-Struktur, wodurch eine dreidimensionale integrierte Schaltungs-(3DIC)-Paketstruktur gebildet wird. Beispielsweise werden mehrere Chiplagen auf einem Substrat wie einem verarbeiteten Wafer, auf dem integrierte Schaltungen gebildet sind, angeordnet. Das Substrat wird vereinzelt, um gestapelte integrierte Schaltungen wie z. B. eine 3DIC-Struktur bereitzustellen. Diese Ausführungsformen werden jedoch nur für veranschaulichende Zwecke bereitgestellt und Aspekte der gegenwärtigen Offenbarung können bei anderen Ausführungsformen verwendet werden. Beispielsweise können Ausführungsformen wie diejenigen, die hier offenbart werden, mit anderen Arten von Substraten wie Packagingsubstraten, Interposern und dergleichen verwendet werden. Des Weiteren sind die hier beschriebenen Prozesse vereinfacht und lediglich veranschaulichend und begrenzen die Ausführungsformen oder den Umfang der Ansprüche nicht, und diese Beispiele werden zur Erklärung und zum Verständnis der Ausführungsformen dargestellt.
  • Die 1 bis 7 veranschaulichen Schnittdarstellungen von verschiedenen Zwischenstadien in einer Herstellung eines Halbleiterbauelementes gemäß einigen Ausführungsformen. Unter Bezugnahme auf 1 sind mehrere erste Substrate 102 1 und 102 2 (die gemeinsam als ein erstes Substrat 102 bezeichnet werden) gezeigt, die auf einem zweiten Substrat 104 angebracht sind. Das erste Substrat 102 kann eine oder mehrere IC-Chiplagen mit elektrischen Schaltungen darauf darstellen. Beispielsweise kann das erste Substrat 102 jeweils jedes geeignete Substrat wie Bulk-Silizium, dotiert oder undotiert, oder ein Halbleiter-auf-Isolator-(SOI)-Substrat oder dergleichen umfassen. Die elektrischen Schaltungen, die auf dem ersten Substrat 102 eingeschlossen sind, können jede Art von Schaltungen sein, die für eine spezielle Anwendung geeignet sind. Beispielsweise können die elektrischen Schaltungen verschiedene N-Metalloxid-Halbleiter (NMOS) und/oder P-Metalloxid-Halbleiter-(PMOS)-Bauelemente, wie Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und dergleichen umfassen, die miteinander verbunden sind, um eine oder mehrere Funktionen auszuführen. Die Funktionen können beispielsweise Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Stromverteilung, Ein-/Ausgangsschaltungen oder dergleichen umfassen. Die vorstehenden Beispiele werden lediglich zu Veranschaulichungszwecken bereitgestellt, um weiter Anwendungen von einigen veranschaulichenden Ausführungsformen zu erklären, und sind nicht dazu beabsichtigt, die Offenbarung in irgendeiner Weise zu begrenzen. Andere Schaltungen können wie jeweils anwendbar für eine gegebene Anwendung verwendet werden. Des Weiteren können die ersten Substrate 102 ähnliche oder unterschiedliche Schaltungen enthalten.
  • Das erste Substrat 102 umfasst weiter erste elektrische Kontakte 106, um eine externe elektrische Verbindung an die elektrischen Schaltungen bereitzustellen, die darauf gebildet sind. Für den Durchschnittsfachmann ist es offensichtlich, dass das erste Substrat 102 viele andere Merkmale umfassen kann. Beispielsweise kann das erste Substrat 102 verschiedene Metallisierungsschichten/Dielektrikumschichten, Vias, Kontakte, TSVs, Passivierungsschichten, Kopplungsstrukturen nach dem Passivieren, Auskleidungen, Adhäsions-/Sperrschichten, Umverdrahtungsschichten, Underbump-Metallisierungsschichten (Metallisierungsschichten unter dem Kontakthügel) und/oder dergleichen umfassen. Es kann jeder geeignete Prozess verwendet werden, um die vorstehend beschriebenen Strukturen, die hierin nicht ausführlicher beschrieben werden, zu bilden.
  • Das zweite Substrat 104 kann bei einigen Ausführungsformen ähnliche Materialien und/oder Bauelemente umfassen, wie sie für das erste Substrat 102 beschrieben sind. Beispielsweise kann das zweite Substrat 104 einen verarbeiteten Wafer umfassen, der mehrere Chiplagen aufweist (gezeigt in 1 als die Chiplagen 104 1 bis 104 2). 1 veranschaulicht zwei Chiplagen 104 1 bis 104 2, die durch eine Ritzlinie 124 getrennt sind, für veranschaulichende Zwecke, und andere Ausführungsformen können jegliche Anzahl von Chiplagen aufweisen. Bei einigen Ausführungsformen stellen das erste Substrat 102 und das zweite Substrat 104 Chiplagen dar, welche die gleiche oder eine unterschiedliche Funktionalität aufweisen. Bei einigen Ausführungsformen kann das erste Substrat 102 beispielsweise eine Speicherchiplage sein und das zweite Substrat 104 kann eine Logikchiplage sein. Bei anderen Ausführungsformen kann das zweite Substrat 104 andere Strukturen umfassen. Bei einigen Ausführungsformen kann das zweite Substrat 104 beispielsweise einen Interposer, ein Packagingsubstrat oder eine andere Art von Substrat umfassen, auf der das erste Substrat 102 angebracht ist, und kann darauf gebildete aktive Halbleiterbauelemente umfassen oder nicht.
  • Bei einigen Ausführungsformen umfasst das zweite Substrat 104 eine Umverdrahtungsschicht 108, die nahe einer oberen Fläche der Chiplagen 104 1 bis 104 2 angeordnet ist. Die Umverdrahtungsschicht 108 umfasst ein Isoliermaterial 112, das darin angeordnete Leitungen (nicht dargestellt) und Vias (nicht dargestellt) aufweist. Zweite elektrische Kontakte 114 stellen eine elektrische Verbindung an elektrische Schaltungen bereit, die auf dem zweiten Substrat 104 gebildet sind.
  • Die zweiten elektrischen Kontakte 114 können weiter elektrische Verbindungen an die Through Vias 116 bereitstellen. Generell ermöglichen die Through Vias 116, dass elektrische Verbindungen von einer Seite eines Substrats zu einer anderen Seite des Substrats ausgeführt werden können. Beispielsweise können wie nachstehend ausführlicher beschrieben die Through Vias 116 eine elektrische Verbindung zwischen dem ersten Substrat 102 auf einer ersten Seite des zweiten Substrats 104 zu einem anderen Substrat (nicht dargestellt) bereitstellen, das mit der gegenüberliegenden Seite des zweiten Substrats 104 verbunden sein kann. Die Through Vias können auch eine elektrische Verbindung zwischen elektrischen Schaltungen bereitstellen, die auf einer ersten Seite des zweiten Substrats 104 gebildet sind, zu Bauelementen, die mit einer gegenüberliegenden zweiten Seite des zweiten Substrats 104 verbunden sind.
  • Die ersten elektrische Kontakte 106 auf dem ersten Substrat 102 können elektrisch mit den zweiten elektrischen Kontakten 114 durch elektrische Verbindungen 120 gekoppelt sein. Die elektrischen Verbindungen 120 können durch jedes geeignete Verfahren, wie direktes Metall-Metall-Bonden, Dielektrikum-Dielektrikum-Bonden, Hybrid-Bonden oder dergleichen gebildet werden. Bei einigen Ausführungsformen, wie sie in 1 veranschaulicht sind, umfassen die elektrischen Verbindungen 120 metallische Kontakthügel. Die metallischen Kontakthügel können bei einigen Ausführungsformen Lot und Mikrokontakthügel umfassen. Die Kontakthügel können andere Materialien umfassen.
  • Die ersten elektrischen Kontakte 106 und/oder die zweiten elektrische Kontakte 114 können verschiedene Plattierungsbehandlungen aufweisen, die Nickel, Gold, Platin, Palladion, Kupfer und seine Legierungen und solche Behandlungen wie chemisch Nickel-Gold („ENIG”), chemisch Nickel/Palladium/Gold („ENEPIG”) und dergleichen umfassen, um die Adhäsion zu erhöhen, Diffusionssperren bereitzustellen, Oxidation zu verhindern und die Lötbarkeit zu verbessern.
  • Ein optionales Unterfüllmaterial 122 kann eingespritzt oder anderweitig im Raum zwischen dem ersten Substrat 102 und dem zweiten Substrat 104 gebildet werden. Das Unterfüllmaterial 122 kann beispielsweise ein flüssiges Epoxid umfassen, das zwischen dem ersten Substrat 102 und dem zweiten Substrat 104 verteilt und dann ausgehärtet wird, damit es hart wird. Das Unterfüllmaterial 122 wird unter anderem verwendet, um zu verhindern, dass sich Risse in den elektrischen Verbindungen 120 bilden, wobei Risse üblicherweise durch Wärmebelastungen verursacht werden.
  • Alternativ könnte entweder ein verformbares Gel oder Silikonkautschuk zwischen dem ersten Substrat 102 und dem zweiten Substrat 104 gebildet werden, um zu verhindern, dass Risse innerhalb der elektrischen Verbindungen 120 auftreten. Dieses Gel oder dieser Silikonkautschuk kann durch Einspritzen oder anderweitiges Anordnen des Gels oder Kautschuks zwischen dem ersten Substrat 102 und dem zweiten Substrat 104 gebildet werden. Das verformbare Gel oder der Silikonkautschuk kann für einen größeren Spannungsabbau sorgen.
  • Wie nachfolgend ausführlicher beschrieben werden das zweite Substrat 104 und die ersten Substrate 102, die daran angebracht sind, gekapselt und vereinzelt, wodurch integrierte Schaltungspakete wie ein 3DIC-Paket gebildet werden. Differenzen im CTE zwischen den verschiedenen Materialien, wie dem Material des Formstoffs und dem Material des zweiten Substrats, können bewirken, dass der zweite Wafer sich verwirft. Die Verwerfung des Substrats kann wiederum Komponenten auf dem Substrat, wie die Through Vias, die verschiedenen Schichten auf dem Substrat (z. B. Low-k-Dielektrikummaterialien in den Metallisierungsschichten) und dergleichen beschädigen. Eine Verwerfung kann weiter bewirken, dass die ausgedünnten Substrate wie ein Siliziumsubstrat aufgrund der durch die Verwerfung bewirkten Spannung reißen.
  • Dementsprechend stellen Ausführungsformen der vorliegenden Offenbarung wie nachfolgend ausführlicher beschrieben ein Verfahren zum Reduzieren der Verwerfung des zweiten Substrats 104 während der Herstellung bereit. Zum Zwecke der Veranschaulichung bezeichnet die Bezugsnummer 124 Ritzlinien, an denen das zweite Substrat 104 vereinzelt werden soll. 1 veranschaulicht eine Ausführungsform, in dessen Paket ein einzelnes erstes Substrat 102 eingeschlossen ist. Bei anderen Ausführungsformen kann ein Paket zwei oder mehr erste Substrate 102 aufweisen, die auf einem Einzelsubstrat angebracht sind.
  • Bezug nehmend auf 2 ist die Bildung von Aussparungen 220 entlang der Ritzlinien 124 gemäß einigen Ausführungsformen gezeigt. Wie nachstehend ausführlicher beschrieben wird ein Formstoff über dem zweiten Substrat 104 und in den Aussparungen 220 gebildet. Das Bilden der Aussparungen 220 und das Anordnen des Formstoffs innerhalb der Aussparungen reduziert die Spannung auf dem zweiten Substrat 104 und reduziert die Verwerfung aufgrund der CTE-Differenzen.
  • Die Aussparungen 220 können unter Verwendung von beispielsweise einer Säge gebildet werden, obwohl andere Techniken verwendet werden können, um die Aussparungen 220 zu erstellen. Bei anderen Ausführungsformen kann beispielsweise ein Laser, ein Ätzprozess oder dergleichen verwendet werden, um die Aussparungen 220 zu erstellen.
  • Bei einigen Ausführungsformen erstrecken sich die Aussparungen 220 durch die Metallisierungsschichten und in das darunterliegende Substrat, z. B. ein Siliziumsubstrat. Bei einer Ausführungsform weisen die Aussparungen 220 eine Breite W1 von ungefähr 1 μm bis zu ungefähr 500 μm auf und eine Tiefe D1 von ungefähr 1 μm bis zu ungefähr 800 μm.
  • 3 veranschaulicht einen Formstoff 330, der über den ersten Substraten 102 und in den Aussparungen 220 (siehe 2) gebildet ist, um die Komponenten gemäß einigen Ausführungsformen vor der Umgebung und externen Verunreinigungen zu schützen. Der Formstoff 330 kann Formpressen und beispielsweise Epoxid, Kautschuk oder Polyimid (PI) bei einigen Ausführungsformen umfassen, obwohl der Formstoff 330 andere Materialien umfassen kann. Bei einigen Ausführungsformen ist der Formstoff 330 eine Flüssigkeit oder ein Filmmaterial. Der Formstoff 330 füllt die Räume zwischen den ersten Substraten 102 und füllt die Aussparungen 220.
  • Nachdem der Formstoff 330 ausgehärtet ist, kann der Formstoff 330 teilweise in einer Oberflächenschleifbearbeitung entfernt werden, um die oberen Flächen der ersten Substrate 102 wie veranschaulicht in 3 freizulegen. Die oberen Flächen der ersten Substrate 102 können beispielsweise freigelegt werden, um bei der Wärmeabführung zu unterstützen. Bei einer Ausführungsform kann beispielsweise ein Kühlkörper oder Wärmeverteiler an den oberen Flächen der ersten Substrate 102 angebracht sein, um beim Abkühlen der ersten Substrate der Chiplagen 102 zu unterstützen.
  • Die 4A und 4B veranschaulichen einen Rückseitenausdünnprozess, der ausgeführt werden kann, um die Kopplungsstruktur, wie z. B. die Through Vias 116 freizulegen, die sich in das zweite Substrat 104 erstrecken. Das Rückseitenausdünnen wird auf einer Seite ausgeführt, die dem ersten Substrat 102 gegenüberliegt. Das Ausdünnen kann durch physisches Schleifen, chemisches Ätzen, Kombinationen davon oder dergleichen ausgeführt werden, bis die Kopplungsstruktur-Through Vias 116 auf der unteren Fläche des zweiten Substrats 104 wie gezeigt in 4a freigelegt sind. Im Anschluss an den Rückseitenausdünnvorgang kann das zweite Substrat 104 zu einer Dicke von beispielsweise zwischen ungefähr 5 μm bis zu ungefähr 500 μm ausgedünnt werden.
  • Wie gezeigt in 4B, die eine Draufsicht der Rückseite des zweiten Substrats 104 nach dem Ausdünnprozess ist, kann bei einigen Ausführungsformen der Ausdünnprozess ausgeführt werden, bis der Formstoff 330 in den Aussparungen 220 freigelegt ist.
  • 5 veranschaulicht elektrische Verbindungen 550, die entlang der Rückseite des zweiten Substrats 104 gemäß einigen Ausführungsformen gebildet sind. In der in 5 veranschaulichten Ausführungsform umfassen die elektrischen Verbindungen 550 Kontakthügel oder Lötkugeln, die über den Kontaktflecken 552 gebildet sind, obwohl andere Arten von elektrischen Verbindungen verwendet werden können. Beispielsweise können C4-Lötkontakthügel oder -Lötkugeln auf der gegenüberliegenden oder Verbindungsseite des zweiten Substrats 104 gebildet werden, um externe oder Systemverbindungen zu bilden, wenn das zweite Substrat 104 an einer Leiterplatte oder -karte, einem Wafer, Packagingsubstrat, einem anderen Interposer oder dergleichen angebracht ist. Die untere Fläche des zweiten Substrats 104 kann eine Umverdrahtungsschicht („RDL”) aufweisen, die Verbindungen bildet, welche horizontal verlaufen und Lötkugeln zu unterschiedlichen Through Vias 116 zuordnen, um Flexibilität in der Lötkugelanordnung bereitzustellen. Das Lot kann ein bleihaltiges oder bleifreies Lot sein und ist mit Lötmittelrückfluss-Prozessen kompatibel, die später verwendet werden, um die Interposerbaugruppen an einer Hauptplatine, Systemplatine oder dergleichen im Zielsystem anzubringen. Die Kontaktflächen 552 können verschiedene Plattierungsbehandlungen aufweisen, die Nickel, Gold, Platin, Palladion, Kupfer und seine Legierungen und solche Behandlungen wie chemisch Nickel-Gold („ENIG”), chemisch Nickel/Palladium/Gold („ENEPIG”) und dergleichen umfassen, um die Adhäsion zu erhöhen, Diffusionssperren bereitzustellen, Oxidation zu verhindern und die Lötbarkeit zu verbessern.
  • Wie veranschaulicht in 6 ist die Baugruppe auf einem Träger wie einem Träger- oder Vereinzelungsfilm 660 gemäß einigen Ausführungsformen angebracht. Bei einigen Ausführungsformen weist der Trägerfilm 660 eine Klebefläche auf, die verwendet wird, um ihn am Formstoff 330 und den ersten Substraten 102 anzubringen. Andere Arten von Trägermembranen können verwendet werden.
  • Danach kann ein Vereinzelungsprozess erfolgen, um getrennte Pakete, wie getrennte Mehrchiplagenpakete wie veranschaulicht in 7 zu bilden. Bei einigen Ausführungsformen wird der Vereinzelungsprozess durch Schneiden durch den Formstoff 330 ausgeführt. Wie oben beschrieben wird der Formstoff 330 entlang der Rückseite des zweiten Substrats 104 freigelegt. Wenn der Chipvereinzelungsprozess während des Vereinzelungsprozesses eine Breite kleiner als die Breite W1 der Aussparung verwendet, dann kann der Vereinzelungsprozess durch den Formstoff 330 ohne die Notwendigkeit ausgeführt werden, durch das zweite Substrat 104 selbst zu sägen oder zu schneiden, was das Risiko reduziert, das zweite Substrat 104 zu beschädigen. Bei Ausführungsformen wie dieser erstreckt sich der Formstoff 330 nach der Vereinzelung entlang von Seitenwänden des zweiten Substrats 104, wie gezeigt durch die Bezugsnummer 710. Der Vereinzelungsprozess kann durch Sägen, Lasern, Ätzen oder dergleichen erfolgen.
  • Die 8 und 9 veranschaulichen Schnittdarstellungen von verschiedenen Zwischenstadien in einer Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen. Die verschiedenen Elemente, auf die in den 8 und 9 verwiesen wird, können auf die gleichen oder auf ähnliche Elemente wie vorstehend unter Bezugnahme auf die 1 bis 7 beschrieben verweisen, wobei gleiche Bezugsnummern auf gleiche Elemente verweisen.
  • Unter Bezugnahme auf 8 ist das zweite Substrat 104 vor dem Anbringen der ersten Substrate 102 gemäß einigen Ausführungsformen gezeigt. Wie veranschaulicht in 8 werden die Aussparungen 220 im zweiten Substrat 104 vor dem Anbringen der ersten Substrate 102 am zweiten Substrat 104 gebildet. Die Aussparungen 220 können eine ähnliche Form aufweisen und in ähnlicher Weise wie oben beschrieben unter Bezugnahme auf 2 gebildet werden.
  • Unter jetziger Bezugnahme auf 9 werden gemäß einigen Ausführungsformen die ersten Substrate 102 am zweiten Substrat 104 angebracht. Danach können die Prozesse wie diejenigen, die vorstehend unter Bezugnahme auf die 3 bis 7 beschrieben sind, ausgeführt werden, um ein Mehrchiplagenpaket herzustellen.
  • Die vorstehend unter Bezugnahme auf die 1 bis 9 beschriebenen Ausführungsformen veranschaulichen das Verwenden einer einzelnen Formstoffschicht. Bei einigen Ausführungsformen können mehrere Formstoffschichten verwendet werden. Die 10 und 11 veranschaulichen beispielsweise eine Ausführungsform, bei der zwei Formstoffschichten, z. B. eine erste Formstoffschicht 330 1 und eine zweite Formstoffschicht 330 2, die gemeinsam als Formstoffschicht 330 bezeichnet werden, verwendet werden. Bei diesem Beispiel ist die erste Formstoffschicht 330 1 innerhalb der Aussparungen 220 gebildet (siehe z. B. 9) und die zweite Formstoffschicht 330 2 ist zwischen angrenzenden der ersten Substrate 102 gebildet. Die erste Formstoffschicht 330 1 kann aus ähnlichen Materialien unter Verwendung von ähnlichen Prozessen wie oben beschrieben unter Bezugnahme auf 3 gebildet werden. Es ist anzumerken, dass in Bezug auf die zweite Ausführungsform, die vorstehend unter Bezugnahme auf die 8 und 9 beschrieben ist, die erste Formstoffschicht 330 1 vor oder nach dem Anbringen des ersten Substrats 102 am zweiten Substrat 104 gebildet werden kann. Danach können ähnliche Prozesse wie diejenigen, die vorstehend unter Bezugnahme auf die 4 bis 7 beschrieben sind, ausgeführt werden.
  • 11 veranschaulicht eine resultierende Schnittdarstellung, nachdem ein Vereinzelungsprozess ausgeführt wurde. Wie veranschaulicht ist die erste Formstoffschicht 330 1 entlang von Seitenwänden des zweiten Substrats 104 gebildet, und die zweite Formstoffschicht 330 2 ist entlang von Seitenwänden des ersten Substrats 102 gebildet. Die Materialien der ersten Formstoffschicht 330 1 und der zweiten Formstoffschicht 330 2 können die gleichen oder unterschiedliche Materialien sein.
  • 12 veranschaulicht die Draufsicht einer weiteren Ausführungsform, nachdem Prozesse wie diejenigen, die vorstehend beschrieben sind, ausgeführt wurden. 4B, auf die vorstehend Bezug genommen wird, veranschaulicht eine Draufsicht der Rückseite des zweiten Substrats 104, wobei die Formstoffschicht 330 entlang der Ritzlinien freigelegt ist. Bei dieser Ausführungsform hat sich die Formstoffschicht 330 nicht entlang des Umfangs des Wafers erstreckt.
  • 12 veranschaulicht eine Ausführungsform, bei der sich die Aussparung 220 entlang des Umfangs des Wafers erstreckt und diese mit Formstoff gefüllt ist. Bei solch einer Ausführungsform können die Ränder des Wafers während des Verarbeitens durch die Formstoffschicht 330 geschützt werden, wodurch Schaden am Wafer, wie z. B. dem zweiten Substrat 104, verhindert oder reduziert wird.
  • Die 13 und 14 veranschaulichen Schnittdarstellungen von verschiedenen Zwischenstadien in einer Herstellung eines Halbleiterbauelements gemäß einigen Ausführungsformen. Die verschiedenen Elemente, auf die in den 13 und 14 verwiesen wird, verweisen auf die gleichen oder auf ähnliche Elemente wie vorstehend beschrieben, wobei gleiche Bezugsnummern auf gleiche Elemente verweisen.
  • Unter Bezugnahme auf 13 ist eine Struktur nach dem Ausführen eines Rückseitenausdünnprozesses, wie er vorstehend in 4A beschrieben wurde, gezeigt, wobei der Rückseitenausdünnprozess teilweise in Richtung auf die Aussparungen 220 ausgeführt wird. Insbesondere nimmt 13 an, dass Prozesse, wie diejenigen, die vorstehend unter Bezugnahme auf die 1 bis 3 oder die 8 bis 10 beschrieben wurden, ausgeführt wurden, gefolgt von einem Rückseitenausdünnprozess, wie er vorstehend unter Bezugnahme auf 4 beschrieben wurde.
  • Bei Ausführungsformen wie diesen wird der Rückseitenausdünnprozess der zweiten Substrate 104 derart ausgeführt, dass der Formstoff 330 nicht freigelegt wird. Bei einigen Ausführungsformen verbleibt ein Dicke T1 der zweiten Substrate 330 nach dem Rückseitenausdünnprozess.
  • Danach kann eine Verarbeitung wie diejenige, die vorstehend unter Bezugnahme auf die 5 bis 7 beschrieben wurde, ausgeführt werden, um zu vereinzeln und elektrische Verbindungen (z. B. die elektrischen Verbindungen 550) zu bilden, um getrennte Pakete zu bilden. Der Vereinzelungsprozess bezieht bei dieser Ausführungsform das Vereinzeln (z. B. Sägen) durch einen Abschnitt des zweiten Substrats 104 sowie den Formstoff 330 ein, während der vorstehend beschriebene Vereinzelungsprozess unter Bezugnahme auf 7 durch den Formstoff 330 ausgeführt wird, da sich die Aussparungen 220 und daher der Formstoff 330 nach dem rückseitigen Ausdünnprozess vollständig durch die zweiten Substrate 104 erstrecken.
  • Beispielsweise veranschaulicht 14 gemäß einigen Ausführungsformen eine resultierende Struktur nach dem Ausführen von Prozessen wie denjenigen, die vorstehend unter Bezugnahme auf die 5 bis 7 beschrieben sind, an der Struktur, die in 13 veranschaulicht ist. Wie veranschaulicht in 14, verbleibt nach der Vereinzelung ein Abschnitt des zweiten Substrats 104 entlang einer unteren Fläche.
  • Die 15A und 15B veranschaulichen Mehrchiplagenpakete gemäß einigen Ausführungsformen. Während Ausführungsformen wie diejenigen, die vorstehend beschrieben sind, Ausführungsformen veranschaulichen, bei denen ein einzelnes erstes Substrat 102 in jedem Paket eingeschlossen ist (z. B. wie veranschaulicht in den 7 und 11) können andere Ausführungsformen mehrere erste Substrate aufweisen, die auf einem einzelnen zweiten Substrat 104 angebracht sind. Beispielsweise veranschaulichen die 15A und 15B jeweils eine Schnittdarstellung und eine Draufsicht von den ersten Substraten 102A bis 102D, die auf einem einzelnen zweiten Substrat 104 angebracht sind. Insbesondere veranschaulichen die 15A und 15B eine Struktur, die unter Verwendung von Prozessen wie denjenigen, die vorstehend unter Bezugnahme auf die 1 bis 9 beschrieben sind, gebildet werden kann, die mehrere erste Chiplagen 102 aufweist. Wie veranschaulicht in den 15A und 15B erstreckt sich eine einzelne Formstoffschicht 330 entlang von Seitenwänden der ersten Substrate 102A bis 102D und des zweiten Substrats 104.
  • Die 16A und 16B veranschaulichen entsprechend eine Schnittdarstellung und eine Draufsicht von ersten Substraten 102A bis 102D, die auf einem einzelnen zweiten Substrat 104 unter Verwendung eines Prozesses wie dem, der vorstehend unter Bezugnahme auf die 10 bis 11 beschrieben ist, angebracht sind. Wie veranschaulicht in den 16A und 16B, werden zwei Formstoffschichten, z. B. die erste Formstoffschicht 330 1 und die zweite Formstoffschicht 330 2, die gemeinsam als Formstoffschicht 330 bezeichnet werden, wie oben beschrieben unter Bezugnahme auf die 10 und 11 verwendet.
  • Die 17A und 17B veranschaulichen jeweils eine Schnittdarstellung und eine Draufsicht von ersten Substraten 102A bis 102D, die auf einem einzelnen zweiten Substrat 104 unter Verwendung eines Prozesses wie demjenigen, der vorstehend unter Bezugnahme auf die 13 und 14 beschrieben ist, angebracht sind. Wie veranschaulicht in den 17A und 17B, kann ein Abschnitt des zweiten Substrats 104 entlang den Seitenwänden des abgeschlossenen Paketes wie oben beschrieben unter Bezugnahme auf die 13 und 14 verbleiben.
  • Die 15A bis 17B veranschaulichen vier in ähnlicher Weise geformte und dimensionierte erste Chiplagen 102A bis 102D, die auf einem einzelnen zweiten Substrat 104 angebracht sind, für veranschaulichende Zwecke. Bei anderen Ausführungsformen kann eine unterschiedliche Anzahl an ersten Substraten 102 verwendet werden und die zweiten Substrate 102 können unterschiedliche Größen aufweisen. Die 18A und 18B veranschaulichen beispielsweise Draufsichten von anderen Ausführungsformen, die unterschiedliche Größen und Anzahlen an ersten Substraten 102 aufweisen. Andere Ausführungsformen können andere Konfigurationen verwenden. Zwei Formstoffschichten, z. B. die erste Formstoffschicht 330 1 und die zweite Formstoffschicht 330 2, die gemeinsam als Formstoffschicht 330 bezeichnet werden, werden wie oben beschrieben unter Bezugnahme auf die 10 und 11 verwendet.
  • Die 19 bis 20 veranschaulichen eine Struktur, die eine Passivierungsschicht aufweist, welche entlang einer Rückseite des zweiten Substrats 104 gebildet ist, gemäß einigen Ausführungsformen. Unter Bezugnahme auf 19 ist eine Struktur gezeigt wie diejenige, die in 4A veranschaulicht ist, nach dem Bilden einer Passivierungsschicht 1902 entlang der Rückseite des zweiten Substrats 104 nach dem Ausdünnprozess. Die in 19 veranschaulichte Struktur ist der Struktur ähnlich, die in 5 veranschaulicht ist, wobei die Passivierungsschicht 1902 hinzugefügt ist, um einen zusätzlichen Schutz bereitzustellen, und wobei gleiche Bezugsnummern auf gleiche Elemente verweisen. 19 veranschaulicht auch die Bildung der Kontaktflecken 552 und der elektrischen Verbindungen 550 wie oben beschrieben.
  • Bei einigen Ausführungsformen kann die Passivierungsschicht 1902 eine oder mehrere Schichten von organischen oder anorganischen Materialien umfassen.
  • Beispielsweise kann die Passivierungsschicht 1902 aus einer oder mehreren Schichten von Siliziumdioxid, undotiertem Siliziumglas (USG), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Phosphorsilikatglas (PSG), Polybenzoxazol (PBO), Benzocyclobuten (BCB), einem Polymer wie Polyimid, Verbindungen davon, Zusammensetzungen davon, Kombinationen davon oder dergleichen gebildet werden, die durch jedes geeignete Verfahren wie Aufschleudern, CVD, PECVD und dergleichen abgeschieden werden. Wie veranschaulicht in 19 erstreckt sich die Passivierungsschicht 1902 über das zweite Substrat 104 und den freigelegten Formstoff 330.
  • 20 veranschaulicht ein Paket nach einem Ausführen eines Vereinzelungsprozesses. Wie veranschaulicht erstreckt sich die Passivierungsschicht 1902 über dem Formstoff 330 entlang den Rändern des Paketes.
  • Es sollte beachtet werden, dass in den verschiedenen vorstehend beschriebenen Ausführungsformen zusätzliche oder unterschiedliche Strukturen vorhanden sein können, und dass unterschiedliche Materialien und/oder Prozesse verwendet werden können. Beispielsweise können unterschiedliche Underbump-Metallisierungs-(UBM)-Strukturen verwendet werden, unterschiedliche Passivierungsstrukturen können verwendet werden und dergleichen.
  • 21 ist ein Ablaufdiagramm eines Verfahrens, um ein Halbleiterpaket gemäß einigen Ausführungsformen zu bilden. Der Prozess beginnt entweder in Schritt 2102 oder Schritt 2112. In Schritt 2102 werden ein oder mehrere erste Substrate auf einem zweiten Substrat angeordnet, und dann wird in Schritt 2104 das zweite Substrat zwischen den Regionen ausgespart, an denen die ersten Substrate am zweiten Substrat angebracht sind, ähnlich wie vorstehend beschrieben unter Bezugnahme auf die 1 und 2.
  • Alternativ kann der Prozess in Schritt 2112 beginnen, wobei das zweite Substrat zuerst ausgespart wird und dann werden in Schritt 2114 ein oder mehrere erste Substrate auf dem zweiten Substrat zwischen angrenzenden Aussparungen angeordnet, ähnlich wie vorstehend beschrieben unter Bezugnahme auf die 8 und 9.
  • Die Aussparungen im zweiten Substrat können entlang den Ritzlinien zwischen angrenzenden Chiplagen verlaufen, ähnlich wie in 4B veranschaulicht, und können sich entlang eines Umfangs des Wafers erstrecken, ähnlich wie in 12 veranschaulicht.
  • Danach werden in Schritt 2120 eine oder mehrere Schichten eines Formstoffs in den Aussparungen des zweiten Substrats und zwischen angrenzenden des ersten Substrats angeordnet. Der Formstoff kann eine einzelne Schicht sein, wie veranschaulicht in 3, oder mehrfache Schichten wie zwei Schichten, wie veranschaulicht in 10.
  • In Schritt 2122 wird eine Rückseite des zweiten Wafers ähnlich wie in 4A veranschaulicht ausgedünnt. Bei einigen Ausführungsformen wird der Formstoff in den Aussparungen durch den Ausdünnprozess ähnlich wie in den 4A, 4B und 12 veranschaulicht freigelegt.
  • Elektrische Kontakte können entlang der Rückseite des zweiten Substrats in Schritt 2124, ähnlich wie vorstehend unter Bezugnahme auf 5 beschrieben gebildet werden und die Struktur kann in Schritt 2126, ähnlich wie vorstehend unter Bezugnahme auf die 6 und 7 beschrieben, vereinzelt werden. Bei einigen Ausführungsformen erfolgt der Vereinzelungsprozess nur durch den Formstoff, was die eine oder die mehreren Schichten von Formstoff entlang von Seitenwänden des zweiten Substrats und des ersten Substrats ähnlich wie vorstehend beschrieben unter Bezugnahme auf die 7 und 11 hinterlässt.
  • Bei einer Ausführungsform wird ein Verfahren zum Bilden eines Halbleiterbauelements bereitgestellt. Das Verfahren umfasst das Bereitstellen einer ersten Chiplage und einer zweiten Chiplage, die auf einer ersten Seite eines Substrats angebracht sind. Das Substrat weist eine Aussparung zwischen der ersten Chiplage und der zweiten Chiplage auf. Das Verfahren umfasst weiter das Bilden von einer oder mehreren Formstoffschichten in der Aussparung, wobei sich mindestens eine von den Formstoffschichten entlang von Seitenwänden der ersten Chiplage und der zweiten Chiplage erstreckt. Das Substrat wird in der Aussparung vereinzelt, um eine vereinzelte Struktur zu bilden. Bei einigen Ausführungsformen. Der Vereinzelungsprozess wird ausgeführt, indem die Formstoffschicht in der Aussparung durchgesägt wird, sodass die Formstoffschicht entlang von Seitenwänden des Substrats verbleibt.
  • Bei einer weiteren Ausführungsform wird ein Verfahren zum Bilden eines Halbleiterbauelements bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Substrats, wobei eine erste Seite des Substrats eine erste Chiplagenregion und eine zweite Chiplagenregion aufweist. Eine erste Chiplage wird auf der ersten Chiplagenregion des Substrats angeordnet und eine zweite Chiplage wird auf der zweiten Chiplagenregion des Substrats angeordnet. Es wird eine Aussparung im Substrat zwischen der ersten Chiplagenregion und der zweiten Chiplagenregion gebildet und eine oder mehrere Formstoffschichten werden in der Aussparung und zwischen der ersten Chiplage und der zweiten Chiplage gebildet.
  • Bei noch einer weiteren Ausführungsform wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur umfasst ein erstes Substrat und ein zweites Substrat, das am ersten Substrat angebracht ist. Eine erste Formstoffschicht wird entlang des ersten Substrats positioniert, und eine zweite Formstoffschicht wird entlang des zweiten Substrats positioniert.
  • Das Vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Bilden eines Halbleiterbauelements, wobei das Verfahren umfasst: Bereitstellen einer ersten Chiplage und einer zweiten Chiplage, die auf einer ersten Seite eines Substrats angebracht sind, wobei das Substrat eine Aussparung zwischen der ersten Chiplage und der zweiten Chiplage aufweist; Bilden von einer oder mehreren Formstoffschichten in der Aussparung, wobei mindestens eine von den Formstoffschichten sich entlang von Seitenwänden der ersten Chiplage und der zweiten Chiplage erstreckt; Vereinzeln des Substrats in der Aussparung, um eine vereinzelte Struktur zu bilden.
  2. Verfahren nach Anspruch 1, weiter umfassend das Ausdünnen einer zweiten Seite des Substrats, wobei das Ausdünnen mindestens einen Abschnitt der Formstoffschichten in der Aussparung freilegt.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Vereinzeln derart ausgeführt wird, dass mindestens ein Abschnitt der Formstoffschichten nach dem Vereinzeln auf Seitenwänden des Substrats verbleibt.
  4. Verfahren nach irgendeinem der vorhergehenden Ansprüche, wobei das Substrat einen verarbeiteten Wafer umfasst, und wobei das Vereinzeln in einem gestapelten Chiplagenpaket resultiert.
  5. Verfahren nach irgendeinem der vorhergehenden Ansprüche, wobei das Bereitstellen umfasst: Anordnen der ersten Chiplage und der zweiten Chiplage auf dem Substrat; und Aussparen des Substrats zwischen der ersten Chiplage und der zweiten Chiplage nach dem Anordnen, wodurch die Aussparung gebildet wird.
  6. Verfahren nach irgendeinem der Ansprüche 1 bis 4, wobei das Bereitstellen umfasst: Bereitstellen des Substrats; Aussparen des Substrats, wodurch die Aussparung gebildet wird; und Anordnen der ersten Chiplage und der zweiten Chiplage auf dem Substrat auf gegenüberliegenden Seiten der Aussparung nach dem Aussparen.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der einen oder der mehreren Formstoffschichten umfasst: Füllen der Aussparung mit einer ersten Formstoffschicht; und Bilden einer zweiten Formstoffschicht über der ersten Formstoffschicht.
  8. Verfahren nach Anspruch 7, weiter umfassend das Planarisieren der zweiten Formstoffschicht, sodass eine obere Fläche der ersten Chiplage freigelegt wird.
  9. Verfahren zum Bilden eines Halbleiterbauelements, wobei das Verfahren umfasst: Bereitstellen eines Substrats, wobei eine erste Seite des Substrats eine erste Chiplagenregion und eine zweite Chiplagenregion aufweist; Anordnen einer ersten Chiplage auf der ersten Chiplagenregion des Substrats und einer zweiten Chiplage auf der zweiten Chiplagenregion des Substrats; Bilden einer Aussparung im Substrat zwischen der ersten Chiplagenregion und der zweiten Chiplagenregion; und Bilden von einer oder mehreren Formstoffschichten in der Aussparung und zwischen der ersten Chiplage und der zweiten Chiplage.
  10. Verfahren nach Anspruch 9, weiter umfassend das Ausdünnen einer zweiten Seite des Substrats, wobei das Ausdünnen mindestens einen Abschnitt der Formstoffschichten freilegt.
  11. Verfahren nach Anspruch 9 oder 10, wobei das Bilden der Aussparung im Substrat vor dem Anordnen der ersten Chiplage und der zweiten Chiplage auf dem Substrat ausgeführt wird.
  12. Verfahren nach irgendeinem der Ansprüche 9 bis 11, wobei das Bilden der Aussparung im Substrat nach dem Anordnen der ersten Chiplage und der zweiten Chiplage auf dem Substrat ausgeführt wird.
  13. Verfahren nach irgendeinem der Ansprüche 9 bis 12, weiter umfassend das Planarisieren einer zuobersten Fläche der Formstoffschichten mit einer oberen Fläche der ersten Chiplage.
  14. Verfahren nach irgendeinem der Ansprüche 9 bis 13, wobei sich die Aussparung entlang eines Umfangs des Substrats erstreckt und das Bilden der einen oder der mehreren Formstoffschichten das Bilden der einen oder der mehreren Formstoffschichten entlang des Umfangs des Substrats umfasst.
  15. Verfahren nach irgendeinem der Ansprüche 9 bis 14, weiter umfassend das Vereinzeln des Substrats, wodurch eine vereinzelte Struktur gebildet wird und mindestens ein Abschnitt der Formstoffschichten Seitenwände des Substrats vollständig abdeckt.
  16. Halbleiterstruktur, umfassend: ein erstes Substrat; ein zweites Substrat, das am ersten Substrat angebracht ist; eine erste Formstoffschicht entlang des ersten Substrats; und eine zweite Formstoffschicht entlang des zweiten Substrats.
  17. Halbleiterstruktur nach Anspruch 16, wobei das erste Substrat mehrere Through Vias umfasst, die sich zu einer Rückseite des ersten Substrats erstrecken.
  18. Halbleiterstruktur nach Anspruch 16 oder 17, wobei sich die erste Formstoffschicht zu einer oberen Fläche des ersten Substrats erstreckt.
  19. Halbleiterstruktur nach irgendeinem der Ansprüche 16 bis 18, wobei eine obere Fläche des zweiten Substrats durch die zweite Formstoffschicht freigelegt wird.
  20. Halbleiterstruktur nach irgendeinem der Ansprüche 16 bis 19, wobei die erste Formstoffschicht und die zweite Formstoffschicht ein gleiches Material sind.
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