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DE102009006798B4 - Verfahren zur Herstellung eines Metallisierungssystems eines Halbleiterbauelements unter Anwendung einer Hartmaske zum Definieren der Größe der Kontaktdurchführung - Google Patents

Verfahren zur Herstellung eines Metallisierungssystems eines Halbleiterbauelements unter Anwendung einer Hartmaske zum Definieren der Größe der Kontaktdurchführung Download PDF

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Abstract

Verfahren mit: Bilden einer ersten Ätzmaske (102) über einem dielektrischen Material (121) einer Metallisierungsschicht (110) eines Halbleiterbauelements, wobei die erste Ätzmaske (102) eine erste Maskenöffnung (102a) mit einer ersten lateralen Größe aufweist; Bilden einer Ätzstoppbeschichtung (104c) über der ersten Ätzmaske (102) und in der ersten Maskenöffnung (102a); Bilden einer zweiten Ätzmaske (104) über der Ätzstoppbeschichtung (104c), wobei die zweite Ätzmaske (104) eine zweite Maskenöffnung (104a), die zu der ersten Maskenöffnung (102a) ausgerichtet ist und eine zweite laterale Größe besitzt, die größer ist als die erste laterale Größe, aufweist, wobei Bilden der zweiten Ätzmaske (104) umfasst: Bilden einer zweiten Maskenschicht über der Ätzstoppbeschichtung (104c) und Strukturieren der zweiten Maskenschicht auf der Grundlage einer ersten Lackmaske und unter Verwendung der Ätzstoppbeschichtung (104c) als Ätzstopp, um so die zweite Maskenöffnung (104a) auszubilden und einen Seitenwandabstandshalter auf Seitenwänden der ersten Maskenöffnung (102a) auszubilden; Bilden eines Teils einer Kontaktdurchführungsöffnung (121a) auf der Grundlage der ersten und der zweiten Maskenöffnung (104a) sowie des Seitenwandabstandshalters derart, dass diese sich bis zu einer ersten Tiefe in dem dielektrischen Material (121) erstreckt; Übertragen der zweiten Maskenöffnung (104a) in die erste Ätzmaske (102); Vergrößern einer Tiefe der Kontaktdurchführungsöffnung (121a); und Bilden eines Grabens in dem dielektrischen Material (121) unter Anwendung der zweiten Maskenöffnung (104a) als eine Ätzmaske; und wobei Bilden der ersten Ätzmaske (102) umfasst: Bilden einer ersten Maskenschicht über dem dielektrischen Material (121) und Strukturieren der ersten Maskenschicht auf der Grundlage einer zweiten Lackmaske, um die erste Maskenöffnung (102a) zu schaffen, wobei die erste laterale Größe größer ist als die laterale Größe der Kontaktdurchführungsöffnung (121a).

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Mikrostrukturen, etwa moderne integrierte Schaltungen, und betrifft insbesondere leitende Strukturen, etwa Metallisierungsschichten auf Kupferbasis mit breite Metallleitungen, die zu dicht liegenden Metallleitungen mittels Übergangskontaktdurchführungen verbunden sind.
  • Beschreibung des Stands der Technik
  • Bei der Herstellung moderner Mikrostrukturen, etwa von integrierten Schaltungen, gibt es ein ständiges Bestreben, die Strukturgrößen der Mikrostrukturelemente stetig zu verringern, um damit das Funktionsverhalten dieser Strukturen zu verbessern. Zum Beispiel haben in modernen integrierten Schaltungen die minimalen Strukturgrößen, etwa die Kanallänge von Feldeffekttransistoren, den Bereich deutlich unter 1 μm erreicht, wodurch das Verhalten der Schaltungen im Hinblick auf die Geschwindigkeit und/oder auf die Leistungsaufnahme und/oder auf die Funktionsvielfalt verbessert wurde. Wenn die Größe der einzelnen Schaltungselemente mit jeder neuen Schaltungsgeneration verringert wird, um dadurch beispielsweise die Schaltgeschwindigkeit der Transistorelemente zu erhöhen, wird auch die verfügbare Fläche für Verbindungsleitungen, die die einzelnen Schaltungselemente elektrisch miteinander verbindet, ebenfalls reduziert. Folglich müssen die Abmessungen dieser Verbindungsleitungen ebenfalls verringert werden, um dem geringeren Anteil an verfügbarer Fläche und einer größeren Anzahl an Schaltungselementen, die pro Einheitschipfläche vorgesehen sind, Rechnung zu tragen, da typischerweise die Anzahl der benötigten Verbindungen stärker ansteigt als die Anzahl der Schaltungselemente. Daher wird für gewöhnlich eine Vielzahl gesteuerter „Verdrahtungsschichten”, die auch als Metallisierungsschichten bezeichnet werden, vorgesehen, wobei die einzelnen Metallleitungen einer einzelnen Metallisierungsschicht mit den einzelnen Metallleitungen einer darüber liegenden oder darunter liegenden Metallisierungsschicht durch sogenannte Kontaktdurchführungen verbunden sind. Trotz des Vorsehens einer Vielzahl von Metallisierungsschichten sind geringere Abmessungen der Verbindungsleitungen erforderlich, um der enormen Komplexität von beispielsweise modernen CPU's, Speicherchips, ASICS (anwendungsspezifische IC's) und dergleichen Rechnung zu tragen.
  • Moderne integrierte Schaltungen mit Transistorelementen mit einer kritischen Abmessung von 0,05 μm und weniger werden daher typischerweise bei deutlich erhöhten Stromdichten von bis zu mehreren kA pro cm2 in den in den individuellen Verbindungsstrukturen betrieben, obwohl eine relativ große Anzahl an Metallisierungsschichten vorgesehen ist, auf Grund der beträchtlichen Anzahl an Schaltungselementen pro Einheitsfläche. Daher werden gut etablierte Materialien, etwa Aluminium, durch Kupfer und Kupferlegierungen ersetzt, d. h. einem Material mit einem deutlich geringeren elektrischen Widerstand und einem verbesserten Widerstandsverhalten im Hinblick auf Elektromigration selbst bei deutlich höheren Stromdichten im Vergleich zu Aluminium. Das Einführen des Kupfers in den Herstellungsvorgang für Mikrostrukturen und integrierte Schaltungen ist mit einer Reihe von Schwierigkeiten verknüpft, die in der Eigenschaft des Kupfers begründet liegen, gut in Siliziumdioxid und einer Vielzahl von dielektrischen Materialien mit kleinem ε zu diffundieren, die typischerweise in Verbindung mit Kupfer verwendet werden, um die parasitäre Kapazität in komplexen Metallisierungsschichten weiter zu verringern. Um die erforderliche Haftung zu erreichen und um eine unerwünschte Diffusion von Kupferatomen in empfindliche Bauteilgebiete zu vermeiden, ist es daher für gewöhnlich erforderlich, eine Barrierenschicht zwischen dem Kupfer und dem dielektrischen Material vorzusehen, in welchem die Verbindungsstrukturen auf Kupferbasis eingebettet sind. Obwohl Siliziumnitrid ein dielektrisches Material ist, das in wirksamer Weise das Diffundieren von Kupferatomen verhindert, ist die Verwendung von Siliziumnitrid als dielektrisches Zwischenschichtmaterial wenig wünschenswert, da Siliziumnitrid eine moderat hohe Permittivität besitzt, wodurch die parasitäre Kapazität von benachbarten Kupferleitungen erhöht wird, was zu nicht akzeptablen Singalausbreitungsverzögerungen führen würde. Daher wird eine dünne leitende Barrierenschicht, die den Kupfer auch die erforderliche mechanische Stabilität verleiht, für gewöhnlich vorgesehen, um das Kupferfüllmaterial von dem umgebenden dielektrischen Material zu trennen, wodurch die Kupferdiffusion in das dielektrische Material verringert wird und wodurch auch die Diffusion von unerwünschten Sorten, etwa von Sauerstoff, Fluor und dergleichen in das Kupfer unterdrückt wird. Die leitenden Barrierenschichten erzeugen auch stabile Grenzflächen mit dem Kupfer, wodurch die Wahrscheinlichkeit für eine ausgeprägte Materialwanderung an der Grenzfläche unterdrückt wird, typischerweise ein kritisches Gebiet im Hinblick auf stärkere Diffusionspfade ist, die eine strombewirkte Materialdiffusion unterstützen. Gegenwärtig sind Tantal, Titan, Wolfram und ihre Verbindungen mit Stickstoff und Silizium und dergleichen bevorzugte Kandidaten für eine leitende Barrierenschicht, wobei die Barrierenschicht zwei oder mehr Teilschichten mit unterschiedlicher Zusammensetzung aufweisen kann, um den Erfordernissen im Hinblick auf die Diffusionsunterdrückung und die Eigenschaften für eine gute Haftung zu erfüllen.
  • Eine weitere Eigenschaft des Kupfers, die es deutlich von Aluminium unterscheidet, ist die Tatsache, das Kupfer nicht in einfacher Weise in größeren Mengen durch chemische und physikalische Dampfabscheidetechniken aufgebracht werden kann, wodurch eine Prozessstrategie erforderlich ist, die üblicherweise als Damaszener-Technik oder Einlegetechnik bezeichnet wird. Im Damaszener-Prozess wird zunächst eine elektrische Schicht hergestellt, die dann strukturiert wird, so dass diese Gräben und/oder Kontaktlöcher aufweist, die nachfolgend mit Kupfer gefüllt werden, wobei, wie zuvor erläutert ist, vor dem Einfüllen des Kupfers eine leitende Barrierenschicht an Seitenwänden der Gräben und Kontaktlöcher gebildet wird. Die Abscheidung des Kupferfüllmaterials in die Gräben und Kontaktlöcher wird für gewöhnlich durch nasschemische Abscheideprozesse bewerkstelligt, etwa durch Elektroplattieren und stromloses Plattieren, wobei das zuverlässige Auffüllen von Kontaktdurchführungen mit einem Aspektverhältnis von 5 und mehr bei einem Durchmesser von 0,3 μm und weniger in Verbindung mit dem Auffüllen von Gräben mit einer Breite im Bereich von 0,1 μm bis mehrere Mikrometer erforderlich ist. Elektrochemische Abscheideprozesse für Kupfer sind auf dem Gebiet der elektronischen Leiterplattenherstellung gut bekannt, jedoch ist für die Abmessungen der Metallgebiete in Halbleiterbauelementen die hohlraumfreie Auffüllung von Kontaktdurchführungen mit großem Aspektverhältnis eine äußerst komplexe und herausfordernde Aufgabe, wobei die Eigenschaften der schließlich erhaltenen kupferbasierten Verbindungsstruktur deutlich von Prozessparametern, Materialien und der Geometrie der interessierenden Struktur abhängen. Da die grundlegende Geometrie von Verbindungsstrukturen im Wesentlichen durch Entwurfserfordernisse festgelegt ist und daher nicht wesentlich geändert werden kann für eine vorgegebene Mikrostruktur, ist es von großer Bedeutung, den Einfluss von Materialien, etwa von leitenden und nicht leitenden Barrierenschichten, der Kupfermikrostruktur und deren gegenseitige Wechselwirkung auf die Eigenschaften der Verbindungsstruktur zu bewerten und zu steuern, um damit sowohl eine hohe Ausbeute als auch die erforderliche Produktzuverlässigkeit sicherzustellen.
  • Des weiteren ist es zum Erreichen einer hohen Produktionsausbeute und einer guten Qualität des Metallisierungssystems wichtig, einen hohen Standard in der Produktionsausbeute und der Zuverlässigkeit auf der Grundlage eines insgesamt hohen Durchsatzes des betrachteten Fertigungsprozesses zu erreichen. Beispielsweise wird häufig der sogenannte Doppel-Damaszener-Prozess verwendet, in welchem eine Kontaktdurchführungsöffnung und ein entsprechender Graben in einer gemeinsamen Abscheidesequenz gefüllt werden, wodurch eine höhere Prozesseffizienz erreicht wird.
  • In der Damaszener-Technik oder der Einlegetechnik fordert die Strukturierung der Kontaktdurchführungsöffnung und der Gräben aufwendige Lithographietechniken, da die Verringerung der kritischen Abmessungen in der Bauteilebene, beispielsweise der Transistoren und anderer Halbleiterschaltungselemente, auch eine entsprechende Anpassung der kritischen Abmessungen der Kontaktdurchführungen und der Metallleitungen erfordert, die in dem Metallisierungssystem herzustellen sind. In einigen gut etablierten Prozesstechniken wird ein Strukturierungsschema eingesetzt, das häufig als Vorgehensweise mit „Kontaktdurchführung zuerst – Graben zuletzt” bezeichnet wird, in der zumindest ein Teil einer Kontaktdurchführungsöffnung zuerst auf der Grundlage einer speziellen Ätzmaske hergestellt wird, und anschließend eine entsprechende Grabenmaske vorgesehen wird, um damit einen entsprechenden Graben in dem oberen Bereich des dielektrischen Materials zu erzeugen, wobei abhängig von den gesamten Prozessstrategie während des Grabenätzprozesses auch der verbleibende Teil der Kontaktdurchführungsöffnung fertiggestellt wird, während in anderen Fällen die Kontaktdurchführung so vorgesehen wird, dass diese sich für eine unten liegende Ätzstoppschicht, die dann nach dem Ende des Grabenätzprozesses geöffnet wird. Folglich ist ein komplexes Strukturierungsschema mit mindestens zwei Lithographieschritten anzuwenden, in welchem zumindest der Lithographieprozess zum Definieren der lateralen Größe der Kontaktdurchführungsöffnungen eine sehr kritischen Prozessschritt repräsentiert, da die Kontaktdurchführungsöffnungen typischerweise kritische Abmessungen in beiden lateralen Richtungen besitzen, wodurch äußerst komplexe Lithographieanlagen und zugehörige Prozesstechniken erforderlich sind. Bei abnehmenden kritischen Abmessungen wird jedoch eine präzise Definition der lateralen Größe der Kontaktdurchführungsöffnung zunehmend schwierig, da beispielsweise die Dicke komplexer Lackmaterialien an die geringere Wellenlängen der modernen Lithographieanlagen anzupassen ist, wodurch andererseits das Ätzwiderstandsverhalten der Lackmaske beschränkt wird. Ferner können zusätzliche Prozessschritte zum Einebnen der gesamten Oberflächentopographie für die Herstellung der Grabenmaske nach dem Ätzen zumindest eines Teils der Kontaktdurchführungsöffnung in das dielektrische Material der betrachteten Metallisierungsschicht erforderlich sein. Folglich werden viele Teile im Hinblick auf die Prozesseffizienz einer Doppel-Damaszener-Technik aufgehoben oder weisen sich sogar als Nachteile durch das Erfordernis für das sehr komplexe Strukturierungsschema, wobei insbesondere die genaue Definition einer erforderlichen geringen Sollgröße der Kontaktdurchführungsöffnungen äußerst schwierige und damit fehleranfällige Lithographieschritte erforderlich macht.
  • In der US 6 365 506 B1 wird ein Verfahren zur Bildung eines Kontaktdurchgangs und eines Grabens in einem Dual-Damaszenerprozess beschrieben, in dem eine erste Hartmaske mit einem Kontaktdurchgangsmuster und eine zweite Hartmaske mit einem Grabenmuster nacheinander auf einer dielektrischen Schicht abgeschieden werden.
  • Die US 2003/0 003 716 A1 offenbart ein Verfahren zur Ausbildung einer Dual-Damaszener-Leitungsstruktur, in dem eine gemusterte Hartmaske auf einer dielektrischen Schicht gebildet wird und nachfolgend ein metallisches Material auf der Hartmaske abgeschieden wird. In der US 2007/0 105 362 A1 wird ein Verfahren zum Bilden eines Kontaktdurchgangs im Rahmen eines Dual-Damaszener-Prozesses beschrieben, in dem zwei Maskenschichten und ein Abstandshalter in einer mithilfe der Maskenschichten ausgebildeten Öffnung und zudem ein Graben auf der Grundlage eine Maskenoxidschicht ausgebildet werden. In der DE 10 2005 020 132 A1 wird ein Verfahren zum Bilden eines Grabens auf der Grundlage einer ätzselektiven Beschichtung, die Teil einer Abstandsschicht ist, beschrieben.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung und Techniken zum Strukturieren des dielektrischen Materials einer Metallisierungsschicht in Halbleiterbauelementen in effizienter Weise, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in ihrer Auswirkung reduziert werden.
  • Überblick über die Offenbarung
  • Im Allgemeinen betrifft die vorliegende Technik zur Herstellung von Metallisierungssystemen moderner Halbleiterbauelemente, in denen eine insgesamt hohe Effizienz des Fertigungsablaufs erreicht wird, indem Kontaktdurchführungen und Gräben in gemeinsamen Abscheideprozess gefüllt werden, während beim Strukturieren der Kontaktdurchführungsöffnungen und der Gräben eine geringere Komplexität und damit eine bessere Zuverlässigkeit erreicht wird. Zu diesem Zweck wird zumindest die Strukturierung der Kontaktdurchführungsöffnungen auf der Grundlage eines Hartmaskenmaterials erreicht, das in einem weiter fortgeschrittenen Fertigungsstadium auf der Grundlage einer zusätzlichen Grabenmaske strukturiert wird, die gemäß einiger hierin offenbarter Ausführungsformen angewendet wird, um einen Teil der Kontaktdurchführung und des Grabens in einem gemeinsamen Ätzprozess zu strukturieren.
  • In einigen anschaulichen Ausführungsformen wird eine entsprechende Maskenöffnung der Kontaktlochätzmaske auf der Grundlage weniger kritischer Vorgaben im Hinblick auf einen Lithographieprozess hergestellt, wobei nach dem lithographischen Strukturieren der Ätzmaske die endgültige laterale Sollgröße der Maskenöffnung auf der Grundlage von Abstandshalterelemente definiert wird, wodurch die Anwendbarkeit gut etablierter Lithographietechniken für komplexe Halbleiterbauelemente, die noch geringere laterale Abmessungen der Kontaktdurchführungen erfordern, deutlich erweitert wird. In einigen anschaulichen hierhin offenbarten Aspekten werden die Abstandshalterelemente für die Maskenöffnung so strukturiert, dass diese als eine Maske für die Grabenöffnung dienen, wodurch die gesamte Prozesseffizienz weiter verbessert wird.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer ersten Ätzmaske über einem dielektrischen Material einer Metallisierungsschicht eines Halbleiterbauelements, wobei die erste Ätzmaske eine erste Maskenöffnung mit einer ersten lateralen Größe aufweist; Bilden einer Ätzstoppbeschichtung über der ersten Ätzmaske und in der ersten Maskenöffnung; Bilden einer zweiten Ätzmaske über der Ätzstoppbeschichtung, wobei die zweite Ätzmaske eine zweite Maskenöffnung, die zu der ersten Maskenöffnung ausgerichtet ist und eine zweite laterale Größe besitzt, die größer ist als die erste laterale Größe, aufweist, wobei Bilden der zweiten Ätzmaske umfasst: Bilden einer zweiten Maskenschicht über der Ätzstoppbeschichtung und Strukturieren der zweiten Maskenschicht auf der Grundlage einer ersten Lackmaske und unter Verwendung der Ätzstoppbeschichtung als Ätzstopp, um so die zweite Maskenöffnung auszubilden und einen Seitenwandabstandshalter auf Seitenwänden der ersten Maskenöffnung auszubilden; Bilden eines Teils einer Kontaktdurchführungsöffnung auf der Grundlage der ersten und der zweiten Maskenöffnung sowie des Seitenwandabstandshalters derart, dass diese sich bis zu einer ersten Tiefe in dem dielektrischen Material erstreckt; Übertragen der zweiten Maskenöffnung in die erste Ätzmaske; Vergrößern einer Tiefe der Kontaktdurchführungsöffnung; und Bilden eines Grabens in dem dielektrischen Material unter Anwendung der zweiten Maskenöffnung als eine Ätzmaske; und wobei Bilden der ersten Ätzmaske umfasst: Bilden einer ersten Maskenschicht über dem dielektrischen Material und Strukturieren der ersten Maskenschicht auf der Grundlage einer zweiten Lackmaske, um die erste Maskenöffnung zu schaffen, wobei die erste laterale Größe größer ist als die laterale Größe der Kontaktdurchführungsöffnung.
  • Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden einer ersten Ätzmaske über einem dielektrischen Material einer Metallisierungsschicht eines Halbleiterbauelements, wobei die Ätzmaske eine erste Maskenöffnung mit einer ersten lateralen Größe aufweist; Bilden einer Ätzstoppbeschichtung über der ersten Ätzmaske und in der ersten Maskenöffnung; Bilden eines Seitenwandabstandhalters (Abstandshalterelements) an Seitenwänden der ersten Maskenöffnung über der Ätzstoppbeschichtung, um eine laterale Sollgröße einer Kontaktdurchführungsöffnung einzustellen; Bilden einer zweiten Ätzmaske mit einer zweiten Maskenöffnung; Bilden zumindest eines Bereichs der Kontaktdurchführungsöffnung auf der Grundlage der ersten Maskenöffnung mit der lateralen Sollgröße, der zweiten Maskenöffnung und des Seitenwandabstandhalters; und Bilden eines Grabens in dem dielektrischen Material auf der Grundlage der zweiten Ätzmaske, so dass der Graben mit zumindest dem Bereich der Kontaktdurchführungsöffnung verbunden ist, wobei Bilden des Seitenwandabstandhalters umfasst: Abscheiden einer Abstandshalterschicht und Ätzen der Abstandshalterschicht, um eine Sollbreite an einer Unterseite der Kontaktdurchführungsöffnung zu definieren, und wobei Ätzen der Abstandshalterschicht umfasst: Bilden einer Lackmaske, die eine laterale Größe des Grabens definiert, und Ätzen der Abstandshalterschicht auf der Grundlage der Lackmaske und unter Verwendung der Ätzstoppbeschichtung als Ätzstopp; und wobei die zweite Ätzmaske auf der Grundlage der Lackmaske gebildet wird.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen des hierin offenbarten Gegenstands sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1j schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung eines Metallisierungssystems auf der Grundlage eines effizienten Ansatz mit „Kontaktdurchführung zuerst – Graben zuletzt” zeigen; und
  • 1k und 11 schematisch Querschnittsansichten eines Halbleiterbauelements entsprechend erfindungsgemäßen Ausführungsformen zeigen, in denen die Strukturierung entsprechender Ätzmasken unter Anwendung eines zusätzlichen dünnen Ätzstoppmaterials verbessert wird. Insbesondere sind die erfindungsgemäßen Ausführungsformen durch die 1k und 1l und dazugehörige Beschreibung in Verbindung mit den Figuren 1a1j und dazugehörige Beschreibung wiedergegeben.
  • Detaillierte Beschreibung
  • Im Allgemeinen wird die vorliegende Offenbarung zur Herstellung von Metallisierungssystemen komplexer Halbleiterbauelemente auf der Grundlage einer effizienten Fertigungssequenz bereitgestellt, in der zumindest ein Teil einer Kontaktdurchführungsöffnung zuerst strukturiert wird, woran sich die Strukturierung einer Grabenöffnung anschließt, die dann gemeinsam mit einem geeigneten metallenthaltenden Material gefüllt werden. Während der Strukturierungssequenz sind Beschränkungen von Lithographieprozessen insbesondere für die Strukturierung einer Kontaktdurchführungsmaske, deutlich geringer, indem eine Hartmaske verwendet wird, wodurch ein moderat dünnes Lackmaterial ermöglicht wird, wobei zusätzlich in einigen anschaulichen Ausführungsformen die laterale Größe der Maskenöffnung auf der Grundlage eines Abstandshalterelements definiert wird, wodurch die kritische Abmessung in der betrachteten Metallisierungsebene für vorgegebene Lithographieeigenschaften „reduziert” wird. Folglich können gut etablierte Lithographietechniken mit Anlagen mit einem höheren Grade an Zuverlässigkeit eingesetzt werden, wobei auch die Möglichkeit besteht, die Anwendbarkeit existierender Lithographietechniken zu erweitern. Erfindungsgemäß wird das Abstandshaltermaterial, das zur Herstellung der Abstandshalterelemente in einer entsprechenden Maskenöffnung für Kontaktdurchführungen, die auf der Grundlage weniger kritischer Lithographietechniken erhalten werden, verwendet, zusätzlich als ein weiteres Maskenmaterial einer Grabenmaske verwendet, die während eines Ätzprozesses zur Herstellung der Abstandshalterelemente in der zuvor gebildeten Kontaktdurchführungsmaskenöffnung strukturiert wird. Folglich können die Kontaktdurchführungsöffnungen und die Grabenöffnung auf der Grundlage besserer Prozessbedingungen im Hinblick auf den Lithographieprozess gebildet werden, wobei gleichzeitig die kritische laterale Größe der Kontaktdurchführung schließlich durch einen Abscheideprozess bestimmt wird, wodurch weiter zu einer insgesamt höheren Zuverlässigkeit der Fertigungssequenz beigetragen wird. Des weiteren werden in einigen anschaulichen Ausführungsformen zusätzliche komplexe Planarisierungsschritte, beispielsweise für das Füllen einer zuvor hergestellten Kontaktdurchführung oder eines Teils davon und dergleichen weggelassen, oder diese werden mit weniger kritischen Prozessparameter ausgeführt, wozu noch weiter zu einem insgesamt besseren Strukturierungsschema beigetragen wird.
  • Es sollte beachtet werden, dass die hierin offenbarten Prinzipien somit äußerst vorteilhaft auf modernste Halbleiterbauelemente angewendet werden können, in denen Transistorelemente mit einer kritischen Größe von einigen Komponenten, etwa mit einer Größe einer Gatelänge von 50 nm und weniger, eine entsprechende Anpassung der kritischen Abmessungen im Metallisierungssystem erforderlich machen, die bei ungefähr 100 nm oder weniger in speziellen Metallisierungsebenen liegen können, da, wie zuvor erläutert ist, verfügbare Lithographietechniken eingesetzt werden können, wobei dennoch kleinere kritische Abmessungen erreicht werden, ohne dass zusätzliche Prozesskomplexität entsteht. Andererseits können die hierin offenbarten Prinzipien auch auf weniger kritische Halbleiterbauelemente angewendet werden, da in diesem Falle ein besseres Bauteilleistungsverhalten erreicht wird, wobei gleichzeitig die gesamte Produktionsausbeute auf Grund der weniger kritischen Prozesssgrenzen während des kritischen Strukturierungsschemas Bereitstellen von Kontaktdurchführungen und Metallleitungen auf der Grundlage einer Doppel-Damaszener-Technik erhöht wird. Somit sollte die vorliegende Offenbarung nicht als spezielle Halbleiterelemente erachtet werden, sofern derartige Einschränkungen nicht speziell in der Beschreibung oder den angefügten Patentansprüchen aufgezählt sind.
  • Die erfindungsgemäßen Ausführungsformen sind durch die 1k und 1l und dazugehörige Beschreibung in Verbindung mit den Figuren 1a1j und dazugehörige Beschreibung wiedergegeben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 in einer Fertigungsphase, in der ein komplexes Metallisierungssystem 130 über einem Substrat 101 herzustellen ist. Es sollte beachtet werden, dass das Substrat 101 eine Vielzahl von Schaltungselementen, etwa von Transistoren und dergleichen, aufweisen kann, die auf der Grundlage von Entwurfsabmessungen ungefähr 50 nm und weniger hergestellt werden können, wenn anspruchsvolle Anwendungen betrachtet werden. Beispielsweise kann die Gatelänge modernen planaren Feldeffekttransistoren im Bereich von 50 nm und weniger liegen, etwa 30 nm und weniger, wodurch somit eine entsprechende hohe Packungsdichte in dem Metallisierungssystem 130 erforderlich wird, wodurch auch geringe laterale Abmessungen für Metallstrukturelemente erforderlich sind, die darin herzustellen sind. Der Einfachheit halber sind derartige Schaltungselemente in 1a nicht gezeigt. Das Metallisierungssystem 130 umfasst eine Metallisierungsschicht 110, oder eine Bauteilebene des Halbleiterbauelements 100, zu der entsprechende vertikale Kontakte innerhalb einer weiteren Metallisierungsschicht 120 herzustellen sind. Die Schicht 110 kann beispielsweise in Form einer Metallisierungsschicht vorgesehen ist, weist ein dielektrisches Material 111 auf, das ein dielektrisches Material mit kleinem ε enthalten kann, um die parasitäre Kapazität zwischen Metallleitungen 112 zu verringern, die, zumindest in dem in 1a gezeigten Bereich, „dicht liegende” Metallleitungen repräsentieren, wie sie durch den gesamten Schaltungsentwurf erforderlich sind. Beispielsweise besitzen die Metallleitungen 112 eine Breite von ungefähr 100 oder weniger, und somit ist auch ein Abstand zwischen zwei benachbarten Metallleitungen 112 in der gleichen Größe in Ordnung. Wie zuvor erläutert ist, werden die Metallleitungen auf der Grundlage eines beliebigen gut leitenden Metalls, etwa auf der Grundlage von Kupfer, Kupferlegierungen und dergleichen hergestellt, möglicherweise in Verbindung mit einem leitenden Barrierenmaterial 112b, das für den erforderlichen Metalleinschluss und das Elektromigrationsverhalten sorgt, wie dies zuvor erläutert ist. Des weiteren ist eine dielektrische Deckschicht oder eine Ätzstoppschicht 113 typischerweise auf dem dielektrischen Material 111 und den Metallleitungen 112 vorgesehen, wobei die Deckschicht 113, abhängig von der gesamten Prozessstrategie, auch für den Metalleinschluss und bessere Grenzflächeneigenschaften der Metallleitungen 112 sorgt. In anderen Fällen enthalten die Metallleitungen 112 ein leitendes Deckmaterial, beispielsweise ein beliebiges geeignetes Metall oder eine Metalllegierung, die in effizienter Weise das Kupfermaterial in den Leitungen 112 einschließt und auch für das gewünschte Elektromigrationsverhalten sorgt.
  • In Bezug auf Fertigungstechniken zur Herstellung der Metallisierungsschicht 110 sei auf die Metallisierungsschicht 120 verwiesen, die in der gezeigten Fertigungsphase ein dielektrisches Material 121 aufweist, das ein beliebiges geeignetes Material sein kann, etwa ein dielektrisches Material mit kleinem ε, ein ULK-Material (ultra-kleines ε), was als ein dielektrisches Material mit einer Dielektrizitätskonstante von 2,7 oder weniger verstanden werden kann. In weniger kritischen Bauteilebenen des Metallisierungssystems 130, d. h. in Bauteilebenen, in denen die Kapazität weniger relevant ist, kann das dielektrische Material 121 auch andere Dielektrika, etwa Siliziumdioxid und dergleichen aufweisen. Es sollte beachtet werden, dass das dielektrische Material 121 auch eine geeignete Oberflächenschicht und dergleichen aufweisen kann, um damit die gesamte mechanische Stabilität zu verbessern, wobei insbesondere empfindliche dielektrische Materialien mit kleinem ε oder ULK-Materialien eine deutlich höhere Verträglichkeit im Vergleich zu konventionellen elektrischen Materialien besitzen. Somit kann bei Bedarf der Oberflächenbereich des Materials 121 eine geeignete Materialzusammensetzung aufweisen, beispielsweise kann dieser Bereich durch Abscheidung oder Oberflächenbehandlung hergestellt werden, wie dies für die weitere Bearbeitung des Bauelements 100 erforderlich ist. Der Einfachheit halber ist ein derartiges Material in 1a nicht gezeigt. Wie dargestellt umfasst das Bauelement 100 ferner eine Maskenschicht 102, d. h. eine Materialschicht mit einer geeigneten Dicke und Materialzusammensetzung, um als ein Ätzstoppmaterial während der Strukturierung einer Kontaktdurchführung und/oder eines Grabens in dem dielektrischen Material 121 zu dienen. Beispielsweise ist die Maskenschicht 102 aus Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid und dergleichen aufgebaut. Z. B. dient die Maskenschicht 102 auch als eine ARC-(antireflektierende) Schicht während eines nachfolgenden Lithographieprozesses, um eine Lackmaske herzustellen, die zum Strukturieren der Maskenschicht 102 verwendet werden kann. Beispielsweise sind die Dicke der Schicht 102 in Verbindung mit den optischen Eigenschaften, d. h. dem Brechungsindex und dem Absorptionskoeffizient so ausgewählt, dass die Rückreflektion für eine vorgegebene Belichtungswellenlänge verlängert wird, wobei gleichzeitig für die gewünschte Ätzstoppeigenschaft gesorgt wird.
  • Das in 1a gezeigte Halbleiterbauelement 100 auf der Grundlage gut etablierter Prozesstechniken zur Herstellung von Schaltungselementen in und über dem Substrat 101 aufgebaut werden. Daraufhin wird eine geeignete Schnittstelle zwischen der Bauteilebene und dem Metallisierungssystem 130 etwa in Form einer Kontaktstruktur und dergleichen vorgesehen, wofür eine beliebige geeignete Fertigungstechnik und eine geeignete Konfiguration eingesetzt werden können. Als nächstes wird die Metallisierungsschicht 110 hergestellt, etwa auf der Grundlage ähnlicher Prozesstechniken, wie sie mit Bezug zu der Metallisierungsschicht 120 beschrieben werden, wenn entsprechende Kontaktdurchführungen (nicht gezeigt) in der Metallisierungsschicht 110 herzustellen sind, um damit eine Verbindung zu einer tiefer liegenden Bauteilebene herzustellen. Nach der Vervollständigung der Metallisierungsschicht 110, d. h. nach dem Abscheiden der Deckschicht oder Ätzstoppschicht 113, die aus einem beliebigen geeigneten Material aufgebaut sein kann, etwa Siliziumnitrid, Siliziumkarbid, stickstoffenthaltendes Siliziumkarbid und dergleichen, wird das dielektrische Material 121 aufgebracht, beispielsweise durch CVD-Techniken (chemische Dampfabscheidung), Aufschleuderverfahren und dergleichen, wobei auch geeignete Prozessschritte enthalten sind, um die schließlich gewünschte Permittivität des Prozessmaterials 121 einzustellen. Als nächstes wird die Maskenschicht 102 hergestellt, beispielsweise durch thermisch aktivierte CVD, plasmaunterstützte CVD und dergleichen.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine Ätzmaske, etwa eine Lackmaske 103, über der Maskenschicht 102 ausgebildet ist und Öffnungen 103a aufweist, die die laterale Lage und die allgemeine Größe von Kontaktöffnungen, die in dem dielektrischen Material 121 herzustellen sind, vorliegen. Die Lackmaske 103 kann auf der Grundlage von Lithographietechniken basierend auf Rezepten gebildet werden, die die laterale Größe der Öffnungen 103a bestimmen, wobei, wie zuvor erläutert ist, die laterale Größe der Öffnungen 103a größer ist als eine laterale Sollgröße der Kontaktdurchführungsöffnungen, die in dem Material 121 herzustellen sind. Folglich kann die Strukturierung der Lackmaske 103 auf der Grundlage weniger kritischer Lithographiebedingungen für eine gewünschte endgültige Sollgröße entsprechender Kontaktdurchführungsöffnungen bewerkstelligt werden, wobei zusätzlich eine Dicke der Lackmaske 103 so gewählt ist, dass eine zuverlässige Strukturierung der Maskenschicht 102 möglich ist, was auf Grundlage einer moderat kurzen Ätzzeit im Vergleich zum Strukturieren des Materials 121 erfolgt. Nach dem Bereitstellen der Lackmaske 103 wird ein geeigneter anisotroper Ätzprozess ausgeführt, um Material der Schicht 102 abzutragen, was auf der Basis einer Vielzahl von Ätzchemien möglich ist. Beispielsweise sind geeignete Ätzchemien auf Basis von Fluor und/oder Chlor zum Entfernen von Siliziumdioxid, Siliziumnitrid, Siliziumkarbid und dergleichen verfügbar und können zum Strukturieren der Schicht 102 eingesetzt werden.
  • 1c zeigt schematisch das Halbleiterbauelement 100 nach dem Ende der zuvor beschriebenen Prozesssequenz. Somit weist die Maskenschicht 102 entsprechende Öffnungen 102a mit einer lateralen Größe von 102w auf, die im Wesentlichen der lateralen Größe der Öffnungen 103a (siehe 1b) entspricht. Somit repräsentiert die Maskenschicht 102 in Verbindung mit den Maskenöffnungen 102a eine Ätzmaske, die grundsätzlich die laterale Lage entsprechenden Kontaktdurchführungen, die noch zu bilden sind, festlegt, während die laterale Größe 102w auf die gewünschte Sollgröße in einer späteren Fertigungsphase eingestellt wird. Es sollte beachtet werden, dass der Einfachheit halber die Ätzmaske mit der strukturierten Maskenschicht 102 auch als Ätzmaske 102 bezeichnet wird.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist eine Abstandshalterschicht 104, die in einigen anschaulichen Ausführungsformen als eine weitere Maskenschicht dient, über der Ätzmaske 102 gebildet und ist auch über den Öffnungen 102a ausgebildet. Die Abstandshalterschicht 104 ist aus einem beliebigen geeigneten Material aufgebaut, etwa Siliziumdioxid, Siliziumnitrid, Oxinitrid und dergleichen. Beispielsweise ist in einigen anschaulichen Ausführungsformen die Abstandshalterschicht 104 aus einem Material mit einem ähnlichen Ätzverhalten während eines nachfolgenden Strukturierungsprozesses wie die Ätzmaske 102 aufgebaut, was beispielsweise erreicht werden kann, indem eine ähnliche Materialzusammensetzung bei Bedarf gewählt wird. Eine Dicke des Materials 104 kann so festgelegt werden, dass ein gewünschtes Ätzwiderstandsverhalten während der weiteren Bearbeitung erreicht wird, um damit eine weitere Strukturierung der Ätzmaske 102 in einem weiter fortgeschrittenen Fertigungsstadium zu ermöglichen. Zu diesem Zweck werden Parameter eines Abscheideprozesses 102, etwa eines thermisch aktivierten CVD-Prozesses, wenn die entsprechenden Prozesstemperaturen mit der Fertigungsphase des Bauelements 100 verträglich sind, so angewendet, dass die gewünschte Materialzusammensetzung und die Dicke erreicht wird. Beispielsweise wird eine Dicke im Bereich von 30 bis 80 nm für die Schicht 104 verwendet, wobei auch eine Dicke im gleichen Bereich für die Ätzmaske 102 verwendet werden kann.
  • 1e zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der eine weitere Maske 106, etwa eine Lackmaske, vorgesehen ist, um die laterale Lage und die Größe entsprechender Metallleitungen zu definieren, die in dem dielektrischen Material 121 zu bilden sind. Wie gezeigt, umfasst die Lackmaske 106 entsprechende Grabenöffnungen 106a, 106b, wovon jede zu einer jeweiligen Maskenöffnung 102a der Ätzmaske 102 ausgerichtet ist. Im Hinblick auf die Herstellung der Lackmaske 106 gelten ähnliche Kriterien, wie sie zuvor erläutert sind, wobei auch in diesem Falle weniger anspruchsvolle Prozessanforderungen auftreten, da beispielsweise die Dicke des Lackmaterials der Lackmaske 106 an die Ätzbedingungen angepasst werden kann, die zum Strukturieren der Abstandshalterschicht 104 erforderlich sind, wodurch eine gesamt geringere Dicke des Lackmaterials möglich ist, was somit das optische Verhalten des Lackmaterials bei komplexen Lithographieprozessen verbessert werden, die auf der Grundlage einer kleinen Belichtungswellenlänge ausgebildet werden. Es sollte beachtet werden, dass auch während des entsprechenden Lithographieprozesses die Abstandshalterschicht ebenfalls bei Bedarf als ein ARC-Material dienen kann. Als nächstes wird das Bauelement 100 der Einwirkung einer Ätzumgebung 107 ausgesetzt, die in geeigneter Weise so eingerichtet wird, das Material der Abstandshalterschicht 104 isotrop entfernt wird. Es sollte beachtet werden, dass während der einhergehenden Strukturierungssequenz und auch während des Ätzprozesses 107 im Allgemeinen das dielektrische Material 121 eine deutlich höhere Ätzrate im Vergleich zu den Materialien der Schichten 102 und 104 aufweisen kann, wodurch ein merklicher Materialabtrag bei Einwirkung der entsprechenden Ätzumgebung vermieden wird. Beispielsweise besitzt das dielektrische Material 121 darauf ausgebildet ein geeignetes Deckmaterial, wie dies zuvor erläutert ist, das für eine entsprechende Ätzwiderstandsfähigkeit sorgt. In anderen Fällen kann das dielektrische Material der Schicht 121 selbst für einen moderat hohen Grad an Ätzselektivität sorgen, da beispielsweise eine Vielzahl von dielektrischen Materialien mit kleinem ε eine deutlich geringere Ätzrate in einer entsprechenden Ätzchemie besitzt, die zum Ätzen gut etablierter dielektrischer Materialien verwendet wird, etwa von Siliziumdioxid, Siliziumnitrid und dergleichen.
  • Beim Abtragen des freiliegenden Bereichs der Schicht 104 führt somit die Oberflächentopographie während der vorhergehenden Abscheidung der Schicht 104 zum Freilegen eines Teils des Materials 121 innerhalb des Materials 121 innerhalb der Öffnungen 102a, wobei dennoch entsprechende Abstandshalterelemente an Seitenwänden der Öffnungen 102a beibehalten werden.
  • 1f zeigt schematisch das Halbleiterbauelement 100 nach der zuvor beschriebenen Prozesssequenz und dem Abtragen der Lackmaske 106 aus 1e. Wie gezeigt, enthält die strukturierte Abstandshalterschicht 104 nun entsprechende Öffnungen 104a, wodurch eine weitere Ätzmaske gebildet wird, die auch als eine Ätzmaske 104 bezeichnet wird. Des weiteren sind Materialreste der Abstandshalterschicht 104 in den Öffnungen 102a vorhanden und bilden entsprechende Abstandshalterelemente 104s, wodurch eine geringe laterale Größe 102r der Maskenöffnungen 102a definiert wird. Die Breite der Abstandshalterelemente 104s ist typischerweise auf der Grundlage einer Dicke der anfänglichen Abstandshalterschicht 104 (siehe 1e) und der jeweiligen Parameter des Ätzprozesses 107 (siehe 1e) festgelegt. Folglich kann die geringere Breite 102r gemäß einer gewünschten lateralen Sollgröße von Kontaktdurchführungsöffnungen eingestellt, die noch in dem dielektrischen Material 121 zu bilden sind.
  • 1g zeigt schematisch das Halbleiterbauelement 100, wenn es der Einwirkung einer anisotropen Ätzumgebung 108 ausgesetzt ist, die so gestaltet ist, dass selektiv zu den Ätzmasken 104 und 102 und dem Seitenwandabstandshalter Material der Schicht 121 entfernt wird. Zu diesem Zweck können gut etablierte Ätzrezepte auf der Grundlage von Ätztechniken eingesetzt werden, wie sie auch in konventionellen Verfahren verwendet werden. Während des anisotropen Ätzprozesses 108 repräsentiert somit die geringere laterale Größe 102r die eigentliche Maskenöffnung zur Herstellung zumindest eines Bereichs 121a einer Kontaktdurchführungsöffnung in dem dielektrischen Material 121. D. h., der Bereich 121a kann mittels der Maskenöffnungen 102a, 104a und des Seitwandabstandshalters hergestellt werden, während die Ätzmaske 102 zuverlässig das Material 121 außerhalb der Öffnung 102a in der Öffnung 104 schützt, die einen Graben einer Metallleitung repräsentiert und die somit größere Abmessungen besitzt, zumindest in einer lateralen Richtung. In einer anschaulichen Ausführungsform wird der Ätzprozess 108 in einer derartigen Weise ausgeführt, dass ein Teil der Kontaktdurchführungsöffnung 121a in dem dielektrischen Material 121 mündet, ohne diese sich im Wesentlichen zu der Ätzstoppschicht 113 erstreckt. In diesem Falle wird die Vergrößerung der Tiefe des Bereichs 121a während einer späteren Fertigungsphase erreicht, in der auch entsprechende Gräben in einen oberen Bereich des dielektrischen Materials 121 erzeugt werden. In anderen anschaulichen Ausführungsformen (nicht gezeigt) wird die Öffnung 121a so gebildet, dass diese sich hinab zu der Ätzstoppschicht 113 erstreckt, deren Ätzstoppeigenschaften ausreichend sind, um eine unerwünschte Materialabtragung in Metallleitungen 112 während der nachfolgenden weiteren Strukturierung des dielektrischen Materials 121 zu verhindern.
  • 1h zeigt schematisch das Halbleiterbauelement 100, wenn es der Einwirkung eines weiteren Ätzprozesses 109 ausgesetzt ist, der so gestaltet ist, dass die Grabenöffnungen 104a, 104b in die Ätzmaske 102 „übertragen” werden. Beispielsweise repräsentiert der Ätzprozess 109 ein anisotropes Ätzrezept, das auf der Grundlage der Ätzchemie ausgeführt wird, die für eine ähnliche Ätzrate der Materialien der Ätzmasken 104, 102 (siehe 1g) sorgt. In diesem Falle wird das Material der Ätzmaske 104 und der freiliegende Bereich der Gatemasken 102, d. h. Material innerhalb der Maskenöffnungen 104a, 104b der Ätzmaske 102, abgetragen, wobei die kombinierte Dicke der Ätzmasken 102, 104 außerhalb der Grabenöffnungen 104a, 104b somit eine ausreichende Dicke der Ätzmaske 102 ergeben. Auf diese Weise „enthält” nunmehr die Ätzmaske 102 die Maskenöffnungen 104, 104b und kann somit als eine weitere Ätzmaske zum Herstellen von Gräben in dem dielektrischen Material 121 verwendet werden. Folglich wird während des Ätzprozesses 109 die Ätzmaske 104 als eine Schablone zum Strukturieren der Ätzmaske 102 verwendet. Es sollte beachtet werden, dass auf Grund des sehr ähnlichen Ätzverhaltens, das beispielsweise durch Verwenden einer sehr ähnlichen Materialzusammensetzung für die Ätzmasken 102 und 104 erreicht werden kann, auch die Abstandshalterelemente 104s zuverlässig abgetragen werden, wobei die entsprechende Verrundung der Abstandshalterelemente ebenfalls in das Material 121 „übertragen” wird, wie dies durch 121c angegeben ist. Ein entsprechender Verrundungseffekt kann weiter verstärkt werden, indem ein gewisser Grad an „Überätzung” angewendet wird, solange die Dicke der verbleibenden Ätzmasken 102 für eine ausreichend Ätzwiderstandsfähigkeit während der nachfolgenden Bearbeitung des Bauelements 100 sorgt.
  • 1i zeigt schematisch das Halbleiterbauelement 100, wenn es der Einwirkung eine weiteren anisotropen Ätzumgebung 109 ausgesetzt ist, die auf der Grundlage einer geeigneten selektiven Ätzchemie zum Abtragen von Material der Schicht 121 selektiv zur Ätzmaske 102 eingerichtet wird. Während des Ätzprozesses 109 werden somit entsprechende Gräben 121t hergestellt, wobei deren laterale Größe durch die entsprechenden Maskenöffnungen 104a, 104b (siehe 1a) festgelegt ist, wobei eine entsprechende Tiefe der Gräben 121t auf der Grundlage der Ätzzeit für ein vorgegebenes Rezept des Prozesses 109 eingestellt werden kann. Die Tiefe der zuvor hergestellten Bereiche 121a (siehe 1h) kann vergrößert werden, so dass diese Bereiche bis hinab zu der Ätzstoppschicht 113 erstrecken, wodurch Kontaktdurchführungsöffnungen 121v mit einer lateralen Abmessung hergestellt werden, die im Wesentlichen durch die laterale Größe 102r festgelegt ist, die durch die Abstandshalterelemente 104 definiert ist, wie zuvor mit Bezug zu 1f erläutert ist. Auf Grund des vorhergehenden Ätzprozesses 109, der zu einem ausgeprägten Grade an Seitenwandneigung bzw. Verjüngung 121c (siehe 1h) führen kann, kann auch die entsprechende Kantenverrundung ebenfalls übertragen werden und wird sogar noch weiter vergrößert, wodurch die ausgeprägte Verjüngung bzw. Seitenwandneigung erreicht wird, die die Gräben 121t mit den jeweiligen Kontaktdurchführungsöffnungen 121v verbindet, was vorteilhaft sein kann während der nachfolgenden Bearbeitung zum Einfüllen eines geeigneten Materials. Während der Ätzsequenz 149 oder während eines entsprechenden separaten Ätzschrittes wird das Ätzstoppmaterial 113 geöffnet, um eine Verbindung der Kontaktdurchführungsöffnung 121v mit den darunter liegenden Metallengebieten 112 herzustellen.
  • 1j zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der Metallleitungen 122t und Kontaktdurchführungen 122v, die mit diesen Verbunden sind, auf der Grundlage der Gräben 121t und der Kontaktdurchführungsöffnungen 121v geschaffen werden, wie sie in 1i gezeigt sind. Zu diesem Zweck können gut etablierte Abscheidestrategien eingesetzt werden, beispielsweise zum Abscheiden eines leitenden Barrierenmaterials 121b in die Gräben 121t und die zugehörigen Taktdurchführungen 121v aus 1i, beispielsweise mittels Sputter-Abscheidung, CVD, ALD (Atomlagenabscheidung), elektrochemische Abscheidung und dergleichen. Abhängig von der gesamten Prozessstrategie kann auch ein Saatmaterial aufgebracht werden, während in anderen Fällen ein gut leitendes Metall, etwa Kupfer und dergleichen, 122a direkt auf dem leitenden Barrierenmaterial 122b aufgebracht wird. Zu diesem Zweck können elektrochemische Abscheidetechniken, d. h. Elektroplattieren und/oder stromloses Plattieren, auf der Grundlage geeigneter Prozessrezepte angewendet werden. Nach dem Abscheiden der Materialien 122a, 122b kann überschüssiges Material abgetragen werden mittels einer beliebigen geeigneten Einebnungstechnik, etwa elektrochemisches Ätzen, elektrochemisches Polieren, CMP (chemisch-mechanisches Polieren), und dergleichen. Während des entsprechenden Abtragungsprozesses können auch Reste der Ätzmaske 102 (siehe 1e) entfernt werden, während in anderen Fällen die Ätzmaske 102 vor dem Abscheiden des Materials 122a, 122b entfernt wird. Daraufhin wird ein geeignetes Deckmaterial für die Gräben 122p aufgebracht oder anderweitig gebildet, beispielsweise durch Vorsehen leitender Deckmaterialien durch selektive Abscheidetechniken, und dergleichen. Zusätzlich oder alternativ zu einem leitenden Deckmaterial kann ein weiteres Ätzmaterial ähnlich zu der Ätzstoppschicht 113 über dem dielektrischen Material 121 und der Metallleitung 122t gebildet werden, wodurch die Metallisierungsschicht 120 fertig gestellt wird. Daraufhin können eine oder mehrere weitere Metallisierungsschichten über der Metallisierungsschicht 120 abhängig von der gesamten Komplexität des Halbleiterbauelements 100 hergestellt werden.
  • 1k zeigt schematisch das Halbleiterbauelement 100 gemäß erfindungsgemäßer Ausführungsformen, in denen eine zusätzliche Ätzstoppbeschichtung verwendet wird, um die gesamte Prozesszuverlässigkeit weiter zu erhöhen. Wie gezeigt, wird eine Ätzstoppbeschichtung 104c zwischen den Ätzmasken 102 und der Abstandshalterschicht 104 gebildet. Beispielsweise sind die Ätzmaske 102 und die Abstandshalterschicht 104 aus im Wesentlichen dem gleichen Material aufgebaut, beispielsweise Siliziumoxinitrid, Siliziumdioxid, Siliziumnitrid und dergleichen, während die Ätzstoppbeschichtung 104c in Form einer anderen Materialzusammensetzung vorgesehen wird, die ein deutlich anderes Ätzverhalten im Vergleich zu den Materialien 104 und 102 besitzt. Beispielsweise kann Siliziumnitrid effizient in Verbindung mit Siliziumdioxid und Siliziumoxinitrid und dergleichen verwendet werden. Die Ätzstoppbeschichtung 104c kann auf der Grundlage plasmaunterstützter Ätzrezepte mit einer Dicke von mehreren Nanometern bis ungefähr 10 nm aufgebracht werden, woran sich das Abscheiden der Abstandshalterschicht 104 anschließt.
  • 1l zeigt schematisch das Halbleiterbauelement 100 während des Ätzprozesses 107, der auf der Grundlage der Lackmaske 106 zum Strukturieren der Abstandshalterschicht 014 ausgeführt wird. Während des Ätzprozesses 107 wird die Integrität der Ätzmaske 102 auf Grund der Stoppeigenschaften der Beschichtung 104c verbessert, wobei auch ein unerwünschter Abtrag des Materials der Schicht 101 vermieden wird, wodurch bessere Prozessbedingungen während der weiteren Strukturierung des Materials 121 geschaffen werden. D. h., gut definierte Anfangsbedingungen werden für die weitere Strukturierung des Materials 121 unabhängig von den Eigenschaften des Ätzprozesses 107 erreicht. Der Ätzprozess 107 wird in geeigneter Weise so eingestellt, dass eine gewünschte Breite der Abstandshalterelemente 104 erreicht wird, indem in geeigneter Weise eine Nachätzzeit eingestellt wird, die einen Einfluss auf die schließlich erreichte Breite ausüben kann. Folglich wird eine erhöhte Flexibilität beim Einstellen der lateralen Größe 102r erreicht, ohne dass die Ätzmaske 102 beeinträchtigt wird. Nach dem Ätzprozess 107 wird die Lackmaske 106 entfernt und freiliegende Bereiche der Ätzstoppbeschichtung 104c werden abgetragen, um das Material 121 freizulegen, was durch gut etablierte nasschemische Ätzrezepte bewerkstelligt werden kann. Folglich können Bereiche der Ätzmaske 102 in den Grabenöffnungen 104a, 104b während eines entsprechenden Ätzschrittes ebenfalls freigelegt werden. Daraufhin wird die weitere Bearbeitung fortgesetzt, indem das Material 121 auf der Grundlage der Ätzmaske 102 geätzt wird, wie dies zuvor beschrieben ist. Daraufhin wird die Ätzmaske 102 auf der Basis der Ätzmaske 104 strukturiert, wobei ebenfalls die Integrität der Ätzmaske 102 beibehalten wird, da die Ätzstoppbeschichtung 104c außerhalb der Grabenöffnungen 104a, 104b in zuverlässiger Weise den entsprechenden Materialabtrag stoppt, so dass eine definierte Dicke der Ätzmaske 102 für den abschließenden Strukturierungsprozess zur Herstellung der Gräben und Kontaktdurchführungsöffnungen erreicht wird, wie dies zuvor erläutert ist.
  • Es gilt also: Die vorliegende Offenbarung stellt Techniken zum Strukturieren eines dielektrischen Materials eines Metallisierungssystems bereit, indem die Vorgehensweise mit „Kontaktdurchführung zuerst – Graben zuletzt” verwendet wird, wobei die Rahmenbedingungen im Hinblick auf anspruchsvolle Lithographietechniken weniger kritisch sind und die gesamte Prozesssequenz eine geringere Komplexität im Vergleich zu konventionellen Lösungen aufweist. Des weiteren kann die laterale Sollgröße von Kontaktdurchführungsöffnungen auf der Grundlage eines Abstandshalterelements festgelegt werden, wodurch die Strukturierungsmöglichkeiten gut etablierter Lithographierezepte deutlich erweitert werden. Folglich können aufwendige Halbleiterbauelemente mit dicht liegenden Kontaktdurchführungen und Metallleitungen mit lateralen Abmessungen von ungefähr 100 nm und weniger bei geringerer Komplexität und besserem Leistungsverhalten und erhöhter Zuverlässigkeit geschaffen werden.
  • Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher dient diese Beschreibung lediglich Anschauungszwecken und soll dem Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten Prinzipien vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (13)

  1. Verfahren mit: Bilden einer ersten Ätzmaske (102) über einem dielektrischen Material (121) einer Metallisierungsschicht (110) eines Halbleiterbauelements, wobei die erste Ätzmaske (102) eine erste Maskenöffnung (102a) mit einer ersten lateralen Größe aufweist; Bilden einer Ätzstoppbeschichtung (104c) über der ersten Ätzmaske (102) und in der ersten Maskenöffnung (102a); Bilden einer zweiten Ätzmaske (104) über der Ätzstoppbeschichtung (104c), wobei die zweite Ätzmaske (104) eine zweite Maskenöffnung (104a), die zu der ersten Maskenöffnung (102a) ausgerichtet ist und eine zweite laterale Größe besitzt, die größer ist als die erste laterale Größe, aufweist, wobei Bilden der zweiten Ätzmaske (104) umfasst: Bilden einer zweiten Maskenschicht über der Ätzstoppbeschichtung (104c) und Strukturieren der zweiten Maskenschicht auf der Grundlage einer ersten Lackmaske und unter Verwendung der Ätzstoppbeschichtung (104c) als Ätzstopp, um so die zweite Maskenöffnung (104a) auszubilden und einen Seitenwandabstandshalter auf Seitenwänden der ersten Maskenöffnung (102a) auszubilden; Bilden eines Teils einer Kontaktdurchführungsöffnung (121a) auf der Grundlage der ersten und der zweiten Maskenöffnung (104a) sowie des Seitenwandabstandshalters derart, dass diese sich bis zu einer ersten Tiefe in dem dielektrischen Material (121) erstreckt; Übertragen der zweiten Maskenöffnung (104a) in die erste Ätzmaske (102); Vergrößern einer Tiefe der Kontaktdurchführungsöffnung (121a); und Bilden eines Grabens in dem dielektrischen Material (121) unter Anwendung der zweiten Maskenöffnung (104a) als eine Ätzmaske; und wobei Bilden der ersten Ätzmaske (102) umfasst: Bilden einer ersten Maskenschicht über dem dielektrischen Material (121) und Strukturieren der ersten Maskenschicht auf der Grundlage einer zweiten Lackmaske, um die erste Maskenöffnung (102a) zu schaffen, wobei die erste laterale Größe größer ist als die laterale Größe der Kontaktdurchführungsöffnung (121a).
  2. Verfahren nach Anspruch 1, wobei Vergrößern einer Tiefe der Kontaktdurchführungsöffnung (121a) und Bilden des Grabens umfasst: Ausführen eines gemeinsamen Ätzprozesses.
  3. Verfahren nach Anspruch 1, das ferner umfasst: Einstellen einer Breite des Seitenwandabstandshalters derart, dass ein Sollwert einer lateralen Größe der Kontaktdurchführungsöffnung (121a) festgelegt wird.
  4. Verfahren nach Anspruch 1, wobei Übertragen der zweiten Maskenöffnung (104a) in die erste Ätzmaske (102) umfasst: Entfernen von Material der ersten und der zweiten Ätzmaske (104) durch Ausführen des anisotropen Ätzprozesses.
  5. Verfahren nach Anspruch 4, wobei die erste und die zweite Ätzmaske (104) im Wesentlichen die gleiche Abtragsrate aufweisen, wenn der anisotrope Ätzprozess ausgeführt wird.
  6. Verfahren nach Anspruch 5, wobei die erste und die zweite Ätzmaske (104) so gebildet werden, dass diese im Wesentlichen die gleiche Materialzusammensetzung aufweisen.
  7. Verfahren nach Anspruch 1, das ferner umfasst: Füllen der Kontaktdurchführungsöffnung (121a) und des Grabens mit einem metallenthaltenden Material durch Ausführen eines gemeinsamen Abscheideprozesses.
  8. Verfahren nach Anspruch 7, wobei Füllen der Kontaktdurchführungsöffnung (121a) und des Grabens mit einem metallenthaltenden Material umfasst: Bilden eines leitenden Barrierenmaterials auf inneren Oberflächenbereichen der Kontaktdurchführungsöffnung (121a) des Grabens.
  9. Verfahren nach Anspruch 1, wobei die laterale Größe der Kontaktdurchführungsöffnung (121a) 100 nm oder weniger beträgt.
  10. Verfahren mit: Bilden einer ersten Ätzmaske (102) über einem dielektrischen Material (121) einer Metallisierungsschicht (110) eines Halbleiterbauelements, wobei die Ätzmaske eine erste Maskenöffnung (102a) mit einer ersten lateralen Größe aufweist; Bilden einer Ätzstoppbeschichtung (104c) über der ersten Ätzmaske (102) und in der ersten Maskenöffnung (102a); Bilden eines Seitenwandabstandshalters an Seitenwänden der ersten Maskenöffnung (102a) über der Ätzstoppbeschichtung (104c), um eine laterale Sollgröße einer Kontaktdurchführungsöffnung (121a) einzustellen; Bilden einer zweiten Ätzmaske (104) mit einer zweiten Maskenöffnung (104a); Bilden zumindest eines Bereichs der Kontaktdurchführungsöffnung (121a) auf der Grundlage der ersten Maskenöffnung (102a) mit der lateralen Sollgröße, der zweiten Maskenöffnung (104a) und des Seitenwandabstandshalters; und Bilden eines Grabens in dem dielektrischen Material (121) auf der Grundlage der zweiten Ätzmaske, so dass der Graben mit zumindest dem Bereich der Kontaktdurchführungsöffnung (121a) verbunden ist, wobei Bilden des Seitenwandabstandshalters umfasst: Abscheiden einer Abstandshalterschicht und Ätzen der Abstandshalterschicht, um eine Sollbreite an einer Unterseite der Kontaktdurchführungsöffnung (121a) zu definieren, und wobei Ätzen der Abstandshalterschicht umfasst: Bilden einer Lackmaske, die eine laterale Größe des Grabens definiert, und Ätzen der Abstandshalterschicht auf der Grundlage der Lackmaske und unter Verwendung der Ätzstoppbeschichtung (104c) als Ätzstopp; und wobei die zweite Ätzmaske (104) auf der Grundlage der Lackmaske gebildet wird.
  11. Verfahren nach Anspruch 10, wobei die Abstandshalterschicht vor dem Bilden zumindest des Bereichs der Kontaktdurchführungsöffnung (121a) geätzt wird.
  12. Verfahren nach Anspruch 10, wobei Bilden des Grabens umfasst: Vergrößern einer Tiefe des mindestens einen Bereichs der Kontaktdurchführungsöffnung (121a).
  13. Verfahren nach Anspruch 10, wobei Bilden des Grabens ferner umfasst: Strukturieren der ersten Ätzmaske (102) unter Anwendung der Abstandshalterschicht als eine Ätzschablone, um die zweite Ätzmaske (104) zu erhalten, nachdem der zumindest eine Bereich der Kontaktdurchführung gebildet ist.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104025263B (zh) * 2011-12-30 2018-07-03 英特尔公司 自封闭的非对称互连结构
US8883648B1 (en) * 2013-09-09 2014-11-11 United Microelectronics Corp. Manufacturing method of semiconductor structure
CN105336669B (zh) * 2014-07-11 2018-11-16 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US10163778B2 (en) 2014-08-14 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of damascene structure
US9679850B2 (en) * 2015-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating semiconductor structure
CN107622992B (zh) * 2016-07-14 2021-04-27 联华电子股份有限公司 半导体元件及其制作方法
US11189523B2 (en) * 2019-06-12 2021-11-30 Nanya Technology Corporation Semiconductor structure and fabrication method thereof
CN110867409B (zh) * 2019-11-25 2022-06-14 上海华力集成电路制造有限公司 接触孔的制造方法
CN113161284A (zh) 2020-01-07 2021-07-23 台湾积体电路制造股份有限公司 用于制造互连结构的方法
US11522005B1 (en) * 2021-08-18 2022-12-06 Omnivision Technologies, Inc. Trench formation methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365506B1 (en) * 2000-11-27 2002-04-02 Nanya Technology Corporation Dual-damascene process with porous low-K dielectric material
US20030003716A1 (en) * 2001-06-27 2003-01-02 Hynix Semiconductor Inc. Method for forming dual damascene line structure
DE102005020132A1 (de) * 2005-04-29 2006-11-09 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung selbstjustierter Durchführungen in einer Metallisierungsschicht
US20070105362A1 (en) * 2005-11-09 2007-05-10 Kim Jae H Methods of forming contact structures in low-k materials using dual damascene processes

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406993B1 (en) 2000-03-10 2002-06-18 Advanced Micro Devices, Inc. Method of defining small openings in dielectric layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365506B1 (en) * 2000-11-27 2002-04-02 Nanya Technology Corporation Dual-damascene process with porous low-K dielectric material
US20030003716A1 (en) * 2001-06-27 2003-01-02 Hynix Semiconductor Inc. Method for forming dual damascene line structure
DE102005020132A1 (de) * 2005-04-29 2006-11-09 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung selbstjustierter Durchführungen in einer Metallisierungsschicht
US20070105362A1 (en) * 2005-11-09 2007-05-10 Kim Jae H Methods of forming contact structures in low-k materials using dual damascene processes

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