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Gebiet der vorliegenden Offenbarung
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Die
vorliegende Offenbarung betrifft im Allgemeinen die Herstellung
integrierter Schaltungen und betrifft insbesondere die Herstellung
modernster Feldeffekttransistoren, etwa MOS-Transistorstrukturen
mit einer Gateelektrode mit einer Gatehöhe, die kleiner ist als eine
tiefe der pn-Übergänge der
tiefen Drain- und Sourcegebiete.
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Beschreibung des Stands der
Technik
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Der
Fertigungsprozess für
integrierte Schaltungen verbessert sich auf diverse Weisen, wobei dies
durch das Bestreben bestärkt
wird, die Strukturgrößen der
einzelnen Schaltungselemente zu verringern. Gegenwärtig und
in der vorhersehbaren Zukunft wird die Vielzahl der integrierten
Schaltungen auf Basis von Siliziumbauelementen auf Grund der guten
Verfügbarkeit
von Siliziumsubstraten und auf Grund der gut etablierten Prozesstechnologie
hergestellt, die sich über
die vergangenen Jahrzehnte entwickelt hat. Ein wesentlicher Punkt
bei der Entwicklung integrierter Schaltungen mit erhöhter Packungsdichte
und verbessertem Leistungsverhalten ist die Größenreduzierung von Transistorelementen,
etwa von MOS-Transistorelementen, um eine größere Anzahl an Transistorelementen
vorzusehen, was für das
Herstellen moderner CPU's
und Speicherbauelemente erforderlich ist. Ein wichtiger Aspekt bei
der Herstellung von Feldeffekttransistoren mit geringeren Abmessungen
ist die Reduzierung der Länge
der Gateelektrode, die die Ausbildung eines leitenden Kanals steuert,
der die Drain- und Sourcegebiete der Transistoren trennt. Die Source-
und Draingebiete der Transistoren sind leitende Halbleitergebiete
mit Dotiersorten mit umgekehrter Leitfähigkeitsart im Vergleich zu
den Dotiersorten in dem umgebenden kristallinen aktiven Gebiet,
beispielsweise einem Substrat oder einem Potentialtopf bzw. Wannengebiet.
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Obwohl
die Verringerung der Gatelänge
für das
Schaffen kleinerer und schnellerer Transistorelemente erforderlich
ist, zeigt sich dennoch, dass eine Reihe von Problemen zusätzlich auftreten,
wenn die korrekte Transistorleistung bei einer geringeren Gatelänge beibehalten
werden soll. Eine herausfordernde Aufgabe in dieser Hinsicht ist
das Vorsehen flacher Ü bergangsgebiete
zumindest im Bereich in der Nähe
des Kanalgebiets, d. h. bei den Source- und Drainerweiterungsgebieten, die
aber dennoch eine hohe Leitfähigkeit
aufweisen, um damit den Widerstand beim Leiten von Ladungsträger von
dem Kanal zu einem entsprechenden Kontaktbereich der Drain- und
Sourcegebiete zu minimieren. Das Erfordernis für flache pn-Übergänge mit
einer hohen Leitfähigkeit wird üblicherweise
erfüllt,
indem eine Ionenimplantationssequenz so ausgeführt wird, dass eine hohe Dotierstoffkonzentration
mit einem Profil erhalten wird, das sich lateral und in der Tiefe ändert. Das
Einführen einer
großen
Dosis an Dotiermitteln in einem kristallinen Substratbereich erzeugt
jedoch schwere Gitterschäden
und daher sind ein oder mehrere Ausheizzyklen typischerweise erforderlich,
um die Dotierstoffe zu aktivieren, d. h. die Dotierstoffe an Kristallplätzen anzuordnen,
und um die starken Gitterschäden
auszuheilen. Jedoch ist die elektrisch wirksame Dotierstoffkonzentration
durch die Fähigkeit
der Ausheizzyklen beschränkt,
die Dotierstoffe elektrisch zu aktivieren. Diese Fähigkeit
ist wiederum durch die Festkörperlöslichkeit
der Dotierstoffe in dem Siliziumkristall und der Temperatur und
der Dauer des Ausheizprozesses begrenzt, wobei diese mit den Prozesserfordernissen
kompatibel sein müssen.
Neben der Dotierstoffaktivierung und dem Ausheilen der Kristallschäden kann
während
des Ausheizens auch eine Dotierstoffdiffusion auftreten, die zu
einem „Verschmieren” des Dotierstoffprofils
führen
kann. Ein definiertes Maß an
Verschmierung kann vorteilhaft sein zum Definieren kritischer Transistoreigenschaften, etwa
dem Überlappen
zwischen den Erweiterungsgebieten und der Gateelektrode. In anderen
Bereichen der Drain- und Sourcegebiete, d. h. in tieferliegenden
Bereichen, kann die Diffusion zu einer Verringerung der Dotierstoffkonzentration
an den entsprechenden pn-Übergangsbereichen
führen,
wodurch die Leitfähigkeit
in der Nähe
dieser Bereiche verringert wird. Somit kann einerseits eine hohe
Ausheiztemperatur im Hinblick auf ein hohes Maß an Dotierstoffe aktivieren,
Rekristallisierung durch Implantation hervorgerufenen Gitterschäden und
einer gewünschten
Diffusion in flachen Bereichen der Erweiterungsgebiete wünschenswert
sein, während
andererseits die Dauer des Ausheizprozesses kurz sein soll, um das
Ausmaß an
Dotierstoffdiffusion in den tieferen Drain- und Sourcegebieten zu
beschränken, was
ansonsten den Dotierstoffgradienten an den entsprechenden pn-Übergängen verringern
und auch die Gesamtleitfähigkeit
auf Grund der Reduzierung der mittleren Dotierstoffkonzentration
verkleinern kann. Somit sind für
modernste Transistoren die Positionierung, die Formgebung und das
Beibehalten eines gewünschten
Dotierstoffprofils wichtige Eigenschaften zum Definieren des endgültigen Leistungsverhaltens
des Bauelements, da der Gesamtreihenwiderstand des leitenden Wegs zwischen
den Drain- und Sourcekontakten einen wesentlichen Teil zum Bestimmen
der Transistoreigenschaften repräsentiert.
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Ein
weiteres Problem, das mit dem lateralen und vertikalen Dotierstoffprofil
der Drain- und Sourcegebiete und damit der pn-Übergänge verknüpft ist, ist die Gesamtkapazität der pn-Übergänge, die groß mit der
wirksamen Grenzfläche,
die durch die pn-Übergänge und
das verbleibende aktive Gebiet des Halbleitergebiets gebildet sind,
verknüpft
ist. Um das Leistungsverhalten von SOI-Transistoren weiter zu verbessern,
kann die parasitäre
Kapazität
der pn-Übergänge deutlich
verringert werden, indem das vertikale Dotierstoffprofil so gestaltet
wird, dass eine hohe Dotierstoffkonzentration erreicht wird, die
sich hinab zur vergrabenen isolierenden Schicht erstreckt. Auf diese
Weise tragen lediglich die lateral orientierten Grenzflächen, d.
h. der pn-Übergang
der Drain- und Sourcegebiete, zur Gesamtkapazität der Übergänge bei, wobei zusätzlich die
hohe Dotierstoffkonzentration, die sich hinhab bis zu der vergrabenen
isolierenden Schicht erstreckt, für die gewünschten pn-Übergangseigenschaften
sorgt und auch zu einem geringeren Gesamtreihenwiderstand in den
Drain- und Sourcegebieten beiträgt.
Das Vorsehen von tiefen Drain- und Sourcegebieten mit hohen Dotierstoffkonzentrationen
bis hinab zu der vergrabenen isolierenden Schicht erfordert jedoch
anspruchsvolle Implantationsverfahren, wodurch weiter zur Gesamtprozesskomplexität beigetragen
wird. In anderen Fallen wird eine moderat hohe Dotierstoffkonzentration
an der vergrabenen isolierenden Schicht erreicht, indem die Prozessparameter
der entsprechenden Ausheizprozesse so gewählt werden, dass die Diffusion
der Dotierstoffe während
des Ausheizprozesses zu dem gewünschten
vertikalen Dotierstoffprofil führen.
Die entsprechenden Ausheizparameter sind jedoch ggf. nicht mit dem
Erfordernis einer geringeren Transistorlänge verträglich, da auch eine laterale
Diffusion, beispielsweise in den Erweiterungsgebieten, stattfinden
kann und zu einer modifizierten Kanallänge führen kann, die somit eine größere Breite
der Abstandshalter erfordert, um damit dem erhöhten Diffusionsaufkommen während entsprechender
Ausheizprozesse Rechnung zu tragen. Somit sind Hochtemperatur-Ausheizprozesse
mit längeren
Prozesszeiten zum Hervorrufen einer hohen Diffusionsaktivität und damit
zum Erzeugen eines großen
thermischen Budgets eine wenig attraktive Lösung im Hinblick auf das Erhöhen der
Packungsdichte modernster Halbleiterbauelemente.
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Ferner
wurden in jüngerer
Zeit Techniken entwickelt, in welchem das Transistorleistungsverhalten,
beispielsweise das Leistungsverhalten von p-Kanaltransistoren, deutlich
verbes sert werden kann, indem ein verformtes Halbleitermaterial,
etwa eine Silizium/Germanium-Verbindung,
vorgesehen wird, die in den Drain- und Sourcegebieten von aktiven
Transistorbereichen auf Siliziumbasis gebildet wird. Die verformte
Silizium/Germanium-Verbindung,
die auch als eine Silizium/Germanium-Legierung bezeichnet wird,
wird in einem verformten Zustand auf Grund einer Fehlanpassung des
Gitterabstands des natürlichen
Siliziums und der natürlichen
Silizium/Germanium-Legierung vorgesehen. D. h., das Silizium/Germanium-Material
wird auf der Grundlage des Siliziumgitterabstands hergestellt, woraus
sich ein verformtes Silizium/Germaniumkristallgitter ergibt, das dann
mit den benachbarten Halbleiterleitermaterial in Wechselwirkung
tritt, um eine Verspannung auszuüben
und damit eine gewisse Verformung hervorzurufen. Wenn die verformte
Silizium/Germanium-Legierung in den Drain- und Sourcegebieten vorgesehen wird,
kann die durch das verformte Material hervorgerufene Verspannung
auf das Kanalgebiet des Transistors einwirken, wodurch eine entsprechende
kompressive Verformung darin erzeugt wird, die die Ladungsträgerbeweglichkeit
erhöht.
In Transistorbauelementen mit sehr kleinen Strukturgrößen auf
der Grundlage der SOI-Architektur können deutliche Vorteile im
Leistungsverhalten erreicht werden, indem eine stark verformte Halbleiterlegierung
in der Nähe des
Kanalgebiets vorgesehen wird, die sich entlang eines wesentlichen
Anteils in der Tiefenrichtung in der Halbleiterschicht erstreckt.
Somit kann ein effizienter verformungsinduzierender Mechanismus
in SOI-Bauelementen in Verbindung mit einer geringeren parasitären Übergangskapazität zu einer
Steigerung des Gesamtleistungsverhaltens führen, wobei zusätzlich ein
deutlich geringeres thermischen Budget der jeweiligen Ausheizprozesse
wünschenswert ist,
um die Möglichkeit
zu schaffen, die lateralen Abmessungen der Transistorbauelemente
zu verringern, wie dies zuvor erläutert ist.
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Bei
der weiteren Größenreduzierung
der Bauelemente, beispielsweise bei der 45 nm-MOSFET-Technologie, ist die Implantationsenergie
zur Herstellung der tiefen Drain- und Sourcegebiete von SOI-Bauelementen
und von Vollsubstratbauelementen im Wesentlichen durch die Ionenblockierungseigenschaften
der Gateeelektrode beschränkt,
da die Dicke der Halbleiterschicht und damit der tiefen Drain- und
Sourcegebiete vergleichbar ist zur Höhe der Gateelektrode. Wenn
daher eine gewünschte hohe
Dotierstoffkonzentration an einer gewünschten Tiefe einzubauen ist,
beispielsweise einer Grenzfläche
zwischen der aktiven Halbleiterschicht und der vergrabenen isolierenden
Schicht in einer SOI-Konfiguration, ohne dass eine wesentliche Dotierstoffdiffusion
vorzusehen ist, die zu einer geringeren Dotierstoffkonzentration
führen
würde,
wie dies zuvor erläutert
ist, erhält
das Kanalgebiet, das unter der Gateelektrode angeordnet ist, ebenfalls
die Dotierstoffsorte, wodurch das Transistorverhalten deutlich geändert wird.
D. h., wenn die Implantationsenergie moderat hoch gewählt wird,
um die Dotierstoffsorte an einer gewünschten Tiefe anzuordnen, beispielsweise
nahe an der Silizium/Siliziumdioxidgrenzfläche eines SOI-Transistors,
kann die Polysiliziumgateelektrode nicht in effizienter Weise die
Implantationssorte abblocken, woraus sich eine unerwünschte Dotierung
des Kanalgebiets ergibt. Wird andererseits die Implantationsenergie
im Hinblick auf die Ionenblockiereigenschaften der Gateelektrode
ausgewählt,
wird eine geringere Tiefe der tiefen Drain- und Sourcebereiche erreicht,
was in SOI-Techniken zu einem Anwachsen der Übergangskapazität führen kann,
was sich ebenfalls in einen reduzierten Transistorleistungsverhalten
ausdrückt.
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Auf
Grund der zuvor beschriebenen Situation betrifft die vorliegende
Offenbarung Verfahren zur Herstellung tiefer Drain- und Sourcegebiete,
wobei eines oder mehrere der oben erkannten Probleme vermieden oder
zumindest in der Auswirkung reduziert werden.
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Überblick über die Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung Techniken zur Herstellung
tiefer Drain- und
Sourcegebiete für
moderne Transistorbauelemente, in denen die Gateelektrodenhöhe vergleichbar
ist zur mittleren Eindringtiefe, die für die Herstellung der tiefen
Drain- und Sourcebereiche insbesondere für p-Kanaltransistoren erforderlich
ist, wobei die Dotierstoffverteilung der p-Dotierstoffsorte zu einer
unerwünschten
Kanaldotierung führen
würde, wenn
diese mit einer moderat hohen Dotierstoffkonzentration an einer
für sich
gewünschten
Tiefe in den Drain- und Sourcebereichen vorgesehen wird. Zu diesem
Zweck wird in einigen hierin offenbarten anschaulichen Aspekten
die effektive Ionenblockierwirkung der Gateelektrode im Hinblick
auf das Positionieren der tiefen Drain- und Sourcegebiete vor dem Implantationsprozess „eingestellt”, was in
einigen Aspekten erreicht werden kann, indem Material der Drain-
und Sourcebereiche vor dem eigentlichen Implantieren der Dotierstoffsorte
entfernt wird, wodurch das Verhältnis
der Gatehöhe
zu der Materialdicke in den Drain- und Sourcebereichen vergrößert wird. Nach
dem Implantationsprozess wird ein zusätzliches Halbleitermaterial
abgeschieden, um damit eine gewünschte
Höhe der
Drain- und Sourcebereiche zu erhalten, wobei das entsprechende Halbleitermaterial
in einigen anschaulichen Aspekten auch für die Verbesserung der Transistoreigenschaften
verwendet wird, etwa die Ladungsträgerbeweglichkeit in dem Kanalgebiet.
In noch anderen anschauli chen hierin offenbarten Aspekten wird die
effektive Ionenblockiereigenschaft der Gateelektrode erhöht, indem ein
geneigter Implantationsschritt ausgeführt wird, wobei auch die unterschiedliche
Natur des im Wesentlichen kristallinen Materials in den Drain- und Sourcebereichen
und des polykristallinen Materials in der Gateelektrode ausgenutzt
wird. Folglich kann die effektive Eindringtiefe der Dotierstoffsorte
in den Drain- und Sourcebereichen bei einer gegebenen Gateelektrodenhöhe erhöht werden,
wodurch sich insgesamt eine Zunahme des Transistorleistungsvermögens ergibt.
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Ein
anschauliches hierin offenbartes Verfahren umfasst das Bilden von
Aussparungen in einem Halbleitergebiet benachbart zu einer Gateelektrodenstruktur
eines Transistors. Das Verfahren umfasst ferner das Implantieren
einer Dotierstoffsorte in die Aussparungen, um tiefe Drain- und
Sourcebereiche des Transistors zu bilden. Des weiteren umfasst das Verfahren
das Bilden eines Halbleitermaterials in den Aussparungen und das
Bilden von Drain- und
Sourcegebieten des Transistors, wobei die Drain- und Sourcegebiete
die tiefen Drain- und
Sourcebereiche enthalten.
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Ein
weiteres anschauliches hierin offenbartes Verfahren umfasst das
Bilden einer Drainmaske über
einem Draingebiet eines Transistors, um das Draingebiet abzudecken
und ein Sourcegebiet freizulassen. Das Verfahren umfasst ferner
das Ausführen eines
Source-Implantationsprozesses,
um eine Dotierstoffsorte in das Sourcegebiet des Transistors einzuführen, wobei
die Drainmaske und eine Gateelektrode als Implantationsmaske verwendet
werden, und wobei die Sourceimplantation mindestens einen Implantationsschritt
unter Anwendung eines Neigungswinkels umfasst. Das Verfahren umfasst
ferner das Bilden einer Sourcemaske über dem Sourcegebiet, um das
Sourcegebiet abzudecken und das Draingebiet frei zu lassen. Schließlich umfasst
das Verfahren das Ausführen
eines Drainimplantationsprozesses, um die Dotierstoffsorte in das
Draingebiet zu implantieren, wobei die Sourcemaske und die Gateelektrode
als Implantationsmaske verwendet werden, und wobei der Drainimplantationsprozess
mindestens einen Implantationsschritt unter Anwendung eines Neigungswinkels
umfasst.
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Ein
noch weiteres anschauliches hierin offenbartes Verfahren umfasst
das Bilden von Drain- und Sourceerweiterungsgebieten in einer Halbleiterschicht
benachbart zu einer Gateelektrodenstruktur eines p-Kanaltransistors.
Das Verfahren umfasst ferner das Erhöhen der abschirmenden Wirkung
der Gateelektrode im Hinblick auf einen Implantationsprozess zur
Bildung tiefer Drain- und Sourcegebiete des p-Kanaltransistors.
Des weiteren umfasst das Verfahren das Einführen einer p-Dotierstoffsorte
in die Halbleiterschicht unter Anwendung der Gateelektrode als eine
Implantationsmaske, um im Wesentlichen das Eindringen der p-Dotierstoffsorte
in ein Kanalgebiet des Transistors zu vermeiden.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a bis 1i schematisch
Querschnittsansichten eines Halbleiterbauelements mit einem Transistorelement
während
diverser Fertigungsphasen zeigen, wobei tiefe Drain- und Sourcegebiete
bis hinab zu einer gewünschten
Tiefe gebildet werden, während
auch die Ionenblockiereigenschaften der Gateelektrodenstruktur berücksichtigt
werden, indem Selektivmaterial der Drain- und Sourcebereiche vor einer
tiefen Drain- und Sourceimplantation gemäß anschaulicher Ausführungsformen
entfernt wird;
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1j bis 1n schematisch
Querschnittsansichten eines Halbleiterbauelements mit Transistoren
mit unterschiedlicher Leitfähigkeitsart
während diverser
Fertigungsphasen bei der Herstellung tiefer Drain- und Sourcegebiete
auf der Grundlage eines Materialabtrags vor einem tiefen Drain-
und Sourceimplantationsprozess gemäß noch weiterer anschaulicher
Ausführungsformen
zeigen; und
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2a bis 2g schematisch
Querschnittsansichten eines Halbleiterbauelements während diverser
Fertigungsphasen bei der Herstellung tiefer Drain- und Sourcegebiete
zeigen, wobei die effektive Blockierfähigkeit einer Gateelektrodenstruktur
erhöht wird,
indem die tiefen Drain- und Sourcegebiete auf der Grundlage eines
geneigten Implantationsschrittes gemäß noch anderer anschaulicher
Ausführungsformen
gebildet werden.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Offenbarung mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung
sowie in den Zeichnungen dargestellt sind, sollte beachtet werden,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren
Schutzbereich durch die angefügten
Patentansprüche
definiert ist.
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Im
Allgemeinen löst
die vorliegende Offenbarung die Problematik einer geringeren Ionenblockiereigenschaft
von Gateelektrodenstrukturen in modernsten Transistorbauelementen,
wobei eine gewünschte
Tiefe der Drain- und Sourcebereiche vergleichbar ist zur Höhe der Gateelektrodenstruktur. Wie
zuvor erläutert
ist, wiesen insbesondere moderne SOI-Transistoren eine deutliche Verringerung
des Leistungsverhaltens auf, wenn eine gewünschte hohe Dotierstoffkonzentration
nicht an der Grenzfläche
zwischen der aktiven Siliziumschicht und der vergrabenen isolierenden
Schicht angeordnet werden kann, was zu einer erhöhten Übergangskapazität führen kann.
Beispielsweise kann bei p-Kanaltransistoren
der Implantationsprozess mit hoher Dosis, der für die tiefen Drain- und Soucebereiche
erforderlich ist, zu einer relativ ausgeprägten Tiefenverteilung der Dotierstoffkonzentration
führen,
wodurch ebenfalls eine deutliche Verringerung der Implantationsenergie erforderlich
ist, um eine unerwünschte
Dotierstoffkonzentration in dem Kanalgebiet auf einem akzeptablen
Niveau zu halten. Folglich wird ebenfalls eine geringere Dotierstoffkonzentration
an der gewünschten
Tiefe erreicht, beispielsweise an der vergrabenen isolierenden Schicht,
wodurch insbesondere das Leistungsverhalten von p-Kanaltransistoren
verringert wird. Bei einer weiteren Größenreduzierung der Bauelemente
ist ggf. eine weitere Reduzierung der Gatehöhe erforderlich, wodurch die
Implantationsbedingungen für
n-Kanaltransistoren
weniger effizient im Hinblick auf das Positionieren der n-Dotierstoffsorte
an einer gewünschten
Tiefe werden, so dass insgesamt das Leistungsverhalten von n-Kanaltransistoren
und p-Kanaltransistoren in modernen Fertigungsweisen, beispielsweise
bei 45 nm-Technologieknoten und darunter, negativ beeinflusst wird.
Da vielen Fällen
das Vergrößeren der
Gatehöhe
als wenig aussichtsreiche Lösung
bezeichnet wird, beispielsweise im Hinblick auf die sich ergebende
Topologie, betrifft die vorliegende Offenbarung Techniken, in denen
effektive Blockierwirkung der Gateelektrodenstruktur erhöht wird,
indem temporär
Material von den Drain- und Sourcebereichen abgetragen wird und/oder
indem die effektive Gatehöhe
während
eines geneigten Implantationsprozesses erhöht wird, während Bereiche des Transistorgebiets
geeignet abgedeckt werden und von der kristalli nen Natur der Drain-
und Sourcebereiche im Vergleich zu der polykristallinen Konfiguration
der Gateelektrodenstruktur Gebrauch gemacht wird.
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Beispielswiese
wird in einigen anschaulichen Ausführungsformen der zeitweilige
Materialabtrag in den Drain- und Sourcebereiche vorteilhaft mit
einem nachfolgenden Wiederauffüllen
der resultierenden Aussparungen nach dem Implantationsprozess kombiniert,
indem das neu gebildete Halbleitermaterial Eigenschaften besitzt,
so dass das gesamte Transistorverhalten verbessert wird. Wie beispielsweise
zuvor erläutert
ist, wird der Verformungspegel in dem Kanalgebiet von Transistoren
häufig
auf der Grundlage eines verformungsinduzierenden Halbleitermaterials
in den Drain- und Sourcebereichen, etwa in Form einer Silizium/Germanium-Legierung,
einer Silizium/Kohlenstoff-Legierung und dergleichen, eingestellt,
so dass der entsprechende Ätzprozess
für die Aussparungen
ebenfalls für
die gewünschte
Transistorkonfiguration zum Einführen
einer Dotierstoffsorte in die tiefen Drain- und Sourcebereiche mit einer geringen
Implantationsenergie sorgt, wodurch eine unerwünschte Positionierung der Dotierstoffsorte
innerhalb des Kanalgebiets im Wesentlichen vermieden wird, da auf
Grund der geringeren erforderlichen Implantationsenergie die Ionenblockierwirkung
der Gateelektrode die eingeführten
Dotierstoffsorten zuverlässig
stoppen kann. Auf diese Weise kann eine größere Tiefe für die tiefen
Drain- und Sourcebereiche in Verbindung mit einer insgesamt erhöhten Ladungsträgerbeweglichkeit
in dem Kanalgebiet erreicht werden. Somit sind die hierin offenbarten
Prinzipien vorteilhaft im Zusammenhang mit modernsten SOI-Bauelementen,
da die tiefen Drain- und Sourcebereiche bis hinab zu der vergrabenen
isolierenden Schicht mit einer moderat hohen Dotierstoffkonzentration
gebildet werden können.
Die hierin offenbarten Ausführungsformen
können
jedoch auch auf eine Vollsubstratkonfiguration angewendet werden,
wodurch ebenfalls eine Vergrößerung der
Drain- und Sourcegebiete möglich
ist, was zu einem erhöhten
Durchlassstrom führt.
Daher sollten hierin offenbarte Prinzipien nicht als auf eine spezielle
Transistorarchitektur eingeschränkt
erachtet werden, sofern derartige Einschränkungen mit speziell in den
angefügten
Patentansprüchen
und/oder in der Beschreibung dargelegt sind.
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Mit
Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche
Ausführungsformen
detaillierter beschrieben.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit
einem Substrat 101, das ein beliebiges geeignetes Trägermaterial
zur Herstellung einer Halbleiterschicht 103 repräsentiert,
etwa eine siliziumenthaltenden Halbleiterschicht oder einem anderen
geeigneten Halbleitermaterial zur Herstellung von Schaltungselementen, etwa
eines Transistors 150a, darin oder darauf. In diesem Zusammenhang
ist eine siliziumbasierte Halbleiterschicht, etwa die Schicht 103,
als ein Halbleitermaterial zu verstehen, das Silizium, möglicherweise
in Verbindung mit anderen Sorten, etwa Germanium, Kohlenstoff, und
dergleichen in der gezeigten Fertigungsphase oder in einer späteren Fertigungsphase
aufweist, wobei dennoch ein wesentlicher Anteil an Silizium vorhanden
ist. Ferner ist in einigen anschaulichen Ausführungsformen (in 1a nicht
gezeigt) eine vergrabene isolierende Schicht vorgesehen, wie dies
nachfolgend mit Bezug zu 1i beschrieben
ist, um damit eine SOI-Konfiguration zu bilden, in der die Halbleiterschicht 103 in vertikaler
Richtung durch die vergrabene isolierende Schicht abgetrennt ist.
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In
diesem Zusammenhang sollte beachtet werden, dass Positionsangaben,
etwa „horizontal”, „vertikal”, „über”, „lateral” und dergleichen
als relative Positionsinformationen zu verstehen sind, wobei eine deutlich
erkennbare Schicht oder Grenzfläche
oder Oberfläche
des Halbleiterbauelements 100 als Referenz zu verwenden
ist. Beispielsweise kann eine Oberfläche 103s, die eine
Grenzfläche
zwischen der Schicht 103 und dem Substrat 101 bildet,
als eine Referenzebene dienen, wenn eine ausgeprägte Grenzfläche zwischen der Schicht 103 und
dem Substrat 101 gebildet ist, wie dies in einer SOI-Konfiguration
der Fall ist.
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Die
Halbleiterschicht 103 umfasst mehrere Isolationsstrukturen 104,
etwa flache Grabenisolationen und dergleichen, wodurch entsprechende
aktive Gebiete 106 definiert werden, in denen die Leitfähigkeit
des Halbleitermaterials in einer geeigneten Weise „strukturiert” wird,
um Schaltungselemente, etwa Transistorbereiche mit pn-Übergängen, und
dergleichen zu bilden. Des weiteren besitzt in der gezeigten Fertigungsphase
der Transistor 150a, der einen p-Kanaltransistor oder einen
n-Kanaltransistor repräsentieren
kann, eine Gateelektrode 151, die in einigen anschaulichen
Ausführungsformen
eine Gatelänge
aufweist, d. h. in 1a die horizontale Abmessung
der Gateelektrode 151, die ungefähr 50 nm oder weniger beträgt. Die
Gateelektrode 151 ist von einem Kanalgebiet 154 durch
eine Gateisolationsschicht 153 getrennt, die in Form eines
Siliziumdioxidmaterials, Siliziumnitrid, Siliziumoxinitrid, dielektrische
Materialien mit großem ε und dergleichen
vorgesehen sein kann. Es sollte beachtet werden, dass die hierin
offenbarten Prinzipien sehr vorteilhaft sind im Zusammenhang mit
dem Transistor 150a, wenn dieser eine Gatelänge in den
oben genannten Bereich aufweist, da hier ausgeprägte Dotierstoffprofile an den
pn-Übergängen erforderlich sind,
wobei auch das Ausmaß an
Dotierstoffaktivierung und die Ladungsträgerbeweglichkeit in dem Kanalgebiet 154 wichtige
Aspekte im Hinblick auf das Verringern des gesamten Reihenwiderstands
des Transistors 150a sind.
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Wie
gezeigt, ist eine Maskenschicht 105, beispielsweise in
Form einer Siliziumnitridschicht oder in Form eines anderen geeigneten
dielektrischen Materials, das als eine Wachstumsmaske in einer späteren Fertigungsphase
dient, vorgesehen.
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Das
in 1a gezeigte Halbleiterbauelement 100 kann
auf der Grundlage der folgenden Prozesse hergestellt werden. Die
Isolationsstrukturen 104 können auf Basis gut etablierter
Strukturierungsstrategien mit Photolithographie und Ätztechniken und
anschließendem
geeigneten Abscheiden eines dielektrischen Materials gebildet werden.
Danach wird die resultierende Oberflächentopographie eingeebnet,
beispielsweise durch CMP (chemischmechanisches Polieren) und dergleichen.
Als nächstes werden
die Gateelektrode 151 und die Gateisolationsschicht 153 auf
Basis moderner Prozesse gebildet, wobei eine Höhe der Gateelektrode 151 entsprechend
den Gesamtbauteilerfordernissen und den jeweiligen Entwurfsregeln
eingestellt wird. Während des
Gatestrukturierungsprozesses wird auch die Deckschicht 152 mit
einer Dicke vorgesehen, die mit dem Gesamtfertigungsablauf kompatibel
ist. Wie zuvor erläutert
ist, ist in modernsten Anwendungen die Höhe der Gateelektrode 151 mit
der Deckschicht 152 vergleichbar zu einer Dicke der Halbleiterschicht 103. Als
nächstes
wird die Maskenschicht 105 beispielsweise auf Basis plasmaunterstützter oder
thermisch aktivierter CVD-(chemische Dampfabscheide-)Prozesse gebildet,
wobei eine Dicke der Maskenschicht 105 im Hinblick auf
einen gewünschten
Abstand von Aussparungen ausgewählt
wird, die in der Schicht 103 in einer späteren Fertigungsphase
zu bilden sind.
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1b zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase, in der ein anisotroper Ätzprozess
zum selektiven Ätzen
von Material der Maskenschicht 105 in Bezug auf die Halbleiterschicht 103 oder
in Bezug auf eine entsprechende Ätzstoppbeschichtung
(nicht gezeigt) ausgeführt
wurde, die optional vor dem Abscheiden der Maskenschicht 105 gebildet
wird. Somit wird ein Abstandshalterelement 156 an Seitenwänden der
Gateelektrode 151 gebildet, wodurch eine Gateelektrodenstruktur 151a definiert
wird, in der die Gateelektrode 151 vollständig durch
den Abstandshalter 150a und die Deckschicht 152 eingekapselt
ist.
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1c zeigt
schematisch das Halbleiterbauelement 100 während eines Ätzprozesses 106 für eine Aussparung,
der auf Grundlage einer selektiven Ätzchemie ausgeführt wird,
um Selektivmaterial der Schicht 103 im Hinblick auf das
Material des Abstandshalters 105a und der Deckschicht 152 sowie der
Isolationsstruktur 104 zu entfernen. Zu diesem Zweck können gut
etablierte selektive Ätzrezepte eingesetzt
werden.
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1d zeigt
schematisch das Halbleiterbauelement 100 nach dem Ätzprozess 106 und
nach dem Entfernen von Lackmasken, die möglicherweise eingesetzt werden,
um andere Bauteilbereiche bei Bedarf abzudecken. Somit werden die
Aussparungen 106c benachbart zu der Gateelektrodenstruktur 151a gebildet,
wobei in einer anschaulichen Ausführungsform die Form und Tiefe
der Aussparungen 106c so gewählt ist, dass diese mit der
weiteren Bearbeitung im Hinblick auf das Wiederbefüllen der Aussparungen 106c mit
einem verformungsinduzierenden Material, etwa einer Silizium/Germanium-Legierung,
kompatibel sind, wobei die laterale und vertikale Größe der Aussparungen 106c in
Verbindung mit der Zusammensetzung des verformungsinduzierenden
Halbleitermaterials im Wesentlichen den schließlich erreichten Verformungspegel
in dem Kanalgebiet 154 bestimmen. in anderen anschaulichen Ausführungsformen
wird die Breite des Abstandshalterelements 105a im Hinblick
auf einen gewünschten Abstand
tiefer Drain- und Sourcebereiche eingestellt, die durch die Aussparung 106c zu
bilden sind, während
die Prozessparameter des Ätzprozesses 106,
d. h. das Ausmaß an
isotropem Verhalten, so gewählt wird,
dass ein Halbleitermaterial, das noch in den Aussparungen 106c zu
bilden ist, näher
an dem Kanalgebiet 154 positioniert wird. In noch anderen
anschaulichen Ausführungsformen
werden die Aussparungen 106c im Hinblick auf das Vorsehen
einer geringeren Materialdicke für
die Bildung tiefer Drain- und Source-Bereiche gebildet, ohne dass
die Berücksichtigung
anderer Aspekte erforderlich ist, etwa die verformungsinduzierenden
Mechanismen und dergleichen.
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1e zeigt
schematisch das Halbleiterbauelement 100 während eines
Implantationsprozesses 107, der gestaltet ist, eine Dotierstoffsorte,
beispielsweise ein p-Dotiermittel, einzuführen, wenn der Transistor 150a einen
p-Kanaltransistor repräsentiert, oder
ein n-Dotiermittel
einzuführen,
wenn der Transistor 150a einen n-Kanaltransistor repräsentiert.
Der Implantationsprozess 107 kann auf der Grundlage geeignet
ausgewählter
Prozessparameter, etwa der Implantationsenergie und der Implantationsdosis ausgeführt werden,
um tiefe Drain- und Sourcegebiete 155d zu bilden, die sich
hinab bis zu einer spezifizierten Tie fe erstrecken, die in einigen
anschaulichen Ausführungsformen
durch eine Grenzfläche
der Halbleiterschicht 103 und eine vergrabene isolierende
Schicht (nicht gezeigt) festgelegt ist. Während des Implantationsprozesses 107 wird
eine geringere Implantationsenergie im Vergleich zu konventionellen Strategien
eingesetzt, in denen die tiefen Drain- und Sourcegebiete typischerweise
auf Grundlage der ursprünglichen
Dicke der Halbleiterschicht 103 gebildet werden, wodurch
ein Einbau der Dotierstoffsorte in das Kanalgebiet 154 im
Wesentlichen unterdrückt wird,
da die Gateelektrodenstruktur 151a für die erforderliche Ionenblockierwirkung
sorgt.
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1f zeigt
schematisch das Halbleiterbauelement 100 gemäß einer
anschaulichen Ausführungsform,
in der bei Bedarf ein optionaler Ausheizprozess 108 ausgeführt wird,
um durch Implantation hervorgerufene Schäden zu rekristallisieren, um
bessere Oberflächenbedingungen
für einen
nachfolgenden selektiven epitaktischen Wachstumsprozess zu schaffen.
Zu diesem Zweck wird eine geeignete Ausheiztechnik angewendet, etwa
lasergestützte
oder blitzlichtgestützte
Techniken, schnelle thermische Ausheizprozesse, und dergleichen.
In anderen anschaulichen Ausführungsformen
wird, wenn die durch Implantation hervorgerufenen Schäden als
akzeptabel für
die weitere Bearbeitung erachtet werden, der Ausheizprozess 108 weggelassen.
Als nächstes
wird ein selektiver epitaktischer Wachstumsprozess ausgeführt, um
die Aussparungen 106c mittels einem geeigneten Halbleitermaterial
wieder aufzufüllen,
das in einer anschaulichen Ausführungsform
im Wesentlichen das gleiche Material wie das ursprüngliche
Material der Halbleiterschicht 103 ist, während in
anderen anschaulichen Ausführungsformen
ein anderes Halbleitermaterial verwendet wird, um die gesamten Transistoreigenschaften
einzustellen. Beispielsweise wird Silizium/Germanium-Material, Silizium/Kohlenstoffmaterial
und dergleichen in einer geeigneten Zusammensetzung verwendet, um die
Gitterstruktur in dem benachbarten Kanalgebiet 151 zu modifizieren,
so dass darin ein gewünschter Verformungspegel
erreicht wird. Wenn beispielsweise der Transistor 150a einen
p-Kanaltransistor repräsentiert,
können
gut etablierte selektive epitaktische Wachstumstechniken zur Herstellung
einer Silizium/Germanium-Legierung
eingesetzt werden, um die Aussparungen 106c bis zu einem
gewünschten Höhenniveau
mit einem verformten Silizium/Germanium-Material mit aufzufüllen, da
beim Wiederaufwachsen des Materials dieses im Wesentlichen die Gitterstruktur
und damit die Gitterkonstante des Materials der Schicht 103 annimmt,
das damit als eine Schablone für
den Wachstumsprozess dient.
-
1g zeigt
schematisch das Halbleiterbauelement 100 nach dem oben
beschriebenen selektiven epitaktischen Wachstumsprozess. Folglich
wird ein wieder aufgewachsenes Halbleitermaterial 109, beispielsweise
ein Silizium/Germanium-Material, ein Silizium/Kohlenstoffmaterial,
ein Siliziummaterial und dergleichen, in dotierter oder nicht dotierter
Weise abhängig
von dem Gesamtprozess und den Bauteilerfordernissen vorgesehen.
Es sollte beachtet werden, dass das Halbleitermaterial 109 in
einem „unterfüllten”, einem „überfüllten” oder einem
im Wesentlichen ebenen Zustand vorgesehen werden kann, wie dies
beispielsweise in 1g gezeigt ist.
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1h zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase, in der das Abstandshalterelement 105a entfernt
ist und bei Bedarf ein geeignet ausgewählter Versatzabstandshalter 156a an
Seitenwänden
der Gateelektrode 151 gebildet ist. Der Versatzabstandshalter 156a kann
gemäß gut etablierter
Prozesstechniken mit einer Dicke hergestellt werden, wie dies zur Ausbildung
von Drain- und Sourceerweiterungsgebieten 155e während eines
entsprechenden Implantationsprozesses 110 erforderlich
ist. Zu diesem Zweck werden geeignete Prozessparameter, etwa Dosis
und Energie des Prozesses 110, so eingestellt, dass die
gewünschte
Dotierstoffkonzentration und die Eindringtiefe für die Erweiterungsgebiete 155e erreicht
wird. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen
die Erweiterungsgebiete 155e in einer früheren Fertigungsphase gebildet
werden, beispielsweise vor dem Bilden der Maskenschicht 105,
wobei ein Teil davon dann während
des Ätzprozesses 106 entfernt
wird, wie dies zuvor erläutert
ist. in einigen anschaulichen Ausführungsformen wird nach dem
Bilden der Erweiterungsgebiete 155e in einer frühen Fertigungsphase
die Maskenschicht 105 so vorgesehen, dass das Abstandshalterelement 105a auch
als weitere Implantationsmaske während
der weiteren Bearbeitung des Bauelements 100 dient, ohne
dass das Entfernen des Abstandshalters 105a erforderlich
ist. Beispielsweise wird das Halbleitermaterial 109 in
einen stark dotierten Zustand vorgesehen, wie dies zum Bilden von
Drain- und Sourcegebieten erforderlich ist, wodurch ein weiterer
Implantationsprozess und damit Schädigung des epitaktisch gebildeten
Halbleitermaterials 109 in der weiteren Bearbeitung vermieden wird.
In anderen anschaulichen Ausführungsformen wird
eine weitere Abstandshalterstuktur so gebildet, dass weitere Implantationsprozesse
ermöglicht
werden, wenn ein sehr komplexes laterales Dotierstoffprofil für die Drain-
und Sourcegebiete des Tarnsistors 150a erforderlich sind.
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1i zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase gemäß anschaulicher Ausführungsformen,
in denen eine Abstandshalterstruktur 156 zwei oder mehr
einzelne Abstandshalterelemente aufweist, etwa den Versatzabstandshalter 156a und
ein oder mehrere weitere Abstandshalter 156b, wie dies für die Bildung
des lateralen Dotierstoffprofils erforderlich ist. In der gezeigten
Fertigungsphase wird ferner ein Implantationsprozess 111 ausgeführt, um
die Dotierstoffsorte für
das Bilden von Drain- und Sourcegebieten 155 einzuführen, die
die Erweiterungsgebiete 155e und die tiefen Drain- und
Sourcebereiche 155d enthalten. Die Abstandshalterstruktur 156 kann auf
der Grundlage gut etablierter Techniken hergestellt werden, indem
ein geeignetes Beschichtungsmaterial 156c abgeschieden
wird, etwa Siliziumdioxidmaterial, mit anschießendem Abscheiden eines Abstandshaltermaterials,
etwa Siliziumnitrid, das nachfolgend geätzt wird, um das Abstandshalterelement 156b zu
erhalten. Auf der Grundlage der Abstandshalterstruktur 156 wir
der Implantationsprozess 111 ausgeführt, wobei jedoch die Implantationsenergie
Im Hinblick auf die Ionenstoppfähigkeit
in der Gateelektrode 151 beschränkt werden, da größere Implantationsenergien
erforderlich sind, da die tiefen Drain- und Sourcebereiche 155d bereits
vorgesehen sind. Somit wird während
des Implantationsprozesses 111 ein unerwünschtes
Eindringen der Dotierstoffsorte in das Kanalgebiet 154 im
Wesentlichen vermieden oder zumindest deutlich im Vergleich zu konventionellen
Strategien reduziert. Es sollte beachtet werden, dass ein weiteres
Abstandshalterelement gebildet werden kann und dass ein weiterer
Implantationsprozess ausgeführt
werden kann, wenn ein ausgeprägteres
laterales Dotierstoffprofil erforderlich ist.
-
Danach
wird die weitere Bearbeitung fortgesetzt, indem die Breite der Abstandshalterstruktur 156 bei
Bedarf verringert wird und ein Metallsilizid in den Drain- und Sourcegebieten 155 sowie
in der Gateelektrode 151 bei Bedarf gebildet wird. Als
nächstes
wird ein geeignetes dielektrisches Zwischenschichtmaterial, beispielsweise
mit einem stark verspannten dielektrischen Material, abgeschieden
und strukturiert, um geeignete Kontaktelemente zu einem oder mehreren
Bereichen des Transistors 150a gemäß gut etablierten Prozesstechniken
zu bilden.
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Folglich
können
die Drain- und Sourcegebiete 155 so gebildet werden, dass
dies sich bis zu einer gewünschten
Tiefe, wie sie durch die tiefen Drain- und Sourcebereiche 155d definiert
ist, erstrecken, ohne dass im Wesentlichen eine unerwünschte Dotierung
des Kanalgebiets 154 erfolgt, was darauf beruht, dass die
Dotierstoffsorte für
die tiefen Drain- und Sourcebe reiche 155d in einer frühen Phase
eingebaut wird. Insbesondere in einer SOI-Konfiguration können sich
die tiefen Drain- und Sourcebereiche 155d bis hinab zu
der vergrabenen isolierenden Schicht mit hoher Dotierstoffkonzentration
erstrecken, wodurch für
eine geringe Übergangskapazität gesorgt
wird. Wenn der Transistor 150a einen p-Kanaltransistor
repräsentiert,
können
die zuvor beschriebenen Prinzipien vorteilhafterweise ausgenutzt werden,
da in diesem Falle eine merkliche Einbindung von Dotiermitteln gemäß konventioneller
Techniken auf Grund der ausgeprägten
Variabilität
der Eindringtiefe der p-Dotiersorten auftreten kann. Ferner kann
in diesem Falle das Vorsehen eines verformten Silizium/Germanium-Legierungsmaterials
in Form des Materials 109 ohne zusätzliche merkliche Prozesskomplexität bewerkstelligt
werden, mit Ausnahme des Implantationsprozesses 107 (siehe 1e).
In anderen anschaulichen Ausführungsformen
repräsentiert
der Transistor 150a einen n-Kanaltransistor, wobei das
Halbleitermaterial 109 als ein Siliziummaterial vorgesehen
wird, wenn ein verformungsinduzierender Mechanismus nicht gewünscht ist,
oder das Material 109 wird in Form eines Silizium/Kohlenstoff-Mischmaterials
vorgesehen.
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Mit
Bezug zu den 1j und 1n werden nunmehr
weitere anschauliche Ausführungsformen beschrieben,
in denen der Implantationsprozess für die tiefen Drain- und Sourcegebiete
für Transistoren mit
unterschiedlicher Leitfähigkeitsart
ausgeführt wird.
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1j zeigt
schematisch das Halbleiterbauelement 100, das einen Transistor 150a aufweist,
der einen n-Kanaltransistor repräsentiert,
und dass ferner einen zweiten Transistor 150b aufweist,
der einen p-Kanaltransistor repräsentiert.
In der in 1j gezeigten Ausführungsform
wurde der Ätzprozess 106 für die Aussparung
(siehe 1c) für beide Transistoren 150a, 150b ausgeführt, wodurch
die Aussparungen 106c erhalten werden. Das Bilden der Aussparungen 106c für beide
Transistorarten 150a, 150b in einem gemeinsamen Ätzprozess
sorgt für eine
verbesserte Ätzgleichmäßigkeit,
beispielsweise im Hinblick auf die Mikrobeladungswirkungen und dergleichen.
Die Mikrobeladung betrifft eine Situation, in der die Ätzrate von
der „Musterdichte” entsprechender
Bauteilstrukturelemente abhängt,
die in einem speziellen Gebiet zu ätzen sind. D. h., da beide Transistorarten
der Ätzumgebung
ausgesetzt sind, wodurch die Abdeckungen wesentlicher Bauteilbereiche
vermieden wird, wird eine ähnliche „Musterdichte” für die Aussparungen 106c über das
gesamte Substrat 101 hinweg erreicht, was zu einer verbesserten
Gleichmäßigkeit
der Eigenschaften der Aussparungen 106c an unterschiedlichen
Bauteilgebieten führt.
In anderen anschaulichen Ausführungsformen
werden die Aussparungen 106c der Transistoren 150a, 150b in
unter schiedlichen Ätzprozessen hergestellt.
Des weiteren wird das Bauelement 100 einem Abscheideprozess 112 unterzogen,
um ein geeignetes dielektrisches Material, etwa Siliziumdioxid und
dergleichen, zu bilden. Zu diesem Zweck wird der Prozess 112 auf
Grundlage gut etablierter Abscheidetechniken, etwa plasmaunterstützter Abscheidung
und dergleichen, ausgeführt.
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1k zeigt
schematisch das Bauelement 100 in einem weiter fortgeschrittenen
Fertigungsstadium. Wie gezeigt, ist eine dielektrische Schicht 114, etwa
eine Siliziumdioxidschicht, selektiv über dem Transistor 150a ausgebildet,
während
der Transistor 150b frei liegt. Ferner ist eine Maske 113,
etwa eine Lackmaske, so gebildet, dass der Transistor 150a abgedeckt
ist und der Transistor 150b frei liegt. Die Maske 113 wird
auf der Grundlage gut etablierter Lithographietechniken hergestellt,
wie sie typischerweise für
den Einbau unterschiedlicher Dotierstoffarten für p-Kanaltransistoren und n-Kanaltransistoren verwendet
werden. Auf der Grundlage der Maske 113 wird ferner ein
unerwünschter
Teil der dielektrischen Schicht 114, die zuvor durch den
Prozess 112 aufgebracht wurde, von dem Transistor 150b auf
Grundlage eines geeigneten selektiven Ätzrezepts entfernt, beispielsweise
ein Rezept, um selektiv Siliziumdioxid in Bezug auf Silizium und
Siliziumnitrid zu entfernen. Vor oder nach dem selektiven Abtragen
des unerwünschten
Bereichs der Schicht 114 wird ein Implantationsprozess 107b ausgeführt, um
eine Dotierstoffsorte, etwa eine p-Dotierstoffsorte, in die Aussparungen 106c des
Transistor 150b einzubringen, wie dies zuvor ähnlich mit
Bezug zu dem Implantationsprozess 107 (siehe 1e)
beschrieben ist. Wenn beispielsweise der Implantationsprozess 107 in
Anwesenheit des Materials 114 ausgeführt wird, sind leicht höhere Implantationsenergie
im Vergleich zu dem Prozess 107 zu verwenden.
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1l zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium. Wie gezeigt, ist in den Aussparungen 106c des
Transistors 150b ein Halbleitermaterial mit geeigneter
Zusammensetzung, etwa ein Silizium/Germanium-Material, ausgebildet, wenn der Transistor 150b einen
p-Kanaltransistor repräsentiert.
In anderen Fällen
wird ein Siliziummaterial verwendet, wenn ein verformungsinduzierender
Mechanismus nicht gewünscht
ist. Des weiteren ist eine dielektrische Schicht 115 über den
Transistoren 150a, 150b ausgebildet, um das zuvor
gebildete Halbleitermaterial 109b in dem Transistor 150b einzuschließen. Beispielsweise
kann die Schicht 115 die gleiche Ma terialzusammensetzung
wie die Schicht 114 aufweisen, während in anderen Fällen ein
anderes Material eingesetzt werden kann.
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Das
in 1l gezeigte Halbleiterbauelement 100 kann
auf der Grundlage der folgenden Prozesse hergestellt werden. Nach
dem Implantationsprozess 107b zum Einbau der Dotiersorte,
um die tiefen Drain- und Sourcebereiche 155d zu bilden,
wird die Maske 113 entfernt, beispielsweise durch gut etablierte
plasmaunterstützte
Abtragungsprozesse und es wird ein selektiver epitaktischer Aufwachsprozess ausgeführt, wobei
die Schicht 114 als eine Wachstumsmaske dient, um im Wesentlichen
eine unerwünschte
Materialabscheidung über
dem Transistor 150a zu vermeiden. Nach dem Aufwachsen des
Materials 109b bis zu einer gewünschten Höhe wird die Schicht 115 abgeschieden,
beispielsweise durch plasmaunterstützte CVD und dergleichen. In
anderen Fallen wird ein Oxidationsprozess ausgeführt, um selektiv freiliegende
Oberflächenbereiche
des Materials 109b zu oxidieren.
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1m zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium, in welchem eine Maske 116 vorgesehen
ist, um den Transistor 150b abzudecken und den Transistor 150a freizulegen.
Beispielsweise wird die Maske 116 in Form eines Lackmaterials
vorgesehen. Die Maske 116 kann auf der Grundlage von Lithographietechniken
hergestellt werden, wie sie typischerweise zum Vorsehen von komplementären Transistoren
in modernen CMOS-Techniken erforderlich sind. Ferner wird in einer
anschaulichen Ausführungsform
die Maske 116 als eine Ätzmaske
zum selektiven Entfernen der Materialien 115 und 114 in dem
Transistor 150a und zum Ausführen eines Implantationsprozesses 107a verwendet,
um eine Dotierstoffsorte zum Bilden der tiefen Drain- und Sourcebereiche 155d in
den Transistor 150a verwendet. Wenn beispielsweise dieser
einen n-Kanaltransistor repräsentiert,
wird ein n-Dotiermittel eingebaut. In anderen anschaulichen Ausführungsformen
wird, wenn der Ätzschaden
für die
Maske als ungeeignet erachtet wird, der Implantationsprozess 107a vor
dem Entfernen der Materialien 114, 115 ausgeführt, wobei
die Implantationsparameter in geeigneter Weise eingestellt werden.
Da die kombinierte Schichtdicke der Materialien 114 und 115 dennoch
deutlich kleiner ist im Vergleich zur Tiefe der Aussparungen 106c,
sind die Ionenstoppeigenschaften der Elektronenstruktur 151a dennoch
ausreichend, um ein unerwünschtes Dotieren
des Kanalgebiets 154 in diesem Falle im Wesentlichen zu
vermeiden. Danach werden die Schichten 115, 114 auf
Grundlage der Maske 116 entfernt. Schließlich wird
die Maske 116 auf Grundlage plasmaunterstützter Techniken,
nasschemischer Rezepte und dergleichen abgetragen.
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1n zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase, in der ein Halbleitermaterial 109a in
den Drain- und Sourcebereichen des Transistors 150a gebildet
ist, was auf Grundlage selektiver epitaktischer Wachstumsprozesse
erreicht werden kann, wobei die Schicht 115 über den
Transistor 150b als eine Wachstumsmaske dient. Somit kann
eine geeignete Materialzusammensetzung für das Halbleitermaterial 109 ausgewählt werden,
beispielsweise im Hinblick auf das Erzeugen einer Verformung in
dem Kanalgebiet 154 oder zum Erreichen einer gewünschten
endgültigen
Höhe der
Drain- und Sourcegebiete, wenn ein verformungsinduzierender Mechanismus
nicht erforderlich ist. Die weitere Bearbeitung des Bauelements 100 kann
dann fortgesetzt werden, wie dies zuvor auch mit Bezug zu den 1h bis 1i erläutert ist.
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Es
sollte beachtet werden, dass andere Maskierungsschemata eingesetzt
werden, um selektiv die Materialien 109a, 109b zu
bilden und auch die erforderlichen Dotierstoffsorten in die jeweiligen
tiefen Drain- und Sourcebereiche 155d einzubauen. In der zuvor
beschriebenen Prozesssequenz werden konventionelle Lithographieschritte
eingesetzt, um entsprechende Wachstumsmasken vorzusehen und selektiv
die Dotierstoffsorten einzuführen,
wodurch zusätzlich
Lithographieprozesse vermieden werden. Folglich kann die Prozesskomplexität und die
Durchlaufzeit auf einem tieferen Niveau gehalten werden.
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Es
wird somit ein hohes Maß an
Flexibilität erreicht,
in dem verformungsinduzierende Mechanismen mit der Herstellung tiefer
Drain- und Sourcebereiche für
Transistoren unterschiedlicher Leitfähigkeitsart kombiniert werden,
ohne dass wesentlich zur Prozesskomplexität beigetragen wird.
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Mit
Bezug zu den 2a bis 2f werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben, in denen die abschirmende Wirkung einer Gateelektrodenstruktur
erhöht
wird, indem ein Implantationsprozess mit einem geneigten Implantationsschritt
angewendet wird.
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2a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 200 mit
einem Substrat 201, einer vergrabenen isolierenden Schicht 202 und
einer Halbleiterschicht 203. Ferner ist ein Transistor 250a in
und über
einem aktiven Gebiet 203a gebildet, das durch Grabenisolationsstruktur 204 gebildet
ist. Der Transistor 250a umfasst eine Gatee lektrode 251,
eine Gateisolationsschicht 253 und ein Kanalgebiet 254.
In der gezeigten Fertigungsphase ist ein Erweiterungsgebiet 255e benachbart
zu dem Kanalgebiet 254 ausgebildet. Im Hinblick auf die
bislang beschriebenen Komponenten geltend die gleichen Kriterien,
wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind.
Insbesondere kann die vergrabene isolierende Schicht 202 weggelassen
werden, wenn ein Vollsubstratkonfiguration für den Transistor 250a vorzusehen
ist. Ferner umfasst das Bauelement 200 eine Abstandshalterstruktur 256,
die an Seitenwänden
der Gateelektrode 251 ausgebildet ist, wobei die Struktur
eine geeignete Konfiguration für
die nachfolgenden Implantationsprozesse zur Herstellung tiefer Drain-
und Sourcegebiete besitzt.
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2b zeigt
schematisch das Halbleiterbauelement 200 in einer fortgeschrittenen
Fertigungsphase, in der eine Maske 220a den Drainbereich oder
den Sourcebereich des Transistors 250a bedeckt. Es sollte
beachtet werden, dass die Begriffe „Drain” und „Source” gegeneinander austauschbar sind,
wenn eine im Wesentlichen symmetrische Konfiguration des Transistors 250a betrachtet
wird. In anderen Fällen,
wenn eine asymmetrische Transistorkonfiguration für den Transistor 250a vorgesehen wird,
besitzen die Drain- und Sourcebereiche eine unterschiedliche Struktur.
Für die
Bearbeitung sei jedoch angenommen, dass die Maske 220a den
Drainbereich abdeckt und wird daher als eine Drainmaske bezeichnet
wird, wobei zu beachten ist, dass in anderen Fällen die Maske 220a den
Sourcebereich des Transsitors 250a bedecken kann. Die Maske 220a ist aus
einem beliebigen geeigneten Material mit Ionenstoppeigenschaften
aufgebaut, die zumindest vergleichbar sind mit jenen der Gateelektrode 251.
Beispielsweise kann ein Lackmaterial, ein Polymermaterial und dergleichen
verwendet werden. In anderen Fällen
ist die Maske 220a aus Siliziumdioxid und dergleichen aufgebaut.
Die Maske 220a wird durch Abscheiden des Maskenmaterials
mittels einer geeigneten Abscheidetechnik hergestellt, beispielsweise
Aufschleudern, CVD und dergleichen, woran sich möglicherweise ein geeignet gestalteter
Einebnungsschritt bei Bedarf anschließt. Mittels eines Lithographieschritts
wird ein nicht gewünschter
Teil des Maskenmaterials entfernt, wobei eine Justiergenauigkeit des
Prozessors auf einem Prozesstoleranzbereich beschränkt ist,
der im Wesentlichen durch die Breite der Gateelektrodenstruktur 251 definiert
ist. D. h., ein Justierfehler von ungefähr einer Hälfte der Gateelektrodenlänge ist
akzeptabel, um damit eine zuverlässige
asymmetrische Abdeckung des Draingebiets oder des Sourcegebiets
durch die Maske 220a zu erreichen.
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2c zeigt
schematisch das Bauelement 200 während eines ersten Implantationsprozesses 207,
um Dotierstoffsorten asymmetrisch in einem Sourcebereich 255s einzubringen,
wobei der Implantationsprozess 207a mindestens einen Implantationsschritt
aufweist, der auf Grundlage eines Neigungswinkels ausgeführt wird.
D. h., ein Strahl eintreffender Ionen tritt unter einem Winkel α im Hinblick auf
eine Richtung, die im Wesentlichen senkrecht zur Oberfläche der
Halbleiterschicht 203 liegt, ein. Wie beispielsweise in
dem in 2c gezeigten Aufbau dargestellt
ist, kann der Neigungswinkel α so
angenommen werden, dass er ein positives Vorzeichen und einen Absolutbetrag
im Bereich von ungefähr
35 bis 45 Grad aufweist. Auf Grund des Neigungswinkels α wird die
effektive Länge
zum Stoppen der Ionen des Implantationsprozesses 207a um
einen Faktor 1 durch cos/α erhöht, wodurch
daher die Wahrscheinlichkeit des Dotierens des Kanalgebiets 254 für eine gegebene
Implantationsenergie im Wesentlichen reduziert wird. Andererseits
trifft der ankommende Ionenstrahl auf den Sourcebereich 255s,
der ebenfalls eine erhöhte
erffektive Länge
um den gleichen Faktor besitzt, wobei jedoch die kristalline Konfiguration
deutlich unterschiedlich ist im Vergleich zu dem Maskenmaterial 220a und
der Gateelektrode 251. Beispielsweise repräsentiert
für einen
im Wesentlichen standardmäßige Kristallorientierung
einer siliziumbasierten Schicht die Richtung senkrecht zur Oberfläche der
Schicht 203 eine <100> Kristallachse. Unter
Anwendung eines Neigungswinkels in der Größenordnung von 45 Grad wird
jedoch eine Kristallachse <110> von dem eintreffenden
Ionenstrahl „gesehen”, wodurch
eine erhöhte
Eindringtiefe auf Grund des größeren Kanaleffekts
erreicht wird, da das entsprechende Achsenpotential der <110> Achse starker ist
im Vergleich zum Potential der <100> Achse. Daher führt die
erhöhte
effektive Länge
in der Maske 220a, in der Gateelektrode 250 und
dem Sourcebereich 255s zu einer geringeren Wahrscheinlichkeit
des Durchlaufens der gesamten Dicke der Maske 220a und
der Gateelektrode 251, wobei dennoch eine erhöhte Eindringtiefe
in Bezug auf die vertikale Eindringtiefe, in dem Sourcebereich 255s auf
Grund der Unterschiede in der Kristallstruktur der Gateelektroden 251 und
des Sourcebereichs 255s erreicht wird.
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2d zeigt
schematisch das Bauelement 200 nach dem Implantationsprozess 207.
Somit schließt
ein tiefes Sourcegebiet 255 ausgebildet, dass in Kombination
mit dem Erweiterungsgebiet 255a das gewünschte Gesamtdotierstoffprofil
ergibt. In anderen anschaulichen Ausführungsformen wird zusätzlich zu
dem geneigten Implantationsprozess ein im Wesentlichen nicht geneigte
Implantationsprozess ausgeführt,
jedoch bei einer geringeren Implantationsenergie, wenn ein ausgeprägteres laterales und
vertikales Dotierstoffprofil gewünscht ist.
Somit kann das Dotierstoffprofil in dem Sourcebereich 255s speziell
im Hinblick auf die Erfordernisse für den Sourcebereich 255s gewählt werden,
während
das Drain 255e gemäß anderen
Kriterien gebildet wird.
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2e zeigt
schematisch das Bauelement 200 nach dem Entfernen der Maske 220a und
mit einer weiteren Implantationsmaske 220b, die den Sourcbereich 255 abdeckt,
während
der Drainbereich 255b frei liegt. Im Hinblick auf die Herstellung der
Lackmaske 220b gelten die gleichen Kriterien, wie sie zuvor
mit Bezug zur Maske 220a erläutert sind.
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2f zeigt
schematisch das Bauelement 200 während eines weiteren Implantationsprozesses 207b,
der mindestens einen Implantationsschritt aufweist, der unter Anwendung
eins Neigungswinkels mit entgegengesetztem Vorzeichen, beispielsweise einem
Neigungswinkel von -α,
ausgeführt
wird, wenn eine im Wesentlichen symmetrische Konfiguration für die Drain-
und Sourcebereiche 255a, 255b gewünscht ist.
In anderen Fällen
werden, wie zuvor erläutert
ist, der Neigungswinkel und/oder die Implantationsparameter, etwa
Energie und Dosis, individuell eingestellt, um damit die gewünschte Drainkonfiguration
zu erhalten. Somit kann auch in diesem Falle eine deutliche Dotierung
des Kanalgebiets 254 vermieden werden, wobei dennoch für eine gewünschte Eindringtiefe
in dem Drainbereich 255b gesorgt ist.
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2g zeigt
schematisch das Bauelement 200 nach dem Implantationsprozess 207b,
der ebenfalls zusätzliche
Implantationsschritte mit einem Neigungswinkel von ungefähr 0 Grad
aufweisen kann, wenn ein ausgeprägteres
Profil des Drainbereichs 255b erforderlich ist. Wie gezeigt,
umfasst der Transistor 255a Drain- und Sourcegebiete 255 mit
einer größeren Tiefe
im Vergleich zu konventionellen Strategien, in denen die Implantationsenergie
der nicht-geneigten Implantationsschritte geeignet reduziert ist,
um damit eine unerwünschte
Kanaldotierung zu vermeiden. Das laterale und das vertikale Dotierstoffprofil
in den Drain- und
Sourcegebieten 255 für den
Drainbereich 255b und den Sourcebereich 255a kann
individuell eingestellt werden, wie dies zuvor erläutert ist,
wodurch das Gesamtleistungsvermögen des
Transistors 255a weiter gesteigert wird. Wie zuvor erläutert ist,
ist das Konzept des Ausführens
eines geneigten tiefen Drain- und Sourceimplantationsprozesses äußerst vorteilhaft
im Zusammenhang mit p-Kanaltransistoren, da eine ausgeprägte Variabilität der Eindringtiefe
in diesem Falle beobachtet werden kann. Es sollte jedoch beachtet
werden, dass die zuvor beschriebenen Ausführungsformen auch auf n-Kanaltransistoren
bei Bedarf angewendet werden können.
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Es
gilt also: Die vorliegende Offenbarung stellt Techniken zur Herstellung
eines verbesserten vertikalen Dotierstoffprofils für modernste
Transistorelemente bereit, indem die Ionenblockierwirkung einer
Gateelektrodenstruktur angepasst wird, ohne dass die Gateelektrode
tatsächlich
modifiziert wird, bevor ein Implantationsprozess zur Herstellung
tiefer Drain- und Sourcebereiche ausgeführt wird. In einem anschaulichen
Aspekt wird dies bewerkstelligt, indem Material von den Drain- und
Sourcebereichen vor dem Implantationsprozess abgetragen wird, was
vorteilhafterweise mit dem Vorsehen eines verformungsinduzierenden
Materials kombiniert werden kann, während in anderen anschaulichen
Aspekten ein geneigter Implantationsprozess individuell für den Drainbereich
und den Sourcebereich ausgeführt wird,
um damit die effektive Länge
der Gateelektrodenstruktur, die von dem eintreffenden Ionenstrahl „gesehen” wird,
vergrößert wird.
-
Weitere
Modifizierungen und Variationen der vorliegenden Offenbarung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Ausführungsformen
zu vermitteln. Selbstverständlich
sind die hierin beschriebenen und gezeigten Formen als die gegenwärtig bevorzugten
Ausführungsformen
zu betrachten.