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DE102008049718B3 - Transistorbauelement mit einer asymmetrischen eingebetteten Halbleiterlegierung und Herstellungsverfahren dafür - Google Patents

Transistorbauelement mit einer asymmetrischen eingebetteten Halbleiterlegierung und Herstellungsverfahren dafür Download PDF

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DE102008049718B3
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gate electrode
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DE102008049718A
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English (en)
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Vassilios Papageorgiou
Jan Hoetschel
Robert Mulfinger
Casey Scott
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GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries US Inc
Original Assignee
AMD Fab 36 LLC and Co KG
Advanced Micro Devices Inc
AMD Fab 36 LLC
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Abstract

Transistoreigenschaften werden auf der Grundlage asymmetrisch ausgebildeter Aussparungen in den Drain- und Sourcebereichen eingestellt, um einen verformungsinduzierenden Mechanismus beizubehalten, während andererseits die Möglichkeit geschaffen wird, eine asymmetrische Ausbildung der Drain- und Sourcebereiche zu erhalten, wobei äußerst komplexe Implantationsprozesse vermieden werden. Zu diesem Zweck wird die Abtragsrate während eines entsprechenden Ätzprozesses für die Aussparungen in asymmetrischer Weise auf der Grundlage eines geneigten Ionenimplantationsprozesses modifiziert.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen und betrifft dabei Transistoren mit komplexen Dotierstoffprofilen und mit einer eingebetteten Halbleiterlegierung, etwa einer Silizium/Germanium-Legierung, um Verformung in dem Kanalgebiete hervorzurufen.
  • Beschreibung des Standes der Technik
  • Integrierte Schaltungen enthalten eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei Transistoren, etwa Feldeffekttransistoren, eine wichtige Komponente repräsentieren, die als Schaltelemente, Strom- und/oder Spannungsverstärker verwendet werden. Die Transistoren sind in und über im Wesentlichen kristallinen Halbleitergebieten, die zusätzliche Dotierstoffmaterialien aufweisen, ausgebildet, die an speziellen Substratpositionen ausgebildet sind, um als „aktive” Gebiete zu dienen, d. h. um zumindest zeitweilig als leitende Bereiche zum Erzeugen eines gesteuerten Stromflusses zu dienen. Im Allgemeinen werden gegenwärtig eine Vielzahl von Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die MOS-Technologie aktuell eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen Transistoren, etwa n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Transistor, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor oder eine andere Transistorarchitektur betrachtet wird, enthält sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, etwa Drain- und Sourcegebiete, mit einem leicht dotierten oder nicht-dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. Im Falle eines Feldeffekttransistors wird die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von einem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Leitfähigkeit des Kanalgebiets ein wesentlicher Faktor für das Leistungsverhalten der MOS-Transistoren. Daher wird die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das ständige Verringern der Abmessungen der Transistoren erreicht werden. Beispielsweise sind äußerst aufwendige Dotierstoffprofile in vertikaler Richtung und in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand und den kleinen Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erzielen, um damit sogenannten Kurzkanaleffekten entgegenzuwirken, etwa der draininduzierten Barrierenabsenkung und dergleichen. Des weiteren ist die vertikale Lage der pn-Übergänge in Bezug auf die Gateisolationsschicht ebenfalls ein wichtiges Entwurfskriterium im Hinblick auf die Steuerung der Leckströme, da eine Verringerung der Kanallänge auch eine Reduzierung der Tiefe der Drain- und Sourcegebiete im Hinblick auf die Grenzfläche erfordert, die durch die Gateisolationsschicht und das Kanalgebiet gebildet ist, wodurch aufwendige Implantationstechniken notwendig sind.
  • Da ferner die ständige Verringerung der Größe der kritischen Abmessungen, etwa der Gatelänge der Transistoren, das Anpassen und möglicherweise das Neuentwickeln sehr komplexer Prozesstechniken im Hinblick auf die oben genannten Prozessschritte erforderlich macht, wurde vorgeschlagen, das Leistungsverhalten der Transistorelemente auch zu verbessern, indem die Ladungsträgerbeweglichkeit etwa in dem Kanalgebiet für eine vorgegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu weiter fortgeschrittenen Technologiestandards mit kleineren Bauelementen, wobei viele der zuvor genannten Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, vermieden werden. Im Prinzip können mindestens zwei Mechanismen zusammen oder separat eingesetzt werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Erstens, in Feldeffekttransistoren kann die Dotierstoffkonzentration in dem Kanalgebiet verringert werden, wodurch Streuereignisse für die Ladungsträger reduziert und damit die Leitfähigkeit erhöht wird. Jedoch ist das Verringern der Dotierstoffkonzentration in dem Kanalgebiet mit einem deutlichen Einfluss auf die Schwellwertspannung des Transistorbauelements verknüpft, wodurch eine Verringerung der Dotierstoffkonzentration eine wenig attraktive Vorgehensweise ist, sofern nicht andere Mechanismen entwickelt werden, um eine gewünschte Schwellwertspannung einzustellen. Zweitens, die Gitterstruktur in den jeweiligen Halbleitergebieten, etwa dem Kanalgebiet, kann gestaucht/gestreckt werden, beispielsweise durch Erzeugen einer Zugverformung oder einer kompressiven Verformung, was zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet eines Feldeffekttransistors in Bezug auf die Stromflussrichtung die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu erhöhen. Die Einführung einer Verspannungs- oder Verformungstechnik in den Herstellungsablauf für integrierte Schaltungen ist ein sehr vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleiter betrachtet werden kann, die die Herstellung schneller und leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien und Fertigungstechniken erforderlich sind.
  • Es wurde daher vorgeschlagen, eine Silizium/Germanium-Legierung in die Drain- und Sourcegebiete von p-Kanaltransistoren einzubauen, um eine kompressive Verspannung zu erzeugen, die zu einer entsprechenden Verformung führt.
  • Mit Bezug zu den 1a bis 1c werden nunmehr typische konventionelle Lösungen, wie sie z. B. aus der Patentanmeldung WO 2006/03 9641 A2 bekannt sind, für das Verbessern des Leistungsverhaltens von p-Kanaltransistoren in Bezug auf eine Verringerung der Kurzkanaleffekte, eine Erhöhung der Ladungsträgerbeweglichkeit in dem Kanalgebiet und eine Verringerung des gesamten Reihenwiderstands in der Drain- und Sourceleitung beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines p-Kanaltransistors 100 mit einem Substrat 101, etwa einem Siliziumvollsubstrat, einem SOI-(Silizium-auf-Isolator-)Substrat, d. h. es ist eine vergrabene isolierende Schicht (nicht gezeigt) auf dem Substrat 101 ausgebildet. Des weiteren ist eine Halbleiterschicht 102, etwa eine Siliziumschicht, über dem Substrat 101 ausgebildet und enthält Isolationsstrukturen 103, etwa flache Grabenisolationen und dergleichen. Die Isolationsstrukturen 103 definieren ein „aktives” Gebiet, in und über welchem ein oder mehrere Transistorelemente ausgebildet sind, etwa der Transistor 100. Es sollte beachtet werden, dass ein aktives Gebiet als ein Halbleitergebiet zu verstehen ist, das darin geeignete Dotierstoffprofile erhält oder aufweist, um die Gesamtleitfähigkeit gemäß den Bauteilerfordernissen einzustellen, beispielsweise um Transistoreigenschaften und dergleichen zu erreichen. In der gezeigten Fertigungsphase ist eine Gateelektrodenstruktur 104 über der Halbleiterschicht 102 gebildet, wobei eine Gateisolationsschicht 104a der Gateelektrodenstruktur 104 ein Gateelektrodenmaterial, etwa Polysilizium und dergleichen, von einem Kanalgebiet 105 in der Halbleiterschicht 102 trennt. Wie gezeigt ist, ist an Seitenwänden des Gateelektrodenmaterials 104b ein nicht-Elektrodenmaterial in Form von Abstandshalterelementen, etwa Siliziumdioxid und dergleichen gebildet. Des weiteren ist die Gateelektrodenstruktur 104 von Abstandshalterelementen 107 und einer Deckschicht 108 eingekapselt, die beispielsweise aus Siliziumnitrid aufgebaut sind. Ferner sind Vertiefungen oder Aussparungen 106 in der Halbleiterschicht 102 lateral benachbart und beabstandet zu der Gateelektrodenstruktur 104 gebildet, wobei ein lateraler Abstand im Wesentlichen durch die Breite des Abstandshalters 104b und des Abstandshalters 107 festgelegt ist.
  • Ein typischer konventioneller Prozessablauf zur Herstellung des in 1a gezeigten Transistors 100 umfasst die folgenden Prozesse. Nach der Herstellung der Isolationsstrukturen 103 wird ein geeignetes vertikales Dotierstoffprofil in der Halbleiterschicht 102 durch geeignet gestaltete Implantationsprozesse geschaffen. Danach werden Materialschichten für die Gateelektrodenstruktur 104, d. h. ein Gatedielektrikumsmaterial und ein Elektrodenmaterial, durch geeignete Techniken hergestellt, etwa durch thermische oder nasschemische Oxidation oder Abscheidung für das Gatedielektrikum, wobei häufig chemische Dampfabscheidung mit geringem Druck (LPCVD) für das Abscheiden von Polysilizium als Gateelektrodenmaterial eingesetzt wird. Weitere Materialschichten, etwa Material für die Deckschicht 108, die als ein Teil einer antireflektierenden Beschichtung (ARC) dienen kann, werden ebenfalls gemäß gut etablierter Prozessrezepte aufgebracht. Der resultierende Schichtstapel wird dann durch anspruchsvolle Photolithographie- und Ätztechniken strukturiert, woran sich das Herstellen der Abstandshalter 104b, beispielsweise durch thermische Oxidation, Abscheidung und dergleichen anschließt. Als nächstes wird ein Abstandshaltermaterial abgeschieden, beispielsweise in Kombination mit einem Beschichtungsmaterial, wenn dies erforderlich ist, das dann durch gut etablierte anisotrope Ätztechniken strukturiert wird, um die Abstandshalterelemente 107 zu schaffen, deren Breite im Wesentlichen den lateralen Abstand der Aussparungen 106 festlegt.
  • Wie zuvor erläutert ist, kann eine uniaxiale kompressive Verformung in dem Kanalgebiet 105 in der Stromflussrichtung deutlich die Beweglichkeit von Löchern erhöhen, wodurch das Gesamtverhalten des Transistors 100 verbessert wird, wenn dieser einen p-Kanaltransistor repräsentiert. Um die gewünschte kompressive Verformung zu erzielen, werden die Aussparungen 106 durch gut etablierte Ätztechniken unter Anwendung der Abstandshalter 107 und der Deckschicht 108 als Ätzmaske hergestellt, wobei in dem gezeigten Beispiel auch die Isolationsstrukturen 103 als eine Ätzmaske dienen. In anderen Fällen wird eine zusätzliche Hartmaskenschicht vorgesehen, wenn die laterale Erstreckung der Aussparungen 106 zu beschränken ist, so dass diese sich nicht vollständig zu den Isolationsstrukturen 103 erstrecken. Während des entsprechenden Ätzprozesses wird eine gewisse Menge an Schablonenmaterial der Schicht 102 beibehalten, wenn eine SOI-Konfiguration betrachtet wird, in der eine vergrabene isolierende Schicht zwischen dem Substrat 101 und der Halbleiterschicht 102 angeordnet ist. Die Aussparungen 106 werden mit einem geeigneten Halbleitermaterial, etwa einer Silizium/Germanium-Legierung wieder aufgefüllt, die eine natürliche Gitterkonstante besitzt, die größer ist als die Gitterkonstante von Silizium, so dass das entsprechende epitaktisch aufgewachsene Material in einem verformten Zustand gebildet wird, wodurch auch Verspannung auf das Kanalgebiet 105 ausgeübt und damit eine entsprechende kompressive Verformung darin erzeugt wird. Selektive epitaktische Aufwachstechniken zum Abscheiden von Silizium/Germanium-Legierungsmaterialien sind im Stand der Technik gut etabliert und können auf der Grundlage geeignet ausgewählter Prozessparameter ausgeführt werden, etwa in Form von Temperatur, Druck, Durchflussrate von Vorstufengasen und Trägergasen derart, dass eine merkliche Abscheidung von Material im Wesentlichen auf die kristallinen Siliziumoberflächen beschränkt ist, während eine Abscheidung auf dielektrischen Materialien unterdrückt ist. Während des Abscheidens des Silizium/Germaniummaterials wird auch ggf. eine gewünschte Dotierstoffsorte in die Abscheideatmosphäre eingebracht, etwa Bor, um eine gewünschte Grunddotierung für die Drain- und Sourcegebiete in Abhängigkeit der erforderlichen Komplexität des vertikalen und lateralen Profils der Drain- und Sourcegebiete zu erzielen. Im Allgemeinen wird ein geringerer Reihenwiderstand der Drain- und Sourcegebiete erreicht, indem eine hohe Dotierstoffkonzentration bereitgestellt wird, während andererseits für Halbleiterbauelemente mit sehr kleinen Abmessungen das entsprechende über dem Kanalgebiet 105 erzeugte elektrische Feld zu einer erhöhten Ladungsträgereinprägung in die Gateisolationsschicht 104a bei höheren Dotierstoffkonzentrationen führt, wodurch typischerweise eine geringere Dotierstoffkonzentration und ein flaches Profil an den Drain- und Sourcegebieten in der Nähe der Gateelektrodenstruktur 104 erforderlich ist.
  • 1b zeigt schematisch den Transistor 100 in einer weiter fortgeschrittenen Fertigungsphase, in der die Silizium/Germanium-Legierung 109 in den Aussparungen 106 gebildet ist, wie dies auch zuvor erläutert ist, und wobei die Abstandshalter 107 und die Deckschicht 108 entfernt sind, um die Gateelektrodenstruktur 104 freizulegen. Es sollte beachtet werden, dass die Abstandshalter 104b ebenfalls entfernt sein können und durch geeignet gestaltete Versatzabstandshalter bei Bedarf ersetzt sind. Wie zuvor erläutert ist, wird beim Verringern der Transistorabmessungen, d. h. der Gatelänge des Transistors 100, die als die horizontale Abmessung der Gateelektrodenstruktur 104 in 1b zu verstehen ist, die Steuerbarkeit des Kanalgebiets 105 zunehmend schwierig auf Grund der Kurzkanaleffekte, die in einigen konventionellen Vorgehensweise teilweise verhindert werden, indem gegendotierte Gebiete 110 vorgesehen werden, die auch als Halo-Gebiete bezeichnet werden, in denen die Dotierstoffkonzentration des Kanalgebiets 105 und des verbleibenden Halbleitergebiets, das auch als Körpergebiet 102a bezeichnet wird, deutlich erhöht wird, wodurch der Dotierstoffgradient an entsprechenden noch zu bildenden pn-Übergängen eingestellt wird, indem flache dotierte Drain- und Sourcegebiete geschaffen werden. Typischerweise werden die gegendotierten Gebiete oder Halo-Gebiete 110 durch Ionenimplanation unter Anwendung von beispielsweise einem Neigungswinkel gebildet, um damit ein gewisses Maß an Überlappung mit der Gateelektrodenstruktur 104 zu erzeugen. Beim weiteren Verringern der Transistorabmessungen muss jedoch auch die Dotierstoffkonzentration und somit die Implantationsdosis erhöht werden, wodurch auch die durch die Dotierstoffe hervorgerufene Ladungsträgerstreuung, die Dotierstoffdiffusion und auf Grund der beteiligten Implantationsprozesse mit hoher Dosis auch eine Verspannungsrelaxation in der Nähe des Kanalgebiets 105 erhöht werden. Ferner wird eine Dotierstoffkonzentration in den Drain- und Sourcegebieten im Allgemeinen erhöht, um damit einen geringeren Reihenwiderstand der Drain- und Sourcegebiete zu erreichen, um das Bauteilleistungsverhalten nicht zu beschränken, sind auch die Dosis und Energie für den Implanationsprozess der Halo-Gebiete 110 zu erhöhen. Dies kann wiederum zu einer höheren Verspannungsrelaxation in der Silizium/Germanium-Legierung auf Grund der größeren Gitterschäden und der höheren Dotierstoffdiffusion führen. Auf Grund der aufwendigen Implantationsprozesse sind längere Behandlungszeiten erforderlich, um damit die gewünschte hohe Dosis während des Erzeugens der Halo-Gebiete 110 zu erhalten. Obwohl das Silizium/Germanium-Material 109 mit einer hohen intrinsischen Dotierstoffkonzentration vorgesehen wird, sind dennoch aufwendige und lange Implantationsprozesse erforderlich, um die pn-Übergänge in der Nähe der Gateelektrodenstruktur 104 auf der Grundlage der Halo-Gebiete 110 einzustellen.
  • Aus diesen Gründen und auf Grund der Tatsache, dass die gesamte Ladungsträgerbeweglichkeit auch erhöht werden kann, indem Dotierstoffsorten lediglich auf Bereiche beschränkt werden, an denen diese erforderlich sind, wurde auch vorgeschlagen, asymmetrische Halo-Gebiete vorzusehen, was durch Anwendung eines Neigungswinkels von nicht Null während der entsprechenden Halo-Implantationen in einer asymmetrischen Weise oder durch im Wesentlichen vollständiges Vermeiden des Einbaus einer Gegendotiersorte im Draingebiet oder im Sourcegebiet, beispielsweise im Draingebiet, bewerkstelligt werden kann, so dass das Gesamttransistorverhalten weiter verbessert wird, wobei einige der zuvor genannten Probleme vermieden werden. Die Verwendung asymmetrischer Transistorkonfiguration auf der Grundlage asymmetrischer Halo-Implantationsgebiete erfordert jedoch weitere aufwendige Implantationstechniken, die häufig nicht mit anderen Bauteil- und Prozesserfordernissen kompatibel sind. Des weiteren sind weitere Beschränkungen in der Schaltungsanordnung zu beachten, um in geeigneter Weise die Transistorbauelemente zu orientieren, so dass entsprechende aufwendige geneigte Implantationsprozesse zum Erhalten der gewünschten komplexen asymmetrischen Profile ermöglicht werden. Folglich ist ein hoher Aufwand im Hinblick auf das Umgestalten integrierter Schaltungen und das Bereitstellen entsprechender Prozessressourcen im Hinblick auf die aufwendigen Implantationsprozesse erforderlich, um das gesamte Transistorleistungsverhalten weiter zu steigern. Andere Techniken, die im Hinblick auf eine weitere Leistungssteigerung des Transistors verwendet werden, etwa das allgemeine Erhöhen der Kanaldotierstoffkonzentration führen zu einer Beeinträchtigung der Ladungsträgerbeweglichkeit auf Grund der erhöhten Ladungsträgerstreuung, wodurch diese Konzepte wenig attraktiv sind im Hinblick auf eine weitere Leistungssteigerung der Bauelemente.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Halbleiterbauelemente und Techniken, in denen aufwendige Drain- und Sourcekonfigurationen auf der Grundlage eines epitaktisch aufgewachsenen Halbleitermaterials erhalten werden, wobei eines oder mehrere der zuvor genannten Probleme vermieden oder zumindest reduziert werden.
  • Überblick über die Erfindung
  • Die vorliegende Offenbarung betrifft Verfahren und Halbleiterbauelemente, in denen komplexe vertikale und laterale Drain- und Sourcekonfigurationen erzeugt werden, indem selektiv epitaktische Wachstumstechniken in Verbindung mit asymmetrisch vorgesehenen Aussparungen angewendet werden. D. h., entsprechende Aussparungen werden in den Drain- und Sourcebereichen mit unterschiedlicher lateraler Breite und/oder Tiefe hergestellt, um damit eine bessere Flexibilität bei der Gestaltung der entsprechenden Drain- und Sourcegebiete im Hinblick auf das Verbessern des gesamten Transistorleistungsverhaltens zu schaffen. Zu diesem Zweck wird der vorformungsinduzierende Mechanismus und/oder die Positionierung von in-situ eingebauten Dotierstoffsorten in einer asymmetrischen Weise auf der Grundlage eines epitaktischen Wachstumsprozesses ermöglicht, wodurch die Möglichkeit geschaffen wird, eine hohe Verformungskomponente in speziellen Transistorbereichen beizubehalten, wobei dennoch eine Dotierstoffsorte an einer erforderlichen Position angeordnet wird, ohne dass signifikante Gitterschäden erzeugt werden, da aufwendig Langzeitimplantationsprozesse reduziert werden. Die asymmetrische Konfiguration der entsprechenden Aussparung wird gemäß einiger anschaulicher hierin offenbarter Aspekte erreicht mittels einer asymmetrischen Modifizierung der Ätzrate des entsprechenden Halbleitermaterials, ohne dass Maskierungsschemata erforderlich sind, wobei eine „räumliche Auflösung” unterhalb der Transistorgröße erreicht wird. Folglich wird eine entsprechende asymmetrische Transistorkonfiguration auf der Grundlage gut etablierter Prozessstrategien erreicht, wobei jedoch äußerst aufwendige Implantationsprozesse, beispielsweise aufwendige geneigte Halo-Implantationen und dergleichen, für eine Art an Transistoren verringert werden, wodurch deutlich zu einer insgesamt besseren Bauteilleistung beigetragen wird.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bilden einer ersten Aussparung in einem Halbleitergebiet, auf welchem eine Gateelektrodenstruktur ausgebildet ist, wobei die erste Aussparung lateral benachbart zu einer ersten Seitenwand der Gateelektrodenstruktur angeordnet ist. Das Verfahren umfasst ferner das Bilden einer zweiten Aussparung in dem Halbleitergebiet lateral benachbart zu einer zweiten Seitenwand der Gateelektrodenstruktur, wobei die erste und die zweite Seitenwand aneinander gegenüberliegend angeordnet sind und wobei die erste und die zweite Aussparung sich in der Tiefe und/oder Breite unterscheiden. Des weiteren umfasst das Verfahren das Bilden einer Halbleiterlegierung in der ersten und der zweiten Aussparung, wobei die Halbleiterlegierung eine Verformung in einem Kanalgebiet hervorruft, das in dem Halbleitergebiet unter der Gatelektrodenstruktur angeordnet ist.
  • Ein weiteres anschauliches hierin offenbartes Verfahren betrifft das Herstellen eines eingebetteten Halbleitermaterials in einem Transistor. Das Verfahren umfasst das Einführen einer Implantationssorte in ein Halbleitergebiet durch Ausführen eines geneigten Implantionsprozesses, wobei das Halbleitergebiet darauf ausgebildet eine Gateelektrodenstruktur aufweist. Des weiteren umfasst das Verfahren das Bilden einer ersten Aussparung und einer zweiten Aussparung in dem Halbleitergebiet in einem gemeinsamen Ätzprozess unter Anwendung der Implantationssorte als eine Ätzsteuersorte, wobei die erste und die zweite Aussparung auf gegenüberliegenden Seiten der Gateelektrodenstruktur angeordnet sind und sich in der Tiefe und/oder der Breite unterscheiden. Schließlich umfasst das Verfahren das Bilden eines Halbleitermaterials in der ersten und der zweiten Aussparung.
  • Ein anschauliches hierin offenbartes Halbleiterbauelement umfasst eine Gateelektrodenstruktur, die über einem Kanalgebiet gebildet ist. Des weiteren sind Drain- und Sourcegebiete lateral benachbart zu dem Kanalgebiet ausgebildet. Des weiteren umfasst das Halbleiterbauelement eine Halbleiterlegierung, die zumindest teilweise in den Drain- und Sourcegebieten hergestellt ist, wobei die Halbleiterlegierung in dem Draingebiet sich von der Halbleiterlegierung, die in dem Sourcegebiet gebildet ist, in der Tiefe und/oder der Breite unterscheidet.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a und 1b schematisch Querschnittsansichten eines konventionellen p-Kanaltransistors während diverser Fertigungsphasen beim Bilden eines eingebetteten Silizium/Germanium-Materials in Verbindung mit aufwendigen Dotierstoffprofilen zeigen;
  • 2a bis 2e schematisch Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen zeigen, in denen asymmetrische Aussparungen verwendet werden, um ein Halbleitermaterial, etwa eine verformungsinduzierende Halbleiterlegierung, gemäß anschaulicher Ausführungsformen zu bilden;
  • 2f und 2g schematisch Querschnittsansichten eines Transistorelements während eines asymmetrischen Abtragens eines epitaktisch aufgewachsenen Halbleitermaterials gemäß noch weiterer anschaulicher Ausführungsformen zeigen; und
  • 2h und 2i schematisch Querschnittsansichten eines Transistorelements während entsprechender Fertigungsphasen bei der Herstellung asymmetrischer Aussparungen auf der Grundlage eines nasschemischen Ätzprozesses in Verbindung mit einer Dotierstoffsorte, die als eine Ätzsteuersorte dient, gemäß noch weiterer anschaulicher Ausführungsformen zeigen.
  • Detaillierte Beschreibung
  • Im Allgemeinen betrifft die vorliegende Erfindung Halbleiterbauelemente und Verfahren, in denen Drain- und Sourcegebiete von Transistorelementen hergestellt werden, indem selektiv epitaktische Aufwachstechniken auf der Grundlage asymmetrischer Aussparungen angewendet werden, wodurch eine höhere Flexibilität bei der Gestaltung moderner Transistorelemente auf der Grundlage weniger aufwendiger Implantationsprozesse erreicht wird, wie sie zuvor beschrieben sind. Durch Vorsehen asymmetrischer Aussparungen kann ein geeignetes Halbleitermaterial, etwa eine verformungsinduzierende Halbleiterlegierung, so positioniert werden, dass ein sehr effizienter verformungsinduzierender Mechanismus erreicht wird, während gleichzeitig die Positionierung von Dotierstoffsorten an speziellen Positionen ermöglicht wird, indem das epitaktisch aufgewachsene Halbleitermaterial in Form eines in-situ dotierten Materials bereitgestellt wird. In anderen Fällen wird die asymmetrische Konfiguration des epitaktisch aufgewachsenen Halbleitermaterials in Verbindung mit zusätzlichen Implantationstechniken angewendet, um ein gewünschtes komplexes Dotierstoffprofil zu erzeugen, wobei jedoch weniger einschränkende Prozessbedingungen zu erfüllen sind, da beispielsweise zumindest einige der Implantationsprozesse weggelassen werden, wodurch implantationsabhängige Schäden verringert werden, wie sie ansonsten davor erläutert sind. Beispielsweise wird eine hohe Dotierstoffkonzentration mittels des epitaktisch aufgewachsenen Halbleitermaterials entsprechend angeordnet, möglicherweise in Verbindung mit einer entsprechenden Gegendotierstoffsorte, während die dazugehörigen Erweiterungsgebiete bei Bedarf auf der Grundlage von Implantationstechniken hergestellt werden. Auch in diesem Falle kann die asymmetrische Konfiguration der entsprechenden Aussparungen dafür sorgen, dass an sich ein besseres Transistorverhalten erreicht wird, während andererseits zusätzliche Mechanismen, etwa verformungsinduzierende Mechanismen, die durch ein geeignet ausgewähltes Halbleiterlegierungsmaterial erhalten werden, weiterhin möglich sind.
  • Die asymmetrische Konfiguration der Aussparungen kann erreicht werden, indem gut etablierte Prozesstechniken eingesetzt werden, etwa eine asymmetrische Modifizierung einer Ätzrate des grundlegenden Halbleitermaterials, so dass die Aussparungen auf gegenüberliegenden Seiten der entsprechenden Gateelektrodenstruktur in einem gemeinsamen Ätzprozess hergestellt werden, wobei dennoch die Möglichkeit geschaffen wird, den Grad der Asymmetrie in Bezug auf eine Tiefe und/oder Breite der jeweiligen Aussparungen einzustellen. Beispielsweise werden in einigen hierin offenbarten anschaulichen Ausführungsformen geeignete Implantationssorten auf der Grundlage eines geneigten Implantationsprozesses eingebaut, wobei die Gateelektrodenstruktur zum Abschatten eines wesentlichen Teils einer Transistorseite verwendet wird, wodurch eine effiziente Anpassung der Ätzrate des Halbleitermaterials ermöglicht wird. Beispielsweise hat für eine Vielzahl plasmaunterstützer Ätzrezepte vom selektiven Ätzen eines siliziumbasierten Materials der Einbau einer speziellen Sorte, etwa Xenon, Argon, Fluor und dergleichen eine ausgeprägte Wirkung auf die Abtragsrate, beispielsweise wird eine entsprechende Abtragsrate deutlich verringert beim Einbau der entsprechenden Implantationssorten, wodurch ein gewünschtes Ungleichgewicht zwischen dem Halbleitermaterial, das dem Implantationsprozess ausgesetzt ist, und dem Halbleitergebiet, das im Wesentlichen von der Gateelektrodenstruktur abgeschattet wird, erreicht wird. Folglich kann durch geeignetes Variieren der Implantationsparameter ein entsprechendes Maß an Asymmetrie für die jeweiligen Aussparungen für ein vorgegebenes Ätzrezepte erhalten werden. Daher werden die asymmetrischen Aussparungen hergestellt, ohne dass aufwendige Maskierungsschemata erforderlich sind, die ansonsten die Maskierung transistorinterner Bauteilgebiete erfordern würden, so dass entsprechende gut etablierte lithographische Strukturierungsschemata für das Abdecken von Transistorbereichen, in denen eine entsprechende asymmetrische Konfiguration nicht erforderlich ist, oder in denen entsprechende Aussparungen nicht erforderlich sind, dafür eingesetzt werden können, während die transistorinterne Maskierung durch Auswählen eines geeigneten leitenden Neigungswinkels und Ausnutzung der Gateelektrodenstruktur als Implantationsmaske bewerkstelligt wird.
  • In noch anderen anschaulichen Ausführungsformen wird eine geeignete Dotierstoffsorte als eine Ätzsteuersorte verwendet, beispielsweise zur Bereitstellung einer speziellen Dotierstoffkonzentration, die sich bis zu einer spezifizierten Tiefe erstreckt, oder durch Anordnen einer moderat hohen Dotierstoffkonzentration an einer speziellen Solltiefe, die deutlich die Ätzrate eines nasschemischen Ätzprozesses verlangsamen kann. Beispielsweise ist Tetramethylammoniumhydroxid (TMAH) ein Ätzmittel, das Siliziummaterial effizient ätzt, wobei eine entsprechende Abtragsrate deutlich verringert werden kann, wenn ein n-dotiertes Siliziummaterial angetroffen wird, wodurch die Möglichkeit entsteht, in effizienter Weise den Ätzprozess zu steuern und damit zumindest eine unterschiedliche Tiefe für die jeweiligen Aussparungen zu erhalten.
  • In noch anderen anschaulichen Ausführungsformen wird eine asymmetrische Modifizierung der Ätzrate auch eingesetzt, um Material des epitaktisch aufgewachsenen Halbleitermaterials zu entfernen, um damit einen Unterschied in der Höhe zu kompensieren, der während des epitaktischen Wachstumsprozesses erzeugt wird. Somit können ähnliche Höhenniveaus in der asymmetrischen Konfiguration bei Bedarf erreicht werden, ohne dass aufwendige Maskierungsschemata erforderlich sind, da ebenfalls ein geneigter Implantationsprozess zum asymmetrischen Entfernen unerwünschten Halbleitermaterials eingesetzt werden kann.
  • Mit Bezug zu den 2a bis 2i werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf 1a und 1b verwiesen wird.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 200, das ein Transistorelement repräsentiert, für das eine asymmetrische Konfiguration auf der Grundlage eines epitaktisch aufgewachsenen Halbleitermaterials vorzusehen ist. Das Halbleiterbauelement 200 umfasst ein Substrat 201, über welchem eine Halbleiterschicht 202 gebildet ist. Es sollte beachtet werden, dass das Substrat 201 und die Halbleiterschicht 202 eine SOI-(Silizium-auf-Isolator-)Konfiguration repräsentieren können, wenn eine vergrabene isolierende Schicht (nicht gezeigt) zwischen dem Substrat 201 und der Halbleiterschicht 202 angeordnet ist. In anderen Fällen repräsentiert das Bauelement 200 eine Vollsubstratkonfiguration, in der die Halbleiterschicht 202 einen oberen Teil eines im Wesentlichen kristallinen Materials des Substrats 201 repräsentiert. Ferner ist eine Isolationsstruktur 203, etwa in Form von Grabenisolationen, in der Halbleiterschicht 202 vorgesehen und definiert ein Halbleitergebiet 202a, das auch als ein aktives Gebiet bezeichnet wird. In der gezeigten Fertigungsphase ist eine Gateelektrodenstruktur 204 über dem Halbleitergebiet 202a gebildet und weist ein Gateelektrodenmaterial 204b und eine Gateisolationsschicht 204a auf, die das Gateelektrodenmaterial 204b von einem Kanalgebiet 205 von dem aktiven Gebiet 202a trennt. Die Gateelektrodenstruktur 204 umfasst eine Abstandshalterstruktur 204c und eine Deckschicht 204d, die beispielsweise aus Siliziumnitrid aufgebaut sind, wobei auch ein anderes geeignetes Material verwendet werden kann, das als ein Ätzstoppmaterial und eine Wachstumsmaske während der weiteren Bearbeitung des Bauelements 200 dienen kann.
  • Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wie sie auch mit Bezug zu dem in 1a gezeigten Bauelement 100 beschrieben sind. Es sollte beachtet werden, dass ein Halbleitermaterial, etwa eine verformungsinduzierende Halbleiterlegierung dotiert oder nicht dotiert, oder ein anderes Halbleitermaterial in einem in-situ dotierten Zustand in das aktive Gebiet 202a an gegenüberliegenden Seiten der Gateelektrodenstruktur 204 einzubetten ist. Das entsprechende eingebettete Halbleitermaterial ist auf der Grundlage entsprechender Aussparungen zu bilden, die in einer asymmetrischen Weise vorzusehen sind, wie dies nachfolgend erläutert ist.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Fertigungsstadium, in welchem ein Ätzverhalten des Materials des Halbleitergebiets 202a in einer asymmetrischen Weise modifiziert wird. In der gezeigten Ausführungsform wird ein Ionenimplantationsprozess 220 auf der Grundlage eines Neigungswinkels α von nicht Null ausgeführt, der als ein Winkel des im Wesentlichen parallelen Ionenstrahls des Prozesses 220 zu einer Oberflächennormalen 221 zu verstehen ist. Somit ist in der gezeigten Ausführungsform die linke Seite des Halbleitergebiets 202a, die als 202l bezeichnet ist, der Einwirkung des Ionenstrahls 220 ausgesetzt, während eine rechte Seite, die als 202r bezeichnet ist, im Wesentlichen von der Gateelektrodenstruktur 204 abgeschattet ist, wobei dies von dem Neigungswinkel α im Aufbau der Gateelektrodenstruktur 204 abhängt. Wenn beispielsweise ein im Wesentlichen vollständiges Abschirmen der rechten Seite 202r gewünscht ist, wird der Neigungswinkel α auf der Grundlage der lateralen Abmessung des aktiven Gebiets 202a und der Höhe der Gateelektrodenstruktur 204 mit der Deckschicht 204d und der Länge der Gateelektrodenstruktur 204 einschließlich der Abstandshalterstruktur 204c ausgewählt. Beispielsweise ist in anspruchsvollen Anwendungen mit Gateelektrodenstrukturen mit einer Gatelänge von 50 nm und weniger bei einer Gatehöhe von 80 bis 150 nm ein Bereich von ungefähr 35 bis 55 Grad geeignet, um die rechte Seite 202r bei einer moderat geringen Implantationsenergie im Wesentlichen vollständig abzuschatten. Es sollte jedoch beachtet werden, dass der Neigungswinkel α variiert werden kann, um ein komplexes Profil einer entsprechenden Implantationssorte 222 zu erhalten, wodurch ebenfalls die entsprechende Abtragsrate von Material des aktiven Gebiets 202a so profiliert wird. Der Implantationsprozess 220 kann auf der Grundlage einer beliebigen geeigneten Implantationssorte ausgeführt werden, die eine spezielle Änderung des Ätzverhaltens von Material bewirkt, das der Einwirkung des Strahls 220 ausgesetzt ist. Beispielsweise wird in einigen anschaulichen Ausführungsformen eine inerte Sorte, d. h. eine Sorte, die im Wesentlichen die elektronischen Eigenschaften des Halbleitermaterials in dem Gebiet 202a nicht ändert, mit einer geeigneten Implantationsenergie und Dosis eingeführt, um damit den gewünschten Grad an Modifizierung der Ätzrate zu erhalten. Es sollte beachtet werden, dass entsprechende geeignete Prozessparameter für den Prozess 220 effizient auf der Grundlage von Testprozessen ermittelt werden können, in denen die Abtragsrate für eine Vielzahl unterschiedlicher Implantationsparameter und Implantationssorten bestimmt wird. Beispielsweise können Xenon, Argon, Fluor und dergleichen während des Implantationsprozesses 220 verwendet werden, wodurch eine deutliche Verringerung der Abtragsrate für das kristalline Halbleitermaterial 202a erreicht wird. Durch Vorsehen einer gewissen Dosis der Implantationssorte 222 bis hinab zu einer spezifizierten Tiefe wird somit ein entsprechendes Ungleichgewicht der jeweiligen Abtragsrate für die Seiten 202l, 202r während eines nachfolgenden Ätzprozesses geschaffen. In anderen anschaulichen Ausführungsformen wird eine Dotierstoffsorte so eingeführt, dass diese als eine Ätzsteuersorte dient, wie dies nachfolgend detaillierter beschrieben ist.
  • 2c zeigt schematisch das Halbleiterbauelement 200 während eines Ätzprozesses 223 für eine Aussparung, die auf der Grundlage eines plasmaunterstützten selektiven Ätzrezepts ausgeführt wird, beispielsweise zum Entfernen von Siliziummaterial selektiv zu Siliziumdioxid, Siliziumnitrid, und dergleichen. Zu diesem Zweck sind gut etablierte Prozessrezepte verfügbar, beispielsweise unter Anwendung von Ätzchemien auf Chlorbasis und dergleichen. Somit wird während des Ätzprozesses 223 ein lateraler Abstand entsprechender Aussparungen 206l, 206r durch die Breite der Abstandshalterstruktur 204c und entsprechende Prozessparameter des Prozesses 223 bestimmt, die so gewählt werden, dass ein gewisser Grad an Anisotropie des Ätzverhaltens eingestellt wird. Wenn beispielsweise ein gewisses Maß an Unterätzung, wie dies durch 223u angedeutet ist, auf der rechten Seite 206r erwünscht ist, um damit den Abstand eines verformungsinduzierenden Halbleitermaterials noch weiter zu verringern, das in den Aussparungen 206l, 206r gebildet wird, wird ein moderat geringer Grad an Anisotropie während des Prozesses 223 gewählt, zumindest während einer anfänglichen Phase, indem etwa in geeigneter Weise das Einführen einer entsprechenden Polymerkomponente eingestellt wird, die typischerweise hinzugefügt wird, um die Richtungstreue eines plasmaunterstützten Ätzprozesses einzustellen. Andererseits sorgt die zuvor eingebaute Implantationssorte 222 für eine entsprechende reduzierte Ätzrate in der lateralen Richtung, wodurch der Grad an Unterätzung deutlich geringer gehalten wird im Vergleich zu der rechten Seite 206r. In anderen Fällen wird ein im Wesentlichen anisotropes Ätzverhalten eingestellt, wobei auch in diesem Falle die Implantationssorte 222 für eine geringere Ätzrate sorgt, so dass eine geringere Tiefe 206a in der linken Aussparung 206l im Vergleich zur Tiefe 206b der Aussparung 206r erhalten wird. Folglich unterscheiden sich die Aussparungen 206l, 206r in einer Tiefe 206a, 206b und/oder in einer entsprechenden Breite, wenn beispielsweise der unterätzte Bereich 223u vorgesehen wird. Es sollte beachtet werden, dass ein Verhältnis der Tiefe 206a, 206b somit effizient für ein vorgegebenes Ätzrezept auf der Grundlage des vorhergehenden Implantationsprozesses 220 (siehe 2b) eingestellt werden kann, wodurch die Möglichkeit geschaffen wird, in geeigneter Weise die Eigenschaften des Transistors 200 in einer asymmetrischen Weise einzustellen.
  • 2d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst das Halbleiterbauelement 200 ein Halbleitermaterial 209l, 209r, das in den jeweiligen Aussparungen 206l, 206r (siehe 2c) gebildet ist. In einigen anschaulichen Ausführungsformen repräsentiert das Halbleitermaterial 209r, 209l ein verformungsinduzierendes Halbleiterlegierungsmaterial, etwa eine Silizium/Germanium-Mischung, eine Silizium/Germanium/Zinn-Mischung, eine Silizium/Zinn-Mischung, wenn eine kompressive Verformungskomponente in dem Kanalgebiete 205 erwünscht ist, und wenn das Basismaterial des Gebiets 202a ein Siliziummaterial ist. In anderen Fällen wird eine Silizium/Kohlenstoff-Legierung vorgesehen, wenn beispielsweise eine entsprechende Zugverformungskomponente in dem Kanalgebiet 205 gewünscht wird. Wie zuvor mit Bezug zu dem Bauelement 100 erläutert ist, kann das Halbleitermaterial 209r, 209l auf der Grundlage gut etablierter epitaktischer Wachstumstechniken hergestellt werden, wobei bei Bedarf auch eine oder mehrere Dotierstoffsorten in die Abscheideumgebung hinzugefügt werden können, um damit für ein „in-situ” dotiertes Halbleitermaterial zu sorgen. Beispielsweise enthält das Halbleitermaterial 209l, 209r eine hohe Konzentration einer p-Dotierstoffsorte, wenn der Transistor 200 einen p-Kanaltransistor repräsentiert und das Halbleitermaterial 209r, 209l kann so vorgesehen werden, dass es die entsprechenden Drain- und Sourcegebiete des Transistors 200 repräsentiert. In anderen Fällen wird eine entsprechende Gegendotiersorte vorgesehen, zumindest in einer anfänglichen Phase des epitaktischen Wachstumsprozesses, wenn dies als geeignet erachtet wird. Es sollte beachtet werden, dass vor oder nach dem Abscheiden des Materials 209r, 209l andere Dotierstoffsorten durch Ionenimplantation eingebaut werden können, etwa in Form von Drain- und Sourceerweiterungsgebieten und dergleichen, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist, wobei jedoch deutlich weniger anspruchsvolle Prozessparameter zu verwenden sind, oder wobei für gegebene Implantationstechniken und Parameter insgesamt ein Zuwachs im Leistungsverhalten gezeigt wird, indem die asymmetrische Konfiguration auf der Grundlage der Aussparungen 206l, 206r (siehe 2c) vorgesehen wird. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen ein unterschiedliches Höhenniveau für die Halbleitermaterialien 209r, 209l, wie dies durch 209h, 209k angegeben ist, nicht als unvorteilhaft für die weitere Bearbeitung des Transistors 200 und für das schließliche Leistungsverhalten erachtet wird. In anderen Fällen wird ein entsprechender Ausgleich der jeweiligen Höhenniveaus 209h, 209k auf der Grundlage von Prozesstechniken erreicht, wie dies nachfolgend detaillierter beschrieben ist.
  • 2e zeigt schematisch den Transistor 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, umfasst das Bauelement 200 Drain- und Sourcegebiete 207r, 207l in einer asymmetrischen Weise, zumindest in Bezug auf eine Tiefe 208r, 208l der entsprechenden Halbleitermaterialien 209r, 209l, die zumindest teilweise in den Drain- und Sourcegebieten 207r, 207l angeordnet sind. Es sollte beachtet werden, dass die Begriffe Sourcegebiet und Draingebiet von dem Betriebsmodus des Transistors 200 abhängen können und somit kann abhängig von den gesamten Bauteil- und Prozesserfordernissen das Gebiet 207r Draingebiet oder dem Sourcegebiet entsprechen und in ähnlicher Weise kann das Gebiet 207l dem Sourcegebiet und dem Draingebiet entsprechen. Es sollte ferner beachtet werden, dass die Drain- und Sourcegebiete 207r, 207l ein geeignetes Dotierstoffprofil besitzen, das auf der Grundlage zusätzlicher Implantationsprozesse erzeugt werden kann, wenn die in-situ-Dotierung des Halbleitermaterials 209r, 209l als nicht ausreichend erachtet wird, oder wenn eine weitergehende „Verfeinerung” des gesamten Dotierstoffprofils erforderlich ist. Wie beispielsweise anschaulicher Weise für das Draingebiet oder das Sourcegebiet 207r dargestellt ist, können diverse Dotierstoffprofile, wie dies etwa durch 207a, 207b angedeutet ist, auf der Grundlage zusätzlicher Implantationsprozesse und/oder Ausheiztechniken geschaffen werden, indem beispielsweise ein gewisses Maß an Diffusion von Dotierstoffen aus dem Material 209r in das umgebende Halbleitermaterial initiiert wird. Selbst wenn zusätzliche Prozesstechniken zum Fördern des Herausdiffundierens und/oder Implantierens weiterer Dotierstoffsorten angewendet werden, kann dennoch eine gewünschte asymmetrische Konfiguration beibehalten und auf der Grundlage weniger kritischer Prozesstechniken basierend auf dem asymmetrisch angeordneten Halbleitermaterial 209r, 209l modifiziert werden. Ferner können entsprechende Metallsilizidgebiete 210 in den Drain- und Sourcegebieten 209r, 209l auch in der Gateelektrodenstruktur 204 vorgesehen sein. Des weiteren ist abhängig von der gesamten Transistorkonfiguration eine weitere Seitenwandabstandshalterstruktur 204e an Seitenwänden des Gateelektrodenmaterials 204b gebildet, wie dies zur Herstellung der Metallsilizidgebiete 210 und/oder zum Einführen weiterer Dotierstoffsorten auf der Grundlage von Ionenimplantationsprozessen erforderlich ist.
  • Somit wird eine asymmetrische Transistorkonfiguration erhalten, wobei das Halbleitermaterial 209r, 209l asymmetrisch in den Drain- und Sourcegebieten zumindest in Bezug auf die unterschiedlichen Höhenniveaus 208r, 208l angeordnet ist, wodurch auch ein gewisses Maß an asymmetrischer Konfiguration der entsprechenden Dotierstoffprofile geschaffen wird, so dass beispielsweise auf der linken Seite Dotierstoffe so positioniert sind, dass diese sich zu einer geringeren Tiefe im Vergleich zur rechten Seite erstrecken, wobei dennoch ein gewisses Maß an Verformung in der Nähe des Kanalgebiets 205 beibehalten wird. Andererseits wird auf der rechten Seite ein deutlich höherer Grad an Verformung durch das Material 209r hervorgerufen, wenn dieses als eine verformungsinduzierende Halbleiterlegierung, etwa ein Silizium/Germanium-Material und dergleichen, vorgesehen wird. Folglich können die Transistoreigenschaften des Bauelements 200 mit einem höheren Grad an Flexibilität im Hinblick auf die Positionierung entsprechender Dotierstoffsorten eingestellt werden, wobei dennoch ein effizienter verformungsinduzierender Mechanismus beibehalten wird und auch für einen sehr effizienten gesamten Prozessablauf gesorgt ist. Wie ferner in 2e gezeigt ist, kann ein weiterer verformungsinduzierender Mechanismus vorgesehen werden, indem eine verformungsinduzierende Schicht 211 über der grundlegenden Transistorkonfiguration gebildet wird, was bewerkstelligt werden kann, indem Siliziumnitridmaterialien, stickstoffenthaltende Siliziumkarbidmaterialien und dergleichen in Abhängigkeit von der Art des erforderlichen inneren Verspannungspegels abgeschieden werden. Bekanntlich kann Siliziumnitrid durch plasmaunterstützte CVD-Techniken mit hoher innerer Verspannung abgeschieden werden, d. h. einer Zugverspannung oder einer Druckverspannung, indem die Abscheideparameter in geeigneter Weise eingestellt werden. In ähnlicher Weise kann stickstoffenthaltendes Siliziumkarbidmaterial mit einer hohen inneren kompressiven Verspannung aufgebracht werden, wodurch ebenfalls eine Leistungssteigerung für p-Kanaltransistoren möglich ist.
  • Der Transistor 200, wie er in 2e gezeigt ist, kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wobei das schließlich gewünschte Dotierstoffprofil in den Drain- und Sourcegebieten 207r, 207l durch Ionenimplantationsprozesse und bei Bedarf, durch Ausheizprozesse und dergleichen eingestellt werden kann, wie dies zuvor erläutert ist, wobei die Abstandshalterstruktur 204e als eine Implantationsmaske dient. Danach werden die Metallsilizidgebiete 210 gemäß gut etablierter Techniken hergestellt, woran sich das Abscheiden des verspannten dielektrischen Materials 211 anschließt, wobei auch das Abscheiden von Ätzstoppmaterial oder Ätzsteuermaterial bei Bedarf enthalten ist.
  • 2f zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen, in denen ein Unterschied in den Höhenniveaus 209k, 209h nach dem selektiven epitaktischen Wachstumsprozess verringert wird. Zu diesem Zweck wird ein geneigter Implantationsprozess 212 ausgeführt, um eine spezielle Implantationssorte einzuführen, etwa eine inerte Sorte, wie dies auch zuvor mit Bezug zu dem Implantationsprozess 220 erläutert ist. In diesem Falle erhält ein Oberflächenbereich des Materials 209r die inerte Sorte, wodurch das entsprechende Ätzverhalten modifiziert wird, wie dies zuvor erläutert ist, während das Material 209l im Wesentlichen durch die Gateelektrodenstruktur 204 abgeschirmt ist.
  • 2g zeigt schematisch das Halbleiterbauelement 200, wenn es der Einwirkung einer Ätzumgebung 213 ausgesetzt ist, die so gestaltet ist, das Material von den Gebieten 209r, 209l jedoch mit unterschiedlichen Ätzraten abgetragen wird. Beispielsweise können ähnliche Prozesstechniken eingesetzt werden, wie sie zuvor mit Bezug zu dem Ätzprozess 223 beschrieben sind. Beispielsweise wird ein plasmaunterstütztes Ätzrezept angewendet, in welchem der Einbau der inerten Sorte und die entsprechende Materialmodifizierung zu einer deutlich geringeren Ätzrate in dem Gebiet 209r führt. Andererseits wird eine moderat hohe Ätzrate in dem Gebiet 209l erreicht, wie dies durch die gestrichelten Linien angegeben ist. In anderen anschaulichen Ausführungsformen wird in einer abschließenden Phase des selektiven epitaktischen Aufwachsprozesses zur Herstellung der Materialien 209r, 209l ein im Wesentlichen nicht dotiertes Halbleitermaterial, etwa ein Silizium/Germanium-Material und dergleichen abgeschieden und während des vorhergehenden geneigten Implantationsprozesses 212 wird eine n-Dotierstoffsorte in das Gebiet 209r eingebaut, wodurch ebenfalls für eine verstärkte Ätzstoppeigenschaft des n-Siliziums in Bezug auf eine nasschemische Ätzchemie auf der Grundlage von TMAH gesorgt wird, wie dies auch zuvor erläutert ist. Folglich kann auch in diesem Falle ein entsprechendes asymmetrisches Ätzverhalten während des Prozesses 213 erreicht werden, wenn dieser als ein nasschemischer Ätzschritt ausgeführt wird.
  • Danach wird die weitere Bearbeitung fortgesetzt, wie dies erforderlich ist, beispielsweise indem die Seitenwandabstandshalterstruktur 204 entfernt wird und eine Dotierstoffsorte mittels eines Ionenimplantationsprozesses bei Bedarf eingeführt wird, beispielsweise um Drain- und Sourceerweiterungsgebiete zu bilden, wobei der geringere Unterschied im Höhenniveau zwischen den Gebieten 209r, 209l zu gleichmäßigeren Bedingungen in beiden Gebieten führt, wenn dies gewünscht ist. Somit kann durch Verringerung der Differenz im Höhenniveau die weitere Bearbeitung auf der Grundlage von im Wesentlichen „symmetrischen” Bedingungen für die Drain- und Sourcegebiete bei Bedarf fortgesetzt werden, wobei dennoch ein gewisses Maß an Asymmetrie auf Grund der unterschiedlichen vertikalen Positionen der Gebiete 209r, 209l und der entsprechenden darin vorgesehenen Dotierstoffsorten erreicht werden, wenn die Materialien 209r, 209l als in-situ-dotierte Halbleitermaterialien bereitgestellt werden. Danach werden weitere Fertigungsprozesse ausgeführt, wie dies auch zuvor mit Bezug zu 2e beschrieben ist.
  • 2h zeigt schematisch das Halbleiterbauelement 200 gemäß weiterer anschaulicher Ausführungsformen. Wie gezeigt, ist das Bauelement 200 der Einwirkung eines geneigten Ionenimplantationsprozesses 220 ausgesetzt, der so gestaltet ist, dass eine n-Dotierstoffsorte selektiv auf der linken Seite 202l eingeführt wird. Die Gateelektrodenstruktur 204 besitzt daran ausgebildet die Seitenwandabstandshalter 204c in Form eines Siliziumdioxidmaterials mit einer gewünschten Dicke, und zwar einem bis mehreren Nanometer, wobei dies von den gesamten Bauteilerfordernissen abhängt.
  • 2i zeigt schematisch das Halbleiterbauelement 200 während eines nasschemischen Ätzprozesses 223a, der auf der Grundlage einer geeigneten Ätzchemie ausgeführt wird, die ein kristallographisch anisotropes Ätzverhalten aufweist. Bekanntlich besitzen gewisse nasschemische Ätzchemien unterschiedliche Ätzraten entlang unterschiedlicher Kristallrichtungen, so dass entsprechende Kristallebenen, die mit einer entsprechenden Richtung mit geringerer Ätzrate verknüpft sind, für eine präzise und steuerbare Beschränkung des entsprechenden Fortschreitens der Ätzfront sorgen. In einer anschaulichen Ausführungsform wird der nasschemische Ätzprozess 223a auf der Grundlage von TMAH ausgeführt, das eine deutlich geringere Abtragsrate in Siliziummaterial in Bezug auf die <111> Richtung besitzt, so dass für eine standardmäßige Kristallorientierung des Siliziumgebiets 202a, d. h. eine (100) Oberflächenorientierung mit einer Orientierung der Gateelektrodenstruktur 204 entsprechend ihrer Längsrichtung, d. h. in 2i der horizontalen Richtung, entlang einer <110> Richtung, (111) Kristallebenen eine laterale Beschränkung entsprechender Aussparungen 206r, 206l ergeben. Ferner besitzt TMAH eine hohe Ätzselektivität in Bezug auf Siliziumdioxid und somit kann sogar sehr dünnes Siliziudioxidmaterial für ausreichende Ätzstoppeigenschaften sorgen, wodurch ein geringerer Abstand der Aussparungen 206r zumindest an deren oberem Bereich, in Bezug auf das Gateelektrodenmaterial 204b möglich ist. Andererseits ist die Abtragsrate des TMAH in n-dotiertem Siliziummaterial deutlich verringert, so dass die Sorte 222a effizient den Ätzprozess auf der linken Seite 206l verlangsamt, wodurch die asymmetrischen Aussparungen 206r, 206l geschaffen werden. Nach dem Ätzprozess 223a kann die weitere Bearbeitung fortgesetzt werden, wie dies auch zuvor beschrieben ist, um die grundlegende Transistorstruktur zu vervollständigen.
  • Es gilt also: Die vorliegende Erfindung stellt Techniken und Halbleiterbauelemente bereit, in denen ein Halbleitermaterial, etwa eine verformungsinduzierende Halbleiterlegierung, dotiert oder nicht dotiert, in einer asymmetrischen Weise bereitgestellt wird, indem asymmetrische Aussparungen auf gegenüberliegenden Seiten einer Gateelektrodenstruktur eines Transistors gebildet werden. D. h., die resultierenden asymmetrischen Aussparungen unterscheiden sich in der Tiefe und/oder der Breite, so dass eine entsprechende asymmetrische Anpassung von Transistoreigenschaften erreicht wird, etwa das Vorsehen eines in-situ dotierten Materials in einer asymmetrischen Weise, wobei dennoch die Möglichkeit geschaffen wird, einen effizienten verformungsinduzierenden Mechanismus zumindest in der Nähe des Kanalgebiets beizubehalten. Die asymmetrische Konfiguration des Transistors kann mittels eines geneigten Implantationsprozesses erreicht werden, so dass in geeigneter Weise das Ätzverhalten des Halbleiterbasismaterials modifiziert wird, wodurch auch aufwendige Maskierungstechniken vermieden werden. In einigen anschaulichen Ausführungsformen wird ein Unterschied im Höhenniveau des epitaktisch aufgewachsenen Halbleitermaterials, etwa von verformungsinduzierenden Halbleiterlegierungen, auf der Grundlage eines nachfolgenden asymmetrischen Ätzprozesses verringert, wodurch ein noch höheres Maß an Flexibilität bei der Einstellung der bekannten Transistoreigenschaften erreicht wird. Beispielsweise können Silizium/Germanium-Material, Silizium/Germanium/Zinn-Material, Silizium/Zinn-Material, und dergleichen in asymmetrisch bereitgestellte Aussparungen eingebaut werden, um in geeigneter Weise das Leistungsverhalten von p-Kanaltransistoren einzustellen. In anderen Fällen wird ein Silizium/Kohlenstoffmaterial in asymmetrisch bereitgestellte Aussparungen eingebaut, um damit das Leistungsverhalten von n-Kanaltransistoren zu verbessern. Daher kann durch asymmetrisch konfigurierte Aussparungen zum Einbetten eines epitaktisch aufgewachsenen Halbleitermaterials das Transistorleistungsverhalten verbessert werden, ohne dass komplexe Implantationstechniken oder aufwendige Gestaltungen des Schaltungsaufbaus im Hinblick auf Gateelektrodenorientierungen und dergleichen erforderlich sind.

Claims (25)

  1. Verfahren mit: Bilden einer ersten Aussparung in einem Halbleitergebiet, auf welchem eine Gateelektrodenstruktur ausgebildet ist, wobei die erste Aussparung lateral benachbart zu einer ersten Seitenwand der Gateelektrodenstruktur angeordnet ist; Bilden einer zweiten Aussparung in dem Halbleitergebiet lateral benachbart zu einer zweiten Seitenwand der Gateelektrodenstruktur, wobei die erste und die zweite Seitenwand einander gegenüberliegend angeordnet sind und wobei die erste und die zweite Aussparung sich in der Tiefe und/oder der Breite unterscheiden; und Bilden einer Halbleiterlegierung in der ersten und der zweiten Aussparung, wobei die Halbleiterlegierung eine Verformung in einem Kanalgebiet hervorruft, das in dem Halbleitergebiet unter der Gateelektrodenstruktur angeordnet ist.
  2. Verfahren nach Anspruch 1, wobei Bilden der ersten und der zweiten Aussparung umfasst: asymmetrisches Modifizieren eines Ätzverhaltens von Material des Halbleitergebiets, so dass eine höhere Abtragsrate an der ersten oder der zweiten Seitenwand erreicht wird.
  3. Verfahren nach Anspruch 2, wobei asymmetrisches Modifizieren eines Ätzverhaltens von Material des Halbleitergebiets Ausführen eines Ionenimplantationsprozesses unter Anwendung eines Neigungswinkels von nicht Null umfasst.
  4. Verfahren nach Anspruch 3, wobei der Ionenimplantationsprozess auf der Grundlage einer inerten Implantationssorte ausgeführt wird.
  5. Verfahren nach Anspruch 4, wobei die inerte Implantationssorte Xenon und/oder Argon und/oder Fluor umfasst.
  6. Verfahren nach Anspruch 3, wobei der Ionenimplantationsprozess auf der Grundlage einer Dotierstoffsorte ausgeführt wird.
  7. Verfahren nach Anspruch 6, wobei die Dotierstoffsorte eine n-Dotierstoffsorte ist.
  8. Verfahren nach Anspruch 1, wobei die erste und die zweite Aussparung gemeinsam hergestellt werden, indem ein plasmaunterstützter Ätzprozess ausgeführt wird.
  9. Verfahren nach Anspruch 6, wobei die erste und die zweite Aussparung gemeinsam hergestellt werden, indem ein nasschemischer Ätzprozess unter Anwendung einer Dotierstoffsorte als eine Ätzsteuersorte ausgeführt wird.
  10. Verfahren nach Anspruch 1, das ferner umfasst: Entfernen eines Teils der Halbleiterlegierung benachbart zu der ersten oder der zweiten Seitenwand.
  11. Verfahren nach Anspruch 10, wobei Entfernen des Teils der Halbleiterlegierung umfasst: Ausführen eines Ionenimplantationsprozesses, um eine Implantationssorte in die Halbleiterlegierung benachbart zu der ersten oder der zweiten Seitenwand einzuführen, und Ausführen eines Ätzprozesses unter Anwendung der Implantationssorte als eine Ätzsteuersorte.
  12. Verfahren zur Herstellung eines eingebetteten Halbleitermaterials in einem Transistor, wobei das Verfahren umfasst: Einführen einer Implantationssorte in ein Halbleitergebiet durch Ausführen eines geneigten Implantationsprozesses, wobei das Halbleitergebiet darauf ausgebildet eine Gateelektrodenstruktur besitzt; Bilden einer ersten Aussparung und einer zweiten Aussparung in dem Halbleitergebiet in einem gemeinsamen Ätzprozess unter Anwendung der Implantationssorte als eine Ätzsteuersorte, wobei die erste und die zweite Aussparung auf gegenüberliegenden Seiten der Gateelektrodenstruktur angeordnet sind und sich in der Tiefe und/oder der Breite unterscheiden; und Bilden eines Halbleitermaterials in der ersten und der zweiten Aussparung.
  13. Verfahren nach Anspruch 12, wobei das Halbleitermaterial eine Verformung in einem Kanalgebiet des Transistors hervorruft.
  14. Verfahren nach Anspruch 13, wobei das Halbleitermaterial eine Dotierstoffsorte aufweist, um ein asymmetrisches Dotierstoffprofil zu erzeugen.
  15. Verfahren nach Anspruch 14, wobei eine Dosis der Implantationssorte benachbart zu einer ersten Seitenwand der Gateelektrode höher gewählt wird und wobei die erste Aussparung benachbart zu der ersten Seitenwand so gebildet ist, dass sie eine geringere Tiefe aufweist.
  16. Verfahren nach Anspruch 12, wobei die Implantationssorte eine Dotierstoffsorte umfasst.
  17. Verfahren nach Anspruch 16, wobei der gemeinsame Ätzprozess Ausführen eines nasschemischen Ätzprozesses umfasst.
  18. Verfahren nach Anspruch 17, wobei der nasschemische Ätzprozess auf der Grundlage von Tetramethylammoniumhydroxid (TMAH) ausgeführt wird.
  19. Verfahren nach Anspruch 12, das ferner umfasst: Entfernen von Material des Halbleitermaterials zur Verringerung eines Höhenunterschieds zwischen einem ersten Bereich des Halbleitermaterials, der in der ersten Aussparung gebildet ist, und einem zweiten Bereich des Halbleitermaterials, der in der zweiten Aussparung gebildet ist.
  20. Verfahren nach Anspruch 19, wobei Entfernen von Material des Halbleitermaterials umfasst: Ausführen eines weiteren geneigten Ionenimplantationsprozesses, um in asymmetrischer Weise eine Ätzsteuersorte in das Halbleitermaterial einzuführen.
  21. Halbleiterbauelement mit: einer über einem Kanalgebiet ausgebildeten Gateelektrodenstruktur; Drain- und Sourcegebieten, die lateral benachbart zu dem Kanalgebiet gebildet sind; und einer Halbleiterlegierung, die zumindest teilweise in den Drain- und Sourcegebieten gebildet ist, wobei die Halbleiterlegierung, die in dem Draingebiet ausgebildet ist, sich von der Halbleiterlegierung, die in dem Sourcegebiet ausgebildet ist, in der Tiefe und/oder der Breite unterscheidet.
  22. Halbleiterbauelement nach Anspruch 21, wobei die Halbleiterlegierung eine Silizium/Germanium-Mischung aufweist.
  23. Halbleiterbauelement nach Anspruch 21, wobei die Halbleiterlegierung eine Silizium/Kohlenstoffmischung aufweist.
  24. Halbleiterbauelement nach Anspruch 21, wobei die Halbleiterlegierung, die in dem Draingebiet gebildet ist, eine andere Tiefe im Vergleich zu der Halbleiterlegierung besitzt, die in dem Sourcegebiet ausgebildet ist.
  25. Halbleiterbauelement nach Anspruch 21, wobei die Halbleiterlegierung das gleiche Höhenniveau in den Drain- und Sourcegebieten aufweist.
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