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DE102005051973B3 - Herstellungsverfahren für vertikale Leitbahnstruktur, Speichervorrichtung sowie zugehöriges Herstellungsverfahren - Google Patents

Herstellungsverfahren für vertikale Leitbahnstruktur, Speichervorrichtung sowie zugehöriges Herstellungsverfahren Download PDF

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DE102005051973B3
DE102005051973B3 DE102005051973A DE102005051973A DE102005051973B3 DE 102005051973 B3 DE102005051973 B3 DE 102005051973B3 DE 102005051973 A DE102005051973 A DE 102005051973A DE 102005051973 A DE102005051973 A DE 102005051973A DE 102005051973 B3 DE102005051973 B3 DE 102005051973B3
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Harald Seidl
Martin Ulrich Dr. Gutsche
Franz Dr. Kreupl
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Infineon Technologies AG
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Abstract

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer vertikalen Leitbahnstruktur, eine Speichervorrichtung sowie ein zugehöriges Herstellungsverfahren, wobei nach dem Ausbilden eines Kontaktgebiets (S, D) in einem Trägersubstrat (1) ein Katalysator (8) auf dem Kontaktgebiet (S, D) hergestellt und anschließend zwischen dem Katalysator (8) und dem Kontaktgebiet ein freistehendes elektrisch leitendes Nanoelement (9) ausgebildet und in einer dielektrischen Schicht eingebettet wird.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer vertikalen Leitbahnstruktur, eine Speichervorrichtung sowie ein zugehöriges Herstellungsverfahren.
  • Für die Bildung von integrierten Halbleiterschaltungen wird zur Realisierung einer Verdrahtung bzw. zum Anschließen der im Halbleitersubstrat ausgebildeten Halbleiterbauelemente eine Vielzahl von Leitbahnstrukturen benötigt. Einerseits sind dies horizontale Leitbahnstrukturen, die im Wesentlichen in oberhalb eines Halbleitersubstrats liegenden Metallisierungsebenen ausgebildet sind und durch dazwischen liegende dielektrische Schichten voneinander getrennt werden. Ferner werden vertikale Leitbahnstrukturen benötigt, die entweder von einer ersten Leitbahn- bzw. Metallisierungsebene zum darunter liegenden Halbleitersubstrat eine Kontaktierung ermöglichen und üblicherweise als Kontakte bezeichnet werden oder in übergeordneten Metallisierungsebenen bzw. Leitbahnebenen für eine Verbindung zwischen diesen Leitbahnebenen sorgen und üblicherweise als Kontakt-Vias bezeichnet werden.
  • Insbesondere in Halbleiter-Speichervorrichtungen, welche z.B. flüchtige oder nicht flüchtige Speicherelemente aufweisen, ist eine hohe Integrationsdichte erforderlich, um eine maximale Anzahl von Informationen pro Flächeneinheit zu realisieren. Darüber hinaus sind die Herstellungskosten für die Vermarktung von besonderer Bedeutung.
  • Üblicherweise werden zur Realisierung derartiger vertikaler Leitbahnstrukturen bzw. Kontakte oder Kontakt-Vias mittels fotolithographischer Verfahren Kontaktlöcher bzw. Öffnungen in den dielektrischen Schichten ausgebildet und die Kontaktlöcher anschließend mit elektrisch leitendem Füllmaterial aufgefüllt. Nachteilig sind hierbei insbesondere auf Grund des fotolithographischen Verfahrens die sehr hohen Herstellungskosten sowie die nur begrenzt realisierbaren minimalen Strukturgrößen, welche eine weitergehende Integration verhindern.
  • Aus der Druckschrift US 2003/0189202 A1 ist ein Verfahren zur Herstellung einer vertikalen Leitbahnstruktur bekannt, wobei ein Kontaktgebiet auf einem Trägersubstrat und darauf ein Katalysator ausgebildet wird. Anschließend wird ein freistehender elektrisch leitender Nanodraht auf dem Katalysator und dem Kontaktgebiet mittels CVD hergestellt und der freistehende Nanodraht in einer dielektrischen Schicht eingebettet.
  • Ferner ist aus der EP 1 473 767 A2 eine Speichervorrichtung mit einem Speicherelement und einem Auswahltransistor zum Auswählen des Speicherelements über eine Wortleitung und zum Lesen/Schreiben der Information über eine Bitleitung bekannt, wobei eine elektrisch leitende Nanoröhre das Speicherelement mit dem Auswahltransistor verbindet.
  • Weiterhin offenbart die Druckschrift DE 101 33 373 A1 ein MRAM-Speicherarray mit Nanoröhren zwischen den weich- und hartmagnetischen Bereichen der jeweiligen Speichereinheiten.
  • Die Druckschrift US 2005/0026411 A1 behandelt die Kontaktierung von Nanoröhren mittels eines selbstjustierenden Verfahrens, wobei die Nanoröhren in einer Einbettmasse eingebettet werden und auf der entstehenden Oberfläche das Elektrodenmaterial abgeschieden wird. Durch einen Lift-off wird die Ein bettmasse entfernt und gleichzeitig die abgeschiedene Elektroden-Metallebene strukturiert.
  • Aus der Literaturstelle Nihei, M. et al.: "Direct diametercontrolled growth of multiwall carbon nanotubes on Nickel-Silicide layer", Jpn. J. Appl. Phys., ISSN 0021-4922, 2003, Vol. 42, Part 2, No. 6B, L721-L723 ist das Aufwachsen von Kohlenstoff-Nanoröhren auf Nickelsiliziden zum Bilden vertikaler Leitbahnen bekannt, wobei das Aufwachsen in Kontaktlöchern stattfindet.
  • Ferner offenbart die Literaturstelle Höhnlein, W. et al.: „Kohlenstoff-Nanoröhrchen für die Mikroelektronik?", Physik Journal, ISSN 1617-9439, 2004, Vol. 3, No. 10, Seiten 39 bis 44, ein ex-situ und in-situ Herstellungsverfahren für Nanoröhrchen, wobei auf die Realisierungsmöglichkeiten zum Ausbilden von vertikalen Leiterbahnen aus derartigen Nanoröhrchen eingegangen wird.
  • Nachteilig bei den herkömmlichen Verfahren und Speichervorrichtungen ist jedoch ein erhöhter Kostenaufwand sowie teilweise nur unzureichende elektrische Eigenschaften der Leitbahnstrukturen.
    •
  • Der Erfindung liegt daher die Aufgabe zu Grunde ein Herstellungsverfahren für vertikale Leitbahnstrukturen, eine Speichervorrichtung sowie ein zugehöriges Herstellungsverfahren zu schaffen, wobei die elektrischen Eigenschaften verbessert und die Herstellungskosten verringert sind.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich des Herstellungsverfahrens für die vertikale Leitbahnstruktur durch die Maßnahmen des Patentanspruchs 1, hinsichtlich der Speichervorrichtung durch die Merkmale des Patentanspruchs 7 und hin sichtlich des Herstellungsverfahrens für die Speichervorrichtung durch die Maßnahmen des Patentanspruchs 19 gelöst.
  • Insbesondere bei Verwendung von Silizium-Nanoelementen wird eine vollständige Silizidierung durchgeführt, wodurch sich die elektrischen Eigenschaften der Leitbahnstruktur weiter verbessern lassen und insbesondere ein Leitbahn-Widerstand wesentlich verringert wird.
  • Zur Verbesserung einer elektrischen Kontaktierung können an der Oberfläche des Kontaktgebiets eine Metall-Halbleiterverbindung und insbesondere bei Verwendung von Silizium als Halbleitermaterial sogenannte Silizide ausgebildet werden.
  • Ferner kann zur weitergehenden Verringerung bzw. Verkleinerung der Strukturgröße der vertikalen Leitbahnstruktur der Katalysator mittels z.B. thermischer Prozessierung koaguliert werden. Auf diese Weise erhält man einen selbstjustierenden Struktur-Verkleinerungsprozess, welcher eine Querschnittsfläche der vertikalen Leitbahnstruktur wesentlich verringert.
  • Vorzugsweise werden Nanodrähte, Nanoröhren oder Nanofasern als Nanoelemente hergestellt.
  • Als dielektrische Schicht wird vorzugsweise SiO2 mittels z.B. eines CVD-Verfahrens ganzflächig abgeschieden und anschließend bis zur Oberfläche des Nanoelements planarisiert. Auf diese Weise erhält man eine Isolierung mit hervorragenden elektrischen Eigenschaften, wobei eine Schichtdicke der dielektrischen Schicht besonders einfach eingestellt werden kann.
  • Die Speichervorrichtung weist zumindest ein Speicherelement sowie zumindest einen Auswahltransistor zum Auswählen des zu mindest einen Speicherelements über eine Wortleitung auf, wobei zum Lesen/Schreiben der Information ferner eine Bitleitung angeschaltet ist. Ein vollständig silzidiertes Silizium-Nanoelement verbindet hierbei das Speicherelement mit dem Auswahltransistor, wodurch wiederum bei minimalen Kosten die elektrische Leitfähigkeit der vertikalen Leitbahn verbessert ist.
  • Zur Realisierung von sogenannten erhöhten Source-/Draingebieten können auf dem im Halbleitersubstrat vorhandenen Source/Draingebieten zusätzlich epitaktisch abgeschiedene Halbleiterschichten ausgebildet werden, wodurch sich die elektrischen Eigenschaften der zu realisierenden Auswahltransistoren weiter verbessern lassen.
  • Vorzugsweise wird als Speicherelement ein Phasen-Wechsel-Speicherelement an der Oberfläche der dielektrischen Schicht ausgebildet und über das Nanoelement angeschlossen. Auf Grund der sehr geringen Querschnittsflächen des Nanoelements können die für eine Programmierung eines in Phasen-Wechsel-Speicherelementen verwendeten Phasen-Wechsel-Materials notwendigen ausreichend hohen elektrischen Stromdichten problemlos realisiert werden.
  • Alternativ können auch Kondensatoren und andere resistiv schaltbare Speicherzellen als Speicherelemente an der Oberfläche der die Nanoelemente einbettenden dielektrischen Schicht ausgebildet werden.
  • Vorzugsweise weist die Speichervorrichtung zwei Auswahltransistoren zum Ansteuern von zwei Speicherelementen auf, wobei ein gemeinsames Diffusionsgebiet der Auswahltransistoren diese elektrisch miteinander verbindet. Auf diese Weise kann ei ne Informationsdichte pro Flächeneinheit weiter gesteigert werden.
  • Hinsichtlich des Verfahrens zur Herstellung einer Speichervorrichtung werden vorzugsweise in einem Halbleitersubstrat zumindest ein aktives Gebiet ausgebildet und anschließend auf dem Halbleitersubstrat bzw. an der Oberfläche des aktiven Gebiets streifenförmige Wortleitungsstapel mit einer Gate-Dielektrikumschicht und einer Gateschicht zum Festlegen von zumindest zwei Kontaktgebieten im aktiven Gebiet ausgebildet. Nach dem Ausbilden von Source-/Draingebieten in diesen Kontaktgebieten erfolgt wiederum ein Ausbilden von zumindest einem freistehenden elektrisch leitenden Nanoelement auf zumindest einem der Kontaktgebiete, wobei anschließend das zumindest eine freistehende Nanoelement in einer dielektrischen Schicht eingebettet wird. Ferner wird eine Bitleitungsschicht zumindest in der dielektrischen Schicht ausgebildet, die mit dem weiteren Kontaktgebiet elektrisch verbunden ist.
  • Abschließend wird an der Oberfläche der dielektrischen Schicht zumindest ein Speicherelement ausgebildet, das mit dem zumindest einen Nanoelement elektrisch verbunden ist. Auf diese Weise erhält man mit minimalen Kosten eine Speichervorrichtung mit außerordentlich hoher Integrationsdichte.
  • Vorzugsweise wird eine Vielzahl von inselförmigen aktiven Gebieten im Halbleitersubstrat ausgebildet und diese durch jeweils zwei Wortleitungsstapel in drei Kontaktgebiete aufgeteilt. Dadurch werden zwei Ein-Transistor-Speichervorrichtungen kostengünstig hergestellt, wobei ein zwischen den zwei Wortleitungsstapeln liegendes Kontaktgebiet ein gemeinsames Draingebiet der Auswahltransistoren darstellt und in den verbleibenden Kontaktgebieten jeweilige Sourcegebiete realisiert werden.
  • Vorzugsweise wird auf dem gemeinsamen Draingebiet ein gemeinsames Nanoelement ausgebildet, wobei im Bereich des gemeinsamen Nanoelements anschließend eine erste Vertiefung in der dielektrischen Schicht realisiert wird, in dieser ersten Vertiefung eine Bitleitungsschicht aufgefüllt und anschließend die Bitleitungsschicht zum Ausbilden einer zweiten Vertiefung zurückgeätzt wird, um abschließend die zweite Vertiefung mit einem dielektrischen Füllmaterial vollständig aufzufüllen. Auf diese Weise kann eine vollständig in der dielektrischen Schicht eingebettete Bitleitung realisiert werden, welche eine nachfolgende Prozessierung und insbesondere Herstellung der Speicherelemente wesentlich vereinfacht.
  • Alternativ kann auf dem gemeinsamen Draingebiet aber auch kein Nanoelement ausgebildet werden, wobei nach dem Einbetten der freistehenden Nanoelemente ein Rückätzen der dielektrischen Schicht zum Freilegen eines oberen Bereichs der Nanoelemente durchgeführt wird, ein Ausbilden einer dielektrischen Ätzstoppschicht an der Oberfläche der dielektrischen Schicht und der freigelegten Bereiche der Nanoelemente durchgeführt wird, und eine Hilfs-Dielektrikumschicht an der Oberfläche der Ätzstoppschicht ausgebildet wird. Anschließend wird im Bereich des gemeinsamen Draingebiets ein Graben in der dielektrischen Schicht, der Ätzstoppschicht und der Hilfs-Dielektrikumschicht bis zum Draingebiet ausgebildet, dieser Graben mit der Bitleitungsschicht aufgefüllt, die Bitleitungsschicht zum Ausbilden einer Vertiefung zurückgeätzt und diese Vertiefung mit dielektrischem Füllmaterial vollständig aufgefüllt. Wiederum erhält man eine vollständig in der dielektrischen Schicht eingebettete Bitleitung, welche ein nachfolgendes Ausbilden der Speicherelemente wesentlich vereinfacht.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wir nachstehen anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1A bis 11 vereinfachte Schnittansichten sowie Draufsichten wesentlicher Verfahrensschritte bei der Herstellung einer Speichervorrichtung mit erfindungsgemäßer Leitbahnstruktur gemäß einem ersten Ausführungsbeispiel;
  • 12A und 12B eine vereinfachte Schnittansicht sowie ein zugehöriges Ersatzschaltbild einer Speichervorrichtung gemäß einem zweiten Ausführungsbeispiel;
  • 13A bis 16B vereinfachte Schnittansichten sowie Draufsichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer Speichervorrichtung gemäß einem dritten Ausführungsbeispiel.
  • 1A und 1B zeigen jeweils eine vereinfachte Schnittansicht sowie eine zugehörige Draufsicht zur Veranschaulichung vorbereitender Verfahrensschritte bei der Herstellung einer vertikalen Leitbahnstruktur sowie einer entsprechenden Speichervorrichtung.
  • Zunächst werden in einem Trägersubstrat 1, welches beispielsweise ein Halbleitersubstrat und insbesondere ein monokristallines Silizium-Halbleitersubstrat darstellt, aktive Gebiete AA durch das Ausbilden von z.B. einer flachen Grabenisolierung 2 hergestellt. Die aktiven Gebiete AA werden vorzugsweise inselförmig, d.h. in Form von ovalen oder rechteckförmigen abgeschlossenen Gebieten durch ein STI-Verfahren (Shallow Trench Isolation) festgelegt.
  • Anschließend kann gemäß 1A eine Gate-Dielektrikumschicht 3 vorzugsweise ganzflächig an der Oberfläche des Trägersubstrats 1 bzw. der aktiven Gebiete AA und der flachen Grabenisolierung 2 ausgebildet werden. Vorzugsweise wird mittels eines thermischen Oxidationsverfahrens ein Gateoxid mit hoher Qualität und sehr geringer Dicke als Gate-Dielektrikumschicht 3 thermisch ausgebildet. Anschließend erfolgt ein vorzugsweise ganzflächiges Abscheiden einer elektrisch leitenden Gateschicht 4, wobei vorzugsweise dotiertes polykristallines Halbleitermaterial und insbesondere Polysilizium abgeschieden wird. Ferner wird eine Hartmaskenschicht 5 an der Oberfläche der Gateschicht 4 wiederum vorzugsweise ganzflächig ausgebildet, wobei beispielsweise Siliziumnitrid oder Siliziumdioxid verwendet wird.
  • Anschließend werden die Gateschicht 4 und die Hartmaskenschicht 5 unter Verwendung eines nicht dargestellten Resists mittels fotolithographischer Verfahren strukturiert und die in 1A dargestellten Wortleitungsstapel ausgebildet. Vorzugsweise bleibt hierbei die Gate-Dielektrikumschicht 3 noch ganzflächig bestehen. Nach dem Entfernen des (nicht dargestellten) Resists erfolgt anschließend das Ausbilden von sogenannten Spacern 6, wobei z.B. eine SiN- oder SiO2-Schicht ganzflächig abgeschieden und anisotrop zurückgeätzt wird, bis lediglich die Spacer 6 an den Seitenwänden der Wortleitungsstapel stehen bleiben.
  • Unter Verwendung dieser Wortleitungsstapel bzw. der zusätzlich vorhandenen Spacer 6 und Hartmaskenschicht 5 können anschließend zur Realisierung der für einen Feldeffekttransistor notwendigen Dotiergebiete die entsprechenden Source/Drain-, Anschluss- oder LDD-Implantationen durchgeführt werden. Auf Grund der inselförmigen Ausbildung der aktiven Gebiete AA und der Verwendung von genau zwei streifenförmigen Wortleitungsstapeln, welche die aktiven Gebiete AA derart überlagern, dass genau drei Kontaktgebiete im aktiven Gebiet AA festgelegt werden, erhält man eine Speichervorrichtung mit zwei Speicherzellen, bei der eine Speicherzelle jeweils einen Feldeffekttransistor aufweist und die beiden Speicherzellen einen gemeinsamen Drain Kontakt aufweisen. Bereits aus diesem Grund erhält man eine sehr hohe Integrationsdichte.
  • 1B zeigt eine vereinfachte Draufsicht der Darstellung gemäß 1A, wobei jedoch die Darstellung der Gate-Dielektrikumschicht 3 weggelassen wurde, um die inselförmige Struktur der aktiven Gebiete AA in Verbindung mit den darüber liegenden Wortleitungsstapeln bzw. Wortleitungen WL1, WL2 besser zu veranschaulichen.
  • Gemäß 2 wird nunmehr die Gate-Dielektrikumschicht 3 zumindest von der Oberfläche der aktiven Gebiete AA bzw. des Halbleitersubstrats 1 entfernt. Vorzugsweise wird hierfür verdünnte Flusssäure (HF) zum Entfernen der SiO2-Gate-Dielektrikumschicht 3 verwendet.
  • Bei einem optionalen Verfahrensschritt gemäß 3 kann nachfolgend zur Verbesserung der elektrischen Eigenschaften des auszubildenden Feldeffekttransistors ein sogenanntes erhöhtes Source-/Draingebiet ausgebildet werden, wobei mittels selektiver epitaktischer Abscheideverfahren eine erhöhte Halbleiterschicht 7A zumindest an der Oberfläche der Source /Draingebiete S und D ausgebildet wird. Vorzugsweise wird hierbei eine selektive Si-Epitaxie durchgeführt.
  • Vorzugsweise kann gemäß 4 zusätzlich zum Verfahrensschritt gemäß 3 oder alternativ hierzu eine Metall-Halbleiterverbindung 7B als Oberfläche der Kontaktgebiete ausgebildet werden, wobei bei Verwendung von Silizium als Halbleitermaterial insbesondere selbstjustierende Silizidierprozesse angewendet werden (Salicide, Self aligned Silicide). Derartige Metall-Halbleiterverbindungen 7B sind beispielsweise CoSi, NiSi, TiSi usw..
  • Zur Ausbildung einer selektiven CoSix-Metall-Halbleiterverbindung 7B kann beispielsweise mittels herkömmlicher Sputter-Verfahren (PVD, Physical Vapor Deposition) zunächst ein Co/TiN-Schichtstapel abgeschieden werden. Anschließend erfolgt ein erstes thermisches Ausheilen bei ca. 500 bis 600 Grad Celsius mit nachfolgendem Nassätzen der verbliebenen Co- und TiN-Schichten mittels z.B. H2O2. Abschließend erfolgt ein zweites thermisches Ausheilen der CoSi-Metall-Halbleiterverbindung 7B bei ca. 600 bis 700 Grad Celsius, wodurch man die in 4 dargestellte Metall-Halbleiterverbindung 7B ausschließlich an den freiliegenden Oberflächen des Halbleitersubstrats 1 bzw. den Kontaktgebieten für die Speichervorrichtung erhält.
  • In der Peripherie eines Halbleiterbausteins bzw. einer integrierten Halbleiterschaltung können hierbei Abblock-Masken ausgebildet sein, um eine derartige Silizidierung zu verhindern.
  • Gemäß 5A bis 5C werden nunmehr die vertikalen Leitbahnstrukturen an der Oberfläche der Kontaktgebiete bzw. der an den Source- und Draingebieten S und D ausgebildeten Metall-Halbleiterverbindungen 7B hergestellt. Zur Vermeidung einer Prozessierung von Randbereichen können diese oder eine entsprechende Peripherie wiederum z.B. mittels eines Resists abgedeckt werden.
  • An den freiliegenden Kontaktgebieten bzw. an der Oberfläche der Metall-Halbleiterverbindungen 7B wird nunmehr jeweils ein Katalysator selektiv ausgebildet, wobei z.B. ein stromloses Abscheideverfahren durchgeführt wird. Beispielsweise wird Ti, Pd, Pt, Au, Cu, Co, Cr, Hf, Ir, Mn, Mo, Ni, Rh, Ta, W, oder Zr mittels eines stromlosen Abscheideverfahrens (electroless deposition) nur an den Oberflächen der silizidierten Source- und Draingebiete S und D abgeschieden.
  • Sofern zur Maskierung in Randbereichen oder an sonstigen Stellen des Halbleitersubstrats 1 ein Resist verwendet wurde, kann dieser nunmehr gestrippt bzw. entfernt werden. Ferner kann zur weiteren Verkleinerung einer Querschnittsfläche der auszubildenden vertikalen Leitbahnstruktur nachfolgend der Katalysator 8 koaguliert werden. Genauer gesagt wird bei einer Temperatur von z.B. 200-500 Grad Celsius der Katalysator derart verflüssigt, dass sich Katalysator-Tröpfchen an der Oberfläche der Metall-Halbleiterverbindung 7B ausbilden, welche eine kleinere Fläche aufweisen als die Oberflächen dieser Metall-Halbleiterverbindung 7B. In einem nachfolgenden Schritt erfolgt nunmehr das Ausbilden eines freistehenden elektrisch leitenden Nanoelements bzw. einer freistehenden elektrisch leitenden Nanostruktur 9 zwischen dem Katalysator 8 und dem Kontaktgebiet bzw. silizidierten Source- und Draingebiet S und D.
  • Als Nanoelemente bzw. Nanostrukturen 9 werden nachfolgend insbesondere Nanodrähte (nanowires), Nanoröhren (nanotubes) oder Nanofasern (nanofibers) ausgebildet, die in der Halbleitertechnik eine zunehmende Bedeutung einnehmen. Aus der Literaturstelle Lieber, C.M. et al.: "Nanowire Superlattices", Nano Letters, Volume 2, No. 2, Februar 2002 ist beispielsweise die Herstellung von derartigen Nanodrähten mit modulierten Strukturen bekannt. Ferner beschreibt die Literaturstelle Cui, Y. et al.: „High Performance Silicon Nanowire Field Effect Transistors", Nano Letters, Volume 3, No. 2, 2003, Seiten 149-152 die Verwendung von Silizium-Nanodrähten und Kohlenstoff-Nanoröhren bei der Herstellung von Feldeffekttransistoren. Ferner beschreibt die Literaturstelle Cui, Y., et al.: „Diameter-controlled synthesis of single-crystal silicon nanowires", Applied Physiscs Letters, Volume 78, No. 15, 9. April 2001, Seiten 2214 bis 2216, die Verwendung von Silizium-Nanodrähten sowie deren Herstellung. Schließlich ist aus der Literaturstelle Merkulov, V., et al.: „Effects of spatial separation on the growth of vertically aligned carbon nanofibers produced by plasma-enhanced chemical vapor deposition", Applied Physics Letters, Volume 80, No. 3, 21. Januar 2002, Seiten 476-478 die Herstellung von vertikalen Kohlenstoff-Nanofasern unter Verwendung eines Ni-Katalysators bekannt.
  • Unter Verwendung eines der vorstehend beschriebenen Verfahren werden nunmehr die in 5A bis 5C dargestellten freistehenden elektrisch leitenden Nanoelemente bzw. Nanostrukturen 9 derart ausgebildet, dass ihre Höhe die Höhe der Wortleitungsstapel mit ihrer Hartmaskenschicht 5 und den Spacern 6 wesentlich überragt. Die freistehenden elektrisch leitenden Nanoelemente 9 werden somit selbstjustierend und ohne Verwendung einer zusätzlichen Lithographie zwischen den Katalysatoren 8 und den Kontaktgebieten bzw. den Source- und Draingebieten S und D ausgebildet.
  • Erfindungsgemäß werden diese freistehenden elektrisch leitenden Nanoelemente 9, sofern es sich um Halbleiter-Nanoelemente und insbesondere um Silizium-Nanoelemente handelt, nachfolgend silizidiert, wodurch sich eine elektrische Leitfähigkeit wesentlich erhöht und somit die elektrischen Eigenschaften der vertikalen Leitbahnstruktur stark verbessert werden. Genauer gesagt kann wiederum unter Verwendung einer Blockier-Maske in der Peripherie oder an Teilen des Halbleitersubstrats, welche geschützt werden müssen, z.B. ein Co/TiN-Schichtenstapel aufgesputtert werden, wobei wie bei der Me tall-Halbleiterverbindung 7B anschließend eine erste CoSi-Temperung durchgeführt wird, anschließend ein Nassätzen bzw. Entfernen der verbleibenden Co- und TiN-Schichten erfolgt und abschließend ein zweites CoSi-Ausheilen durchgeführt wird. Vorzugsweise wird hierbei das gesamte freistehende Nanoelement 9 vollständig silizidiert. Selbstverständlich sind zur Silizidierung auch andere Metalle wie beispielsweise Ni möglich, wobei ein Nickel-Silizid für das Silizium-Nanoelement 9 ausgebildet wird.
  • In den nicht dargestellten Randbereichen bzw. Anschlussbereichen für die Wortleitungsstapel werden entsprechende Wortleitungs-Kontaktbereiche selbstverständlich zunächst abgedeckt, um eine unerwünschte Ausbildung von Nanoelementen zuverlässig zu verhindern. Eine Kontaktierung dieser Wortleitungsstapel erfolgt üblicherweise auf herkömmliche Art und Weise mittels fotolithographischer Strukturierungsprozesse, wobei entsprechende Kontaktlöcher freigeätzt werden und anschließend elektrisch leitendes Füllmaterial eingebracht wird.
  • Gemäß 6 erfolgt nunmehr ein vollständiges Einbetten der freistehenden Nanoelemente 9 in einer dielektrischen Schicht 10, wobei vorzugsweise eine ganzflächige Abscheidung von SiO2 mit nachfolgender Planarisierung mittels eines CMP-Verfahrens durchgeführt wird, welches an der Oberfläche bzw. bei Erreichen der obersten Bereiche der Nanoelemente 9 angehalten wird. Auf diese Weise können die freistehenden Nanoelemente 9 mechanisch stabilisiert und mit einem hochwertigen dielektrischen Material voneinander isoliert werden, wodurch sich die elektrischen und mechanischen Eigenschaften eines Halbleiterbauelements verbessern. Auf Grund des verwendeten CMP-Planarisierungsverfahrens werden gleichzeitig die nicht länger benötigten Katalysatoren 8 automatisch und kostengünstig entfernt.
  • Vorzugsweise wird ein CVD-Verfahren (Chemical Vapor Deposition) zum Abscheiden der dielektrischen Schicht 10 verwendet, wobei das Material insbesondere TEOS aufweisen kann.
  • Gemäß 7 wird an der planarisierten Oberfläche der dielektrischen Schicht 10 bzw. der Nanoelemente 9 eine weitere Resistschicht 11 aufgebracht und fotolithographisch strukturiert. Zum Ausbilden einer Bitleitung wird hierbei im Bereich des gemeinsamen Nanoelements 9, welches über dem gemeinsamen Draingebiet D ausgebildet ist, eine erste Vertiefung V1 in der dielektrischen Schicht 10 geätzt, wobei gleichzeitig auch das Nanoelement bzw. die Nanostruktur 9 entfernt wird. In 8B ist eine entsprechende Draufsicht dargestellt, wobei 8C wiederum eine Schnittansicht gemäß eines Schnitts B-B darstellt.
  • Nach diesem Ausbilden der ersten Vertiefung V1 bzw. dem Ätzen der dielektrischen Schicht 10 und des oberen Bereichs des Nanoelements 9 für das gemeinsame Draingebiet D wird gemäß 9A bis 9C anschließend der Resist entfernt und die erste Vertiefung V1 mit einer Bitleitungsschicht 12 aufgefüllt und anschließend die Bitleitungsschicht 12 zum Ausbilden einer zweiten Vertiefung V2 erneut zurückgeätzt. Vorzugsweise wird als Material für die Bitleitung bzw. die Bitleitungsschicht 12 dotiertes polykristallines Halbleitermaterial und insbesondere Polysilizium verwendet. Grundsätzlich können jedoch auch metallische Materialien und insbesondere Wolfram als Bitleitungsschicht 12 verwendet werden.
  • Nachfolgend wird gemäß 10 die zweite Vertiefung V2 mit einem dielektrischen Füllmaterial 13 vollständig aufgefüllt, wodurch man eine vollständig in der dielektrischen Schicht 10 eingebettete Bitleitungsschicht 12 bzw. Bitleitung erhält, welche über ein gemeinsames Nanoelement 9 mit dem gemeinsamen Draingebiet D in Verbindung steht. Vorzugsweise wird als dielektrisches Füllmaterial 13 wiederum SiO2 mittels eines CVD-Verfahrens ganzflächig abgeschieden und eine erneute Planari sierung durchgeführt, wobei die oberen Bereiche der weiteren Nanoelemente 9 als Stoppschichten dienen.
  • Gemäß 11 erfolgt nunmehr das Ausbilden der Speicherelemente an der planarisierten Oberfläche der dielektrischen Schicht bzw. der freiliegenden Nanoelemente 9, wobei gemäß dem ersten Ausführungsbeispiel sogenannte Phasen-Wechsel-Speicherelemente PW1 und PW2 ausgebildet werden.
  • Derartige Phasen-Wechsel-Speicherelemente (Phase Change Memory Elements) verwenden Materialien, die hinsichtlich ihrer elektrischen Eigenschaften eine reversible Umschaltbarkeit von einer Phase in eine andere Phase aufweisen. Beispielsweise wechseln derartige Materialien zwischen einer amorph geordneten Phase und einer kristallin oder polykristallin geordneten Phase. Insbesondere ein Widerstand bzw. ein Leitwert eines derartigen Materials ist in diesen zwei unterschiedlichen Phasenzuständen sehr verschieden.
  • In Phasen-Wechsel-Speicherelementen werden daher üblicherweise derartige Phasen-Wechsel-Materialien verwendet, die beispielsweise Legierungen von Elementen in der Gruppe VI des Periodensystems darstellen und als sogenannte Kalkogenide (Chalcogenides) oder kalkogenische Materialien bezeichnet werden. Unter derartigen Phasen-Wechsel-Materialien werden demzufolge nachfolgend Materialien verstanden, die zwischen zwei unterschiedlichen Phasenzuständen mit unterschiedlichen elektrischen Eigenschaften (Widerständen) umgeschaltet werden können.
  • Die derzeit am weitesten verbreiteten Kalkogenide bzw. Phasen-Wechsel-Materialien bestehen aus einer Legierung aus Ge, Sb und Te (GST, GexSbyTez). Ge2Sb2Te5 wird bereits in einer Vielzahl von Phasen-Wechsel-Speicherelementen verwendet und ist darüber hinaus als Material für wiederbeschreibbare optische Speichermedien (z.B. CDs, DVDs usw.) bekannt.
  • Die Änderungen des Widerstands von Phasen-Wechsel-Materialien werden genutzt, um beispielsweise nicht-flüchtige Speichervorrichtungen (NVM, Non Volatile Memory) zu schaffen und Informationen zu speichern. In der amorphen Phase weisen demzufolge derartige Materialien einen höheren Widerstand auf als in der kristallinen oder polykristallinen Phase. Demzufolge kann ein Phasen-Wechsel-Material als programmierbarer Widerstand verwendet werden, dessen Widerstandsbetrag in Abhängigkeit von seinem Phasenzustand reversibel verändert werden kann.
  • Eine Übersicht derartiger Phasen-Wechsel-Materialien ist beispielsweise aus der Literaturstelle S. Hatkins et al.: „Overview of phase-change chalcogenide non-volatile memory technology", MRS Bulletin/November 2004, Seiten 829-832 bekannt.
  • Ein Wechsel der Phase in derartigen Materialien kann durch eine lokale Erhöhung einer Temperatur verursacht werden. Unter 150 Grad Celsius sind üblicherweise beide Phasenzustände stabil. Über 300 Grad Celsius erfolgt eine schnelle Kernbildung von Kristallen, weshalb man eine Änderung des Phasenzustandes in einen kristallinen oder polykristallinen Zustand erhält, sofern eine derartige Temperatur ausreichend lange vorliegt. Um den Phasenzustand wiederum in den amorphen Zustand zu bringen, wird die Temperatur über den Schmelzpunkt von 600 Grad Celsius gebracht und sehr schnell abgekühlt. Beide kritischen Temperaturen, sowohl für die Kristallisierung als auch für das Schmelzen, können unter Verwendung eines elektrischen Stromes erzeugt werden, der durch eine elektrisch leitende Anschlusselektrode mit einem vorbestimmten Widerstand fließt und in Kontakt oder in der Nähe des Phasen-Wechsel-Materials ist. Die Erwärmung erfolgt hierbei durch sogenannte joulsche Erwärmung.
  • Gemäß 11 wird nunmehr ein derartiges Phasen-Wechsel-Material 14 ganzflächig an der planarisierten Oberfläche bzw. der Nanoelemente 9 abgeschieden, wobei vorzugsweise ein PVD- oder CVD-Verfahren durchgeführt wird. Anschließend wird eine Phasen-Wechsel-Elektrodenschicht 15 wiederum vorzugsweise ganzflächig an der Oberfläche des Phasen-Wechsel-Materialschicht 14 abgeschieden, wobei beispielsweise TiN abgeschieden wird. Abschließend wird unter Verwendung herkömmlicher fotolithographischer Verfahren dieser Schichtenstapel strukturiert, wodurch sich an den Oberflächenbereichen der Nanoelemente die in 11 dargestellten Phasen-Speicherelemente PW1 und PW2 realisieren lassen.
  • Während bei herkömmlichen Phasen-Wechsel-Speicherelementen die benötigten sehr hohen Programmierströme, welche für die Änderung des Phasenzustandes erforderlich sind, einen wesentlichen Nachteil darstellen, können auf Grund der verwendeten Nanoelemente 9 erstmalig und ohne zusätzliche Kosten sehr kleine Kontaktflächen zum Phasen-Wechsel-Speicherelement realisiert werden, die eine starke räumliche Begrenzung des Strompfades und somit die Programmierung der Phasen-Wechsel-Speicherelemente PW1 und PW2 auch mit sehr kleinen Programmierströmen ermöglichen. Auf diese Weise erhält man eine nicht-flüchtige Speichervorrichtung mit außerordentlich hoher Integrationsdichte welche äußerst kostengünstig herzustellen und mit sehr geringen Programmierströmen zu betreiben ist.
  • Neben dem vorstehend beschriebenen Phasen-Wechsel-Speicherelement können auch weitere resisitiv schaltbare Speicherelemente verwendet werden. Dies sind beispielsweise MRAM-Speicherelemente (Magnetic RAM), bei denen eine magnetische Schicht zum Speichern von Informationen programmiert und ausgelesen werden kann. Weiterhin sind z.B. CBRAM-Speicherelemente (Conductive Bridging RAM) bekannt, bei denen in einem Festkörperelektrolyten oder Kalkogenid eine Leitfähigkeit durch die Erzeugung von leitenden Mikrobrücken eingestellt werden kann. In der Literaturstelle G. Müller et al.: "Status and Outlook of Emerging Nonvolatile Memory Technologies", IEEE 2004, sind entsprechende Speicherelemente beschrieben.
  • 12A und 12B zeigen eine vereinfachte Schnittansicht einer Speichervorrichtung gemäß einem zweiten Ausführungsbeispiel, wobei an Stelle der Phasen-Wechsel-Speicherelemente Stapelkondensatoren C1 und C2 als flüchtige Speicherelemente verwendet werden. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder entsprechende Schichten und Elemente wie in den 1 bis 11, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß dem Ersatzschaltbild nach 12B besitzt die erfindungsgemäße Speichervorrichtung somit zwei Auswahltransistoren T1 und T2, welche jeweils an eine Wortleitung WL1 und WL2 angeschaltet sind und deren gemeinsames Drain mit einer gemeinsamen Bitleitung BL verbunden ist. An den jeweiligen Sourcegebieten der vorzugsweise aus Feldeffekttransistoren bestehenden Auswahltransistoren T1 und T2 sind als Speicherelemente die Kondensatoren C1 und C2 angeschaltet.
  • Gemäß dem zweiten Ausführungsbeispiel werden wiederum die gleichen Verfahrensschritte wie in den 1 bis 10 dargestellt durchgeführt, weshalb auf deren detaillierte Beschreibung nachfolgend verzichtet wird. Nach einem Verfahrensschritt, wie er in 10 dargestellt ist, wird gemäß dem zweiten Ausführungsbeispiel zunächst eine Ätzstoppschicht 16 ganzflächig ausgebildet, wobei beispielsweise mittels eines CVD-Verfahrens eine dünne SiN-Ätzstoppschicht abgeschieden wird. An der Oberfläche dieser Ätzstoppschicht 16 wird anschließend eine weitere dielektrische Schicht 17 ausgebildet, wobei vorzugsweise wiederum mittels eines CVD-Verfahrens eine SiO2-Schicht abgeschieden wird.
  • In diese weitere dielektrische Schicht 17 wird anschließend unter Verwendung eines nicht dargestellten Resists ein Graben bzw. Vertiefungen bis zur Oberfläche der dielektrischen Schicht 10 zumindest im Bereich der weiteren Nanoelemente 9 für die Sourcegebiete S ausgebildet, wobei die weiteren Nanoelemente 9 an ihrer oberen Oberfläche freigelegt werden.
  • Anschließend wird eine erste Kondensator-Elektrodenschicht 18 zumindest am Boden der Grabenoberfläche bzw. der Vertiefungen ausgebildet, wobei vorzugsweise mittels eines CVD- oder ALD-Verfahrens (Atomic Layer Deposition) eine polykristalline Halbleiterschicht und insbesondere dotiertes Polysilizium abgeschieden und mittels eines CMP-Verfahrens strukturiert wird. Alternativ kann auch eine Metall-Schicht wie z.B. TiN als erste Elektrode verwendet werden. Anschließend wird eine Kondensator-Dielektrikumschicht 19 zumindest an der Oberfläche der ersten Kondensator-Elektrodenschicht 18 ausgebildet, wobei vorzugsweise ein sogenanntes High-k-Dielektrikum (z.B. Al2O3) mittels ALD-Verfahren ganzflächig abgeschieden wird. Abschließend erfolgt ein ganzflächiges Abscheiden einer zweiten Kondensator-Elektrodenschicht 20 bzw. der Kondensator-Gegenelektrode, wobei vorzugsweise mittels eines CVD- oder ALD-Verfahrens eine TiN-Schicht abgeschieden wird.
  • Auf diese Weise erhält man die in 12A dargestellte Speichervorrichtung gemäß einem zweiten Ausführungsbeispiel, welche wiederum eine hohe Integrationsdichte aufweist und besonders kostengünstig herzustellen ist. Insbesondere auf Grund der vertikalen Leitbahnstrukturen, welche selbstjustierend an der Oberfläche der Source- und Draingebiete S und D aufgewachsen werden, ergeben sich die wesentlichen Kostenvorteile.
  • Ferner können auch Kondensatoren als nichtflüchtige Speicherelemente verwendet werden, wobei das Kondensatordielektrikum z.B. aus einem ferroelektrischen Material, z.B. PZT (Blei-Zirkonium-Titanat), besteht. Derartige Speicherelemente werden üblicherweise als FeRAM-Speicherelemente (Ferro-electric RAM) bezeichnet. In der Literaturstelle G. Müller et al.: "Status and Outlook of Emerging Nonvolatile Memory Technologies", IEEE 2004, sind entsprechende Speicherelemente beschrieben.
  • 13A bis 16B zeigen weitere Schnittansichten sowie Draufsichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer Speichervorrichtung gemäß einem dritten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente wie in 1 bis 12 bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 13A und 13B werden zunächst wiederum an der Oberfläche des Trägersubstrats 1 inselförmige aktive Gebiete AA mittels eines STI-Verfahrens ausgebildet und darüber streifenförmige Wortleitungsstapel bzw. Wortleitungen WL1 und WL2 angeordnet. Im Gegensatz zum ersten und zweiten Ausführungsbeispiel weist jedoch das aktive Gebiet AA in seinem Mittenbereich, in dem später ein gemeinsames Draingebiet D ausgebildet wird, einen seitlich hervorragenden Vorsprung auf, der für eine unmittelbare Kontaktierung des gemeinsamen Draingebiets D durch eine später auszubildende Bitleitungsschicht vorgesehen wird.
  • Gemäß 14 wird hierbei nach dem Ausbilden der Spacer 6 und dem Durchführen der verschiedenen Implantationen zum Ausbilden der Source- und Draingebiete S und D eine Drainmaske M vorzugsweise streifenförmig zwischen den Wortleitungsstapeln WL1 und WL2 zum Abdecken von zumindest dem gemeinsamen Draingebiet D ausgebildet.
  • Vorzugsweise wird hierbei ein sogenanntes SiLK ganzflächig abgeschieden und gemäß 14 strukturiert, wobei insbesondere auf die Literaturstelle A. Birner et al.: "A fourth material: Thermally stable organic gap-fill spin-on-polymer enabling new integration concepts", IEDM Tech. Dig., Dezember 2003, Seiten 665 bis 668, verwiesen wird. Diese auch als Abblockmaske für ein späteres Silizidieren verwendete Maskenschicht M kann ebenfalls in den Randbereichen bzw. der Peripherie einer jeweiligen Halbleiterschaltung ausgebildet werden.
  • Gemäß 15 wird nach dem Entfernen der Gate-Dielektrikumschicht 3 an den freiliegenden Oberflächen des Trägersubstrats 1 mit beispielsweise verdünnter Flusssäure (HF) wiederum eine Metall-Halbleiterverbindung 7B an den freiliegenden Kontaktgebieten bzw. an den freiliegenden Sourcegebieten S durchgeführt, wobei z.B. CoSix als Metall-Halbleiterverbindung 7B ausgebildet werden kann. Hierbei wird auf die vergleichbaren Prozessschritte gemäß dem ersten und zweiten Ausführungsbeispiel verwiesen.
  • Vorzugsweise wird jedoch vor dem zweiten CoSi-Ausheilschritt die SiLK-Maske selektiv zum SiO2 und Si3N4 entfernt und anschließend der zweite Ausheilschritt durchgeführt. Anschließend werden wiederum die gleichen Schritte wie in 5 und 6 durchgeführt, wobei jedoch nach dem Planarisierungsschritt bis zu den oberen Oberflächen der Nanoelemente 9 gemäß 6 nunmehr Rückätzen der dielektrischen Schicht 10 zum Freilegen eines oberen Bereichs der Nanoelemente 9 durchgeführt wird und anschließend eine dielektrische Ätzstoppschicht 21 an der Oberfläche der dielektrischen Schicht 10 und der freigelegten Bereiche der Nanoelemente 9 ausgebildet wird.
  • Als dielektrische Ätzstoppschicht 21 wird wiederum vorzugsweise Si3N4 ganzflächig abgeschieden. Anschließend wird eine Hilfs-Dielektrikumschicht 22 an der Oberfläche der Ätzstoppschicht 21 ganzflächig ausgebildet, wobei vorzugsweise eine SiO2-Abscheidung mit nachfolgender Planarisierung durchgeführt wird.
  • Zum Ausbilden der Bitleitung wird nachfolgend im Bereich des gemeinsamen Draingebiets D ein Graben in der dielektrischen Schicht 10, der Ätzstoppschicht 21 und der Hilfs-Dielektrikumschicht 22 bis hinunter zum Draingebiet D ausgebildet und der Graben mit der Bitleitungsschicht 12 zunächst vollständig aufgefüllt. Wiederum werden als Materialien für die Bitlei tungsschicht 12 vorzugsweise polykristalline Halbleitermaterialien und insbesondere dotiertes Polysilizium verwendet. Grundsätzlich können jedoch auch metallische Materialien und insbesondere Wolfram verwendet werden.
  • Wiederum wird zum Ausbilden einer weiteren Vertiefung die Bitleitungsschicht 12 in ihrem oberen Bereich zurückgeätzt und abschließend die weitere Vertiefung mit einem dielektrischen Füllmaterial 13 vollständig aufgefüllt. Hierbei werden wiederum vergleichbare Materialien wie beim ersten oder zweiten Ausführungsbeispiel eingesetzt und vorzugsweise ein ganzflächiges Abscheiden von SiO2 mit anschließendem Planarisieren durchgeführt.
  • Abschließend können wie beim ersten Ausführungsbeispiel wiederum Phasen-Wechsel-Speicherelemente PW1 und PW2 an den Stellen der freiliegenden Nanoelemente 9 bzw. an der Oberfläche der Hilfs-Dielektrikumschicht 22 ausgebildet werden, wodurch die Speichervorrichtung gemäß dem dritten Ausführungsbeispiel vervollständigt ist.
  • Wiederum erhält man gemäß 16A eine Speichervorrichtung mit maximaler Integrationsdichte, bei der eine Kontaktierung im Wesentlichen selbstjustierend ausgebildet wird.
  • 16B zeigt eine vereinfachte Draufsicht mit einer Schnittdarstellung A-A der in 16A dargestellten Schnittansicht zur Veranschaulichung dieses dritten Ausführungsbeispiels.
  • Gemäß diesem dritten Ausführungsbeispiel kann folglich ein sogenannter Dual-Damscene-Bitleitungs-Prozess angewendet werden, der eine weitere Reduzierung der Kosten ermöglicht. Selbstverständlich sind gemäß dem dritten Ausführungsbeispiel auch weitere zusätzliche Hartmasken einsetzbar.
  • Die vorliegende Erfindung wurde anhand von Phasen-Wechsel-Speicherelementen und Kondensatoren als Speicherelementen beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Speicherelemente. Ferner wurde die Erfindung anhand von zwei Ein-Transistor-Speicherzellen beschrieben, bei der in einem aktiven Gebiet zwei Auswahltransistoren ausgebildet sind. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch andere Speicherzellen-Typen.
    • 1
    Trägersubstrat
    2
    flache Grabenisolierung
    3
    Gate-Dielektrikumschicht
    4
    Gateschicht
    5
    Hart-Maskenschicht
    6
    Spacer
    7A
    erhöhte Halbleiterschicht
    7B
    Metall-Halbleiterverbindung
    8
    Katalysator
    9
    Nanoelement
    10
    dielektrische Schicht
    11
    Resist
    12
    Bitleitungsschicht
    13
    dielektrisches Füllmaterial
    14
    Phasen-Wechsel-Material
    15
    Phasen-Wechsel-Elektrodenschicht
    16, 21
    Ätzstoppschicht
    17
    weitere dielektrische Schicht
    18
    erste Kondensator-Elektrodenschicht
    19
    Kondensator-Dielektrikumschicht
    20
    zweite Kondensator-Elektrodenschicht
    22
    Hilfs-Dielektrikumschicht
    S
    Sourcegebiet
    D
    Draingebiet
    BL
    Bitleitung
    WL1, WL2
    Wortleitungen
    T1, T2
    Auswahltransistoren
    C1, C2
    Kondensatoren
    PW1, PW2
    Phasen-Wechsel-Speicherelemente
    M
    Drainmaske
    AA
    aktives Gebiet
    V1, V2
    Vertiefungen

Claims (34)

  1. Verfahren zur Herstellung einer vertikalen Leitbahnstruktur mit den Schritten: a) Ausbilden eines Kontaktgebiets (S, D) in einem Trägersubstrat; b) Ausbilden eines Katalysators (8) auf dem Kontaktgebiet (S, D); c) Ausbilden eines freistehenden elektrisch leitenden Nanoelements (9) zwischen dem Katalysator (8) und dem Kontaktgebiet (S, D); und d) Einbetten des freistehenden Nanoelements (9) in einer dielektrischen Schicht (10) dadurch gekennzeichnet, dass in Schritt c) Si-Nanoelemente ausgebildet und vollständig silizidiert werden.
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass in Schritt a) das Kontaktgebiet ein dotiertes Halbleitergebiet (S, D) darstellt.
  3. Verfahren nach Patentanspruch 2, dadurch gekennzeichnet, dass an der Oberfläche des Kontaktgebiets (S, D) eine Metall-Halbleiterverbindung (7B) ausgebildet wird.
  4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass in Schritt b) der Katalysator (8) zur Verkleinerung seiner Fläche koaguliert wird.
  5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass in Schritt c) freistehende Nanodrähte, Nanoröhren oder Nanofasern ausgebildet werden.
  6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass in Schritt d) SiO2 als dielektrische Schicht (10) ganzflächig abgeschieden und bis zum Nanoelement (9) planarisiert wird.
  7. Speichervorrichtung mit: zumindest einem Speicherelement (C1, C2; PW1, PW2) zum Speichern von Informationen; und zumindest einem Auswahltransistor (T1, T2) zum Auswählen des zumindest einen Speicherelements (C1, C2; PW1, PW2) über zumindest eine Wortleitung (WL1, WL2) und zum Lesen/Schreiben der Information über zumindest eine Bitleitung (BL), wobei ein elektrisch leitendes Nanoelement (9) das Speicherelement (C1, C2; PW1, PW2) mit dem Auswahltransistor (T1, T2) verbindet, dadurch gekennzeichnet, dass das Nanoelement (9) vollständig silizidiertes Silizium aufweist.
  8. Speichervorrichtung nach Patentanspruch 7, dadurch gekennzeichnet, dass das Nanoelement (9) einen Nanodraht, eine Nanoröhre oder eine Nanofaser darstellt.
  9. Speichervorrichtung nach einem der Patentansprüche 7 oder 8, dadurch gekennzeichnet, dass der Auswahltransistor (T1) einen Feldeffekttransistor mit in einem Halbleitersubstrat (1) ausgebildetem Source- und Draingebiet (S, D) zum Festlegen eines Kanals, einer auf dem Kanal ausgebildeten Gate-Dielektrikumschicht (3) und einer auf der Gate- Dielektrikumschicht ausgebildeten Gateschicht (4) darstellt, wobei das Nanoelement (9) selbstjustiert auf zumindest einem Source- und/oder Draingebiet (S, D) ausgebildet ist.
  10. Speichervorrichtung nach Patentanspruch 9, dadurch gekennzeichnet, dass die Source- und Draingebiete (S, D) auf dem Halbleitersubstrat (1) epitaktisch abgeschiedene, erhöhte Halbleiterschichten (7A) aufweisen.
  11. Speichervorrichtung nach Patentanspruch 9 oder 10, dadurch gekennzeichnet, dass auf den Source- und Draingebieten (S, D) Metall-Halbleiterverbindungsschichten (7B) ausgebildet sind.
  12. Speichervorrichtung nach einem der Patentansprüche 7 bis 11, dadurch gekennzeichnet, dass eine Bitleitungsschicht (12) zur Realisierung der Bitleitung (BL) über ein weiteres Nanoelement (9) mit dem Auswahltransistor (T1) verbunden ist.
  13. Speichervorrichtung nach einem der Patentansprüche 7 bis 12, dadurch gekennzeichnet, dass eine Bitleitungsschicht (12) zur Realisierung der Bitleitung (BL) unmittelbar mit dem Auswahltransistor (T1) verbunden ist.
  14. Speichervorrichtung nach einem der Patentansprüche 7 bis 13, dadurch gekennzeichnet, dass das Speicherelement einen flüchtigen oder nichtflüchtigen Kondensator (C1) darstellt.
  15. Speichervorrichtung nach einem der Patentansprüche 7 bis 13, dadurch gekennzeichnet, dass das Speicherelement ein Phasen-Wechsel-Speicherelement (PW1, PW2) darstellt.
  16. Speichervorrichtung nach einem der Patentansprüche 7 bis 13, dadurch gekennzeichnet, dass das Speicherelement ein MRAM- oder CBRAM-Speicherelement darstellt.
  17. Speichervorrichtung nach einem der Patentansprüche 9 bis 16, dadurch gekennzeichnet, dass das Halbleitersubstrat (1) inselförmige aktive Gebiete (AA) aufweist und die Source-/Draingebiete (S, D) darin selbstjustiert durch zumindest eine Wortleitung (WL1) festgelegt werden, die die inselförmigen aktiven Gebiete (AA) hinsichtlich einer Draufsicht in zumindest zwei Teilgebiete aufteilt.
  18. Speichervorrichtung nach einem der Patentansprüche 7 bis 17, dadurch gekennzeichnet, dass zwei Auswahltransistoren (T1, T2) mit zwei Speicherelementen (C1, C2; PW1, PW2) ausgebildet sind, die über ein gemeinsames Draingebiet (D) der Auswahltransistoren (T1, T2) elektrisch verbunden sind.
  19. Verfahren zur Herstellung einer Speichervorrichtung mit den Schritten: a) Ausbilden von zumindest einem aktiven Gebiet (AA) in einem Halbleitersubstrat (1); b) Ausbilden von streifenförmigen Wortleitungsstapeln mit einer Gate-Dielektrikumschicht (3) und einer Gateschicht (4) auf dem Halbleitersubstrat (1) derart, dass zumindest zwei Kontaktgebiete in dem zumindest einen aktiven Gebiet (AA) ausgebildet werden; c) Ausbilden von Source-/Draingebieten (S, D) in den Kontaktgebieten; d) Ausbilden von zumindest einem freistehenden elektrisch leitenden Nanoelement (9) auf zumindest einem Kontaktgebiet; e) Einbetten des freistehenden Nanoelements (9) in einer dielektrischen Schicht (10); f) Ausbilden einer Bitleitungsschicht (12) in der dielektrischen Schicht (10), die mit dem weiteren Kontaktgebiet (D) elektrisch verbunden ist; und g) Ausbilden von zumindest einem Speicherelement (C1, C2; PW1, PW2) an der Oberfläche der dielektrischen Schicht (10) derart, dass es mit dem zumindest einen Nanoelement (9) elektrisch verbunden ist.
  20. Verfahren nach Patentanspruch 19, dadurch gekennzeichnet, dass in Schritt a) eine Vielzahl von inselförmigen aktiven Gebieten (AA) im Halbleitersubstrat (1) ausgebildet werden.
  21. Verfahren nach Patentanspruch 20, dadurch gekennzeichnet, dass in Schritt b) durch jeweils zwei Wortleitungsstapel (WL1, WL2) im aktiven Gebiet (AA) drei Kontaktgebiete festgelegt werden.
  22. Verfahren nach Patentanspruch 21, dadurch gekennzeichnet, dass in Schritt c) in dem zwischen den zwei Wortleitungsstapeln (WL1, WL2) liegenden Kontaktgebiet ein gemeinsames Draingebiet (D) und in den verbleibenden Kontaktgebieten jeweilige Sourcegebiete (S) ausgebildet werden.
  23. Verfahren nach einem der Patentansprüche 19 bis 22, dadurch gekennzeichnet, dass in Schritt c) als Oberfläche der Kontaktgebiete eine erhöhte Halbleiterschicht (7A) selektiv, epitaktisch abgeschieden wird.
  24. Verfahren nach einem der Patentansprüche 19 bis 23, dadurch gekennzeichnet, dass in Schritt c) als Oberfläche der Kontaktgebiete eine Metall-Halbleiterverbindung (7B) ausgebildet wird.
  25. Verfahren nach einem der Patentansprüche 19 bis 24, dadurch gekennzeichnet, dass in Schritt d) ein Katalysator (8) auf zumindest einem Kontaktgebiet (S) ausgebildet wird und zwischen Katalysator (8) und Kontaktgebiet (S) das Nanoelement (9) freistehend abgeschieden wird.
  26. Verfahren nach Patentanspruch 25, dadurch gekennzeichnet, dass der Katalysator (8) zur Verkleinerung seiner Fläche koaguliert wird.
  27. Verfahren nach einem der Patentansprüche 19 bis 26, dadurch gekennzeichnet, dass in Schritt d) freistehende Nanodrähte, Nanoröhren oder Nanofasern ausgebildet werden.
  28. Verfahren nach einem der Patentansprüche 19 bis 27, dadurch gekennzeichnet, dass in Schritt d) Si-Nanoelemente ausgebildet und vollständig silizidiert werden.
  29. Verfahren nach einem der Patentansprüche 19 bis 28, dadurch gekennzeichnet, dass in Schritt e) als dielektrische Schicht (10) SiO2 ganzflächig abgeschieden und bis zum Nanoelement (9) planarisiert wird.
  30. Verfahren nach einem der Patentansprüche 19 bis 29, dadurch gekennzeichnet, dass die freistehenden Nanoelemente (9) höher sind als die Wortleitungsstapel.
  31. Verfahren nach einem der Patentansprüche 19 bis 30, dadurch gekennzeichnet, dass in Schritt g) eine weitere dielektrische Schicht (17) ausgebildet wird und darin zumindest ein Stapelkondensator (C1, C2) mit einer ersten Kondensator-Elektrodenschicht (18), einer Kondensator-Dielektrikumschicht (19) und einer zweiten Kondensator-Elektrodenschicht (20) als Speicherelement ausgebildet wird.
  32. Verfahren nach einem der Patentansprüche 19 bis 30, dadurch gekennzeichnet, dass in Schritt g) eine Phasen-Wechsel-Materialschicht (14) an der Oberfläche der dielektrischen Schicht (10) sowie der Nanoelemente (9) und darauf eine Phasen-Wechsel-Elektrodenschicht (15) als Phasen-Wechsel-Speicherelement (PW1, PW2) ausgebildet wird.
  33. Verfahren nach einem der Patentansprüche 22 bis 32, dadurch gekennzeichnet, dass auf dem gemeinsamen Draingebiet (D) ein gemeinsames Nanoelement (9) ausgebildet wird, in Schritt f) im Bereich des gemeinsamen Nanoelements (9) eine erste Vertiefung (V1) in der dielektrischen Schicht (10) ausgebildet wird, in der ersten Vertiefung (V1) die Bitleitungsschicht (12) aufgefüllt wird, anschließend die Bitleitungsschicht (12) zum Ausbilden einer zweiten Vertiefung (V2) zurückgeätzt wird, und abschließend die zweite Vertiefung (V2) mit einem dielektrischen Füllmaterial (13) vollständig aufgefüllt wird.
  34. Verfahren nach einem der Patentansprüche 22 bis 32, dadurch gekennzeichnet, dass auf dem gemeinsamen Draingebiet (D) kein Nanoelement (9) ausgebildet wird, nach Schritt e) zunächst ein Rückätzen der dielektrischen Schicht (10) zum Freilegen eines oberen Bereichs der Nanoelemente (9) durchgeführt wird; ein Ausbilden einer dielektrischen Ätzstoppschicht (21) an der Oberfläche der dielektrischen Schicht (10) und der freigelegten Bereiche der Nanoelemente (9) durchgeführt wird; ein Ausbilden einer Hilfs-Dielektrikumschicht (22) an der Oberfläche der Ätzstoppschicht (21) durchgeführt wird; und in Schritt f) im Bereich des gemeinsamen Draingebiets (D) ein Graben in der dielektrischen Schicht (10), der Ätzstoppschicht (21) und der Hilfs-Dielektrikumschicht (22) bis zum Draingebiet (D) ausgebildet wird, im Graben die Bitleitungsschicht (12) aufgefüllt wird, die Bitleitungsschicht (12) zum Ausbilden einer weiteren Vertiefung zurückgeätzt wird, und die weitere Vertiefung mit dielektrischem Füllmaterial (13) vollständig aufgefüllt wird.
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