CN222441686U - 半导体装置及半导体电路 - Google Patents

Abstract

本揭示文件提供一种半导体装置及半导体电路，半导体装置包含电平转换电路及偏压产生电路。电平转换电路用以产生与第一电压域中的输入信号对应的第二电压域中的输出电压，其中电平转换电路包含至少厚氧化物晶体管及薄氧化物晶体管。偏压产生电路有效地耦接至电平转换电路，且用以：产生偏压电压，偏压电压实质上高于输入信号的电压；以及提供偏压电压至厚氧化物晶体管的栅极，从而使得电平转换电路产生输出电压。

Description

半导体装置及半导体电路

技术领域

本揭示文件是关于一种电平转换器技术，特别是关于一种实现具有内部自我保护高偏压产生器的电平转换器的半导体装置及半导体电路。

背景技术

半导体行业由于多种电子元件(例如，晶体管、二极管、电阻器、电容器等)的整合密度的一连串改良，已经历经快速的成长。整合密度的改良最主要来自于最小特征在尺寸上不断减小，此情形使得更多元件可以整合至给定区域中。

实用新型内容

本揭示文件提供一种半导体装置，包含电平转换电路及偏压产生电路。电平转换电路用以产生与第一电压域中的输入信号对应的第二电压域中的输出电压，其中电平转换电路包含至少厚氧化物晶体管及薄氧化物晶体管。偏压产生电路有效地耦接至电平转换电路，且用以：产生偏压电压，偏压电压实质上高于输入信号的电压；以及提供偏压电压至厚氧化物晶体管的栅极，从而使得电平转换电路产生输出电压。

本揭示文件提供一种半导体电路，包含第一电容器、第二电容器、第一N型金属氧化物半导体(NMOS)晶体管、第二NMOS晶体管、第三NMOS晶体管及第四NMOS晶体管。第一电容器具有耦接至第一信号的第一端子。第二电容器具有耦接至第一信号的逻辑反相信号的来源的第一端子。第一NMOS晶体管的栅极耦接至第二NMOS晶体管的源极电压，第二NMOS晶体管的栅极耦接至第一NMOS晶体管的源极电压，第一NMOS晶体管的漏极及第二NMOS晶体管的漏极耦接至电源电压。第三NMOS晶体管的栅极、漏极及第四NMOS晶体管的栅极、漏极耦接至电源电压，第一NMOS晶体管的源极及第三NMOS晶体管的源极各自耦接至第一电容器的第二端子处的电压，第二NMOS晶体管的源极及第四NMOS晶体管的源极各自耦接至第二电容器的第二端子处的电压。其中响应于第一信号处于第一逻辑状态，半导体电路在第二电容器的第二端子处或第一电容器的第二端子处产生偏压输出电压。

本揭示文件提供一种半导体装置，包含电平转换电路及偏压产生电路。电平转换电路包含保护晶体管。偏压产生电路耦接至电平转换电路，其中偏压产生电路用以：接收对应于第一电压源的输入信号；基于输入信号并使用第一电压源产生偏压电压；以及提供偏压电压至电平转换电路的保护晶体管。电平转换电路电耦接至具有第二电压的第二电压源，第二电压大于第一电压源的第一电压，电平转换电路用以基于偏压电压产生输出电压，偏压电压为第二电压或接地电压。

附图说明

当结合随附附图阅读时，将自下文的详细描述最佳地理解本揭示文件的实施例的态样。应注意，根据工业中的标准实务，并未按比例绘制各特征。事实上，为了论述清楚，可任意增加或减小各特征的尺寸。

图1为具有自我保护高偏压产生器电路的电平转换器的示意方块图，其根据一些实施例所绘示；

图2为图1中的电路的电压信号在响应于高输入电压信号时的波形图，其根据本揭示文件的一些实施例所绘示；

图3为图1中的电路的电压信号在响应于低输入电压信号时的波形图，其根据本揭示文件的一些实施例所绘示；

图4为电平转换电路的实例自我保护偏压电路驱动晶体管的电路图，其根据本揭示文件的一些实施例所绘示；

图5为产生逻辑反相的输出信号的电平转换电路的实例自我保护偏压电路驱动晶体管的电路图，其根据本揭示文件的一些实施例所绘示；以及

图6为用以操作具有自我保护偏压电路的电平转换器的实例方法的流程图，其根据本揭示文件的一些实施例所绘示。

【符号说明】

100:电平转换器

102:自我保护高偏压产生器电路

104:上拉装置

106:上拉装置

108:第一保护装置

110:第二保护装置

112:第一下拉装置

114:第二下拉装置

116:OUTB节点

118:OUT节点

200,300:波形图

400:电路图

402:实例自我保护偏压产生器电路

403:电平转换器电路

404:第一反相器

406:第二反相器

407:INB节点

408,410:电容器

409:INI节点

412:IN_HV节点

414:INB_HV节点

416:OUTB节点

418:OUT节点

500:电路图

502:实例自我保护偏压产生器电路

503:电平转换器电路

504:第一反相器

506:第二反相器

507,509:节点

508,510:电容器

512:INB_HV节点

514:IN_HV节点

516:OUTB节点

518:OUT节点

600:方法

602,604,606,608:操作

IN:输入信号

IN_HV,INB_HV:输出电压信号

INB,INI:输出信号

M1～M20:晶体管

t0,t1:时间

V1,V2:电源电压

V3:偏压电压

具体实施方式

以下揭示内容提供许多不同实施例或实例，以便实施所提供的标的之不同特征。下文描述部件及布置的特定实例以简化本揭示文件的实施例。当然地，这些仅为实例且不欲为限制性。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包含第一及第二特征直接接触地形成的实施例，且亦可包含额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本揭示文件的实施例可在各实例中重复元件符号及/或字母。此重复出于简化与清楚目的，且本身并不指示所论述的各实施例及/或配置之间的关系。

此外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中元件的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可类似解读本文所使用的空间相对性描述词。

电平转换电路为产生输出信号的电子电路，此输出信号与输入信号成比例。举例而言，此类电路可用以驱动以不同电压电平操作的部件或电路。在典型的电平转换电路中，场效晶体管或其他类型晶体管的栅极可以由输入信号部分驱动，此情形使得晶体管使次要电压源启动或关断，从而产生输出信号。次要电压源可大于或小于用以驱动输入信号的电压源。然而，由于最小特征尺寸的减小，驱动适合于控制较高电压以产生可靠输出信号的晶体管(例如，厚氧化物晶体管)的栅极将具有挑战性。

本揭示文件提供包含自我保护偏压产生器电路的电平转换系统的各种实施例，此自我保护偏压产生器电路能够产生放大信号，以驱动整合于电平转换器电路中的保护晶体管。保护晶体管可以是保护其他薄氧化物下拉晶体管的厚氧化物装置，薄氧化物下拉晶体管可以包含于典型的电平转换电路中。通过保护薄氧化物晶体管，能够以输出电压与输入电压的理想比例制造电平转换电路，并防止装置故障或装置失灵的案例发生。

图1为具有自我保护高偏压产生器电路102的电平转换器100的示意方块图，其根据一些实施例所绘示。电平转换器为一种可用以将信号自第一电压电平转换至第二电压电平的电路。一般而言，电平转换器接收处于第一电压电平的输入信号，并产生处于第二电压电平的具有相同或相反逻辑极性的输出电压。在一些实施例中，电平转换器可以作为较大的集成电路装置的一部分，此集成电路装置包含其他功能性不同于记忆体装置的电路。

电平转换器100包含上拉装置104及上拉装置106。上拉装置104及上拉装置106可以各自是电耦接至电源电压V2的晶体管，或是各自包含电耦接至电源电压V2的晶体管。如图1所示，上拉装置104及上拉装置106的不同端子可耦接至OUTB节点116及OUT节点118。上拉装置104及上拉装置106的其他细节将结合图4及图5来描述。在一实施例中，OUT节点118可提供被电平转换过的输出电压(例如，上拉至电源电压V2)至集成电路的一或多个其他电路或部件。在一实施例中，OUTB节点116可以提供具有相反逻辑极性(例如，相反逻辑状态)的上拉至电源电压V2的被电平转换过的输出电压。

电平转换器100包含第一保护装置108及第一下拉装置112。第一保护装置108及第一下拉装置112可以各自是晶体管，或是各自包含晶体管。如图1所示，保护装置108电耦接至OUTB节点116及第一下拉装置112。第一下拉装置112电耦接至保护装置108及接地电压。OUTB节点116处的电压可由第一上拉装置104、第一保护装置108及第一下拉装置112部分地控制。第一保护装置108及第一下拉装置112中可以串联耦接。第二保护装置110及第二下拉装置114中可以串联耦接。

电平转换器100包含第二保护装置110及第二下拉装置114。第二保护装置110及第二下拉装置114可以各自是晶体管，或是各自包含晶体管。如图1所示，第二保护装置110电耦接至OUT节点118及第二下拉装置114。第二下拉装置114电耦接至保护装置110及接地电压。OUT节点118处的电压可由第二上拉装置106、第二保护装置110及第二下拉装置114部分地控制。在电平转换器100中，第一上拉装置104及第二上拉装置106可以交叉耦接。如图1所示，第一上拉装置104的至少一个端子(例如，栅极端)连接至OUT节点118，且第二上拉装置106的至少一个端子(例如，栅极端)连接至OUTB节点116。

第一保护装置108及第二保护装置110可以各自被自我保护偏压产生器电路102至少部分地控制。第一保护装置108及第二保护装置110可以是厚栅极氧化物晶体管，或是包含厚栅极氧化物晶体管。相较于本揭示文件中描述的其他类型的晶体管，厚栅极氧化物晶体管可以响应于相对较高的栅极电压来启动。为了承受相对高的电压并不让栅极氧化物被击穿，此类晶体管被形成为具有相对厚的栅极氧化物的晶体管，诸如大于约50埃米(angstrom)的厚度及相对长的通道长度(例如，约薄氧化物晶体管的长度的两倍)的栅极氧化物。因此，本揭示文件中描述的能够承受相对高的电压，且具有相对厚的栅极氧化物的晶体管，在本揭示文件中可以被称作“厚氧化物晶体管”或“厚氧化物场效晶体管(FET)”。第一保护装置108及第二下拉装置110可以是厚氧化物晶体管，或是包含厚氧化物晶体管。

某些逻辑晶体管是第二类型的晶体管的实例，该晶体管被设计为在较低电压(诸如1.1伏特)的环境中操作。因为施加至晶体管的电压低于施加至厚氧化物晶体管的电压，所以逻辑晶体管的栅极氧化物不需要与厚氧化物装置的栅极氧化物一样厚。举例而言，典型的逻辑晶体管的栅极氧化物厚度可为约10至12埃米，且通道长度可以是短的(例如，处于最小的指定微影尺寸)。因此，能够承受相对低的电压，且具有相对薄的栅极氧化物的第二类型的晶体管，在本揭示文件中可以被称作“薄氧化物晶体管”或“薄氧化物FET”。第一下拉装置112及第二下拉装置114可以是薄氧化物晶体管，或是包含薄氧化物晶体管。

因为第一保护装置108及第二保护装置110为厚氧化物晶体管，所以可以利用较大输入电压来启动。对比之下，第一下拉装置112及第二下拉装置114的薄氧化物晶体管以相对于第一保护装置108及第二保护装置110低的电压操作。能够驱动第一保护装置108及第二保护装置110的额外偏压电压，可由自我保护偏压产生器电路102产生。此外，自我保护偏压产生器电路102可以产生能够驱动第一下拉装置112及第二下拉装置114的薄氧化物晶体管的信号。

自我保护偏压产生器电路102可连接至电源电压V1，电源电压V1可以具有能够驱动第一下拉装置112及第二下拉装置114但不驱动第一保护装置108及第二保护装置110的电压。自我保护偏压产生器电路102可利用电源电压V1及输入信号IN产生输出电压信号IN_HV及INB_HV，输出电压信号IN_HV及INB_HV能够分别驱动第一保护装置108及第二保护装置110的厚氧化物晶体管的栅极。自我保护偏压产生器电路102更能提供对应于电源电压V1的输出信号INI及INB，输出信号INI及INB能够驱动第一下拉装置112及第二下拉装置114的薄氧化物晶体管的栅极。

自我保护偏压产生器电路102可以在不需要利用额外的能驱动第一保护装置108及第二保护装置110的偏压电压源(例如，通过大于电源电压V1的电压)的情况下，仅使用电源电压V1及输入信号IN产生输出电压信号IN_HV及INB_HV。相较于利用额外的偏压电压源的实施，此情形减小了总体的功率消耗。此外，自我保护偏压产生器电路102可在自我保护偏压产生器电路102的输入处利用薄氧化物晶体管，从而启用相对低电压输入的操作。自我保护偏压产生器电路102仅使用相对低的电源电压V1，因此增大了OUT节点118处的输出电压与输入信号IN的输入电压的比例。使用自我保护偏压产生器电路102可以提供与各种逻辑工艺的相容性，而不需要额外的工艺特定部件、装置或电路来执行电平转换。自我保护偏压产生器电路102的电路的各种实施例将结合图4及图5来描述。

包含绘示于图1中的自我保护偏压产生器电路102的实例电平转换器100的操作，将结合图2的波形图200来描述。图2绘示了图1中的电路的电压信号响应于输入信号IN处于“逻辑高”(例如，“逻辑1”)状态的波形图200。在此实例操作中，自时间t0至t1，输入信号IN处于逻辑高状态(例如，等于电源电压V1，如图2所示)。当输入信号IN处于逻辑高状态时，自我保护偏压产生器电路102可产生输出信号INI，输出信号INI通过约等于电源电压V1的逻辑高电压驱动第一下拉装置112。此外，自我保护偏压产生器电路102产生输出电压信号IN_HV，输出电压信号IN_HV通过大于电源电压V1且小于电源电压V2的偏压电压V3驱动第一保护装置108。较大的偏压电压使得第一保护装置108能够启动，即使第一保护装置108包含厚氧化物晶体管。虽然本揭示文件中为了清楚起见而未绘示，但输出信号INB在时间t0与t1之间被驱动至逻辑低(例如，接地电压，“逻辑0”)。在一实施例中，输出电压信号INB_HV可以被驱动至接地电压或小于偏压电压V3(例如，小于第二保护装置110的临界电压)的电压。电源电压V1及电源电压V2可以分别对应于第一电压域及第二电压域。电压域对应于电路以不同电压电平操作的不同区段或区域，且可用以确保电路的不同部分以正确的电压电平操作，以使功率消耗最小化、防止损坏并改善整体效能。

当输出信号INI产生于逻辑高电压，且输出电压信号IN_HV产生于偏压电压V3时，第一保护装置108及第一下拉装置112两者启动。此外，当输出信号INB及输出电压信号INB_HV分别被设定为逻辑低及小于偏压电压V3时，第二保护装置110及第二下拉装置114两者关断。当第一保护装置108及第一下拉装置112启动时，OUTB节点116被拉至约等于接地电压。此情形会启动第二上拉装置106。因为第二保护装置110及第二下拉装置114关断且不导通，且第二上拉装置106启动且导通，所以在大约时间t0与t1之间，OUT节点118处产生了约等于电源电压V2的电压，其由于电平转换器100中晶体管改变状态花费的时间，具有微小的时间偏移。

当输入信号IN在时间t1之后转换至逻辑低状态时，自我保护偏压产生器电路102将输出信号INI拉至逻辑低状态(例如，接地电压)，并输出约等于电源电压V1的输出电压信号IN_HV。当输出信号INI处于逻辑低状态，且输出电压信号IN_HV具有约等于电源电压V1的电压时，第一保护装置108及第一下拉装置112两者关断。电平转换器100中的节点的电压电平在输入信号IN处于逻辑低状态时的其他细节将结合图3来描述。

图3绘示了图1中包含自我保护偏压产生器电路102的电平转换器100的电压信号在输入信号IN处于逻辑低状态时的波形图300。在此实例操作中，自时间t0至t1，输入信号IN(图3中未绘示)处于逻辑低状态(例如，等于接地等)。当输入信号IN处于逻辑低状态时，自我保护偏压产生器电路102可产生输出信号INB，输出信号INB通过约等于电源电压V1的逻辑高电压驱动第二下拉装置114。此外，自我保护偏压产生器电路102产生输出电压信号INB_HV，输出电压信号INB_HV通过大于电源电压V1且小于电源电压V2的电压的偏压电压V3驱动第二保护装置110。较大的偏压电压使得第二保护装置110能够启动，即使第一保护装置110包含厚氧化物晶体管。虽然本揭示文件中为了清楚起见而未绘示，但输出信号INI在时间t0与t1之间被驱动至逻辑低电压(例如，接地电压)。此外，输出电压信号IN_HV可以被驱动至接地电压或小于边压电压V3的电压(例如，小于第二保护装置110的临界电压，约等于电源电压V1等)，如图2所绘示的波形图200在时间t1之后的部分。

当输出信号INB产生于逻辑高电压且输出电压信号INB_HV产生于偏压电压V3时，第二保护装置110及第二下拉装置114两者启动。此外，当输出信号INI及输出电压信号IN_HV分别被设定为逻辑低及小于偏压电压V3(例如，约等于电源电压V1)时，第一保护装置108及第一下拉装置112两者关断。当第二保护装置110及第二下拉装置114启动时，OUT节点118被拉至约等于接地电压。此情形会启动第一上拉装置104。因为第一保护装置108及第一下拉装置112关断且不导通，且第一上拉装置104启动且导通，所以在大约时间t0与t1之间，OUTB节点116处产生了约等于电源电压V2的电压，其由于电平转换器100中晶体管改变状态花费的时间，具有微小的时间偏移。

当输入信号IN在时间t1之后转换至逻辑高状态时，自我保护偏压产生器电路102将输出信号INB拉至逻辑低状态(例如，接地电压)，并输出约等于电源电压V1的输出电压信号INB_HV。当输出信号INB处于逻辑低状态，且输出电压信号INB_HV具有约等于电源电压V1的电压时，第二保护装置110及第二下拉装置114两者关断。电平转换器100中节点的电压电平在输入信号IN处于逻辑高状态时的其他细节将结合图2来描述。

实现包含自我保护偏压产生器电路102的电平转换器100的电路的各种实施例，将分别结合图4及图5的电路图400及500来描述。本揭示文件中描述的晶体管被绘示为具有某种类型(n型或p型)，但实施例不限于此。晶体管可为任何合适类型的晶体管，包含但不限于金属氧化物半导体场效晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)、互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管、P通道金属氧化物半导体(P-channel Metal-Oxide Semiconductor，PMOS)、N通道金属氧化物半导体(N-channel Metal-Oxide Semiconductor，NMOS)、双极接合面晶体管(Bipolar Junction Transistor，BJT)、高电压晶体管、高频率晶体管、P通道及/或N通道场效晶体管(P-channel and/or N-channel Field Effect Transistor，PFET/NFET)、鳍式场效晶体管(FinFET)、具有提升的源极/漏极的平面MOS晶体管、纳米片材FET、纳米导线FET或类似者。此外，虽然图4的晶体管M1至M10及图5的晶体管M11至M20各自被绘示为一个晶体管，但实施例不限于此。举例而言，图4的晶体管M1至M10及图5的晶体管M11至M20可各自包含并联连接至彼此的一个以上晶体管(“子晶体管”)。举例而言，在一实施例中，本揭示文件中描述的任何晶体管的子晶体管可各自包含栅极、漏极及源极，这些栅极、漏极及源极并联电耦接至其他子晶体管各自的栅极、漏极及源极。

图4绘示了驱动电平转换器电路403的晶体管的实例自我保护偏压产生器电路402的电路图400。电路图400的电平转换器电路403在OUT节点418处产生输出电压，OUT节点418处具有与输入信号IN相同的逻辑状态。如图4所示，自我保护偏压产生器电路402包含第一反相器404及第二反相器406。在一些实施中，第一反相器404及第二反相器406可各自包含薄氧化物晶体管。包含第一反相器404及第二反相器406的自我保护偏压产生电路402可连接至电源电压V1，且由电源电压V1供电，如图4所示。

自我保护偏压产生器电路402包含晶体管M1、M2、M3及M4。在一些实施中，晶体管M1、M2、M3及M4各自包含nMOSFET。应了解，晶体管M1至M4可各自包含各种任何其他类型的晶体管(例如，双极接合面晶体管、高电子迁移性晶体管等)，同时维持于本揭示文件的实施例的范畴内。晶体管M1至M4的漏极与电源电压V1电耦接。晶体管M1及M4作为二极管连接的晶体管操作，其中晶体管M1及M4各自的栅极耦接至晶体管M1及M4各自的漏极(例如，电源电压)。晶体管M1及M2并联耦接，其中晶体管M1及M2各自的源极电耦接至IN_HV节点412。晶体管M3及M4并联耦接，其中晶体管M3及M4各自的源极电耦接至INB_HV节点414。晶体管M2的栅极电耦接至INB_HV节点414，且晶体管M3的栅极电耦接至IN_HV节点412。晶体管M1至M4可为厚氧化物装置。

自我保护偏压产生器电路402包含电容器408及电容器410。电容器408的一个端子电耦接至第一反相器404在INB节点407处的输出，且电容器408的另一端子电耦接至INB_HV节点414。电容器410的一个端子电耦接至第二反相器406在INI节点409处的输出，且电容器410的另一端子电耦接至IN_HV节点412。晶体管M1至M4与分别在INB节点407及INI节点409处耦接至逻辑相反输入的电容器408及410，形成了电压加倍器电路，此电压加倍器电路在被如本揭示文件中描述所控制时，可以在IN_HV节点412或INB_HV节点414处输出高至电源电压V1的两倍的电压。

在自我保护偏压产生器电路402的实例操作中，输入信号IN被设置于初始逻辑状态。在此实例中，第一逻辑状态可为逻辑低状态(例如，约等于接地电压或零伏特)。第一反相器404接收输入信号IN，且在INB节点407处产生处于逻辑高状态的反相输入信号(例如，约等于电源电压V1)。第二反相器406接收处于逻辑高状态的反相输入信号，且在INI节点409处产生处于逻辑低状态(例如，约等于接地电压)的缓冲输入信号。当INB节点407约等于电源电压V1，且INI节点409约等于接地电压时，晶体管M2启动且晶体管M3关断。当晶体管M2启动，且INI节点409具有约等于接地电压的电压时，电容器410充电至约等于电源电压V1的电压。

当输入信号IN自初始的逻辑低状态转变至逻辑高状态时，第一反相器404接收输入信号IN，且在INB节点407处产生处于逻辑低状态(亦即，约等于接地电压)的反相输入信号。第二反相器406接收处于逻辑低状态的反相输入信号，且在INI节点409处产生处于逻辑高状态(例如，约等于电源电压V1)的缓冲输入信号。当INB节点407处的电压约等于零伏特时，晶体管M2关断。晶体管M1处于与晶体管M2并联的二极管连接配置，从而使得IN_HV节点412处的电压可以安全地超出电源电压V1。当INI节点409处的电压被驱动至电源电压V1时，IN_HV节点412因此被驱动至电源电压V1的两倍，从而启动晶体管M3且使电容器408充电。因为IN_HV节点412的负载为电容性的(例如，晶体管M3及M7的栅极)，所以电容器410两端的抬升电压可以维持而无需快速放电(例如，与电阻性负载相比较)。

接着，当输入信号IN自逻辑高状态转变至逻辑低状态时，第一反相器404接收输入信号IN，且在INB节点407处产生处于逻辑高状态(亦即，约等于电源电压V1)的反相输入信号。第二反相器406接收处于逻辑高状态的反相输入信号，且在INI节点409处产生处于逻辑低状态(例如，约等于接地电压)的缓冲输入信号。当INI节点409处的电压约等于零伏特时，晶体管M3关断。晶体管M4处于与晶体管M3并联的二极管连接配置，从而使得INB_HV节点414处的电压可以安全地超出电源电压V1。当INB节点407处的电压被驱动至电源电压V1时，INB_HV节点414因此被驱动至电源电压V1的大约两倍，从而启动晶体管M2且使电容器410放电，使得IN_HV节点412具有约等于电源电压V1的电压。因为INB_HV节点414的负载为电容性的(例如，晶体管M2及M8的栅极)，所以电容器408两端的抬升电压可以维持而无需快速放电(例如，与电阻性负载相比较)。

如本揭示文件中所描述，晶体管M1及M4作为二极管连接的晶体管操作。由于晶体管M1及M4分别在IN_HV节点412及INB_HV节点414处的组态，晶体管M1及M4的临界电压(V_th)可影响IN_HV节点412及INB_HV节点414的电压。举例而言，当输入信号IN处于逻辑低状态时，代替从电源电压V1至电源电压V1的两倍的范围，IN_HV节点412处的电压范围可为电源电压V1减去晶体管M1的临界电压至电源电压V1；在输入信号IN处于逻辑高状态时，范围可为电源电压V1的两倍减去晶体管M1的临界电压至电源电压V1的两倍。在另一实例中，当输入信号IN处于逻辑高状态时，代替范围从电源电压V1至电源电压V1的两倍的范围，INB_HV节点414处的电压范围可为电源电压V1减去晶体管M4的临界电压至电源电压V1；在输入信号处于逻辑低状态时，范围可为电源电压V1的两倍减去晶体管M1的临界电压至电源电压V1的两倍。

如图4所示，INB节点407、INI节点409、IN_HV节点412及INB_HV节点414各自驱动电平转换器电路403的晶体管的栅极。如图4所示，电平转换器电路403包含晶体管M5、M6、M7、M8、M9及M10。在一些实施中，晶体管M5及M6各自包含pMOSFET，且晶体管M7、M8、M9及M10各自包含nMOSFET。应了解，晶体管M5至M10可各自包含各种任何其他类型的晶体管(例如，双极接合面晶体管、高电子迁移性晶体管等)，同时维持于本揭示文件的实施例的范畴内。晶体管M5、M6、M7及M8可为厚氧化物晶体管，且晶体管M9及M10可为薄氧化物晶体管。晶体管M5及M6的源极与第二电源电压V2电耦接。晶体管M5的栅极在OUT节点418处连接至晶体管M6的漏极以及晶体管M8的漏极，且晶体管M6的栅极在OUTB节点416处连接至晶体管M5的漏极以及晶体管M7的漏极。晶体管M7的源极连接至晶体管M9的漏极，且晶体管M9的源极连接至接地电压。晶体管M8的源极连接至晶体管M10的漏极，且晶体管M8的源极连接至接地电压。

在此实例中，晶体管M5及M6可分别类似于图1的上拉装置104及106。进一步而言，晶体管M7及M8可分别类似于图1的保护装置108及110，且晶体管M9及M10可分别类似于图1的下拉装置112及114。电平转换器电路403的晶体管M5至M10可以类似于结合图1描述的电平转换器100的部件的方式操作。如图4所示，晶体管M7、M8、M9及M10的栅极从自我保护偏压产生器电路402接收电压信号。

在电平转换器电路403的实例操作中，当IN_HV节点412及INI节点409分别被驱动至约等于电源电压的两倍及电源电压时(例如，当输入信号IN为逻辑高时)，晶体管M7及M9两者可启动。如本揭示文件中所描述，当输入信号IN为逻辑高时，INB_HV节点414及INB节点407分别被驱动至约等于电源电压及接地电压，从而使得晶体管M8及M10两者关断。当晶体管M7及晶体管M9启动时，OUTB节点416被拉至约等于接地电压，从而启动晶体管M6。因为晶体管M8及晶体管M10关断且不导通，且晶体管M6启动且导通，在输入信号IN处于逻辑高状态时，输出OUT节点418处会产生约等于第二电源电压V2的电压。在绘示于图4的实施例中，电平转换器电路403在OUT节点418处产生输出电压，此输出电压处于与输入信号IN相同的逻辑状态。

若输入信号IN处于逻辑低状态时，自我保护偏压产生器电路402会将INI节点409拉至约等于接地电压，且输出约等于电源电压V1的输出电压信号IN_HV，如本揭示文件中所描述。此情形使得晶体管M7及M9两者关断。此外，自我保护偏压产生器电路402在INB节点407处产生约等于电源电压V1的逻辑高电压，且在INB_HV节点414处产生约等于电源电压V1的两倍的电压，从而使得晶体管M8及M10启动。当晶体管M8及M10启动时，OUT节点418处的电压被拉至接地电压，且晶体管M5启动。因为晶体管M7及M9不导通，且晶体管M5导通，所以OUTB节点416处的电压约等于第二电源电压V2。电平转换器电路403因此在OUT节点418处产生输出电压，此输出电压处于与输入信号IN相同的逻辑状态。图4所描述的每个节点响应于不同输入信号的电压的细节绘示于以下表1中。

节点	输入信号IN＝0V	输入信号IN＝V1
			INI节点409	0V	V1
INB节点407	V1	0
			IN_HV节点412	V1-Vth至V1	2*V1-Vth至2*V1
INB_HV节点414	2*V1-Vth至2*V1	V1-Vth至V1
			OUTB节点416	V2	0V
OUT节点418	0V	V2

表1

在以上表1中，V_th对应于晶体管M1或M4的临界电压。虽然OUT节点418被绘示为仅为电平转换器电路403的输出，但应了解，在一些实施例中，OUTB节点416自身可作为提供处于第二电源电压V2的OUT节点418的逻辑反相信号的输出。OUT节点418或OUTB节点416可提供一或多个输出至以第二电源电压V2操作的一或多个电路，诸如以大于电源电压V1操作的I/O电路或逻辑电路。

图5绘示了驱动电平转换器电路503的晶体管的实例自我保护偏压产生器电路502的电路图500。电路图500的电平转换器电路503在OUT节点518处产生输出电压，此输出电压具有与输入信号IN反相的逻辑状态。电路图500的自我保护偏压电路502及电平转换器电路503可类似于图4的自我保护偏压电路402及电平转换器电路403。如图5所示，自我保护偏压产生器电路502包含第一反相器504及第二反相器506。在一些实施中，第一反相器504及第二反相器506各自可包含薄氧化物晶体管。包含第一反相器504及第二反相器506的自我保护偏压产生电路502可连接至电源电压V1，且由电源电压V1供电，如图5所示。

自我保护偏压产生器电路502包含晶体管M11、M12、M13及M14。在一些实施中，晶体管M11、M12、M13及M14各自包含nMOSFET。应了解，晶体管M11至M14可各自包含各种任何其他类型的晶体管(例如，双极接合面晶体管、高电子迁移性晶体管等)，同时维持于本揭示文件的实施例的范畴内。晶体管M11至M14的漏极与电源电压V1电耦接。晶体管M11及M14作为二极管连接的晶体管操作，其中晶体管M11及M14各自的栅极耦接至晶体管M11及M14各自的漏极(例如，电源电压)。晶体管M11及M12并联耦接，其中晶体管M11及M12各自的源极电耦接至INB_HV节点512。晶体管M13及M14并联耦接，其中每一晶体管M13及M14各自的源极电耦接至IN_HV节点514。晶体管M12的栅极电耦接至IN_HV节点514，且晶体管M13的栅极电耦接至INB_HV节点512。晶体管M11至M14可为厚氧化物装置。

自我保护偏压产生器电502包含电容器508及电容器510。电容器508的一个端子电耦接至第二反相器506在INI节点507处的输出，且电容器508的另一端子电耦接至IN_HV节点514。电容器510的一个端子电耦接至第一反相器504在INB节点509处的输出，且电容器510的另一端子电耦接至INB_HV节点512。晶体管M11至M14与分别在节点507及509处耦接至逻辑相反输入的电容器508及510，形成了电压加倍器电路，该电压加倍器电路在如本揭示文件中描述所控制时，可以在INB_HV节点512或IN_HV节点514处输出高至电源电压V1的两倍的电压。

在自我保护偏压产生器电路502的实例操作中，输入信号IN被设置处于初始逻辑状态。在此实例中，第一逻辑状态可为逻辑低状态(例如，约等于接地电压或零伏特)。第一反相器504接收输入信号IN，且在INB节点509处产生处于逻辑高状态(例如，约等于电源电压V1)的反相输入信号。第二反相器506接收处于逻辑高状态的经反相输入信号，且在INI节点507处产生处于逻辑低状态(例如，约等于接地电压)的缓冲输入信号。当INB节点509约等于电源电压V1，且INI节点507约等于接地电压时，晶体管M13启动且晶体管M12关断。当晶体管M13启动，且INI节点507具有约接地电压的电压时，电容器508充电至约等于电源电压V1的电压。

当输入信号IN自初始逻辑低状态转变至逻辑高状态时，第一反相器504接收输入信号IN，且在INB节点509处产生处于逻辑低状态(例如，约等于接地电压)的反相输入信号。第二反相器506接收处于逻辑低状态的反相输入信号，且在INI节点507处产生处于逻辑高状态(例如，约电源电压V1)的缓冲输入信号。当INB节点509处的电压为约零伏特时，晶体管M13关断。晶体管M14处于与晶体管M13并联的二极管连接配置，从而使得IN_HV节点514处的电压可以安全地超出电源电压V1。当INI节点507处的电压被驱动至电源电压V1时，IN_HV节点514因此被驱动至电源电压V1的两倍，从而启动晶体管M12且使电容器510充电。因为IN_HV节点514的负载为电容性的(例如，晶体管M12及M18的栅极)，所以电容器508两端的抬升电压可以维持而无需快速放电(例如，与电阻性负载相比较)。

接着，当输入信号IN自逻辑高状态转变至逻辑低状态时，第一反相器504接收输入IN，且在INB节点509处产生处于逻辑高状态(亦即，约等于电源电压V1)的反相输入信号。第二反相器506接收处于逻辑高状态的反相输入信号，且在INI节点507处产生处于逻辑低状态(例如，约等于接地电压)的缓冲输入信号。当INI节点507处的电压约等于零伏特时，晶体管M12关断。晶体管M11处于与晶体管M12并联的二极管连接配置，从而使得INB_HV节点512处的电压可以安全地超出电源电压V1。当INB节点509处的电压被驱动至电源电压V1时，INB_HV节点512因此被驱动至电源电压V1的大约两倍，从而启动晶体管M13且使电容器508放电，使得IN_HV节点具有约等于电源电压V1的电压。因为INB_HV节点512的负载为电容性的(例如，晶体管M13及M17的栅极)，所以电容器510两端的抬升电压可以维持而无需快速放电(例如，与电阻性负载相比较)。

如本揭示文件中所描述，晶体管M11及M14作为二极管连接的晶体管操作。由于晶体管M11及M14分别在INB_HV节点512及IN_HV节点514处的组态，晶体管M11及M14的临界电压可影响IN_HV节点512及INB_HV节点514的电压。举例而言，当输入信号处于逻辑高状态时，代替从电源电压V1至电源电压V1的两倍的范围，INB_HV节点512处的电压范围可为电源电压V1减去晶体管M11的临界电压至电源电压V1；在输入信号处于逻辑低状态时，范围可为电源电压V1的两倍减去晶体管M11的临界电压至电源电压V1的两倍。在另一实例中，当输入信号处于逻辑低状态时，代替电源电压V1至电源电压V1的两倍的范围，IN_HV节点514处的电压范围可为电源电压V1减去晶体管M14的临界电压至电源电压V1；在输入信号处于逻辑高状态时，范围可为电源电压V1的两倍减去晶体管M11的临界电压至电源电压V1的两倍。

如图5所示，INI节点507、INB节点509、INB_HV节点512及IN_HV节点514各自驱动电平转换器电路503的晶体管的栅极。如图5所示，电平转换器电路503包含晶体管M15、M16、M17、M18、M19及M20。在一些实施中，晶体管M15及M16各自包含pMOSFET，且晶体管M17、M18、M19及M20各自包含nMOSFET。应了解，晶体管M15至M20可各自包含各种任何其他类型的晶体管(例如，双极接合面晶体管、高电子迁移性晶体管等)，同时维持于本揭示文件的实施例的范畴内。晶体管M15、M16、M17及M18可为厚氧化物晶体管，且晶体管M19及M20可为薄氧化物晶体管。晶体管M15及M16的源极与第二电源电压V2电耦接。晶体管M15的栅极在OUT节点518处连接至晶体管M16的漏极以及晶体管M18的漏极，且晶体管M16的栅极在OUTB节点516处连接至晶体管M15的漏极以及晶体管M17的漏极。晶体管M17的源极连接至晶体管M19的漏极，且晶体管M19的源极连接至接地电压。晶体管M18的源极连接至晶体管M20的漏极，且晶体管M18的源极连接至接地电压。

在此实例中，晶体管M15及M16可分别类似于图1的上拉装置104及106。进一步而言，晶体管M17及M18可分别类似于图1的保护装置108及110，且晶体管M19及M20可分别类似于图1的下拉装置112及114。电平转换器电路503的晶体管M15至M20可以类似于结合图1描述的电平转换器100的部件的方式操作。如图5所示，晶体管M17、M18、M19及M20的栅极从自我保护偏压产生器电路502接收电压信号。

在电平转换器电路503的实例操作中，当INB_HV节点512及INB节点509分别被驱动至约等于电源电压的两倍及电源电压时(例如，当输入信号IN为逻辑低时)，晶体管M17及M19两者可启动。如本揭示文件中所描述，当输入信号IN为逻辑低时，IN_HV节点514及IN节点507分别被驱动至约等于电源电压及接地电压，从而使得晶体管M18及M20两者关断。当晶体管M17及M19启动时，OUTB节点516被拉至约等于接地电压，从而启动晶体管M16。因为晶体管M18及晶体管M20关断且不导通，且晶体管M16启动且导通，在输入信号IN处于逻辑低状态时，输出OUT节点518处会产生约等于第二电源电压V2的电压。在绘示于图5的实施例中，电平转换器电路503在OUT节点518处产生输出电压，此输出电压处于与输入信号IN反相的逻辑状态。

若输入信号IN处于逻辑高状态时，自我保护偏压产生器电路502会将INB节点509拉至约等于接地电压，且输出约等于电源电压V1的输出电压信号INB_HV，如本揭示文件中所描述。此情形使得晶体管M17及M19两者关断。此外，自我保护偏压产生器电路502在INI节点507处产生约等于电源电压V1的逻辑高电压，且在IN_HV节点514处产生约等于电源电压V1两倍的电压，从而使得晶体管M18及M20两者启动。当晶体管M18及M20启动时，OUT节点518处的电压被拉至接地电压，且晶体管M15启动。因为晶体管M17及M19不导通，且晶体管M15导通，所以OUTB节点516处的电压约等于第二电源电压V2。电平转换器电路503因此在OUT节点518处产生输出电压，此输出电压处于与输入信号IN反相的逻辑状态。图5所描述的每个节点响应于不同输入信号的电压的细节绘示于以下表2中。

节点	输入信号IN＝0V	输入信号IN＝V1
			INI节点507	0V	V1
INB节点509	V1	0
			IN_HV节点514	V1-Vth至V1	2*V1-Vth至2*V1
INB_HV节点512	2*V1-Vth至2*V1	V1-Vth至V1
			OUTB节点516	0V	V2
OUT节点518	V2	0V

表2

在以上表2中，V_th对应于晶体管M11或M14的临界电压。虽然OUT节点518被绘示为仅为电平转换器电路503的输出，但应了解，在一些实施例中，OUTB节点516自身可用作为提供处于第二电源电压V2的OUT节点518的逻辑反相信号的输出。OUT节点518或OUTB节点516可提供一或多个输出至以第二电源电压V2操作的一或多个电路，诸如以大于电源电压V1操作的I/O电路或逻辑电路。

图6为根据本揭示文件的一些实施例所绘示的用以操作电压提供电路的实例方法600的流程图。方法600可用以产生包含自我保护偏压产生器(例如，自我保护偏压产生器电路102、自我保护偏压产生器电路402、自我保护偏压产生器电路502等)的电平转换装置(例如，电平转换器100、电路图400、电路图500等)。举例而言，方法600中描述的至少一部份的操作使用了图1至图5中所描述的布局及示意图。应注意，方法600仅为实例，且并非意欲限制本揭示文件。因此，应理解，可以在图6的方法600之前、期间及之后提供额外的操作，且一些其他操作在本揭示文件中可以仅进行简洁描述。

总而言之，方法600开始于操作602，在操作602中，接收对应于第一电压源的输入信号。方法600接着进行操作604，在操作604中，基于输入信号且使用第一电压源产生偏压电压。方法600接着进行操作606，在操作606中，提供偏压电压至电平转换电路的保护晶体管，电平转换电路电耦接至具有第二电压的第二电压源，其中第二电压大于第一电压源的第一电压。方法600接着进行操作608，在操作608中，基于偏压电压产生输出电压，此偏压电压为第二电压或接地电压。

请参照操作602，对应于第一电压源(例如，电源电压V1)的输入信号(例如，本揭示文件中描述的输入信号IN)被接收。输入信号可经由一或多个逻辑电路提供，且由自我保护偏压产生器(例如，自我保护偏压产生器电路102、自我保护偏压产生器电路402、自我保护偏压产生器电路502等)接收，如本揭示文件中所描述。在一实施例中，输入信号可由自我保护偏压产生器的反相器接收。

请参照操作604，基于输入信号且使用第一电压源的偏压电压(例如，绘示于图2及图3中的偏压电压V3等)被产生。偏压电压可由自我保护偏压产生器来产生，以驱动电平转换电路(例如，电平转换器100、电平转换器电路403、电平转换器电路503等)的一或多个厚氧化物晶体管。在一实施例中，举例而言，当输入信号自第一逻辑状态改变至第二逻辑状态时，自我保护偏压产生器可基于输入信号且使用第一电压源产生第二偏压电压。

请参照操作606，偏压电压可以被提供至电平转换电路(例如，电平转换器100)的保护晶体管(例如，厚氧化物晶体管)。电平转换电路可电耦接至大于第一电压源(例如，电源电压V1)的第二电压源(例如，电源电压V2)。偏压电压(例如，输出电压信号IN_HV)可提供至保护晶体管(例如，第一保护装置108)的栅极，以驱动保护晶体管。在第二偏压电压(例如，输出电压信号INB_HV)是在输入信号自第一逻辑状态改变至第二逻辑状态时所产生的实施例中，第二偏压电压可以被提供至电平转换电路的第二保护晶体管(例如，第二保护装置110)，如本揭示文件中所描述。

请参照操作608，输出电压(例如，OUT节点118、418或518处的电压，OUTB节点116、416或516处的电压等)可以基于偏压电压产生，此偏压电压为第二电压源的电压或接地电压。偏压电压可控制电平转换电路的晶体管(例如，第一下拉装置112、第二下拉装置114等)，以使得电平转换电路产生(例如，在输出节点118处)逻辑高输出(例如，第二电压源的电压)或逻辑低输出(例如，接地电压)。

在本揭示文件的一个态样中，揭示一种半导体装置。此半导体包含电平转换电路及偏压产生电路。电平转换电路用以产生与第一电压域中的输入信号对应的第二电压域中的输出电压，其中电平转换电路包含至少厚氧化物晶体管及薄氧化物晶体管。偏压产生电路有效地耦接至电平转换电路，且用以：产生偏压电压，偏压电压实质上高于输入信号的电压；以及提供偏压电压至厚氧化物晶体管的栅极，从而使得电平转换电路产生输出电压。

在半导体装置的一些实施例中，薄氧化物晶体管的第一端子电耦接至接地，且薄氧化物晶体管的第二端子电耦接至厚氧化物晶体管的第一端子。

在半导体装置的一些实施例中，厚氧化物晶体管的临界电压大于薄氧化物晶体管的临界电压。

在半导体装置的一些实施例中，厚氧化物晶体管的栅极及薄氧化物晶体管的栅极经由第一电容器及第二电容器分别电耦接至偏压产生电路。

在半导体装置的一些实施例中，偏压产生电路电耦接至第一电压域的第一电压源，且电平转换电路电耦接至第二电压域的第二电压源。

在半导体装置的一些实施例中，电平转换电路用以在第二电压域中产生输出电压，输出电压与输入信号成正比。

在半导体装置的一些实施例中，电平转换电路用以在第二电压域中产生输出电压，输出电压与输入信号的逻辑反相信号成正比。

在半导体装置的一些实施例中，偏压电路包含多个反相器。

在半导体装置的一些实施例中，电平转换电路进一步包含第二厚氧化物晶体管及第二薄氧化物晶体管，且偏压产生电路产生第二偏压电压。

在本揭示文件的另一态样中，揭示一种半导体电路。此电路半导体包含第一电容器、第二电容器、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管及第四NMOS晶体管。第一电容器具有耦接至第一信号的第一端子。第二电容器具有耦接至第一信号的逻辑反相信号的来源的第一端子。第一NMOS晶体管的栅极耦接至第二NMOS晶体管的源极电压，第二NMOS晶体管的栅极耦接至第一NMOS晶体管的源极电压，第一NMOS晶体管的漏极及第二NMOS晶体管的漏极耦接至电源电压。第三NMOS晶体管的栅极、漏极及第四NMOS晶体管的栅极、漏极耦接至电源电压，第一NMOS晶体管的源极及第三NMOS晶体管的源极各自耦接至第一电容器的第二端子处的电压，第二NMOS晶体管的源极及第四NMOS晶体管的源极各自耦接至第二电容器的第二端子处的电压。其中响应于第一信号处于第一逻辑状态，半导体电路在第二电容器的第二端子处或第一电容器的第二端子处产生偏压输出电压。

在半导体电路的一些实施例中，半导体电路在第一电容器的第二端子处产生第二偏压输出电压。

在半导体电路的一些实施例中，半导体电路还包含电平转换器，电平转换器包含第一PMOS晶体管及第二PMOS晶体管，第一PMOS晶体管的源极及第二PMOS晶体管的源极耦接至大于电源电压的第二电源电压，第一PMOS晶体管的栅极耦接至第二PMOS晶体管的漏极电压，第二PMOS晶体管的栅极耦接至第一PMOS晶体管的漏极电压。

在半导体电路的一些实施例中，电平转换器还包含第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管及第八NMOS晶体管。第五NMOS晶体管的漏极耦接至第一PMOS晶体管的漏极电压。第六NMOS晶体管的漏极耦接至第五NMOS晶体管的源极电压，且第六NMOS晶体管的源极耦接至接地电压。第七NMOS晶体管的漏极耦接至第二PMOS晶体管的漏极电压。第八NMOS晶体管的漏极耦接至第七NMOS晶体管的源极电压，且第八NMOS晶体管的源极耦接至接地电压。

在半导体电路的一些实施例中，第五NMOS晶体管的栅极耦接至第二电容器的第二端子处的偏压输出电压，且第六NMOS晶体管的栅极耦接至第一信号的逻辑反相信号。

在半导体电路的一些实施例中，第七NMOS晶体管的漏极电压提供第二电源电压，第二电源电压处于与第一信号的逻辑反相信号匹配的逻辑状态。

在半导体电路的一些实施例中，半导体电路在第一电容器的第二端子处产生偏压输出电压，第七NMOS晶体管的栅极耦接至第一电容器的第二端子处的偏压输出电压，且第八NMOS晶体管的栅极耦接至第一信号的逻辑同相信号。

在半导体电路的一些实施例中，第七NMOS晶体管的漏极电压提供第二电源电压，第二电源电压处于与第一信号的逻辑状态匹配的逻辑状态。

在半导体电路的一些实施例中，半导体电路进一步包含第一反相器及第二反相器。第一反相器用以接收输入信号并产生第一信号。第二反相器用以接收第一信号并产生第一信号的逻辑反相信号。

在本揭示文件的又一态样中，揭示一种操作方法。此操作方法包含以下步骤：接收对应于第一电压源的输入信号；基于输入信号并使用第一电压源产生偏压电压；提供偏压电压至电平转换电路的保护晶体管，电平转换电路电耦接至具有第二电压的第二电压源，第二电压大于第一电压源的第一电压；以及基于偏压电压产生输出电压，偏压电压为第二电压或接地电压。

在操作方法的一些实施例中，操作方法还包含以下步骤：基于输入信号并使用第一电压源产生第二偏压电压；及提供第二偏压电压至电平转换电路的第二保护晶体管。

在本揭示文件的又一态样中，揭示一种半导体装置，包含电平转换电路及偏压产生电路。电平转换电路包含保护晶体管。偏压产生电路耦接至电平转换电路，其中偏压产生电路用以：接收对应于第一电压源的输入信号；基于输入信号并使用第一电压源产生偏压电压；以及提供偏压电压至电平转换电路的保护晶体管。电平转换电路电耦接至具有第二电压的第二电压源，第二电压大于第一电压源的第一电压，电平转换电路用以基于偏压电压产生输出电压，偏压电压为第二电压或接地电压。

如本文中所使用，术语“约”及“大约”通常意谓所陈述值的正或负10％。举例而言，约0.5将包含0.45与0.55，约10将包含9至11，约1000将包含900至1100。

前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭示文件的态样。熟悉此项技术者应了解，其可易于使用本揭示文件作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他工艺及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭示文件的精神及范畴，且此类等效构造可在本文中进行各种改变、取代以及替代而不偏离本揭示文件的精神及范畴。

Claims (10)

1.一种半导体装置，其特征在于，包含：

一电平转换电路，用以产生与一第一电压域中的一输入信号对应的一第二电压域中的一输出电压，其中该电平转换电路包含至少一厚氧化物晶体管及一薄氧化物晶体管；以及

一偏压产生电路，有效地耦接至该电平转换电路且用以：

产生一偏压电压，该偏压电压实质上高于该输入信号的一电压；以及

提供该偏压电压至该厚氧化物晶体管的一栅极，从而使得该电平转换电路产生该输出电压。

2.如权利要求1所述的半导体装置，其特征在于，其中该薄氧化物晶体管的一第一端子电耦接至接地，且该薄氧化物晶体管的一第二端子电耦接至该厚氧化物晶体管的一第一端子。

3.如权利要求1所述的半导体装置，其特征在于，其中该厚氧化物晶体管的该栅极及该薄氧化物晶体管的一栅极经由一第一电容器及一第二电容器分别电耦接至该偏压产生电路。

4.如权利要求1所述的半导体装置，其特征在于，其中该偏压产生电路电耦接至该第一电压域的一第一电压源，且该电平转换电路电耦接至该第二电压域的一第二电压源。

5.如权利要求1所述的半导体装置，其特征在于，其中：

该电平转换电路进一步包含一第二厚氧化物晶体管及一第二薄氧化物晶体管；且

该偏压产生电路产生一第二偏压电压。

6.一种半导体电路，其特征在于，包含：

一第一电容器，具有耦接至一第一信号的一第一端子；

一第二电容器，具有耦接至该第一信号的一逻辑反相信号的一来源的一第一端子；

一第一NMOS晶体管及一第二NMOS晶体管，该第一NMOS晶体管的一栅极耦接至该第二NMOS晶体管的一源极电压，该第二NMOS晶体管的一栅极耦接至该第一NMOS晶体管的一源极电压，该第一NMOS晶体管的一漏极及该第二NMOS晶体管的一漏极耦接至一电源电压；

一第三NMOS晶体管及一第四NMOS晶体管，该第三NMOS晶体管的一栅极、一漏极及该第四NMOS晶体管的一栅极、一漏极耦接至该电源电压，该第一NMOS晶体管的一源极及该第三NMOS晶体管的一源极各自耦接至该第一电容器的一第二端子处的一电压，该第二NMOS晶体管的一源极及该第四NMOS晶体管的一源极各自耦接至该第二电容器的一第二端子处的一电压，

其中响应于该第一信号处于一第一逻辑状态，该半导体电路在该第二电容器的该第二端子处或该第一电容器的该第二端子处产生一偏压输出电压。

7.如权利要求6所述的半导体电路，其特征在于，还包含一电平转换器，该电平转换器包含：

一第一PMOS晶体管及一第二PMOS晶体管，该第一PMOS晶体管的一源极及该第二PMOS晶体管的一源极耦接至大于该电源电压的一第二电源电压，该第一PMOS晶体管的一栅极耦接至该第二PMOS晶体管的一漏极电压，该第二PMOS晶体管的一栅极耦接至该第一PMOS晶体管的一漏极电压。

8.如权利要求7所述的半导体电路，其特征在于，其中该电平转换器还包含：

一第五NMOS晶体管，该第五NMOS晶体管的一漏极耦接至该第一PMOS晶体管的该漏极电压；

一第六NMOS晶体管，该第六NMOS晶体管的一漏极耦接至该第五NMOS晶体管的一源极电压，且该第六NMOS晶体管的一源极耦接至一接地电压；

一第七NMOS晶体管，该第七NMOS晶体管的一漏极耦接至该第二PMOS晶体管的该漏极电压；及

一第八NMOS晶体管，该第八NMOS晶体管的一漏极耦接至该第七NMOS晶体管的一源极电压，且该第八NMOS晶体管的一源极耦接至该接地电压。

9.如权利要求8所述的半导体电路，其特征在于，其中：

该半导体电路在该第一电容器的该第二端子处产生该偏压输出电压；

该第七NMOS晶体管的一栅极耦接至该第一电容器的该第二端子处的该偏压输出电压；且

该第八NMOS晶体管的一栅极耦接至该第一信号的一逻辑同相信号。

10.一种半导体装置，其特征在于，包含：

一电平转换电路，包含一保护晶体管；以及

一偏压产生电路，耦接至该电平转换电路，其中该偏压产生电路用以：

接收对应于一第一电压源的一输入信号；

基于该输入信号并使用该第一电压源产生一偏压电压；以及

提供该偏压电压至该电平转换电路的该保护晶体管，

其中该电平转换电路电耦接至具有一第二电压的一第二电压源，该第二电压大于该第一电压源的一第一电压，该电平转换电路用以基于该偏压电压产生一输出电压，该偏压电压为该第二电压或一接地电压。