CN203644373U - 栅极驱动单元及栅极扫描驱动器 - Google Patents

Abstract

本实用新型公开了一种栅极驱动单元及栅极扫描驱动器，栅极驱动单元内部利用时钟和高电平控制内部反相器模块产生低电平信号，采用反馈结构和双低电平电压控制电路，栅极驱动单元电路能避免从高电平流经晶体管到低电平的直流回路，有效抑制晶体管的泄漏电流，降低功耗，特别适用于阈值电压为负的晶体管器件；利用栅极驱动单元搭建起来的单边栅极扫描驱动器采用占空比为40%的时钟信号控制，将信号输出端的充电和放电功能集中在同一个晶体管中完成，结构精简，功率耗损低；利用栅极驱动单元搭建起来的双边栅极扫描驱动器采用占空比为25%的时钟信号控制，并且充分利用屏幕的对称性，能有效在高分辨率显示屏中实现窄边框效果。

Description

栅极驱动单元及栅极扫描驱动器

技术领域

本实用新型涉及有机发光二极管显示器的栅极扫描驱动技术领域，具体涉及栅极驱动单元及栅极扫描驱动器。

背景技术

主动矩阵有机发光二极管（Active Matrix Organic Light Emitting Diode,AMOLED）显示器是近年来快速发展一种新型的显示器。早期的AMOLED显示器栅极行扫描驱动器沿用LCD的驱动方式，通过COG工艺将专门的驱动芯片压在玻璃基板上面驱动像素电路。近年来，由于FPD技术的发展，集成栅极驱动技术在产业界引起了很大的兴趣。利用集成栅极扫描驱动器驱动显示器像素电路的栅极能够减少驱动芯片的运用，降低生产成本，还可以降低信号传输的耗损，提高显示质量。

传统的栅极扫描电路所采用的薄膜晶体管都为具有正电压值的晶体管器件。新兴的具有负电压值的晶体管器件，特别是新型的氧化物薄膜晶体管，应用在传统的栅极扫描电路中会出现泄漏电流问题，影响电路的正常工作。传统的单一类型（全N型或者全P型）的栅极驱动单元电路在工作时还存在常导通的晶体管，会造成很大的能量消耗。另外，大多数栅极扫描驱动器输出端的充电和放电功能分别由两个很大的晶体管完成，而且驱动器只能集成在基板的一侧，这样会占用非常大的显示器基板面积，造成基板电路分布不对称，不利于显示器的窄边框效果，难以满足高分辨率的电路设计要求。

实用新型内容

为了克服现有技术存在的缺点与不足，本实用新型提供一种栅极驱动单元及栅极扫描驱动器。

本实用新型的目的在于提供一种低功耗、结构精简、具有内部反馈能力、特别适用于阈值电压为负值的薄膜晶体管的栅极驱动单元。

本实用新型的另一目的在于提供一种利用上述栅极驱动单元组建的制备在显示基板一侧边框的具有结构精简、占用面积小、低功耗等特点的单边栅极扫描驱动器及其驱动方法。

本实用新型还有一目的在于提供一种利用第一实用新型目的所述的栅极驱动单元组建的能够制备在显示基板对称两侧边框的具有低功耗、适用高分辨率显示等特点的双边栅极扫描驱动器及其驱动方法。

本实用新型的技术方案：

一种栅极驱动单元，包括信息采集模块、内部反相器模块、第一信号输出模块及第二信号输出模块；

所述信号采集模块由第一晶体管和第二晶体管构成，所述第一晶体管的漏极作为栅极驱动单元的信号采集端口VI，

第一晶体管的源极与第二晶体管的漏极相连；第二晶体管的源极输出采集信号Q；

第一晶体管的栅极与第二晶体管的栅极相连，作为栅极驱动单元的第一时钟输入端口CLK1L或第一晶体管的栅极与第二晶体管的栅极相连后与内部反相器模块的输出端QB连接；

所述内部反相器模块由第三晶体管和第四晶体管构成，所述第三晶体管的漏极为第一电源输入端口VDD，

第三晶体管的栅极与第一时钟输入端口连接；第三晶体管的源极与第四晶体管的漏极连接作为内部反相器模块的输出端点QB，

所述第四晶体管的栅极与第二晶体管的源极相连，所述第四晶体管的源极与第一时钟输入端口CLK1L连接；

所述第一信号输出模块由第五晶体管、第六晶体管、第七晶体管和第一存储电容构成，所述第五晶体管的漏极与第七晶体管的漏极相连，作为栅极驱动单元的第二时钟输入端口CLK2L；

所述第五晶体管的栅极与第二晶体管的源极相连，所述第五晶体管的源极与第六晶体管的漏极、第七晶体管的栅极连接，作为第一信号输出端口COUT；

所述第六晶体管的栅极与内部反相器输出端点QB连接；所述第六晶体管的源极作为栅极驱动单元的第二电源输入端口VSSL；

所述第七晶体管的源极分别与第一晶体管的源极、第二晶体管的漏极连接，所述第一存储电容一端与第二晶体管源极连接，第一存储电容的另一端与第一信号输出端口相连；

所述第二信号输出模块由第八晶体管和第九晶体管构成，第八晶体管的漏极作为栅极驱动单元的第三时钟输入口CLK2，

第八晶体管的栅极与第二晶体管的源极连接，第八晶体管的源极与第九晶体管的漏极连接，作为栅极驱动单元的第二信号输出端口OUT；

所述第九晶体管的栅极与内部反相器输出端点连接，所述第九晶体管的源极作为栅极驱动单元的第三电源输入端口VSS。

所述栅极驱动单元的晶体管均为N型薄膜晶体管。

所述内部反相器模块由第一时钟输入信号CLK1L控制，并由第一时钟输入端口CLK1L提供低电平输出，具体为：第一时钟信号输入端输入高电平时，第二晶体管的源极输出采集信号Q如果是高电平，则内部反相器的输出端口QB点输出高电平，当第一时钟输入信号CLK1L输入为低电平时，则内部反相器输出端口QB点输出低电平；

如果第二晶体管的源极输出采集信号Q点输入低电平，那么内部反相器输出端口QB点输出高电平。

一种栅极扫描驱动器，包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元，所述N为自然数，所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL，所述四根时钟信号引线分别为第一时钟引线AL、第二时钟引线A、第三时钟引线BL及第四时钟引线B；

所述N级级联的栅极驱动单元具体搭接方式如下：

栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接；

所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接，其中，第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口；

级数N为奇数的栅极驱动单元的第一时钟输入端口CLK1L与第一时钟引线AL连接；其第二时钟输入端口CLK2L与第三时钟引线BL连接，其第三时钟输入端口CLK2与第四时钟引线B连接；

级数N为偶数的栅极驱动单元的第一时钟输入端口CLK1L与第三时钟引线BL连接，其第二时钟输入端口CLK2L与第一时钟引线AL相连，其第三时钟输入端口CLK2与第二时钟引线A相连，其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

一种栅极扫描驱动器的驱动方法，包括如下步骤：下述中，高电平为第一根引线VD所对应高电平，第一低电平为第二根引线VS所对应低电平，第二低电平为第三根引线VL所对应低电平，驱动时钟信号占空比40%，周期t1；

信号采集阶段：第一时钟输入端口CLK1L输入高电平信号，信号采集端口VI采集高电平信号，并通过第一晶体管和第二晶体管存储到第一存储电容；

第五晶体管和第八晶体管被打开，第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入第二低电平和第一低电平，则第一信号输出端口COUT和第二信号输出端口OUT分别输出第二低电平和第一低电平，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI；40%t1时间后，第一时钟输入端口CLK1L输入为第二低电平，内部反相器模块输出端口QB变为第二低电平，则第六晶体管和第九晶体管被关断，此阶段持续到50%t1时刻；

信号输出阶段：第二时钟输入端口CLK2L和第三时钟输入口CLK2输入为高电平时，第一存储电容由于自举效应跳变为大于第一根引线VD对应的高电平，第一信号输出端口COUT和第二信号输出端口OUT输出高电平，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI；第七晶体管导通，第二时钟输入信号端口CLK2L的高电平信号反馈第一晶体管和第二晶体管的连接点n，维持第一存储电容的高电压；

90%t1时刻后，第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入为第二低电平信号和第一低电平信号，存储在第一信号输出端口COUT及第二信号输出端口OUT的电荷分别通过第五晶体管和第八晶体管释放，第一信号输出端口COUT和第二信号输出端口OUT分别输出第二低电平信号和第一低电平信号，此阶段持续到100%t1时刻；

信号等待阶段：第一时钟输入端口CLK1L输入为高电平信号，第一晶体管和第二晶体管被打开，存储在第一存储电容的电荷被释放，内部反相器模块的输出端口QB输出高电平信号，将第六晶体管和第九晶体管打开，维持第一信号输出端口COUT及第二信号输出端口OUT分别输出第二低电平信号和第一低电平信号，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，此阶段一直维持到下一次信号采集端口VI输入高电平信号。

一种栅极扫描驱动器，包括对称分布在显示器两边用于驱动显示器行数为奇数的像素电路栅极的奇数栅极扫描驱动器及

用于驱动显示器行数为偶数的像素电路栅极的偶数栅极扫描驱动器；

所述奇数栅极扫描驱动器及偶数栅极扫描驱动器结构相同，均包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元，所述N为自然数；

所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL，所述四根时钟信号引线分别为第一时钟引线AL、第二时钟引线A、第三时钟引线BL及第四时钟引线B；

所述每个栅极驱动单元包括输入端口VI、第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS、第一时钟输入端口CLK1L、第二时钟输入端口CLK2L、第三时钟输入端口CLK2、第一信号输出端口COUT及第二信号输出端口OUT；

所述N级级联的栅极驱动单元具体搭接方式如下：

栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接；

所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接，其中，第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口；

级数N为奇数的栅极驱动单元的第一时钟输入端口CLK1L与第一时钟引线AL连接；其第二时钟输入端口CLK2L与第三时钟引线BL连接，其第三时钟输入端口CLK2与第四时钟引线B连接；

级数N为偶数的栅极驱动单元的第一时钟输入端口CLK1L与第三时钟引线BL连接，其第二时钟输入端口CLK2L与第一时钟引线AL相连，其第三时钟输入端口CLK2与第二时钟引线A相连；

其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

一种栅极扫描驱动器的驱动方法，设周期为t2，驱动的时钟信号占空比25%，下述中：驱动高电平为第一根引线VD所对应的高电平，第一低电平为第二根引线VS所对应低电平，第二低电平为第三根引线VL所对应低电平；具体步骤为：

信号输入阶段：第一时钟输入端口CLK1L输入高电平信号，信号输入端口的高电平信号通过第一晶体管和第二晶体管输入到第一存储电容内，第五晶体管和第八晶体管被打开，第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入低电平信号第一低电平和第二低电平，第一输出端口COUT和第二输出端口OUT分别输出第二低电平和第一低电平，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，此阶段持续到25%t2时刻。

信号延时阶段：第一时钟输入端口输入第二低电平信号，第一晶体管和第二晶体管被关断，高电平信号被存储在第一存储电容内，内部反相器模块输出端口QB输出第二低电平，将第六晶体管和第九晶体管关断，此阶段持续到50%t2时刻；

信号输出阶段：第二时钟输入端口CLK2L和第三时钟输入端口CLK2输入高电平信号，第一存储电容由于自举效应，跳变为大于第一根引线VD对应的电压，第一信号输出端口COUT和第二信号输出端口OUT输出高电平信号，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，第七晶体管被导通，第二时钟输入端口的高电平信号反馈到第一晶体管和第二晶体管连接处，维持第一存储电容的高电平，此阶段持续到75%t2时刻；

信号释放阶段：第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入第二低电平信号和第一低电平，第一信号输出端口COUT和第二信号输出端口OUT的高电平电荷分别从第五晶体管和第八晶体管释放，分别输出第二低电平信号和第一低电平信号，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，此阶段持续到100%t2时刻；

信号等待阶段：第一时钟输入端口CLK1L输入高电平信号，第一存储电容电荷被释放，第五晶体管和第八晶体管被关断，内部反相器模块输出端口QB输出高电平信号，第六晶体管和第九晶体管被打开，维持第一信号输出端口COUT和第二信号输出端口OUT分别输出第二低电平信号和第一低电平信号，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，此阶段一直持续到下一次信号输入端口VI输入高电平信号。

本实用新型的有益效果：

（1）所实用新型的新型内部反相器模块能配合时钟驱动，在输出低电压时，避免了直流电流回路，非常有效地降低了功耗；

（2）栅极驱动电源采用了反馈器件和双低电平控制电路，有效防止薄膜晶体管泄漏电流产生，特别适用于阈值电压为负值的薄膜晶体管器件；

（3）单边栅极驱动器采用40%占空比时钟驱动，双边栅极驱动器采用25%占空比时钟驱动。能将信号输出端的充电和放电功能集中在同一晶体管完成，减少了大面积晶体管的应用，有效在高分辨率显示器中实现窄边框效果。

附图说明

图1是本实用新型实施例1中的栅极驱动单元的电路结构图；

图2是本实用新型实施例2中的栅极驱动单元的电路结构图；

图3是本实用新型单边栅极扫描驱动器的电路结构图；

图4是图3中所示电路利用40%占空比时钟信号驱动栅极驱动单元驱动时序图；

图5是图3中所示电路的工作波形图；

图6是本实用新型双边栅极扫描驱动器的电路结构图；

图7是图6中所示电路利用25%占空比时钟信号驱动栅极驱动单元的驱动时序图；

图8是图6所示电路的工作波形图。

具体实施方式

下面结合实施例及附图，对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例1

如图1所示，一种栅极驱动单元，包括信息采集模块110、内部反相器模块120、第一信号输出模块130及第二信号输出模块140；

所述信号采集模块110由第一晶体管T1和第二晶体管T2构成，所述第一晶体管T1的漏极作为栅极驱动单元的信号采集端口VI，

第一晶体管T1的源极与第二晶体管T2的漏极相连；第二晶体管T2的源极输出采集信号Q；

第一晶体管T1的栅极与第二晶体管T1的栅极相连，作为栅极驱动单元的第一时钟输入端口CLK1L；

所述内部反相器模块120由第三晶体管T3和第四晶体管T4构成，所述第三晶体管T3的漏极为第一电源输入端口VDD，

第三晶体管T3的栅极与第一时钟输入端口CLK1L连接；第三晶体管T3的源极与第四晶体管T4的漏极连接作为内部反相器模块120的输出端QB，

所述第四晶体管T4的栅极与第二晶体管T2的源极相连，所述第四晶体管T4的源极与第一时钟输入端口CLK1L连接；

所述第一信号输出模块130由第五晶体管T5、第六晶体管T6、第七晶体管T7和第一存储电容C1构成，所述第五晶体管T5的漏极与第七晶体管T7的漏极相连，作为栅极驱动单元的第二时钟输入端口CLK2L；

所述第五晶体管T5的栅极与第二晶体管T2的源极相连，所述第五晶体管T5的源极与第六晶体管T6的漏极、第七晶体管T7的栅极连接，作为第一信号输出端口COUT；

所述第六晶体管T6的栅极与内部反相器输出端点QB连接；所述第六晶体管T6的源极作为栅极驱动单元的第二电源输入端口VSSL；

所述第七晶体管T7作为内部反馈器件，第七晶体管T7的源极分别与第一晶体管T1的源极、第二晶体管T2的漏极连接，所述第一存储电容C1一端与第二晶体管T2源极连接，第一存储电容C1的另一端与第一信号输出端口COUT相连；

所述第二信号输出模块140由第八晶体管T8和第九晶体管T9构成，第八晶体管T8的漏极作为栅极驱动单元的第三时钟输入口CLK2，

第八晶体管T8的栅极与第二晶体管T2的源极连接，第八晶体管T8的源极与第九晶体管T9的漏极连接，作为栅极驱动单元的第二信号输出端口OUT；

所述第九晶体管T9的栅极与内部反相器输出端点连接，所述第九晶体管T9的源极作为栅极驱动单元的第三电源输入端口VSS，其中第八晶体管T8对第二信号输出端口OUT的充电和放电。

所述驱动单元中的晶体管均为N型薄膜晶体管。

驱动单元的内部反相器模块由第一时钟信号控制，并由其提供低电平信号，具体为：

第一时钟信号CLK1L输入高电平时，如果第二晶体管源极输出采集信号Q是低电平，第四晶体管T4被关断，第三晶体管T3导通，内部反相器的输出端口QB输出高电平；如果第二晶体管源极输出采集信号Q是高电平，第三晶体管T3、第四晶体管T4都被打开，内部反相器的输出端口QB仍输出高电平，避免了直流导电回路，待第一时钟信号CLK1L输入变为低电平时，第三晶体管T3被关断，直流导电回路被切断，内部反相器输出端口QB输出为低电平。

其中，栅极驱动单元中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

如图3所示，一种栅极扫描驱动器，具体为单边扫描驱动器，包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元，所述N为自然数，所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL，所述四根时钟信号引线分别为第一时钟引线AL、第二时钟引线A、第三时钟引线BL及第四时钟引线B；

所述N级级联的栅极驱动单元具体搭接方式如下：

栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接；

所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接，其中，第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口；

级数N为奇数的栅极驱动单元210的第一时钟输入端口CLK1L与第一时钟引线AL连接；其第二时钟输入端口CLK2L与第三时钟引线BL连接，其第三时钟输入端口CLK2与第四时钟引线B连接；

级数N为偶数的栅极驱动单元220的第一时钟输入端口CLK1L与第三时钟引线BL连接，其第二时钟输入端口CLK2L与第一时钟引线AL相连，其第三时钟输入端口CLK2与第二时钟引线A相连，其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

上述单边扫描驱动器的驱动方法：如图4所示，下述中，高电平为第一根引线VD所对应高电平，第一低电平为第二根引线VS所对应低电平，第二低电平为第三根引线VL所对应低电平，驱动时钟信号占空比40%，周期t1；

信号采集阶段：如图4中t11时间段，第一时钟输入端口CLK1L输入高电平信号，信号采集端口VI采集高电平信号，并通过第一晶体管和第二晶体管存储到第一存储电容；

第五晶体管和第八晶体管被打开，第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入第二低电平和第一低电平，则第一信号输出端口COUT和第二信号输出端口OUT分别输出第二低电平和第一低电平，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI；40%t1时间后，第一时钟输入端口CLK1L输入为第二低电平，内部反相器模块输出端口QB变为第二低电平，则第六晶体管和第九晶体管被关断，避免了传统的驱动电路内部反相器模块普遍产生的由高电位流向低电位的电流回路，大大降低了电路功耗，此阶段持续到50%t1时刻；

信号输出阶段：如图4中t12时间段，第二时钟输入端口CLK2L和第三时钟输入口CLK2输入为高电平时，第一存储电容由于自举效应跳变为大于第一根引线VD对应的高电平，将第五晶体管T5和第八晶体管T8完全打开，第一信号输出端口COUT和第二信号输出端口OUT无损耗输出高电平，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI；第七晶体管导通，第二时钟输入信号端口CLK2L的高电平信号反馈第一晶体管和第二晶体管的连接点n，维持第一存储电容的高电压；避免了电容电荷的泄露，维持电路的正常工作。

90%t1时刻后，第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入为第二低电平信号和第一低电平信号，存储在第一信号输出端口COUT及第二信号输出端口OUT的电荷分别通过第五晶体管和第八晶体管释放，第一信号输出端口COUT和第二信号输出端口OUT分别输出第二低电平信号和第一低电平信号，此阶段持续到100%t1时刻；

信号等待阶段：如图4中t13时间段，第一时钟输入端口CLK1L输入为高电平信号，第一晶体管和第二晶体管被打开，存储在第一存储电容的电荷被释放，内部反相器模块的输出端口QB输出高电平信号，将第六晶体管和第九晶体管打开，维持第一信号输出端口COUT及第二信号输出端口OUT分别输出第二低电平信号和第一低电平信号，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，此阶段一直维持到下一次信号采集端口VI输入高电平信号。

如图5所示，栅极扫描驱动器在触发脉冲和时钟的配合驱动下，能够逐行驱动显示器内像素电路的栅极，实现显示器每一帧图像的显示功能。

如图6所示，一种栅极扫描驱动器，具体为双边扫描驱动器，包括对称分布在显示器两边用于驱动显示器行数为奇数的像素电路栅极的奇数栅极扫描驱动器510及

用于驱动显示器行数为偶数的像素电路栅极的偶数栅极扫描驱动器520；

所述奇数栅极扫描驱动器及偶数栅极扫描驱动器结构相同，均包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元，所述N为自然数；

所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL，

如图6所示，所述奇数栅极扫描驱动器的四根时钟信号引线分别为第一时钟引线AL1、第二时钟引线A1、第三时钟引线BL1及第四时钟引线B1；

所述偶数栅极扫描驱动器的四根时钟信号引线分别为第一时钟引线AL2、第二时钟引线A2、第三时钟引线BL2及第四时钟引线B2；

所述每个栅极驱动单元包括输入端口VI、第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS、第一时钟输入端口CLK1L、第二时钟输入端口CLK2L、第三时钟输入端口CLK2、第一信号输出端口COUT及第二信号输出端口OUT；

以奇数栅极扫描驱动器为例，说明N级级联的栅极驱动单元具体搭接方式如下：

栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接；

所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接，其中，第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口；

级数N为奇数的栅极驱动单元411的第一时钟输入端口CLK1L与第一时钟引线AL1连接；其第二时钟输入端口CLK2L与第三时钟引线BL1连接，其第三时钟输入端口CLK2与第四时钟引线B1连接；

级数N为偶数的栅极驱动单元412的第一时钟输入端口CLK1L与第三时钟引线BL连接，其第二时钟输入端口CLK2L与第一时钟引线AL相连，其第三时钟输入端口CLK2与第二时钟引线A1相连；

其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

所述偶数栅极扫描驱动器的N级级联的栅极驱动单元的搭接方式与奇数栅极扫描驱动器相同。

双边扫描驱动器的驱动方法为：如图7所示，设时钟的周期为t2，驱动时钟信号占空比25%，下述中：驱动高电平为第一根引线VD所对应的高电平，第一低电平为第二根引线VS所对应低电平，第二低电平为第三根引线VL所对应低电平；具体步骤为：

信号输入阶段：如图7中t21时间段，第一时钟输入端口CLK1L输入高电平信号，信号输入端口的高电平信号通过第一晶体管和第二晶体管输入到第一存储电容内，第五晶体管和第八晶体管被打开，第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入低电平信号第一低电平和第二低电平，第一输出端口COUT和第二输出端口OUT分别输出第二低电平和第一低电平，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，此阶段持续到25%t2时刻。

信号延时阶段：如图7中t22时间段，第一时钟输入端口输入第二低电平信号，第一晶体管和第二晶体管被关断，高电平信号被存储在第一存储电容内，内部反相器模块输出端口QB输出第二低电平，将第六晶体管和第九晶体管关断，此阶段持续到50%t2时刻；

信号输出阶段：如图7中t23时间段，第二时钟输入端口CLK2L和第三时钟输入端口CLK2输入高电平信号，第一存储电容由于自举效应，跳变为大于第一根引线VD对应的电压，第一信号输出端口COUT和第二信号输出端口OUT输出高电平信号，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，第七晶体管被导通，第二时钟输入端口的高电平信号反馈到第一晶体管和第二晶体管连接处，维持第一存储电容的高电平，此阶段持续到75%t2时刻；

信号释放阶段：如图7中t24时间阶段，第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入第二低电平信号和第一低电平，第一信号输出端口COUT和第二信号输出端口OUT的高电平电荷分别从第五晶体管和第八晶体管释放，分别输出第二低电平信号和第一低电平信号，从而将信号电荷的输入和释放集中在一个晶体管上完成，避免了多个大面积晶体管的应用，节省了版图面积，有利于实现显示屏的窄边框效果。

所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，此阶段持续到100%t2时刻；

信号等待阶段：如图7中t25时间阶段，第一时钟输入端口CLK1L输入高电平信号，第一存储电容电荷被释放，第五晶体管和第八晶体管被关断，内部反相器模块输出端口QB输出高电平信号，第六晶体管和第九晶体管被打开，维持第一信号输出端口COUT和第二信号输出端口OUT分别输出第二低电平信号和第一低电平信号，所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI，此阶段一直持续到下一次信号输入端口VI输入高电平信号。

如图8所示，双边扫描驱动器中奇数栅极扫描驱动器和偶数扫描驱动器的驱动方法相同，二者交替输出栅极驱动信号，逐行驱动显示器内像素电路的栅极，实现显示器每一帧图像的显示功能。

实施例2

本实施例，如图2所示，信号采集模块111中第一晶体管T1的栅极与第二晶体管T2的栅极相连后与内部反相器模块120的输出端QB连接；其他特征与实施例1相同。

上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受所述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。

Claims (5)

1.一种栅极驱动单元，其特征在于，包括信息采集模块、内部反相器模块、第一信号输出模块及第二信号输出模块；

所述信号采集模块由第一晶体管和第二晶体管构成，所述第一晶体管的漏极作为栅极驱动单元的信号采集端口VI，

第一晶体管的源极与第二晶体管的漏极相连；第二晶体管的源极输出采集信号Q；

第一晶体管的栅极与第二晶体管的栅极相连，作为栅极驱动单元的第一时钟输入端口CLK1L或第一晶体管的栅极与第二晶体管的栅极相连后与内部反相器模块的输出端QB连接；

所述内部反相器模块由第三晶体管和第四晶体管构成，所述第三晶体管的漏极为第一电源输入端口VDD，

第三晶体管的栅极与第一时钟输入端口连接；第三晶体管的源极与第四晶体管的漏极连接作为内部反相器模块的输出端点QB，

所述第四晶体管的栅极与第二晶体管的源极相连，所述第四晶体管的源极与第一时钟输入端口CLK1L连接；

所述第一信号输出模块由第五晶体管、第六晶体管、第七晶体管和第一存储电容构成，所述第五晶体管的漏极与第七晶体管的漏极相连，作为栅极驱动单元的第二时钟输入端口CLK2L；

所述第五晶体管的栅极与第二晶体管的源极相连，所述第五晶体管的源极与第六晶体管的漏极、第七晶体管的栅极连接，作为第一信号输出端口COUT；

所述第六晶体管的栅极与内部反相器输出端点QB连接；所述第六晶体管的源极作为栅极驱动单元的第二电源输入端口VSSL；

所述第七晶体管的源极分别与第一晶体管的源极、第二晶体管的漏极连接，所述第一存储电容一端与第二晶体管源极连接，第一存储电容的另一端与第一信号输出端口相连；

所述第二信号输出模块由第八晶体管和第九晶体管构成，第八晶体管的漏极作为栅极驱动单元的第三时钟输入口CLK2；

第八晶体管的栅极与第二晶体管的源极连接，第八晶体管的源极与第九晶体管的漏极连接，作为栅极驱动单元的第二信号输出端口OUT；

所述第九晶体管的栅极与内部反相器输出端点连接，所述第九晶体管的源极作为栅极驱动单元的第三电源输入端口VSS。

2.根据权利要求1所述的一种栅极驱动单元，其特征在于，所述栅极驱动单元的晶体管均为N型薄膜晶体管。

3.根据权利要求1所述的一种栅极驱动单元，其特征在于，所述内部反相器模块由第一时钟输入信号CLK1L控制，并由第一时钟输入端口CLK1L提供低电平输出，具体为：第一时钟信号输入端输入高电平时，第二晶体管的源极输出采集信号Q如果是高电平，则内部反相器的输出端口QB点输出高电平，当第一时钟输入信号CLK1L输入为低电平时，则内部反相器输出端口QB点输出低电平；

如果第二晶体管的源极输出采集信号Q点输入低电平，那么内部反相器输出端口QB点输出高电平。

4.一种由权利要求1-3任一项所述的栅极驱动单元构成的栅极扫描驱动器，其特征在于，包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元，所述N为自然数，所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL，所述四根时钟信号引线分别为第一时钟引线AL、第二时钟引线A、第三时钟引线BL及第四时钟引线B；

所述N级级联的栅极驱动单元具体搭接方式如下：

栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接；

所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接，其中，第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口；

级数N为奇数的栅极驱动单元的第一时钟输入端口CLK1L与第一时钟引线AL连接；其第二时钟输入端口CLK2L与第三时钟引线BL连接，其第三时钟输入端口CLK2与第四时钟引线B连接；

级数N为偶数的栅极驱动单元的第一时钟输入端口CLK1L与第三时钟引线BL连接，其第二时钟输入端口CLK2L与第一时钟引线AL相连，其第三时钟输入端口CLK2与第二时钟引线A相连，其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

5.一种由权利要求1-3任一项所述的栅极驱动单元构成的栅极扫描驱动器，其特征在于，包括对称分布在显示器两边用于驱动显示器行数为奇数的像素电路栅极的奇数栅极扫描驱动器及

用于驱动显示器行数为偶数的像素电路栅极的偶数栅极扫描驱动器；

所述奇数栅极扫描驱动器及偶数栅极扫描驱动器结构相同，均包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元，所述N为自然数；

所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL，所述四根时钟信号引线分别为第一时钟引线AL、第二时钟引线A、第三时钟引线BL及第四时钟引线B；

所述每个栅极驱动单元包括输入端口VI、第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS、第一时钟输入端口CLK1L、第二时钟输入端口CLK2L、第三时钟输入端口CLK2、第一信号输出端口COUT及第二信号输出端口OUT；

所述N级级联的栅极驱动单元具体搭接方式如下：

栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接；

所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接，其中，第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口；

级数N为奇数的栅极驱动单元的第一时钟输入端口CLK1L与第一时钟引线AL连接；其第二时钟输入端口CLK2L与第三时钟引线BL连接，其第三时钟输入端口CLK2与第四时钟引线B连接；

级数N为偶数的栅极驱动单元的第一时钟输入端口CLK1L与第三时钟引线BL连接，其第二时钟输入端口CLK2L与第一时钟引线AL相连，其第三时钟输入端口CLK2与第二时钟引线A相连；

其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

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