CN113870780A - 像素电路及显示面板 - Google Patents

Abstract

本发明公开了一种像素电路及显示面板，其中像素电路包括驱动模块、存储模块、发光模块、数据写入模块、第一补偿和漏电抑制模块和第二补偿和漏电抑制模块。第一补偿和漏电抑制模块的第一端连接驱动模块的第一端，第一补偿和漏电抑制模块的第二端连接第二补偿和漏电抑制模块的第一端，第二补偿和漏电抑制模块的第二端连接驱动模块的控制端。第一补偿和漏电抑制模块包括至少一个晶体管，第一补偿和漏电抑制模块中的晶体管为N型晶体管，第二补偿和漏电抑制模块包括至少一个晶体管，第二补偿和漏电抑制模块中的晶体管为P型晶体管。本发明实施例提供的像素电路降低了漏电流，保证低频驱动的显示效果，提高显示质量。

Description

像素电路及显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种像素电路及显示面板。

背景技术

随着显示产品的发展，采用低频刷新以降低功耗的诉求日益增大。

现有技术中，业界在像素电路上选用LTPO技术，与驱动晶体管相连的开关晶体管采用铟镓锌氧化物薄膜晶体管(IGZO TFT)，利用IGZO TFT本身的低漏电流来改善低频驱动下栅极电压不稳定的问题。但是依然存在驱动晶体管栅极电压不稳定的问题，造成显示异常。

发明内容

本发明提供一种像素电路及显示面板，以降低漏电流，保证低频驱动显示效果，提高显示质量。

第一方面，本发明实施例提供了一种像素电路，包括：驱动模块、存储模块、发光模块、数据写入模块、第一补偿和漏电抑制模块和第二补偿和漏电抑制模块；

所述数据写入模块用于将数据电压写入所述驱动模块的控制端；

所述存储模块连接所述驱动模块的控制端，用于存储所述驱动模块的控制端的电压；

所述驱动模块用于根据所述存储模块存储的电压产生驱动电流，并从第一端输出所述驱动电流驱动所述发光模块发光；

所述第一补偿和漏电抑制模块的第一端连接所述驱动模块的第一端，所述第一补偿和漏电抑制模块的第二端连接所述第二补偿和漏电抑制模块的第一端，所述第二补偿和漏电抑制模块的第二端连接所述驱动模块的控制端；所述第一补偿和漏电抑制模块包括至少一个晶体管，所述第一补偿和漏电抑制模块中的晶体管为N型晶体管，所述第二补偿和漏电抑制模块包括至少一个晶体管，所述第二补偿和漏电抑制模块中的晶体管为P型晶体管。

可选的，所述像素电路还包括初始化模块，所述初始化模块的第一端连接所述第一补偿和漏电抑制模块的第一端，所述初始化模块的第二端连接所述发光模块的第一端，所述初始化模块用于将初始化电压写入所述驱动模块的控制端和所述发光模块的第一端；所述初始化模块包括至少两个晶体管，所述初始化模块中的晶体管为N型晶体管。

可选的，所述初始化模块包括第一晶体管和第二晶体管，所述第一晶体管的第一极连接初始化信号线，所述第一晶体管的第二极连接所述第一补偿和漏电抑制模块的第一端，所述第一晶体管的栅极连接第一扫描线；

所述第二晶体管的第一极连接所述初始化信号线，所述第二晶体管的第二极连接所述发光模块的第一端，所述第二晶体管的栅极连接所述第一扫描线。

可选的，所述第一补偿和漏电抑制模块包括第三晶体管，所述第三晶体管的第一极连接所述驱动模块的第一端，所述第三晶体管的第二极连接所述第二补偿和漏电抑制模块的第一端，所述第三晶体管的栅极连接第二扫描线。

可选的，在一帧内，所述第一扫描线上信号的脉冲的时间区间位于所述第二扫描线上信号的脉冲的时间区间之内。

可选的，所述第二补偿和漏电抑制模块包括第四晶体管，所述第四晶体管的第一极连接所述第一补偿和漏电抑制模块的第二端，所述第四晶体管的第二极连接所述驱动模块的控制端，所述第四晶体管的栅极连接第三扫描线。可选的，所述像素电路还包括稳压模块；

所述稳压模块连接于所述驱动模块的控制端和第四扫描线之间，用于稳定所述驱动模块的控制端的电压；

所述数据写入模块的控制端连接所述第四扫描线，所述数据写入模块的第一端连接数据线，所述数据写入模块的第二端连接所述驱动模块的第二端。

可选的，所述像素电路还包括第一发光控制模块和第二发光控制模块；

所述第一发光控制模块连接于第一电源线和所述驱动模块的第二端之间，所述第二发光控制模块连接于所述驱动模块的第一端和所述发光模块的第一端之间，所述发光模块的第二端连接第二电源线，所述第一发光控制模块的控制端和所述第二发光控制模块的控制端连接发光控制信号线。

可选的，所述第一发光控制模块包括第五晶体管，所述第二发光控制模块包括第六晶体管，所述驱动模块包括第七晶体管，所述数据写入模块包括第八晶体管；

所述第五晶体管的第一极连接所述第一电源线，所述第五晶体管的第二极连接所述第七晶体管的第一极，所述第五晶体管的栅极连接所述发光控制信号线，所述第六晶体管的第一极连接所述第七晶体管的第二极，所述第六晶体管的第二极连接所述发光模块的第一端，所述第六晶体管的栅极连接所述发光控制信号线，所述第七晶体管的栅极连接所述第二补偿和漏电抑制模块的第二端；

所述第八晶体管的第一极连接所述数据线，所述第八晶体管的第二极连接所述第七晶体管的第一极，所述第八晶体管的栅极连接所述第四扫描线。

第二方面，本发明实施例还提供了一种显示面板，该显示面板包括第一方面任一项所述的像素电路。

本发明实施例提供了一种像素电路及显示面板，其中，像素电路中与驱动模块的控制端连接的第二补偿和漏电抑制模块中的晶体管为P型晶体管，P型晶体管自身寄生电容较小，使得第二补偿和漏电抑制模块关断后对驱动模块的控制端的电位影响较小。P型晶体管的栅极施加高电压关断，使得在关断第二补偿和漏电抑制模块时，驱动模块的控制端的电压升高，改善驱动模块因栅极电压降低造成的黑态关不断的问题。第一补偿和漏电抑制模块中的晶体管为N型晶体管，漏电流较小，有利于维持驱动模块的控制端的电压的稳定，且本发明实施例中驱动模块的控制端仅存在一条漏电路径，进一步降低漏电流的大小，保证控制端的电压的稳定，进而保证低频驱动的显示效果。

附图说明

图1是现有技术中的一种像素电路的结构示意图。

图2是本发明实施例提供的一种像素电路的结构示意图；

图3是本发明实施例提供的另一种像素电路的结构示意图；

图4是本发明实施例提供的另一种像素电路的结构示意图；

图5是本发明实施例提供的另一种像素电路的结构示意图；

图6是本发明实施例提供的另一种像素电路的结构示意图；

图7是本发明实施例提供的另一种像素电路的结构示意图；

图8是本发明实施例提供的另一种像素电路的结构示意图；

图9是本发明实施例提供的一种像素电路的时序图；

图10是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术中所述，现有的像素电路中，IGZO技术复杂及工艺敏感，IGZO形成的晶体管的尺寸无法做到较小，使得IGZO形成的晶体管的寄生电容较大，增大对驱动晶体管的栅极电压的影响，使得IGZO形成的晶体管在关断时，导致驱动晶体管的栅极电压变化较大。且现有的像素电路，漏电流较大，使得驱动晶体管的栅极的电压无法在长时间内保持稳定，无法保证低频驱动的显示效果。

示例性地，图1为现有的一种像素电路的结构示意图，参考图1，该像素电路包括驱动晶体管T0、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和发光模块D1，驱动晶体管T0、第一晶体管T1、第二晶体管T2、第四晶体管T4、第六晶体管T6为P型晶体管，第三晶体管T3和第五晶体管T5为N型晶体管。第五晶体管T5的第一极连接第一初始化信号线Vref1，第六晶体管T6的第一极连接第二初始化信号线Vref2,第一晶体管T1的第一极连接数据线Vdata。在像素驱动电路的工作过程中，在发光阶段，第一扫描线S1提供的信号为低电平，第二扫描线S2提供的信号为高电平，第三扫描线S3提供的信号为高电平，第四扫描线S4提供的信号为低电平，发光控制信号线提供的信号为低电平。此时第二晶体管T2和第四晶体管T2导通，第二晶体管T2输出第一电源线Vdd提供的第一电源电压至驱动晶体管T0的第一极。驱动晶体管T0根据其栅极及第一极的电压的大小生成驱动电流，经其第二极流出以驱动发光模块D1发光。在发光阶段，第三晶体管T3和第五晶体管T5关闭，但是第三晶体管T3和第五晶体管T5仍然存在漏电流，且两条漏电路径使得漏电流较大，驱动晶体管T0的栅极电压无法长时间保持稳定，无法保证低频驱动的显示效果。第三晶体管T3为N型晶体管，尺寸较大，使得自身寄生电容较大，寄生电容越大，对驱动晶体管T0的栅极电压影响越大，在第三晶体管T3关断时，因自身寄生电容的存在，使得驱动晶体管T0的栅极电压变化较大。第三晶体管T3在关断时，会降低驱动晶体管T0的栅极电压。进而造成驱动晶体管T0黑态关不断的问题，使得黑画面显示偏亮。

为解决上述技术问题，本发明实施例提供了一种像素电路，图2为本发明实施例提供的一种像素电路的结构示意图，参考图2，该像素电路包括：驱动模块100、存储模块200、发光模块300、数据写入模块400、第一补偿和漏电抑制模块500和第二补偿和漏电抑制模块600；

数据写入模块400用于将数据电压写入驱动模块100的控制端G；

存储模块200连接驱动模块100的控制端G，用于存储驱动模块100的控制端G的电压；

驱动模块100用于根据存储模块200存储的电压产生驱动电流，并从第一端输出驱动电流驱动发光模块300发光；

第一补偿和漏电抑制模块500的第一端连接驱动模块100的第一端，第一补偿和漏电抑制模块500的第二端连接第二补偿和漏电抑制模块600的第一端，第二补偿和漏电抑制模块600的第二端连接驱动模块100的控制端G；第一补偿和漏电抑制模块500包括至少一个晶体管，第一补偿和漏电抑制模块500中的晶体管为N型晶体管，第二补偿和漏电抑制模块600包括至少一个晶体管，第二补偿和漏电抑制模块600中的晶体管为P型晶体管。

可选的，数据写入模块400的第一端连接数据线Vdata，数据写入模块400的第二端连接驱动模块100的第二端。

可选的，像素电路还包括发光控制模块700，发光控制模块700、驱动模块100以及发光模块300连接于第一电源线Vdd和第二电源线Vss之间，发光控制模块700用于根据发光控制信号线EM上的信号，控制发光模块300根据驱动模块100输出的驱动电流发光。

可选的，像素电路还包括初始化模块800，初始化模块800的第一端连接第一补偿和漏电抑制模块500的第一端，初始化模块800的第二端连接发光模块300的第一端，初始化模块800用于将初始化电压写入驱动模块100的控制端G和发光模块300的第一端；初始化模块800包括至少两个晶体管，初始化模块800中的晶体管为N型晶体管。

初始化模块800连接初始化信号线Vref，示例性的，初始化模块800可以包括两个晶体管，一个晶体管连接于初始化信号线Vref和第一补偿和漏电抑制模块500之间，用于将初始化电压通过第一补偿和漏电抑制模块500、第二补偿和漏电抑制模块600写入驱动模块100的控制端G。另一晶体管连接于初始化信号线Vref与发光模块300的第一端之间，用于将初始化电压写入发光模块300的第一端。

示例性的，存储模块200可以为存储电容，存储电容储存驱动模块100的控制端G的电压。发光模块300可以为有机发光二极管(Organic Light Emitting Diode，OLED)，OLED在驱动电流的驱动下发光。第一补偿和漏电抑制模块500可以包括一个晶体管，也可以包括多个，本实施例对第一补偿和漏电抑制模块500中晶体管的数量不做具体限定。第一补偿和漏电抑制模块500中的晶体管，可以为铟镓锌氧化物薄膜晶体管(IGZO TFT)，铟镓锌氧化物薄膜晶体管漏电流较小，可以降低像素电路的漏电流，保证低频驱动的显示效果。第二补偿和漏电抑制模块600可以包括一个晶体管，也可以包括多个，本实施例对第二补偿和漏电抑制模块600中晶体管的数量不做具体限定。第二补偿和漏电抑制模块600中的晶体管为P型晶体管，第二补偿和漏电抑制模块600中的晶体管可以为低温多晶硅晶体管，P型晶体管自身寄生电容较小，使得第二补偿和漏电抑制模块600关断后对驱动模块100的控制端G的电位影响较小。。像素电路工作过程可包括三个阶段：初始化阶段、数据电压写入和阈值补偿阶段、发光阶段。在初始化阶段，第一补偿和漏电抑制模块500、第二补偿和漏电抑制模块600、初始化模块800导通，数据写入模块400、发光控制模块700关断。初始化信号线Vref提供的初始化电压通过初始化模块800、第一补偿和漏电抑制模块500、第二补偿和漏电抑制模块600写入驱动模块100的控制端G。同时，初始化电压通过初始化模块800写入发光模块300的第一端。在初始化阶段实现对驱动模块100的控制端G以及发光模块的第一端的初始化。在数据电压写入和阈值补偿阶段，数据写入模块400、第一补偿和漏电抑制模块500、第二补偿和漏电抑制模块600导通，初始化模块800和发光控制模块700关断。数据线Vdata提供的数据电压通过数据写入模块400、驱动模块100、第一补偿和漏电抑制模块500、第二补偿和漏电抑制模块600写入驱动模块100的控制端G，由于第一补偿和漏电抑制模块500、第二补偿和漏电抑制模块600可以对驱动模块100的阈值进行补偿，从而可以使得驱动模块100控制端G的电压包括与数据电压和阈值电压关联的电压，实现了驱动模块100的数据电压的写入和阈值补偿。在发光阶段，数据写入模块400、第一补偿和漏电抑制模块500、第二补偿和漏电抑制模块600、初始化模块800关断，发光控制模块700导通，发光控制模块700将第一电源线Vdd上的第一电源电压传输至驱动模块100的第二端，驱动模块100根据其控制端G和第二端的电压大小生成驱动电流并经第一端输出至发光模块300，驱动发光模块300发光。

本实施例提供的像素电路中与驱动模块的控制端连接的第二补偿和漏电抑制模块中的晶体管为P型晶体管，P型晶体管自身寄生电容较小，使得第二补偿和漏电抑制模块关断后对驱动模块的控制端的电位影响较小。P型晶体管的栅极施加高电压关断，使得在关断第二补偿和漏电抑制模块时，驱动模块的控制端的电压升高，改善驱动模块因栅极电压降低造成的黑态关不断的问题。第一补偿和漏电抑制模块中的晶体管为N型晶体管，漏电流较小，有利于维持驱动模块的控制端的电压的稳定，且本实施例中驱动模块的控制端仅存在一条漏电路径，进一步降低漏电流的大小，保证控制端的电压的稳定，进而保证低频驱动的显示效果。

图3为本发明实施例提供的另一种像素电路的结构示意图，参考图3，可选的，像素电路还包括第一发光控制模块710和第二发光控制模块720；

第一发光控制模块710连接于第一电源线Vdd和驱动模块100的第二端之间，第二发光控制模块720连接于驱动模块100的第一端和发光模块300的第一端之间，发光模块300的第二端连接第二电源线Vss，第一发光控制模块710的控制端和第二发光控制模块720的控制端连接发光控制信号线EM。

在像素电路的初始化阶段以及数据电压写入和阈值补偿阶段，第一发光控制模块710和第二发光控制模块220在发光控制信号线EM的控制下关断。在发光阶段，第一发光控制模块710和第二发光控制模块720在发光控制信号线EM的控制下导通，第一电源线Vdd提供的第一电源电压通过第一发光控制模块710写入驱动模块100的第二端，驱动模块100根据其控制端G的电压和第二端的电压驱动发光模块300发光。

图4为本发明实施例提供的另一种像素电路的结构示意图，参考图4，在上述实施例的基础上，可选的，初始化模块800包括第一晶体管T1和第二晶体管T2，第一晶体管T1的第一极连接初始化信号线Vref，第一晶体管T1的第二极连接第一补偿和漏电抑制模块500的第一端，第一晶体管T1的栅极连接第一扫描线S1；

第二晶体管T2的第一极连接初始化信号线Vref，第二晶体管T2的第二极连接发光模块300的第一端，第二晶体管T2的栅极连接第一扫描线S1。

示例性的，存储模块包括存储电容Cst，第一晶体管T1和第二晶体管T2均为铟镓锌氧化物薄膜晶体管。在第一扫描线S1上的信号为高电平时，第一晶体管T1和第二晶体管T2导通，在第一扫描线S1上的信号为低电平时，第一晶体管T1和第二晶体管T2关断。

初始化阶段，第一扫描线S1提供高电平信号，第一晶体管T1和第二晶体管T2导通，从而将初始化电压写入驱动模块100的控制端G和发光模块300的第一端，实现对驱动模块100的控制端G和发光模块300的初始化。第一晶体管T1为铟镓锌氧化物薄膜晶体管，漏电流较小，可以在第一晶体管T1关断时，降低第一补偿和漏电抑制模块500的第一端的电压的变化，进而降低第二补偿和漏电抑制模块600的漏电流的大小，最终降低驱动模块100的控制端G的电压的变化，保持驱动模块100的控制端G的电压的稳定，保证低频驱动的显示效果。第二晶体管T2为铟镓锌氧化物薄膜晶体管，可以在第二晶体管T2关断时，降低发光模块300的第一端的电压的变化，维持发光模块300的第一端的电压的稳定，提高显示均匀性。

图5为本发明实施例提供的另一种像素电路的结构示意图，参考图5，在上述实施例的基础上，可选的，第一补偿和漏电抑制模块500包括第三晶体管T3，第三晶体管T3的第一极连接驱动模块100的第一端，第三晶体管T3的第二极连接第二补偿和漏电抑制模块600的第一端，第三晶体管T3的栅极连接第二扫描线S2。

具体的，第三晶体管T3为铟镓锌氧化物薄膜晶体管，漏电流较小。第二扫描线S2上的信号为高电平时，第三晶体管T3导通，第二扫描线S2上的信号为低电平时，第三晶体管T3关断。在发光阶段，第三晶体管T3关断，因第三晶体管T3处于关断状态时漏电流较小，降低了第二补偿和漏电抑制模块600的第一端的电压的变化，进而降低第二补偿和漏电抑制模块600在关断时的漏电流的大小，最终降低驱动模块100的控制端G的电压的变化，有利于维持驱动模块100的控制端G的电压的稳定，保证低频驱动的显示效果。

图6为本发明实施例提供的另一种像素电路的结构示意图，参考图6，可选的，第二补偿和漏电抑制模块包括第四晶体管T4，第四晶体管T4的第一极连接第一补偿和漏电抑制模块500的第二端，第四晶体管T4的第二极连接驱动模块100的控制端G，第四晶体管T4的栅极连接第三扫描线S3。

第四晶体管T4为P型晶体管，当第三扫描线S3上的信号为低电平时，第四晶体管T4导通，当第三扫描线S3上的信号为高电平时，第四晶体管T4关断。第三扫描线S3在初始化阶段、数据电压写入和阈值补偿阶段提供低电平，使得第四晶体管T4导通，实现对驱动模块100的控制端G的初始化，以及数据电压的写入和阈值电压的补偿。第三扫描线S3在发光阶段提供高电平，使得第四晶体管T4关断。

图7为本发明实施例提供的另一种像素电路的结构示意图，图8为本发明实施例提供的一种像素电路的时序图，图8所示的时序图可适用于图7所示的像素电路。参考图7和图8，在上述实施例的基础上，可选的，第一发光控制模块710包括第五晶体管T5，第二发光控制模块720包括第六晶体管T6，驱动模块100包括第七晶体管T7，数据写入模块400包括第八晶体管T8；

第五晶体管T5的第一极连接第一电源线Vdd，第五晶体管T5的第二极连接第七晶体管T7的第一极，第五晶体管T5的栅极连接发光控制信号线EM，第六晶体管T6的第一极连接第七晶体管T7的第二极，第六晶体管T6的第二极连接发光模块300的第一端，第六晶体管T6的栅极连接发光控制信号线EM，第七晶体管T7的栅极连接第二补偿和漏电抑制模块600的第二端；

第八晶体管T8的第一极连接数据线Vdata，第八晶体管T8的第二极连接第七晶体管T7的第一极，第八晶体管T8的栅极连接第四扫描线S4。

示例性的，以第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8均为P型晶体管为例，并结合图8说明该像素电路的工作过程。

初始化阶段t1，第四扫描线S4上的信号、发光控制信号线EM上的信号为高电平，第八晶体管T8、第五晶体管T5和第六晶体管T6关断。第一扫描线S1、第二扫描线S2上的信号为高电平，第三扫描线S3上的信号为低电平，第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管导通。初始化信号线Vref提供的初始化电压通过第一晶体管T1、第三晶体管T3和第四晶体管T4传输至第七晶体管T7的栅极，进而对第七晶体管T7的栅极进行初始化。同时，初始化信号线Vref提供的初始化电压通过第二晶体管T2传输至发光模块300的第一端，对发光模块300进行初始化。

数据电压写入和阈值补偿阶段t2，第一扫描线S1上的信号为低电平，发光控制信号线EM上的信号为高电平，第一晶体管T1、第二晶体管T2、第五晶体管T5和第六晶体管T6关断。第三扫描线S3、第四扫描线S4上的信号为低电平，第二扫描线S2上的信号为高电平，第四晶体管T4、第八晶体管T8和第三晶体管T3导通，数据信号线Vdata上的数据电压通过第八晶体管T8、第七晶体管T7、第三晶体管T3和第四晶体管T4写入到第七晶体管T7的栅极，实现对第七晶体管T7的栅极的数据电压的写入以及第七晶体管T7的阈值电压的补偿。

发光阶段t3，第一扫描线S1、第二扫描线S2上的信号为低电平，第三扫描线S3、第四扫描线S4上的信号为高电平，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第八晶体管T8关断。发光控制信号线EM上的信号为低电平，第五晶体管T5和第六晶体管T6导通。第一电源线Vdd上的第一电源电压通过第五晶体管T5传输至第七晶体管T7的第一极，第七晶体管T7根据其栅极的电压和第一极的电压驱动发光模块300发光。

在发光阶段，关断第四晶体管T4时，第七晶体管T7的栅极电压的变化量△V＝(VGH-VGL)*C2/(C1+C2)，其中VGL为导通第四晶体管T4时，施加于第四晶体管T4的栅极处的电压，VGH为关断第四晶体管T4时，施加于第四晶体管T4的栅极处的电压。VGL<0，VGH>0，C1为存储电容Cst的电容值的大小，C2为第四晶体管T4自身寄生电容的大小。由上式可知，关断第四晶体管T4时，第七晶体管T7的栅极电压的变化量△V>0，即增大了第七晶体管T7的栅极电压，改善因栅极电压降低造成的黑态关不断及黑画面偏亮的问题。

可选的，在一帧内，第一扫描线S1上信号的脉冲的时间区间位于第二扫描线S2上信号的脉冲的时间区间之内。

当第一晶体管T1、第二晶体管T2、第三晶体管T3均为N型晶体管时，一帧内，第一扫描线S1上的信号为高电平的时间区间位于第二扫描线S2上的信号为高电平的时间区间之内。第一扫描线S1在初始化阶段时提供高电平信号，使得第一晶体管T1和第二晶体管T2导通，初始化信号线Vref提供的初始化电压要想写入驱动模块100的控制端G，第三晶体管T3、第二补偿和漏电抑制模块600必须导通，因此，在初始化阶段，第二扫描线S2上的信号也为高电平。在数据电压写入和阈值补偿阶段，第三晶体管T3还需继续导通，因此第二扫描线S2上的高电平信号的时间区间大于第一扫描线S1上的高电平信号的时间区间。第一扫描线S1上信号的脉冲的时间区间位于第二扫描线S2上信号的脉冲的时间区间之内以使在初始化阶段，第一晶体管T1和第三晶体管T3均导通，初始化信号线Vref提供的初始化电压写入驱动模块100的控制端G。

图9为本发明实施例提供的另一种像素电路的结构示意图，参考图9，可选的，像素电路还包括稳压模块900，稳压模块900连接于驱动模块100的控制端G和第四扫描线S4之间，用于稳定驱动模块100的控制端G的电压；

数据写入模块400的控制端连接第四扫描线S4，数据写入模块400的第一端连接数据线Vdata，数据写入模块400的第二端连接驱动模块100的第二端。

示例性的，稳压模块900可以为稳压电容C0，在发光阶段，关断第四晶体管T4时，第七晶体管T7的栅极电压的变化量△V＝(VGH-VGL)*C2/(C1+C2+C3)，其中VGL为导通第四晶体管T4时，施加于第四晶体管T4的栅极处的电压，VGH为关断第四晶体管T4时，施加于第四晶体管T4的栅极处的电压。VGL<0，VGH>0，C1为存储电容Cst的电容值的大小，C2为第四晶体管T4自身寄生电容的大小，C3为稳压电容C0的电容值的大小。由上式可知，增加稳压电容C0后，第七晶体管T7的栅极电压的变化量△V减小，可以进一步降低第七晶体管T7的栅极电压的变化，有利于保证显示的稳定性。

本发明实施例还提供了一种显示面板，该显示面板包括上述任一项的像素电路。

本发明实施例还提供了一种显示装置，图10为本发明实施例提供的一种显示装置的结构示意图，参考图10，该显示装置01包括上述的显示面板02。显示装置01可以为图10所示的手机，也可以为电脑、电视机、智能穿戴显示装置等，本发明实施例对此不作特殊限定。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括：驱动模块、存储模块、发光模块、数据写入模块、第一补偿和漏电抑制模块和第二补偿和漏电抑制模块；

所述数据写入模块用于将数据电压写入所述驱动模块的控制端；

所述存储模块连接所述驱动模块的控制端，用于存储所述驱动模块的控制端的电压；

所述驱动模块用于根据所述存储模块存储的电压产生驱动电流，并从第一端输出所述驱动电流驱动所述发光模块发光；

所述第一补偿和漏电抑制模块的第一端连接所述驱动模块的第一端，所述第一补偿和漏电抑制模块的第二端连接所述第二补偿和漏电抑制模块的第一端，所述第二补偿和漏电抑制模块的第二端连接所述驱动模块的控制端；所述第一补偿和漏电抑制模块包括至少一个晶体管，所述第一补偿和漏电抑制模块中的晶体管为N型晶体管，所述第二补偿和漏电抑制模块包括至少一个晶体管，所述第二补偿和漏电抑制模块中的晶体管为P型晶体管。

2.根据权利要求1所述的像素电路，其特征在于，还包括初始化模块，所述初始化模块的第一端连接所述第一补偿和漏电抑制模块的第一端，所述初始化模块的第二端连接所述发光模块的第一端，所述初始化模块用于将初始化电压写入所述驱动模块的控制端和所述发光模块的第一端；所述初始化模块包括至少两个晶体管，所述初始化模块中的晶体管为N型晶体管。

3.根据权利要求2所述的像素电路，其特征在于，所述初始化模块包括第一晶体管和第二晶体管，所述第一晶体管的第一极连接初始化信号线，所述第一晶体管的第二极连接所述第一补偿和漏电抑制模块的第一端，所述第一晶体管的栅极连接第一扫描线；

所述第二晶体管的第一极连接所述初始化信号线，所述第二晶体管的第二极连接所述发光模块的第一端，所述第二晶体管的栅极连接所述第一扫描线。

4.根据权利要求3所述的像素电路，其特征在于，所述第一补偿和漏电抑制模块包括第三晶体管，所述第三晶体管的第一极连接所述驱动模块的第一端，所述第三晶体管的第二极连接所述第二补偿和漏电抑制模块的第一端，所述第三晶体管的栅极连接第二扫描线。

5.根据权利要求4所述的像素电路，其特征在于，在一帧内，所述第一扫描线上信号的脉冲的时间区间位于所述第二扫描线上信号的脉冲的时间区间之内。

6.根据权利要求1所述的像素电路，其特征在于，所述第二补偿和漏电抑制模块包括第四晶体管，所述第四晶体管的第一极连接所述第一补偿和漏电抑制模块的第二端，所述第四晶体管的第二极连接所述驱动模块的控制端，所述第四晶体管的栅极连接第三扫描线。

7.根据权利要求1所述的像素电路，其特征在于，还包括稳压模块；

所述稳压模块连接于所述驱动模块的控制端和第四扫描线之间，用于稳定所述驱动模块的控制端的电压；

所述数据写入模块的控制端连接所述第四扫描线，所述数据写入模块的第一端连接数据线，所述数据写入模块的第二端连接所述驱动模块的第二端。

8.根据权利要求7所述的像素电路，其特征在于，还包括第一发光控制模块和第二发光控制模块；

所述第一发光控制模块连接于第一电源线和所述驱动模块的第二端之间，所述第二发光控制模块连接于所述驱动模块的第一端和所述发光模块的第一端之间，所述发光模块的第二端连接第二电源线，所述第一发光控制模块的控制端和所述第二发光控制模块的控制端连接发光控制信号线。

9.根据权利要求8所述的像素电路，其特征在于，所述第一发光控制模块包括第五晶体管，所述第二发光控制模块包括第六晶体管，所述驱动模块包括第七晶体管，所述数据写入模块包括第八晶体管；

所述第五晶体管的第一极连接所述第一电源线，所述第五晶体管的第二极连接所述第七晶体管的第一极，所述第五晶体管的栅极连接所述发光控制信号线，所述第六晶体管的第一极连接所述第七晶体管的第二极，所述第六晶体管的第二极连接所述发光模块的第一端，所述第六晶体管的栅极连接所述发光控制信号线，所述第七晶体管的栅极连接所述第二补偿和漏电抑制模块的第二端；

所述第八晶体管的第一极连接所述数据线，所述第八晶体管的第二极连接所述第七晶体管的第一极，所述第八晶体管的栅极连接所述第四扫描线。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的像素电路。

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