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CN113540059B - 封装的半导体器件及其形成方法 - Google Patents

封装的半导体器件及其形成方法 Download PDF

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CN113540059B
CN113540059B CN202110718925.XA CN202110718925A CN113540059B CN 113540059 B CN113540059 B CN 113540059B CN 202110718925 A CN202110718925 A CN 202110718925A CN 113540059 B CN113540059 B CN 113540059B
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CN
China
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substrate
layer
die
bonding
interconnect
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余振华
余国宠
董志航
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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Abstract

本发明的实施例提供了一种封装的半导体器件及其形成方法。半导体器件包括第一管芯，在第一管芯上的第二管芯以及在第二管芯上的第三管芯，第二管芯介于第一管芯和第三管芯之间。第一管芯包括第一衬底和在第一衬底的有源侧上的第一互连结构。第二管芯包括第二衬底，在第二衬底的背面上的第二互连结构，以及在第二互连结构上的电源分配网络(PDN)结构，使得第二互连结构介于PDN结构和第二衬底之间。

Description

封装的半导体器件及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及封装的半导体器件及其制造方法。
背景技术
由于各种电子元件(例如，晶体管，二极管，电阻器，电容器等)的集成密度的不断提高，半导体行业经历了快速的增长。大多数情况下，重复减小最小特征尺寸可以提高集成密度，从而可以将更多组件集成到给定区域中。随着对缩小电子器件的需求的增长，已经出现了对更小且更具创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高度的集成度和组件密度。PoP技术通常使得在印刷电路板(PCB)上生产功能增强且封装面积小的半导体器件成为可能。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：第一管芯，包括：第一衬底；第一互连结构，位于所述第一衬底的背面上；第二互连结构，位于所述第一衬底的有源侧上；和第一多个接合焊盘，位于所述第二互连结构上，所述第一多个接合焊盘具有第一节距；第二管芯，位于所述第一管芯上，所述第二管芯包括：第二衬底；第三互连结构，位于所述第二衬底的有源侧上，所述第三互连结构包括第一通孔结构，所述第一通孔结构具有随着所述第一通孔结构远离所述第二衬底延伸而增加的宽度，所述第一通孔结构包括第一扩散阻挡层和在所述第一扩散阻挡层上方的第一导电材料；第四互连结构，位于所述第二衬底的背面上，所述第四互连结构包括第二通孔结构，所述第二通孔结构具有随着所述第二通孔结构远离所述第二衬底延伸而增加的宽度，所述第二通孔结构包括第二扩散阻挡层和在所述第二扩散阻挡层上方的第二导电材料；电源分配网络(PDN)结构，位于所述第四互连结构上，使得所述第四互连结构介于所述电源分配网络结构和所述第二衬底之间；第二多个接合焊盘，位于所述电源分配网络结构上，所述第二多个接合焊盘接合所述该第一多个接合焊盘；和第三多个接合焊盘，位于所述第三互连结构上，所述第三多个接合焊盘具有第二节距，所述第二节距小于所述第一节距；以及第三管芯，位于所述第二管芯上，其中，所述第二管芯介于所述第一管芯和所述第三管芯之间，所述第三管芯包括：第三衬底；和第四多个接合焊盘，位于所述第三衬底的有源侧上，所述第四多个接合焊盘接合到所述第三多个接合焊盘。
根据本发明的另一方面，提供了一种半导体器件，包括：第一管芯，包括：第一衬底；第一多个衬底通孔(TSV)，所述第一多个衬底通孔中的每个衬底通孔均延伸穿过所述第一衬底；第一互连结构，位于所述第一衬底的第一侧上；第一器件层，位于所述第一衬底的第二侧上；和第二互连结构，位于所述第一器件层上，其中，所述第一衬底介于所述第一互连结构和所述第二互连结构之间；第二管芯，位于所述第一管芯上，所述第二管芯通过第一接合直接接合到所述第一管芯，所述第一管芯具有第一节距，所述第二管芯包括：第二衬底；第三互连结构，位于所述第二衬底的第一侧上，所述第三互连结构包括第一介电层和延伸穿过所述第一介电层的第一互连件，所述第一互连件包括第一通孔和第一线，所述第一线具有第一厚度，所述第一介电层的第一表面与所述第一通孔的第一表面齐平，所述第一介电层的第二表面与所述第一线的第二表面齐平，所述第一介电层的第一表面与所述第一介电层的第二表面相比，更靠近所述第二衬底；电源分配(PDN)层，位于所述第三互连结构上，所述电源分配网络层的导线具有第二厚度，所述第二厚度大于所述第一厚度；功率部件层，位于所述电源分配网络层上；第二多个衬底通孔(TSV)，所述第二多个衬底通孔中的每个衬底通孔均延伸穿过所述第二衬底；和第四互连结构，位于所述第二衬底的第二侧上，所述第四互连结构包括第二介电层和延伸穿过所述第二介电层的第二互连件，所述第二互连件包括第二通孔和第二线，所述第二介电层的第一表面与所述第二通孔的第一表面齐平，所述第二介电层的第二表面与所述第二线的第二表面齐平，所述第二介电层的第一表面比所述第二介电层的第二表面更靠近所述第二衬底；以及第三管芯，通过第二接合直接接合到所述第二管芯，所述第二接合具有小于所述第一节距的第二节距，所述第三管芯包括：第三衬底；第二器件层，位于所述第三衬底的第一侧上；和第五互连结构，位于所述第二器件层上，其中，所述第二器件层介于所述第三衬底和所述第五互连结构之间。
根据本发明的又一方面，提供了一种形成半导体器件的方法，所述方法包括：在第一晶圆的第一表面上形成第一接合层和第一多个接合焊盘；在第二晶圆上形成第一半全局互连件，所述第二晶圆具有嵌入在所述第一半全局互连件下方的第一衬底中的第一多个衬底通孔(TSV)，所述第一半全局互连件包括：在所述第一衬底上方形成所述第一介电层；和通过镶嵌工艺在所述第一介电层中形成第一通孔，所述第一通孔具有随着所述第一通孔远离所述第一衬底延伸而增加的第一宽度；在所述第一半全局互连件上形成第二接合层和第二多个接合焊盘；将所述第一晶圆接合到所述第二晶圆，所述接合包括将所述第一接合层接合到所述第二接合层，以及将所述第一多个接合焊盘中的每个接合焊盘与所述第二多个接合焊盘中的相应接合焊盘接合；去除所述第一衬底的顶部以暴露所述第一多个衬底通孔中的每个衬底通孔的相应端部；在所述第一衬底的保留部分上形成第二半全局互连件，包括：在所述第一衬底上方形成第二介电层；和通过镶嵌工艺在所述第二介电层中形成第二通孔，所述第二通孔具有随着所述第二通孔远离所述第一衬底延伸而增加的第二宽度；在所述第二半全局互连件上方形成电源分配网络(PDN)，所述电源分配网络层的第三通孔具有第三宽度，所述第三宽度大于所述第一宽度；在所述第二晶圆的第二表面上的所述第二半全局互连件上方形成第三接合层和第三多个接合焊盘，所述第二晶圆的第二表面与所述第二晶圆的第一表面相对；在第三晶圆的第一表面上形成第四接合层和第四多个接合焊盘；以及将所述第二晶圆接合到所述第三晶圆，所述接合包括将所述第三接合层接合到所述第四接合层，以及将所述第三多个接合焊盘中的每个接合焊盘与所述第四多个接合焊盘中的相应接合焊盘接合。
附图说明
当接合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图19B示出了根据一些实施例的在形成封装部件的过程中的中间步骤的截面图。
图20至图24示出了根据一些实施例的在形成另一封装部件的过程中的中间步骤的截面图。
图25至图35示出了根据一些实施例的在形成又一个封装部件的过程中的中间步骤的截面图。
图36至图43示出了根据一些实施例的在形成又一封装部件的过程中的中间步骤的截面图。
图44和图45示出了根据一些实施例的在形成又一个封装部件的过程中的中间步骤的截面图。
图46至图59示出了根据一些实施例的在形成又一个封装部件的过程中的中间步骤的截面图。
图60、61A、61B和62示出了根据一些实施例的器件堆叠件的形成和实施的截面图。
图63至图65示出了根据一些实施例的封装件的截面图。
具体实施方式
本发明提供了用于实现本公开的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，可以提供具有更好的功率效率的3D集成电路(3DIC)封装的多个堆叠层(例如三层或更多层)。可以通过在位于3DIC封装件的中间区域的至少一个电源轨芯片的背面集成电源轨或电源分配网络(PDN)来提高堆叠系统的电源效率。电源轨芯片可以是与沿着电源轨芯片的背面形成的PDN集成的功能芯片，可以通过无凸块接合和/或微凸块接合将其接合到其他芯片。3DIC封装件中的顶部芯片可以以面对面(F2F)堆叠方式进行接合，而3DIC封装件中的其他接合可以是面对背(F2B)堆叠方式。从最顶层到最底层，3DIC封装件的接合节距可呈单调递增的顺序，其中最顶层的接合具有最细的接合节距，而最底层的接合具有最粗的接合层节距。
图1A至图18示出了根据一些实施例的以晶圆对晶圆(W2W)规模形成具有三层集成电路晶圆的封装部件的工艺。
图1A至图2示出了根据一些实施例的制造集成电路晶圆50(也称为顶部晶圆50)的各种中间步骤。图1B示出了图1A的区域61的详细视图。首先参照图1A，顶部晶圆50可以是逻辑晶圆(例如，中央处理单元(CPU)，图形处理单元(GPU)，片上系统(SoC)，应用处理器(AP)，微控制器，ASIC，FPGA等)，存储器管芯(例如，动态随机存取存储器(DRAM)管芯，静态随机存取存储器(SRAM)管芯，非易失性存储器(NVM)等)，射频(RF)晶圆，传感器晶圆，微机电系统(MEMS)晶圆，信号处理晶圆(例如，数字信号处理(DSP)晶圆)，前端晶圆(例如，模拟前端(AFE)晶圆)等或它们的组合。
顶部晶圆50可以包括在后续步骤中例如沿着划线51被切分以形成多个集成电路封装件的不同的器件区域。可以根据适用的制造工艺来处理顶部晶圆50以形成集成电路。例如，在一些实施例中，顶部晶圆50包括半导体衬底52，例如掺杂或未掺杂的硅，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底52可以包括：其他半导体材料，诸如锗；化合物半导体，包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和/或锑化铟；合金半导体，包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和/或GaInAsP；或它们的组合。也可以使用其他衬底，例如多层或梯度衬底。半导体衬底52具有：有源表面(例如，在图1A中面向上的表面)，有时被称为前侧；以及无源表面(例如，在图1A中面向下的表面)，有时被称为后侧。
包括器件(由晶体管表示)54和层间介电质(ILD)56的器件层53可以形成在半导体衬底52的前表面。器件54可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。ILD56在半导体衬底52的前表面上方。ILD 56围绕并且可覆盖器件54。ILD 56可以包括一个或多个介电层，该介电层由以下材料组成，诸如，磷硅玻璃(PSG)，硼硅玻璃(BSG)，硼掺杂磷硅玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等材料。
导电插塞58延伸穿过ILD 56以电和物理地连接器件54。例如，当器件54是晶体管时，导电插塞58可以连接晶体管的栅极和源极/漏极区。导电插塞58可以由钨，钴，镍，铜，银，金，铝等或它们的组合形成。
图1B示出了在ILD 56和导电插塞58上方形成半全局互连件60(也称为互连结构60)。半全局互连件60将各器件54互连以形成集成电路。图1B示出了图1A所示的区域61的详细视图，示出了ILD 56的顶部和导电插塞58上方的半全局互连件60。为了说明的目的，图1B示出了具有第一互连层的60A和第二互连层60B的半全局互连件60。其他实施例可以具有更多或更少的层数。
半全局互连件60包括嵌入在金属间介电质(IMD)层中的导电通孔和导线。除了在各种导电元件之间提供绝缘之外，IMD层还可包括一个或多个介电蚀刻停止层，以控制在IMD层中形成开口的蚀刻工艺。通常，通孔垂直传导电流，并且用于电连接位于垂直相邻层的两个导电部件，而导线横向传导电流，并且用于在一个层内分电源分配信号和功率。在图1B所示的后端制程(BEOL)方案中，导电通孔65A将导电插塞58连接到导线67A，并且在随后的层上，通孔将下方线连接到上方线(例如，一对线67A和67B可以通过65B连接)。其他实施例可以采用不同的方案。例如，可以从第二层省略通孔65A，并且可以将导电插塞58配置为直接连接至线67A。
仍然参考图1B，可以使用例如双镶嵌工艺流程来形成半全局互连件60的第一互连层63A。首先，可以使用氧化硅、磷硅玻璃(PSG)，硼硅玻璃(BSG)，掺硼磷硅玻璃(BPSG)，未掺杂硅玻璃(USG)、低介电常数的介电质(例如氟硅酸盐玻璃(FSG))、碳氧化硅(SiOCH)、碳掺杂氧化物(CDO)，可流动氧化物或多孔氧化物(例如干凝胶/气凝胶)等或它们的组合来沉积以形成IMD层63A的介电质堆叠件。可以使用任何合适的方法来沉积用于形成第一IMD层63A的介电材料，例如CVD，物理汽相沉积(PVD)，ALD，PEALD，PECVD，SACVD，FCVD，旋涂或它们的组合。在一些实施例中，IMD层63A包括位于介电质堆叠件的底部的蚀刻停止层(未示出)。蚀刻停止层包括具有与上覆材料的蚀刻速率不同的蚀刻速率的一个或多个绝缘层(例如，SiN，SiC，SiCN，SiCO，CN，它们的组合等)。在一些实施例中，用于沉积IMD层63A的介电质堆叠件的材料可以与用于形成ILD 56的材料不同，以便在IMD层63A和ILD 56之间提供蚀刻选择性。
可以使用适当的光刻和蚀刻技术(例如，采用碳氟化合物化学物质的各向异性RIE)来图案化IMD层63A，以形成用于通孔和线的开口。用于通孔的开口可以是延伸穿过IMD层63A以暴露导电插塞58的顶部导电表面的垂直孔，并且用于线的开口可以是形成在IMD层63A的上部中的纵向沟槽。在一些实施例中，用于在IMD 63A中对孔和沟槽进行图案化的方法利用先通孔方案，其中第一光刻和蚀刻工艺形成用于通孔的孔，第二光刻和蚀刻工艺形成用于线的沟槽并且延伸用于通孔的孔。其他实施例可以使用不同的方法，例如，先沟槽的方案，或者不完全的先通孔的方案，或者掩埋的蚀刻停止层的方案。蚀刻技术可以使用多个步骤。例如，第一主蚀刻步骤可以去除IMD层63A的部分介电材料，并且停止在蚀刻停止介电层上。然后，可以改换蚀刻剂以去除蚀刻停止层介电质材料。可以调节各种蚀刻步骤的参数(例如，化学成分，气体的流速和压力，反应器功率等)，以产生具有期望的内部倾角的倾斜侧壁轮廓。
可以沉积一种或多种导电材料以填充形成第一互连层60A的导电部件65A和67A的孔和沟槽。开口可以首先衬有导电扩散阻挡层材料以形成导电扩散阻挡衬层69A，然后用沉积在导电扩散阻挡衬层69A上方的导电填充材料完全填充。在一些实施例中，可以在导电扩散阻挡衬层69A上沉积薄的导电晶种层，以帮助发起用导电填充材料完全填充开口的电化学镀法(ECP)沉积步骤。
通孔65A和线67A中的导电扩散阻挡衬层69A包括TaN，Ta，TiN，Ti，Co等或它们的组合的一层或多层。通孔65A和线67A中的导电填充层可以包括金属，诸如Cu，Al，W，Co，Ru等或它们的组合或它们的多层。可以通过任何合适的方法(例如CVD，PECVD，PVD，ALD，PEALD，ECP，化学镀等)来沉积用于形成导电部件65A和67A的导电材料。在一些实施例中，导电晶种层可以是与导电填充层相同的导电材料，并且使用适当的沉积技术(例如，CVD，PECVD，ALD，PEALD或PVD等)沉积。在一些实施例中，通孔65A和线67A的侧壁在朝着ILD 56的顶表面的方向向下移动时向内倾斜。
可以通过平坦化工艺(例如，CMP)去除开口外部且在IMD 63A上方的任何过量的导电材料，从而形成包括IMD 63A的介电质区域的顶表面，这些介电质区域与导线67A的导电区域基本共面(在工艺变化之内)。如图1B所示，平坦化步骤将导电通孔65A和导线67A嵌入到IMD 63A中。
在图1B中垂直位于第一互连层60A上方的互连层是第二互连层60B。在一些实施例中，各种互连层(例如，第一互连层60A和第二互连层60B)的结构可以是相似的。在图1B所示的示例中，第二互连层60B包括导电扩散阻挡衬层69B，导电通孔65B和嵌入在具有平坦顶表面的绝缘膜IMD63B中的导线67B。以上在第一互连层60A的背景中描述的材料和处理技术可以用于形成第二互连层60B和随后的互连层。
用于形成半全局互连件60的以上工艺仅仅是一个示例，并且其他实施例可以使用不同的工艺，材料和/或结构。例如，可以利用附加的衬层结构，可以利用不同的蚀刻工艺等。
出于说明目的，图1A，图2和后续部件将半全局互连件60图示为单层，但在一些实施例中，半全局互连件60可包括诸如图1B所示的多个层。仅出于说明性目的，图2示出了省略第二互连层60B的实施例。第二互连层60B可以包括在其他实施例中。
进一步参考图1A，顶部晶圆50还包括与外部连接的焊盘62，焊盘62可以包括导电材料，例如，铜，钛，钨，铝等。焊盘62在半导体衬底52的有源侧上，例如在半全局互连件60中和/或上，从而与半全局互连件60的导电部件电接触。一个或多个钝化膜64可以在半全局互连件60和焊盘62的部分上方延伸。开口穿过钝化膜64延伸到焊盘62。
可选地，可以在焊盘62上设置焊料区域(例如，焊料球或焊料凸块)。焊料球可以用于对顶部晶圆50执行芯片探针(CP)测试以确定顶部晶圆50是否是已知的良好晶圆(和/或各个未分割的管芯是否是已知良好管芯)。因此，仅对已知良好的顶部晶圆50或管芯进行后续处理并且进行封装，并且不对未通过CP测试的晶圆/管芯进行封装。测试后，可以去除焊料区域。
在图2中，在顶部晶圆50上方形成了接合层68，并且导电焊盘66(也称为接合焊盘66)形成在焊盘62上以提供器件54与随后附着的晶圆的电连接(参见下面的图5)。接合层68可以是诸如SiCN的介电质材料和/或例如氧化硅的氧化物等。接合层68可以例如通过旋涂，层压，化学汽相沉积(CVD)等形成。但是，可以使用任何合适的方法或材料。
图2还示出了导电焊盘66形成在焊盘62的顶表面上。导电焊盘66可以呈现出在大约100nm至大约10000nm范围内的精细节距P1。在一些实施例中，利用镶嵌工艺形成导电焊盘66，其中，利用光刻技术对接合层68进行图案化和蚀刻，以形成与期望的导电焊盘的图案相对应的沟槽。在一些实施例中，导电焊盘66通过双镶嵌工艺形成，并且在焊盘62和导电焊盘66之间设置有通孔。可以沉积可选的扩散阻挡层和/或可选的粘附层，并且可以用导电材料填充沟槽。阻挡层的合适材料包括钛，氮化钛，氧化钛，钽，氮化钽，氧化钛或其他替代物，而导电材料的合适材料包括铜，银，金，钨，铝，它们的组合等。在一个实施例中，可以通过沉积铜或铜合金的晶种层且通过电镀填充沟槽来形成导电焊盘66。可以使用化学机械平坦化(CMP)工艺等来从接合层68的表面去除过量的导电材料并且平坦化该表面以用于后续处理。
图3至图5示出了根据一些实施例的在制造电源轨晶圆70中的各个中间步骤，所述电源轨晶圆70随后将被接合到顶部晶圆50。首先参考图3，示出了延伸到电源轨晶圆70的半导体衬底72中的衬底通孔(TSV)82。TSV 82可以电连接到背面(例如图3中半导体衬底72的面向下的侧面)上的随后形成的电源分配网络(PDN)。作为形成TSV 82的实例，可以通过例如蚀刻，铣削，激光技术，它们的组合等在半导体衬底72中形成凹槽。可以例如通过使用氧化技术在凹槽中形成薄的介电材料。阻挡层(未示出)可以例如通过CVD，原子层沉积(ALD)，物理汽相沉积(PVD)，热氧化，它们的组合等共形沉积在开口中。阻挡层可以由诸如氮化钛，氮氧化钛，氮化钽，氮氧化钽，氮化钨，它们的组合等的氧化物，氮化物或氮氧化物形成。可以将导电材料沉积在阻挡层上方和开口中。可以通过电化学镀工艺，CVD，PVD，它们的组合等形成导电材料。导电材料的实例是铜，钨，铝，银，金，它们的组合等。通过例如化学机械抛光(CMP)从半导体衬底72的表面去除过量的导电材料和阻挡层。阻挡层和导电材料的保留部分形成TSV 82。
在所示的实施例中，TSV 82尚未在半导体衬底72的背面暴露(参见下文，图4)。相反，TSV 82被掩埋在半导体衬底72中。如将在下面更详细地讨论的(参见图7)，TSV 82在后续处理中被接合层到顶部晶圆50之后将在半导体衬底72的背面处暴露。在一些实施例中，TSV 82的直径可以在大约50nm至大约200nm的范围内。TSV 82可以电连接至半导体衬底72或器件层73的导线或其他导电部件(未示出)。
图4示出了在半导体衬底72上形成器件层73，半全局互连件80，焊盘92和一个或多个钝化膜94之后的电源轨晶圆70。使用与以上参照图1A描述的顶部晶圆50的相应类似的方法和材料来形成半全局互连件80，焊盘92和一个或多个钝化膜94。器件层73包括电连接到TSV 82的导电部件，并且ILD 76形成在器件74和半导体衬底72上方。在一些实施例中，器件层73包括器件74(例如，诸如晶体管的有源器件)。在其他实施例中，省略器件层73，并且ILD76形成在半导体衬底72上而不覆盖有源器件。不包含有源器件的电源轨晶圆70可用于提高顶部晶圆50或底部晶圆150(参见下面的图13)中的器件的电源效率和热管理。导电插塞78延伸穿过ILD 76以电连接至器件74。半全局互连件80(也称为互连结构80)形成在ILD 76上方。可利用与半全局互连件60相同的方法和材料，例如如上面关于图1B所述的镶嵌或双镶嵌工艺，形成半全局互连件80。焊盘92物理地和电气地连接到半全局互连件80，并且一个或多个钝化膜94在电源轨晶圆70的有源侧上方且具有延伸到焊盘92的开口。
TSV 82可以直接连接到器件74、可以通过半全局互连件80连接到器件74，或者可以通过直接和半全局互连件80的组合连接到器件74。如下面更详细地讨论的，PDN将随后沿着半导体衬底72的背面形成，并且TSV82可以经由随后形成的PDN连接到VSS和VDD的电压。电源也可以通过专用导电通孔和线路的短路径垂直地穿过半全局互连件80。
在一些实施例中，接触件84可以形成为穿过ILD 76，以将TSV 82电连接到半全局互连件80的导电部件86(例如，第一金属化图案的金属线或通孔)。可以通过与ILD 76中形成的导电插塞78基本相同的方法和材料，形成穿过ILD 76的接触件84。然而，可以使用任何合适的工艺和材料。
出于说明的目的，接触件84和TSV 82被示出为两个单独的元件，但在一些实施例中，接触件84和TSV 82可以是单个连续的元件。例如，在一些实施例中，可以在衬底上方形成一个或多个介电层(诸如ILD 76和/或互连结构80的一层或多层)之后，形成TSV 82。在形成一个或多个介电层之后，可以形成穿过一个或多个介电层且进入衬底72并且填充有导电材料的开口。连接至接触件84的TSV 82的尺寸可以大于直接连接至器件74的TSV 82的尺寸，这对于更高的功率输送和更低的功耗可能是有用的。
图5示出了形成在电源轨晶圆70上方的接合层98和形成在焊盘92的顶表面上的导电焊盘96。导电焊盘96和接合层98可以用于将电源轨晶圆70的有源侧接合至顶部晶圆50的有源侧(参见下面的图6)。可以使用与以上参考图2所述的接合层68和导电焊盘66基本相同的方法和材料来形成接合层98和导电焊盘96。然而，可以使用任何合适的方法或材料。导电焊盘96可呈现出约100nm至约10000nm范围内且与节距P1(参见图2)相同的精细节距。
图6示出了使用合适的接合方法的顶部晶圆50(参见图2)的有源侧与电源轨晶圆70(参见图5)的有源侧的面对面(F2F)接合，从而形成晶圆上晶圆(WoW)结构。在一些实施例中，顶部晶圆50通过无凸块接合(例如，金属-金属接合)附接到电源轨晶圆70，无凸块接合包括导电焊盘66和96之间的例如，Cu-Cu接合的金属-金属接合，以及接合层68和98之间的介电质接合，从而形成集成芯片系统(SoIC)接合界面。
作为顶部晶圆50和电源轨晶圆70之间的无凸块接合的实例，无凸块接合工艺始于将顶部晶圆50与电源轨晶圆70对准且接合。接合可以包括对接合层68和98中的一个或多个进行表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理可以还包括可以施加到接合层68和98中的一个或多个的清洁工艺(例如，用去离子水冲洗等)。然后可以进行无凸块接合工艺以便将顶部晶圆50的导电焊盘66与电源轨晶圆70的导电焊盘96对准。当顶部晶圆50和电源轨晶圆70对准时，顶部晶圆50的导电焊盘66可以与电源轨晶圆70的相应导电焊盘96重叠。接下来，无凸块接合包括预接合步骤，在此步骤中，使顶部晶圆50与电源轨晶圆70接触。可以在室温下进行预接合(例如，在约21℃至约25℃之间)。无凸块接合工艺可以继续进行退火，例如，在约150℃至约400℃之间的温度下持续约0.5小时至约3小时之间的时间，以使导电焊盘66中的金属(例如，铜)和导电焊盘96的金属(例如，铜)彼此相互扩散，因此形成直接的金属-金属接合，并且接合层68和98彼此接合。
图7示出了电源轨晶圆70的半导体衬底72的背面的平坦化以暴露TSV 82的顶表面。平坦化工艺可以是例如研磨和/或化学机械抛光(CMP)以去除半导体衬底72的在TSV 82的顶表面上方的部分。但是，可以使用任何合适的工艺。
图8示出了在半导体衬底72的背面上的半全局互连件100A(也称为互连结构100A)的形成。半全局互连件100A可以用于提供信号布线。半全局互连件100A可以将TSV 82与随后形成的焊盘132(参见下文，图12)物理地和电连接。可以通过与以上关于图1B描述的半全局互连件60类似的方法和材料，在半导体衬底72上形成半全局互连件100A。
金属化图案包括在一个或多个介电层中形成的导电通孔102和导线104，它们可以使用镶嵌或双镶嵌工艺形成(参见上文，图1B)。在一些实施例中，半全局互连件100A的金属镶嵌或双金属镶嵌导电通孔102和导线104的定向与半全局互连件80的导线83和导电通孔81相反，使得从图8所示的角度来看，导线104在导电通孔102上方，而导电通孔81在导线83上方。这还可以由线(例如，导线83/104和/或导电通孔81/102)的倾斜来表示。出于说明性目的，图8将半全局互连件100A图示为单层，但在一些实施例中，半全局互连件100A可以包括多个层。通过专用导电通孔和线的短路径，电源可垂直通过半全局互连件100A。
图9示出了形成在半全局互连件100A上的电源分配网络(PDN)层100B。PDN层100B可以提供从随后附接的底部晶圆150(参见下文，图17)分别到顶部晶圆50的器件层53和电源轨晶圆70的器件层73的电源分配和输送。通过PDN层100B将电源传输与顶部晶圆50和底部晶圆150分开，将PDN层100B集成在电源轨晶圆70的背面可能有助于实现更好的系统电源效率和散热。随着器件尺寸不断减小，将信号布线的部分和电源分配网络从前侧半全局互连件层80移到半全局互连件100A和PDN层100B中的电源布线可以大大提高先进节点晶圆中的电源传送和信号布线灵活性。将信号布线与PDN层100B中的电源布线分开，还可以允许在形成电源布线的连接中更大的灵活性。例如，通过将半全局互连件100A的信号布线线与PDN层100B的布线分开，不同的设计特征，例如相邻线之间的介电层厚度，导线的尺寸(例如，厚度，宽度，长度)等可以单独改变，以为通过半全局互连件100A的信号布线和通过PDN层100B的电源传输的每个均提供更好的性能，从而提高器件性能。数据信号(例如，通过字线或位线传输到存储单元或从存储单元(例如SRAM单元)传输的数据)也可以通过专用导电通孔和线的短路径垂直地穿过PDN层100B。在一些实施例中，PDN层100B的部件被集成在半全局互连件100A内。
在一些实施例中，PDN层100B包括形成在半全局互连件100A上方的一个或多个介电层中的金属化图案(例如，导电部件)。例如，PDN层100B可以包括导电部件，诸如形成在多个介电层116中的导线112和通孔114。在一些实施例中，介电层116包括合适的介电材料，诸如，氧化硅，氮化硅，氮氧化硅，它们的组合或它们的多层等，并且可以使用诸如化学汽相沉积(CVD)，物理汽相沉积(PVD)，层压等合适的形成方法来形成。PDN层100B的导电部件(例如112、114)可以由诸如铜的导电材料形成，并且可以由诸如镶嵌，双镶嵌，电镀等合适的形成方法形成。注意，在理解PDN层100B的介电层116可以包括多个介电层的情况下，为简单起见，图9将介电层116图示为单层。PDN层100B还可包括在介电层116上方的一个或多个导电部件118。导电部件118可以是连续或不连续的图案。在一些实施例中，导电部件118是接地平面或电源分配平面。
在一些实施例中，在电源轨晶圆70的背面上的PDN层100B的导电部件可以大于在电源轨晶圆70的正面上的半全局互连件80的导电部件。例如，PDN层100B的导电通孔114的宽度可以大于半全局互连件80的导电通孔81的宽度，并且PDN层100B的导线112的宽度，长度和/或厚度可以大于半全局互连件80的导线83的宽度，长度和/或厚度。另外，PDN层100B的导电部件之间的节距可以大于半全局互连件80的导电部件之间的节距。这可以使PDN层100B的导电部件更有效地传输功率，而不会损坏PDN层100B的导电部件。PDN层100B的导电通孔114的宽度和PDN层100B的导线112的宽度，长度和/或厚度也可以大于其他互连结构(例如半全局互连件60，半全局互连件100D(请参见下文，图11)，半全局互连件160(请参见下文，图14)或全局互连件190(请参见下文，图17))相应的导电通孔和导线的宽度，长度和/或厚度。
图10示出了形成在PDN层100B上方的嵌入式功率部件(power component)层100C，也称为集成功率部件层100C或无源器件层100C。在一些实施例中，嵌入式功率部件层100C用于调节通过PDN层100B分配给其他电路的电压，电流和功率。功率部件器件122形成在一个或多个介电层中(出于说明目的而示出一个)，并且可以包括深沟槽电容器(DTC)，金属-绝缘体-金属(MiM)电容器，去耦电容器，集成无源器件(IPD)，电压调节(VR)电路和/或氮化镓(GaN)功率晶体管，它们可以电连接到PDN层100B的导电部件。嵌入在一个或多个介电层(出于说明性目的示为介电层124)中的导电通孔126可以将功率部件器件122与随后形成的半全局互连件100D电连接(参见下文，图11)。在一些实施例中，功率部件器件122通过半全局互连件100D(参见图11)和通孔(TV)125连接到PDN层100B。在一些实施例中，功率部件器件122通过穿过介电层124的导电通孔(未示出)电连接到PDN层100B。在一些实施例中，功率部件器件122被集成在半全局互连件100A内。
穿过介电层124的贯通孔(TV)125可以将PDN层100B的导电部件与随后形成的半全局互连件100D(见图11)电连接，以提供用于电源和信号流的路径。在一些实施例中，不包括嵌入式功率部件层100C，并且PDN层100B可以与随后形成的焊盘132(参见下文，图12)直接连接。
图11示出了在嵌入式功率部件层100C上方形成半全局互连件100D，也称为互连结构100D。半全局互连件100D可以用于通过TV 125将功率部件器件122与PDN层100B连接，以进行电源和信号布线。可以通过与半全局互连件100A相同的方法和材料来形成半全局互连件100D。为了说明的目的，图11将半全局互连件100D图示为单层，但在一些实施例中，半全局互连件100D可以包括多个层。在其中不包括嵌入式功率部件层100C的一些实施例中，可以不包括半全局互连件100D。
图12示出了电连接到半全局互连件100D的焊盘132，在半全局互连件100D的背面上且具有延伸到焊盘132的开口的一个或多个钝化膜134，在一个或多个钝化膜134上形成的接合层138以及形成在焊盘132的顶表面上的导电焊盘136。导电焊盘136和接合层138可以用于将电源轨晶圆70的背面接合到底部晶圆150(请参见下面的图15)的有源侧。焊盘132，钝化膜134，接合层138和导电焊盘136可以分别使用与以上参考图1A和2描述的焊盘62，钝化膜64，接合层68和导电焊盘66基本相同的方法和材料形成。但是，可以使用任何合适的方法或材料。导电焊盘136可以呈现出在大约100nm至大约10000nm的范围内的节距P2。在一些实施例中，导电焊盘136的节距P2大于导电焊盘66和96的节距P1(见图5)，这对于获得更好的系统电源效率和散热是有用的。导电焊盘136的节距P2与导电焊盘66和96的节距P1之比可以在大约1至大约100的范围内。
图13至图14示出了根据一些实施例的制造底部晶圆150的各种中间步骤，该底部晶圆150随后将被接合到包括顶部晶圆50和电源轨70的WoW结构。首先参考图13，底部晶圆150包括嵌入在半导体衬底152中的衬底通孔(TSV)172。TSV 172可以电连接到半导体衬底152或器件层153的导线或其他导电部件(未示出)。在一些实施例中，底部晶圆150具有与以上关于图1A描述的顶部晶圆50相似的结构和材料。底部晶圆150还包括：器件层153，该器件层153包括电连接至TSV 172的器件154(例如，晶体管)以及在器件154和半导体衬底152上方的ILD 156，延伸穿过ILD156以电和物理连接器件154的导电插塞158；在ILD 156上方的半全局互连件160(也称为互连结构160)；物理和电连接到半全局互连件160的焊盘182；以及在底部晶圆150的有源侧上方且具有延伸到焊盘182的开口的一个或多个钝化膜184。
TSV 172可以电连接到随后形成的半导体衬底152的背面上的互连结构(参见下文，图17)。可以使用与以上参考图3所述的TSV 82基本相似的方法和材料来形成TSV 172。TSV 172通过诸如器件层153中的线和通孔的导电部件(未示出)电连接至半全局互连件160。如下面将更详细讨论的(参见图16)，在随后的处理中，TSV 172将暴露在半导体衬底152的背面。在一些实施例中，TSV 172可以具有在大约1000nm至大约10000nm范围内的宽度。
图14示出了形成在底部晶圆150的有源侧上的接合层188和形成在焊盘182的顶表面上的导电焊盘186。导电焊盘186和接合层188可以用于将底部晶圆150有源侧接合到电源轨晶圆50的背侧(参见下文，图15)。可以使用与以上参考图2所述的接合层68和导电焊盘66基本相同的方法和材料来形成接合层188和导电焊盘186。然而，可以使用任何合适的方法或材料。导电焊盘186可以呈现出在大约100nm至大约10000nm的范围内且与节距P2相同的节距(参见上面，图12)。
图15示出了使用适当的接合方法将底部晶圆150的有源侧与电源轨晶圆70的背面进行面对背(face-to-back，F2B)接合。在一些实施例中，底部晶圆150通过无凸块接合附接到电源轨晶圆70，无凸块接合包括金属-金属接合，例如导电焊盘136和186之间的Cu-Cu接合，以及接合层138和188之间的介电质接合。可以使用与以上关于图6所述的基本相同的方法和材料来执行无凸块接合。
图16示出了半导体衬底152的背面的平坦化以暴露TSV 172的顶表面。平坦化工艺可以是例如研磨和/或化学机械抛光(CMP)以去除半导体衬底152的在TSV 172的顶表面上方的部分。然而，可以使用任何合适的工艺。
图17示出了在半导体衬底152的背面上形成全局互连件190(也称为互连结构190)。全局互连件190可以将TSV 172与外部连接件电连接以用于输入/输出(I/O)和电源连接(请参见下面的图18)。全局互连件190可以由例如半导体衬底152上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。全局互连件190可以包括接触焊盘193，例如铝焊盘，随后形成可至焊盘的外部连接件。
图18示出了在全局互连件190的接触焊盘193上形成外部连接件191。外部连接件191可以用于数据I/O以及到底部晶圆150和穿过底部晶圆150到电源轨晶圆70和顶部晶圆50的电源连接。外部连接件191可以包括受控的塌陷芯片连接(C4)凸块194，微凸块194，通孔196，球栅阵列(BGA)连接件198等或它们的组合。图18示出包括C4凸块194，微凸块194，柱196和BGA连接件198的外部连接件191，以用于说明性目的。在一些实施例中，外部连接件191可以包括一种类型的连接件或两种或更多种类型的连接件。在外部连接件191由焊料材料形成的一些实施例中，可以执行回流工艺以便将焊料材料成形为期望的凸块形状。
在图19A中，通过沿着划线51进行锯切以形成集成电路封装件200来执行切分工艺。锯切从图18中所示的WoW结构切分出集成电路封装件200，也称为器件堆叠件200。切分所得的器件堆叠件200包括底部芯片155，电源轨芯片75和顶部芯片55。在切分之后，可以将衬底52、72和152的侧壁横向对准。通过将PDN层100B集成在器件堆叠件200中间的电源轨芯片75的背面上，可以实现更好的系统电源效率和散热。
在一些实施例中，电源202通过底部芯片155的背面上的外部连接件191以及通过TSV 172传输到底部芯片155的器件层153。电源202通过专用的导电通孔和导线的短路径垂直穿过半全局互连件160到达节距为P2的导电焊盘186和电源轨芯片75的导电焊盘136，导电焊盘136与导电焊盘186面对背(F2B)相连。在电源轨芯片75上，电源202可以通过半全局互连件100D至嵌入式功率部件层100C，又通过该组件层100C，电源202可以穿过功率部件器件122，例如可以调节至PDN层100B的电压的解耦电容器，其中，PDN层100B的导电部件可以连接到功率部件器件。然后，电源202可以由PDN层100B通过TSV 82分配并且从PDN层100B进一步通过TSV 82传输到电源轨芯片75的器件层73中。电源202可以通过半全局互连件80进一步分配到导电焊盘96以及顶芯片55的导电焊盘66，其中，导电焊盘96具有的节距P1小于节距P2，导电焊盘66与导电焊盘96面对面(F2F)接合。然后，电源202通过专用导电通孔和线的短路径穿过半全局互连件60直至顶部芯片55的器件层53。
图19B示出了根据一些实施例的集成电路封装件210，在该封装件中，可以通过顶部芯片215传输电源212。可以通过与集成电路封装件200基本类似的方法和材料来形成集成电路封装210，同时添加了通过顶部芯片215的衬底52直至器件层53的TSV 282、形成在顶部芯片215的背侧且电连接到TSV 282的互连结构290，以及电连接到互连结构290的外部连接件291。可以使用与TSV 82(参见上文，图3)基本相同的方法和材料形成通过衬底52的TSV282，可以使用与全局互连件190(参见上文，图17)基本相似的方法和材料来形成全局互连件290，并且可以使用与外部连接件191(参见上面的图18)基本相同的方法和材料来形成外部连接件291。
可以通过顶部芯片215的背面上的外部连接件291将电源212传输到顶部芯片215的器件层53。然后，可以沿着与电源202(参见上文，如图19A所示)类似的路径传输电源212，但以相反的方向到达电源轨芯片75的器件层73，并且通过TSV 82到达PDN结构100B和底部芯片155的器件层153。在一些实施例中，TSV 172，全局互连件190和外部连接件191可以从底部芯片155中省略。
图20至图24示出了根据一些实施例的以晶圆对晶圆(W2W)规模形成具有三层集成电路结构的另一集成电路封装件300的工艺。集成电路封装件300与集成电路封装件200(参见图19A)的不同之处在于集成电路封装件300的顶部芯片350和电源轨芯片270通过微凸块接合而不是无凸块接合而连接。
图20由图10得出，顶部晶圆250基本上类似于顶部晶圆50，并且电源轨道晶圆270基本上类似于电源轨道晶圆70。在图20中，导电连接件234形成在半全局互连件100D的顶表面上并且电连接到半全局互连件100D的导电部件。导电连接件234可以是包括诸如铜的导电材料的微凸块，并且可以包括焊料区域。但是，可以使用任何合适的导电材料。焊料区域238可以形成在导电连接件234上。
图21示出了与图13所示的底部晶圆150基本相似的底部晶圆350，不同之处在于，导电连接件236形成在半全局互连件160的顶表面上，并且电连接到半全局互连件160的导电部件。导电连接件236可以基本上类似于以上关于图20描述的导电连接件234。
在图22中，使用倒装芯片接合工艺，通过导电连接件234和236将底部晶圆350接合到电源轨晶圆270。可以应用回流工艺以将导电连接件234上的焊料区域238粘附到导电连接件236。底部填充剂240可以沉积在导电连接件236和238的周围。底部填充剂240可以在附接底部晶圆350之后通过毛细管流动工艺形成，或者可以在附接底部晶圆350之前通过适当的沉积方法形成。底部填充物240可以设置在底部晶圆350和电源轨道晶圆270之间。
在图23中，执行半导体衬底152的背面的平坦化以暴露TSV 172的顶表面，在半导体衬底152的背面上形成全局互连件190，并且外部连接件191形成在全局互连件190的接触焊盘193上。这些工艺可以与以上图16至图18所示的工艺基本相似。
在图24中，通过沿着划线51进行锯切以形成集成电路封装件300来执行切分工艺。锯切从图23所示的WoW结构切分出集成电路封装件300(也称为器件堆叠件300)。所得的单个器件堆叠件300包括顶部芯片255，电源轨芯片275和底部芯片355。单个器件堆叠件300可以基本上类似于单个器件堆叠200(参见上文，图19A)，但是通过导电连接件234和236之间的微凸块接合而不是无凸块接合来连接顶部芯片355和电源轨芯片275。在一些实施例中，底部芯片255和电源轨芯片275也可以通过具有微凸块接合的倒装芯片接合工艺而不是无凸块接合工艺来接合。
图25至图34示出了根据一些实施例的以芯片对晶圆(C2W)规模形成具有三层集成电路结构的封装部件的工艺。
图25示出了根据一些实施例的顶部晶圆450。可以使用与上面关于图1A至图2所描述的顶部晶圆50基本相似的材料和方法来形成顶部晶圆450。
图26示出了根据一些实施例的电源轨管芯470。可以从使用与如以上关于图3至图4所述的电源轨晶圆70基本相似的材料和方法形成的电源轨晶圆沿着划线51切分出电源轨管芯470。随后可以形成电源轨管芯的PDN和其他结构，如下面参考图27至图30所详细讨论的。
图27示出了使用合适的接合方法，将顶部晶圆450的有源侧与电源轨管芯470的有源侧的面对面(F2F)接合，从而形成了晶圆上芯片(CoW)结构。可以使用与上面关于图6所述的基本类似的方法来执行F2F接合。
图28示出了电源轨管芯470的半导体衬底72的背面的平坦化以暴露TSV 82的顶表面。可以使用与以上关于图7所述的基本类似的方法来执行平坦化。
图29示出了在顶部晶圆450上以及在电源轨管芯470周围的介电质材料402的形成。在一些实施例中，介电质材料402可以是模塑料，环氧树脂等。在一些实施例中，介电材料402由诸如聚苯并恶唑(PBO)，聚酰亚胺，苯并环丁烯(BCB)等聚合物形成。在一些实施例中，介电层402由以下材料形成：氮化物，例如，氮化硅；氧化物，例如，氧化硅，磷硅玻璃(PSG)，硼硅玻璃(BSG)，掺硼磷硅玻璃(BPSG)等。介电材料402可以通过任何可接受的沉积工艺形成，诸如，压缩模制，传递模制，旋涂，CVD，层压等或它们的组合。在一些实施例中，在形成介电材料402以填充电源轨管芯470之间的间隙之后，可以通过诸如平坦化或研磨的适当工艺来去除介电材料402在电源轨管芯470上的多余部分。在一些实施例中，可以在关于图28的执行平坦化之前形成介电质材料402，并且可以执行单次平坦化以平坦化介电质材料402并且暴露TSV 82。
图30示出了在电源轨管芯470和介电质材料402上方形成半全局互连件100D，钝化膜134，焊盘132，接合层138和焊盘136。半全局互连件100D、钝化膜134，焊盘132，接合层138和焊盘136可以使用与以上关于图8至图12所述的基本相似的材料和方法形成。
图31示出了根据一些实施例的底部管芯550。底部管芯550可从使用与如上面关于图13至图14所述的底部晶圆70基本相似的材料和方法形成的底部晶圆中沿划线51切下。
图32示出了使用适当的接合方法沿电源导轨管芯470的背面将底部管芯550的有源侧与接合层138和焊盘136面对背地(F2B)接合。可以使用与上面关于图15所述的基本类似的方法来执行F2B接合。
图33示出了底部管芯550的半导体衬底152的背面的平坦化以暴露TSV 172的顶表面以及在电源轨芯片470上和在底部管芯550周围形成介电质材料404。可以使用与上文关于图7所描述的基本相同的方法来执行平面化。介电质材料404可以使用与以上关于图29所描述的基本类似的方法来形成。
图34示出了根据一些实施例的在底部管芯550的背面和介电质材料404上形成全局互连件190和外部连接件191。全局互连件190和外部连接件191可以使用与以上关于图17至图18所述的基本类似的方法来形成。
在图35中，通过沿着划线51进行锯切以形成集成电路封装件400来执行切分工艺。锯切从图34所示的CoW结构切分出集成电路封装件400(也称为器件堆叠件400)。切分工艺可以切穿相邻的底部管芯550之间的介电材料404以及切穿相邻的电源轨芯片470之间的介电材料402。这样，在分离之后，介电材料402和404可以对底部管芯550和电源轨管芯470的侧壁提供环境保护。所得的单个器件堆叠件400包括底部管芯550，电源轨管芯470和顶部管芯455。通过将PDN层100B集成在器件堆叠件400中部的电源轨管芯470的背面上，可以实现更好的系统电源效率和散热。在一些实施例中，可以使用与上文关于图17至图18所述的基本相似的方法，通过WoW工艺将底部管芯550接合到电源轨管芯470上(这里未示出)。
图36至图43示出了根据一些实施例的以芯片到晶圆(C2W)的规模形成具有三层集成电路结构的另一集成电路封装件500的工艺。集成电路封装件500与集成电路封装件400(参见图35)的不同之处在于，集成电路封装件500的底部管芯510和电源轨管芯470通过微凸块接合而非混合接合而连接。
图36示出了与图30中示出的CoW结构基本相似的CoW结构，除了导电连接件234形成在半全局互连件100D的顶表面上，该半全局互连件100D形成在电源轨管芯470的背面上方，并且导电连接件234电连接到半全局互连件100D的导电部件。导电连接件234可以包括诸如铜的导电材料并且可以包括焊料区域。但是，可以使用任何合适的导电材料。
图37示出了根据一些实施例的底部管芯510。除了导电连接件236形成在半全局互连件160的顶表面上并且电连接到半全局互连件160的导电部件之外，底部管芯510可以与以上参照图31描述的底部管芯550基本相似。导电连接件236可以基本上类似于以上参照图36描述的导电连接件234。可以在导电连接件234或导电连接件236上形成焊料区域238。
在图38中，使用倒装芯片接合工艺，通过导电连接件234和236将底部管芯510接合至半全局互连件100D。可以应用回流工艺以回流焊料区域238，以将导电连接件234粘接到导电连接件236。
在图39中，底部填充物520可以沉积在导电连接件236和238周围。底部填充物520可以在附接底部管芯510之后通过毛细管流动工艺形成，或者可以在附接底部管芯510之前，通过适当的沉积方法来形成。底部填充物520可以设置在底部管芯510和半全局互连件100D之间。
在图40中，在各种部件上和周围形成密封剂522。在形成之后，密封剂522密封底部管芯510。密封剂522可以是模塑料，环氧树脂等。可以通过压缩模制，传递模制等来施加密封剂522，并且可以在结构上方形成密封剂522，使得底部管芯510被掩埋或覆盖。密封剂522进一步形成在底部管芯510之间的间隙区域中。密封剂522可以以液体或半液体形式被施加，然后被固化。
在图41中，对密封剂522执行平坦化工艺以去除密封剂522的顶部和底部管芯510的半导体衬底152的顶部以暴露TSV 172。半导体衬底152，TSV 172和密封剂522的顶表面在工艺变化范围内的平坦化工艺之后基本共面。平坦化工艺可以是例如化学机械抛光(CMP)，研磨工艺等。在一些实施例中，例如，如果TSV 172已经暴露，则可以省略平坦化。
图42示出了在底部管芯510的背面和密封剂522上形成全局互连件190和外部连接件191。全局互连件190和外部连接件191可以使用如上参照图17至图18所述的基本相似的方法形成。
在图43中，通过沿着划线51进行锯切以形成集成电路封装件500来执行切分工艺。锯切从图42所示的CoW结构切分出集成电路封装件500(也称为器件堆叠件500)。所得的单个器件堆叠件500包括底部管芯510，电源轨管芯470和顶部管芯450。切分工艺可以切穿相邻的底部管芯510之间的密封剂522和切穿相邻的电源轨管芯470之间的介电质材料402。这样，在切分之后，介电材料402、404可以为底部管芯510和电源管芯470的侧壁提供环境保护。通过将PDN层100B集成在器件堆叠件500的中间的电源轨管芯470的背面上，可以实现更好的系统电源效率和散热。
图44示出了类似于上面图18中所示的WoW结构的晶圆上晶圆(WoW)结构，但是具有四层而不是三层。图44的WoW结构包括顶部晶圆50，电源轨晶圆70和底部晶圆150，它们可能分别类似于图18的顶部晶圆50，电源轨晶圆70和底部晶圆150。附加晶圆670被接合在电源轨晶圆70和底部晶圆150之间。在所示的实施例中，附加晶圆670是基本类似于电源轨晶圆70的电源轨晶圆。在一些实施例中，附加晶圆670基本上类似于底部晶圆150。
图45示出了从图44所示的WoW结构中分离出的集成电路封装件600。集成电路封装件600包括顶部管芯55，电源轨管芯75，附加管芯675和底部管芯155，它们通过分别切分图44的顶部晶圆50，电源轨晶圆70，附加晶圆670和底部晶圆150而形成。在所示的实施例中，集成电路封装件600具有四层，并且附加管芯675为包括PDN层100B或等效组件的电源轨管芯。在一些实施例中，附加管芯可以是不具有PDN层100B的电源轨管芯，或者可以是与具有TSV 172的底部管芯155基本相似的管芯。
在一些实施例中，集成电路封装件600可以具有多于四层且具有附加管芯685，附加管芯685可以与具有或不具有PDN层100B的电源轨管芯675基本相似或与具有TSV 172的底部管芯155基本相似。在一些实施例中，集成电路封装件600可以通过上面的图1A至图18所示的W2W工艺或通过上面的图25至图35所示的C2W工艺形成。在一些实施例中，相应芯片中的一些或全部可以通过如图20至图24所示的倒装芯片接合工艺彼此接合。在一些实施例中，顶部管芯55可以包括TSV，使得电源可以通过顶部芯片上的外部连接件进入，如上面的图19B所示。
上述结构可以用于各种应用中。例如，图46至图65示出了集成电路封装件200的各种应用，其中，如图48至63所示的集成电路封装件200可以是如图19A，19B，24、35、42所示的封装件的任何一个，或者是这些实施例的组合和/或修改。
首先参考图46至图62，示出了根据一些实施例的在形成封装部件1000的过程中的中间步骤的截面图。示出了第一封装区域1000A和第二封装区域1000B，并且一个或更多个集成电路封装件200被封装以在每个封装区域1000A和1000B中形成集成电路封装件。集成电路封装件也可以被称为集成扇出(InFO)封装件。
在图46中，提供了载体衬底1002，并且在载体衬底1002上形成有释放层1004。载体衬底1002可以是玻璃载体衬底，陶瓷载体衬底等。载体衬底1002可以是晶圆，使得可以在载体衬底1002上同时形成多个封装件。
释放层1004可以由基于聚合物的材料形成，可以将释放层与载体衬底1002一起从将在后续步骤中形成的上覆结构处去除。在一些实施例中，释放层1004是在加热时失去其粘合特性的环氧基热释放材料，例如光热转换(LTHC)释放涂层。在其他实施例中，释放层1004可以是紫外线(UV)胶，当暴露于UV光时失去粘合性。释放层1004可以以液体的形式分配并固化，可以是层压在载体衬底1002上的层压膜等等。释放层1004的顶表面可以是水平的并且可以具有高度的平坦度。
在图47中，可以在释放层1004上形成背面重分布结构1006。在所示的实施例中，背面重分布结构1006包括介电层1008，金属化图案1010(有时称为重分布层或重分布线)和介电层1012。背面重分布结构1006是可选的。在一些实施例中，代替背面重分布结构1006，在释放层1004上形成没有金属化图案的介电层。
介电层1008可以形成在释放层1004上。介电层1008的底表面可以与释放层1004的顶表面接触。在一些实施例中，介电层1008由聚合物形成，例如聚苯并恶唑(PBO)，聚酰亚胺，苯并环丁烯(BCB)等。在其他实施例中，介电层108由以下材料形成：氮化物，诸如氮化硅；氧化物，例如，氧化硅，磷硅玻璃(PSG)，硼硅玻璃(BSG)，掺硼磷硅玻璃(BPSG)等；等等。介电层108可以通过任何可接受的沉积工艺形成，例如旋涂，CVD，层压等或它们的组合。
金属化图案1010可在介电层1008上形成。作为形成金属化图案1010的实例，晶种层形成在介电层1008上方。在一些实施例中，晶种层是金属层，晶种层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用例如物理汽相沉积(PVD)等形成晶种层。然后在晶种层上形成光刻胶(未示出)并且图案化光刻胶。可以通过旋涂等形成光刻胶，并且可以将光刻胶暴露于光以进行图案化。光刻胶的图案对应于金属化图案1010。该图案化形成穿过光刻胶的开口以暴露出晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀的镀法来形成导电材料。导电材料可以包括金属，例如铜，钛，钨，铝等。然后，去除光刻胶和晶种层上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺，例如使用氧等离子体等，来去除光刻胶。一旦去除了光刻胶，就诸如通过使用可接受的蚀刻工艺(诸如通过湿法蚀刻或干法蚀刻)去除了晶种层的暴露部分。晶种层的和导电材料的保留部分形成了金属化图案1010。
介电层1012可以形成在金属化图案1010和介电层1008上。在一些实施例中，介电层1012由聚合物形成，该聚合物可以是诸如PBO，聚酰亚胺，BCB的光敏材料，可以使用光刻掩模将光敏材料图案化。在其他实施例中，介电层1012由以下材料形成：氮化物，例如，氮化硅；氧化物，例如氧化硅，PSG，BSG，BPSG；等等。介电层1012可以通过旋涂，层压，CVD等或它们的组合来形成。然后将介电层1012图案化以形成暴露金属化图案1010的部分的开口1014。可以通过可接受的工艺来形成图案化，例如当介电层1012是光敏材料时通过将介电层1012暴露于光来形成，或通过使用例如各向异性蚀刻的蚀刻来进行。如果介电层1012是光敏材料，则可以在曝光之后使介电层1012显影。
图47示出用于说明性目的的具有单个金属化图案1010的重分布结构1006。在一些实施例中，背面重分布结构1006可以包括任何数量的介电层和金属化图案。如果要形成更多的介电层和金属化图案，则可以重复上述步骤和工艺。金属化图案可以包括一个或多个导电元件。导电元件可以在金属化图案的形成期间，通过在下面的介电层的表面上方和下面的介电层的开口中形成晶种层和金属化图案的导电材料来形成，从而互连且电连接各种导线。
在图48中，贯通孔1016形成在开口1014中并且从背侧重分布结构1006的最顶部介电层(例如，介电层1012)延伸离开。作为形成贯通孔1016的实例，在背面侧重分布结构1006上方，例如在介电层1012上和金属化图案1010的由开口1014暴露的部分上，形成晶种层(未示出)。在一些实施例中，晶种层是金属层，晶种层可以是单层或包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用例如PVD等形成晶种层。在晶种层上形成光刻胶并对光刻胶图案化。可以通过旋涂等形成光刻胶，并且可以将光刻胶暴露于光以进行图案化。光刻胶的图案对应于导电通孔。图案形成穿过光刻胶的开口以暴露出晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀之类的镀法来形成导电材料。导电材料可以包括金属，例如铜，钛，钨，铝等。去除光刻胶和晶种层上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺，例如使用氧等离子体等，来去除光刻胶。一旦去除了光刻胶，就诸如通过使用可接受的蚀刻工艺(诸如通过湿法蚀刻或干法蚀刻)去除晶种层的暴露部分。晶种层和导电材料的保留部分形成贯通孔1016。
在图49中，通过粘合剂1018将集成电路封装件200粘附到介电层1012。在每种封装区域1000A和1000B中粘附期望类型和数量的集成电路封装件200。在所示的实施例中，多个集成电路封装件200彼此相邻地粘附。尽管示出了四个集成电路封装件200，但是也可以是诸如集成电路封装件210、300、400、500、600或它们的组合的其他集成电路封装件粘附在介电层1012上。在一些实施例中，其他合适的集成电路管芯，器件堆叠件或其他半导体封装件也可以粘附在介电层1012上。当第一封装区域1000A和第二封装区域1000B对于贯通孔1016具有有限可用的空间时，使用背侧重分布结构1006可以改进互连结构。
粘合剂1018在集成电路封装件200的背面上，并且将集成电路封装件200粘附到背面重分布结构1006，例如粘附到介电层1012。粘合剂1018可以是任何合适的粘合剂，环氧树脂，管芯附着膜(DAF)等。粘合剂1018可以施加到集成电路封装件200的背面，如果不利用背面重分布结构1006，则可以施加在载体衬底1002的表面上，或者可以施加到背侧重分配结构1006(如果适用)的上表面。例如，粘合剂1018可以在切分分离集成电路封装件200之前施加到集成电路封装件200的背面。
在图50中，在各种部件上和周围形成密封剂1020。在形成之后，密封剂1020密封贯通孔1016和集成电路封装件200。密封剂1020可以是模塑料，环氧树脂等。密封剂1020可以通过压缩模制，传递模制等方式施加，并且可以形成在载体衬底1002上方，使得贯通孔1016和/或集成电路封装件200被掩埋或覆盖。密封剂1020进一步形成在集成电路封装件200之间的间隙区域中。密封剂1020可以以液体或半液体形式被施加，然后被随后固化。
在图51中，对密封剂1020执行平坦化工艺以暴露贯通孔1016和集成电路封装件200的接触焊盘193。平坦化工艺还可以去除贯通孔1016，互连结构190和/或接触焊盘193的材料，直到暴露出接触焊盘193和贯通孔1016。在工艺变化范围内的平坦化工艺之后，贯通孔1016，互连结构190，接触焊盘193和密封剂1020的顶表面基本共面。平坦化工艺可以是例如化学机械抛光(CMP)，研磨工艺等。在一些实施例中，例如，如果贯通孔1016和/或管芯连接件66已经暴露，则可以省略平坦化。
在图52至55中，在密封剂1020、贯通孔1016和集成电路封装件200上方形成了正面重分布结构1022(参见图55)。正面重分布结构1022包括：介电层1024，1028、1032和1036；金属化图案1026、1030和1034。金属化图案也可以称为重分布层或重分布线。正面重分布结构1022被示为具有三层金属化图案的实例。可以在正面重分布结构1022中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略下面讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复下面讨论的步骤和过程。
在图52中，介电层1024沉积在密封剂1020、贯通孔1016和集成电路封装件200上。在一些实施例中，介电层1024由诸如PBO，聚酰亚胺，BCB等光敏材料形成，可以使用光刻掩模将光敏材料图案化。介电层1024可以通过旋涂，层压，CVD等或它们的组合来形成。然后，对介电层1024进行图案化。图案化形成暴露出贯通孔1016和接触焊盘193的部分的开口。可以通过可接受的工艺来图案化，例如当介电层1024是光敏材料时，通过将介电层1024曝光并且显影，或通过使用例如各向异性蚀刻来进行蚀刻。
然后形成金属化图案1026。金属化图案1026包括沿着介电层1024的主表面延伸并且延伸穿过介电层1024以物理地和电地连接到集成电路封装件200的贯通孔1016和接触焊盘193的导电元件。作为形成金属化图案1026的实例，在介电层1024上方并在延伸穿过介电层1024的开口中形成晶种层。在一些实施例中，晶种层是金属层，晶种层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和在钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成光刻胶并对光刻胶图案化。可以通过旋涂等形成光刻胶，并且可以将光刻胶暴露于光以进行图案化。光刻胶的图案对应于金属化图案1026。该图案化形成穿过光刻胶的开口以暴露出晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀之类的镀法来形成导电材料。导电材料可以包括金属，例如铜，钛，钨，铝等。导电材料和晶种层下面的部分的组合形成金属化图案1026。去除光刻胶和晶种层上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺，例如使用氧等离子体等，来去除光刻胶。一旦去除了光刻胶，就诸如通过使用可接受的蚀刻工艺(诸如通过湿法蚀刻或干法蚀刻)去除了晶种层的暴露部分。
在图53中，介电层1028沉积在金属化图案1026和介电层1024上。介电层1028可以以与介电层1024相似的方式形成，并且可以由与介电层1024相似的材料形成。
然后形成金属化图案1030。金属化图案1030包括在介电层1028的主表面上并沿着该主表面延伸的部分。金属化图案1030还包括延伸穿过介电层1028以物理地和电地连接金属化图案1026的部分。金属化图案1030可以用与金属化图案1026相似的方式和类似的材料形成。在一些实施例中，金属化图案1030具有与金属化图案1026不同的尺寸。例如，金属化图案1030的导线和/或通孔可以比金属化图案1026的导线和/或通孔更宽或更厚。此外，金属化图案1030可形成为比金属化图案1026更大的节距。
在图54中，介电层1032沉积在金属化图案1030和介电层1028上。介电层1032可以以与介电层1024相似的方式形成，并且可以由与介电层1024相似的材料形成。
然后形成金属化图案1034。金属化图案1034包括在介电层1032的主表面上并沿着该主表面延伸的部分。金属化图案1034还包括延伸穿过介电层1032以物理地和电地连接金属化图案1030的部分。金属化图案1034可以以类似于金属化图案1026的方式和类似的材料形成。金属化图案1034是正面重分布结构1022的最顶层金属化图案。这样，正面重分布结构1022的所有中间金属化图案(例如，金属化图案1026和1030)设置在金属化图案1034和集成电路封装件200之间。在一些实施例中，金属化图案1034具有与金属化图案1026和1030不同的尺寸。例如，金属化图案1034的导线/或通孔可以比金属化图案1026和1030的导线和/或通孔更宽或更大。此外，金属化图案1034可以形成为比金属化图案1030具有更大的节距。
在图55中，介电层1036沉积在金属化图案1034和介电层1032上。介电层1036可以以与介电层1024相似的方式形成，并且可以由与介电层1024相同的材料形成。介电层1036是正面重分布结构1022的最顶层介电层。这样，正面重分布结构1022的所有金属化图案(例如，金属化图案1026、1030和1034)被布置在介电层1036和集成电路封装件200之间。此外，正面重分布结构1022的所有中间介电层(例如，介电层1024、1028、1032)被布置在介电层1036与集成电路封装件200之间。
在图56中，形成UBM 1038以用于至正面再分配结构1022的外部连接。UBM 1038具有在介电层1036的主表面上并沿着介电层1036的主表面延伸的凸块部分，并且具有延伸通过介电层1036以物理和电连接金属化图案1034的通孔部分。结果，UBM 1038电连接到贯通孔1016和集成电路封装件200。UBM 1038可以由与金属化图案1026相同的材料形成。在一些实施例中，UBM 1038具有与金属化图案1026、1030和1034不同的尺寸。
在图57中，导电连接件1050形成在UBM 1038上。导电连接件1050可以是球栅阵列(BGA)连接件，焊球，金属柱，可控塌陷芯片连接(C4)凸块，微凸块，化学镀镍化学钯浸金技术(ENEPIG)形成的凸块等。导电连接件1050可以包括诸如焊料，铜，铝，金，镍，银，钯，锡等或它们的组合的导电材料。在一些实施例中，通过最初通过蒸发，电镀，印刷，焊料转移，置球等形成焊料层来形成导电连接件1050。一旦在结构上形成焊料层，就可以执行回流以将材料成形为所需的凸块形状。在另一个实施例中，导电连接件1050包括通过溅射，印刷，电镀，化学镀，CVD等形成的金属柱(例如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属盖层。金属盖层可以包括镍，锡，锡铅，金，银，钯，铟，镍-钯-金，镍-金等或它们的组合，并且可以通过镀法工艺形成。
在图58中，执行载体衬底去接合(de-bond)以将载体衬底1002与背面重分布结构1006(例如，介电层1008)分离(或“去接合”)。根据一些实施例，去接合包括在释放层1004上投射诸如激光或UV光的光，使得释放层1004在光的热量下分解，并且可以去除载体衬底1002。然后将结构翻转并且放置在胶带上(未示出)。
在图59中，形成延伸穿过介电层1008以接触金属化图案1010的导电连接件1052。形成穿过介电层1008以暴露金属化图案1010的部分的开口。开口可以例如使用激光钻孔，蚀刻等形成。导电连接件1052形成在开口中。在一些实施例中，导电连接件1052包括助熔剂并且以助熔剂浸渍工艺形成。在一些实施例中，导电连接件1052包括诸如焊膏，银浆等导电膏，并且在印刷工艺中被分配。在一些实施例中，导电连接件1052以与导电连接件1050相似的方式形成，并且可以由与导电连接件1050相似的材料形成。
图60、61A，61B和62示出了根据一些实施例的可以使用图59的第一封装部件1000执行的附加工艺。器件堆叠件也可以被称为叠层封装(PoP)结构。
在图60中，第二封装部件2000连接到第一封装部件1000。在每个封装区域1000A和1000B中都连接一个第二封装部件2000，以在第一封装部件1000的每个区域中形成集成电路器件堆叠件。
每个第二封装部件2000均包括例如衬底2002和连接到衬底2002的一个或多个堆叠管芯2010(例如2010A和2010B)。尽管示出了一组堆叠管芯2010(2010A和2010B)连接至每个衬底2002的实施例，在其他实施例中，可以将多个堆叠的管芯2010(每个具有一个或多个堆叠的管芯)并排连接至衬底2002的同一表面。衬底2002可以由诸如有机衬底，硅，锗，金刚石等半导体材料制成，并且可以包括有源或无源器件(未示出)。衬底2002可以具有在衬底2002的第一侧上的接合焊盘2004以连接到堆叠管芯2010，并且具有在衬底2002的第二侧上的接合焊盘2006以便连接到导电连接件1052，衬底2002的第二侧与第一侧相对。在一些实施例中，接合焊盘2004和2006的导电材料是铜，钨，铝，银，金等或它们的组合。在一些实施例中，导电通孔2008延伸穿过衬底2002并且将至少一个接合焊盘2004连接到至少一个接合焊盘2006。在所示的实施例中，堆叠管芯2010通过接合引线2012连接到衬底2002，但是也可以使用其他连接，例如导电凸块。在一个实施例中，堆叠管芯2010是堆叠的存储器管芯。堆叠管芯2010和接合引线2012可以由诸如模塑料，聚合物，环氧树脂，氧化硅填充材料或它们的组合的模制材料2014来封装。
在形成第二封装部件2000之后，第二封装部件2000通过导电连接件1052，接合焊盘2006以及背面重分布结构1006的金属化图案而机械地和电接合到第一封装部件1000。在一些实施例中，堆叠管芯2010可以通过接合引线2012，接合焊盘2004和2006，导电通孔2008，导电连接件1052，背面重分布结构1006，贯通孔1016和正面重新分配结构1022连接到集成电路封装件200。
在图61A中，通过沿着例如第一封装区域1000A和第二封装区域1000B之间的划线区域进行锯切来执行切分工艺。锯切将第一封装区域1000A与第二封装区域1000B分开。所得的单个器件堆叠件来自第一封装区域1000A和第二封装区域1000B中的一个。在一些实施例中，在第二封装部件2000连接到第一封装部件1000之后执行切分工艺。在其他实施例(未示出)中，切分工艺是在第二封装部件2000连接到第一封装部件1000之前执行的，诸如在去接合载体衬底1002并且形成导电连接件1052之后。
图61B示出了根据一些实施例的集成无源器件(IPD)或表面安装器件(SMD)1058接合到正面重分布结构1022。SMD 1058可以是电容器管芯，电阻器管芯，电感器管芯等。
在图62中，使用导电连接件1050将每个单独的第一封装部件1000安装到封装衬底3000。封装衬底3000包括衬底芯3002和位于衬底芯3002上方的接合焊盘3004。衬底芯3002可以由诸如硅，锗，金刚石等的半导体材料制成。替代地，也可以使用诸如硅锗，碳化硅，砷化镓，砷化铟，磷化铟，碳化硅锗，磷化砷化镓，磷化铟镓以及它们的组合等化合物。另外，衬底芯3002可以是SOI衬底。通常，SOI衬底包括诸如外延硅，锗，硅锗，SOI，SGOI或它们的组合的半导体材料层。在一个替代实施例中，衬底芯3002是基于诸如玻璃纤维增强树脂芯的绝缘芯。一种芯材实例是玻璃纤维树脂，例如FR4。芯材的替代材料包括双马来酰亚胺-三嗪BT树脂，或者可选为其他PCB材料或薄膜。诸如ABF之类的层积膜或其他叠层可用于衬底芯3002。
衬底芯3002可以包括有源和无源器件(未示出)。可以使用诸如晶体管，电容器，电阻器，它们的组合之类的各种各样的器件来产生器件堆叠件的设计的结构和功能要求。可以使用任何合适的方法来形成器件。
衬底芯3002还可以包括金属化层和通孔(未示出)，其中，接合焊盘3004物理和/或电连接到金属化层和通孔。金属化层可以形成在有源和无源器件上方，并且被设计为连接各种器件以形成功能电路。金属化层可以由介电材料(例如低k介电材料)和导电材料(例如铜)的交替层形成，其中，通孔将各导电材料层互连，并且金属化层可以通过任何合适的工艺(例如沉积，镶嵌，双镶嵌等)形成。在一些实施例中，衬底芯3002基本上没有有源和无源器件。
在一些实施例中，使导电连接件1050回流以将第一封装部件1000附接到接合焊盘3004。导电连接件1050将包括衬底芯3002中的金属化层的封装衬底3000电和/或物理连接至第一封装部件1000。在一些实施例中，阻焊剂3006形成在衬底芯3002上。导电连接件1050可设置在阻焊剂3006中的开口中，以电和机械方式连接至接合焊盘3004。阻焊剂3006可用于保护衬底芯3002的区域免受外部损坏。
可在回流导电连接件1050之前在导电连接件1050上形成环氧焊剂(未示出)，而在将第一封装部件1000附接至封装衬底3000之后，环氧焊剂的环氧部分中的至少一些保留。保留的环氧树脂部分可以用作底部填充物以减少应力并保护由于回流导电连接件1050而形成的接头。在一些实施例中，底部填充物3008可以形成在第一封装部件1000和封装衬底3000之间且围绕导电连接件1050。底部填充物3008可以在附接第一封装部件1000之后通过毛细管流动工艺形成，或者可以在附接第一封装部件1000之前通过适当的沉积方法形成。
在一些实施例中，无源器件(例如，以上在图61B所示的表面安装器件(SMD)1058)也可以附接至第一封装部件1000(例如，至UBM 1038)或至封装衬底3000(例如，至接合焊盘3004)。例如，无源器件可以与导电连接件1050一样接合到第一封装部件1000或封装衬底3000的同一表面。无源器件可以在将第一封装部件1000安装到封装衬底3000之前附接到封装部件1000，或者可以在将第一封装部件1000安装到封装衬底3000之前或之后附接到封装衬底3000。
第一封装部件1000可以以其他器件堆叠件实现。例如，示出了PoP结构，但是第一封装部件1000也可以以倒装芯片球栅阵列(FCBGA)封装来实现。在这样的实施例中，第一封装部件1000被安装到诸如封装衬底3000的衬底，但是第二封装部件2000被省略。替代地，可以将盖或散热器附接到第一封装部件1000。当省略第二封装部件2000时，也可以省略背面重分布结构1006和贯通孔1016。
图63示出了倒装芯片芯片级封装(FCCSP)4000，包括以上参考图19A讨论的集成电路封装件200接合到封装部件4014。封装部件4014可以由互连结构形成或包括互连结构，互连结构包括重分布层，封装衬底，中介层，印刷电路板等。接合可以包括混合接合，焊料(倒装芯片)接合，金属与金属直接接合等。底部填充物4016可以被分配在集成电路封装件200与封装部件4014之间的间隙中。密封剂4018可以进一步被分配以封装集成电路封装件200。诸如BGA连接件的外部连接件4020可以连接至封装部件4014的导电部件。
图64示出了晶圆级封装(Chip-on-Wafer-on-Substrate，CoWoS)结构5000，该结构5000包括接合到封装部件5010的集成电路封装件200。封装部件5010可以是中介层芯片，器件芯片或集成电路等。贯通孔5012形成在封装部件5010中，并且穿透封装部件5010的衬底。封装部件5010进一步接合至封装部件5034，封装部件5034可以是封装衬底，印刷电路板等。贯通孔5012可以通过诸如受控塌陷芯片连接(C4)凸块的连接件5020连接到封装部件5034的导电部件。根据一些实施例，可以是器件芯片，堆叠器件芯片，伪硅(dummy silicon)，封装件，存储多维数据集(memory cube)等的封装部件5026进一步接合到封装部件5010，并且例如通过封装部件5010中的重分布线电连接到集成电路封装件200。还分配了底部填充胶5031和密封剂5018。外部连接件5022(例如BGA连接件)可以连接到封装部件5034的导电部件。
图65示出了晶圆级封装(CoWoS)结构，其中集成电路封装件200用作芯片，并且电连接到封装部件6014。封装部件6014可以是中介层晶圆，因此将所得结构称为晶圆上芯片(CoW)结构。在一些实施例中，封装部件6014可以由互连结构形成或包括互连结构，该互连结构包括重分布层，封装衬底，中介层，印刷电路板等。然后将所得的CoW结构锯切成封装件，并且将一个封装件接合到封装衬底6034。封装部件6014的导电部件(例如导电焊盘)可以通过连接件6020(例如控制塌陷芯片连接(C4)凸块)连接到封装衬底6034的导电部件。中介层6014可以没有有源器件，并且可以没有或包括无源器件。底部填充剂6031分配在中介层6014和衬底6034之间。此外，封装部件6026(可以是器件芯片，堆叠芯片，伪硅，封装件，存储多维数据集等)接合到封装部件6014。密封剂6018将封装集成电路封装件200和封装部件6026密封。诸如BGA连接件的外部连接件6022可以连接到封装衬底6034的导电部件。
实施例可能会取得优势。在3D集成电路(3DIC)封装件的多个堆叠层(例如三层或更多层)中，更好的系统电源效率和热管理可能是具有挑战性。3DIC封装件中的最顶部芯片可以以面对面(F2F)堆叠的方式进行接合，而3DIC封装件中的其他接合可以是面对面(F2B)的堆叠方式。所述接合可以使用无凸块接合和/或金属(例如，Cu)微凸块倒装芯片接合。3DIC封装件的接合节距可以从最上层到最下层以单调递增的顺序排列，其中最上的接合层具有最细的接合节距，最下的接合层具有最粗的接合节距。通过将电源轨或电源分配网络(PDN)集成在位于3DIC封装件中部的至少一个电源轨芯片的背面，可以提高堆叠系统的电源效率和热管理。PDN可以通过每个接合层界面处的无凸块接合和/或微凸块接合与位于电源轨芯片上方和下方的功能芯片集成在一起。
根据一个实施例，一种半导体器件包括：第一管芯，所述第一管芯包括第一衬底；在所述第一衬底的背面上的第一互连结构；在所述第一衬底的有源侧上的第二互连结构；以及第二互连结构上的第一多个接合焊盘，第一多个接合焊盘具有第一节距；第一管芯上的第二管芯，第二管芯包括第二衬底，第二衬底的有源侧上的第三互连结构，第三互连结构包括第一通孔结构，该第一通孔结构的宽度随着第一通孔结构远离第二衬底延伸而增加，第一通孔结构包括第一扩散阻挡层和在第一扩散阻挡层上方的第一导电材料，第二互连结构在第二衬底的背面上，第四互连结构包括第二通孔结构，第二通孔结构具有随着第二通孔结构远离第二衬底延伸而增大的宽度，第二通孔结构包括第二扩散阻挡层和在第二扩散阻挡层上方的第二导电材料，第四互连结构上的电源分配网络(PDN)结构，从而使第四互连结构介于PDN结构和第二衬底之间，PDN结构上的第二多个接合焊盘，第二多个接合焊盘接合到第一多个接合焊盘，以及第三互连结构上的第三多个接合焊盘，第三多个接合焊盘具有第二节距，第二节距小于第一节距；以及第二管芯上的第三管芯，其中第二管芯介于第一管芯和第三管芯之间，第三管芯包括第三衬底和在第三衬底的有源侧上的第四多个接合焊盘，第四多个接合焊盘接合到第三多个接合焊盘。在一个实施例中，第一衬底，第二衬底和第三衬底的侧壁横向对准。在一个实施例中，半导体器件还包括与第二衬底的侧壁相邻的介电质材料，该介电质材料介于第三第一管芯和第四互连结构之间。在一个实施例中，自顶向下看，第四互连结构的导线具有第一宽度，PDN结构的导线具有第二宽度，并且第二宽度大于第一宽度。在一个实施例中，第一管芯通过第一多个接合焊盘的相应焊盘与第二多个接合焊盘的相应焊盘之间的金属-金属接合而接合。在一个实施例中，第四互连结构还包括嵌入式功率部件器件。
根据另一实施例，一种半导体器件包括：第一管芯，所述第一管芯包括第一衬底，第一多个衬底通孔(TSV)，所述第一多个TSV中的每个TSV延伸穿过所述第一衬底，在第一衬底的第一侧上的第一互连结构，在第一衬底的第二侧上的第一器件层以及在第一器件层上的第二互连结构，其中第一衬底介于第一互连结构和第二互连结构之间；第一管芯上的第二管芯，第二管芯通过第一接合直接接合到第一管芯，第一管芯具有第一节距(P2)，第二管芯包括第二衬底，在第二衬底的第一侧上的第三互连结构，第三互连结构包括第一介电层和延伸通过第一介电层的第一互连件，第一互连件包括第一通孔和第一线，第一线具有第一厚度，第一介电层的第一表面与第一通孔的第一表面齐平，第一介电层的第二表面与第一线的第二表面齐平，第一介电层的第一表面比第一介电层的第二表面更靠近第二衬底，第三互连结构上的电源分配网络(PDN)层，PDN层的导线具有第二厚度，第二厚度大于第一厚度，PDN上的功率部件层，第二多个衬底通孔(TSV)，第二多个TSV中的每个TSV延伸穿过第二衬底，以及在第二衬底的第二面上的第四互连结构，第四互连结构包括第二介电层以及延伸穿过第二介电层的第二互连件，该第二互连件包括第二通孔和第二线，第二介电层的第一表面与第二通孔的第一表面齐平，第二介电层的第二表面与第二线的第二表面齐平，第二介电层的第一表面比第二介电层的第二表面更靠近第二衬底；以及通过第二接合直接接合到第二管芯的第三管芯，第二接合的第二节距小于第一节距，第三管芯包括第三衬底，在第三衬底的第一侧上的第二器件层，以及在第二器件层上的第五互连结构，其中第二器件层介于第三衬底和第五互连结构之间。在一个实施例中，第三互连结构的导电部件具有第一节距，PDN层的导电部件具有第二节距，并且第二节距大于第一节距。在一个实施例中，使用金属-金属接合和氧化物-氧化物接合将第一管芯直接接合至第二管芯。在一个实施例中，使用焊料区域将第一管芯直接接合到第二管芯。在一个实施例中，半导体器件还包括设置在第一管芯和第二管芯之间的底部填充物。在一个实施例中，半导体器件还包括沿第一衬底的侧壁的密封剂。在一个实施例中，密封剂介于第一互连结构和第三互连结构之间。在一个实施例中，第二管芯没有有源器件。在一个实施例中，第一通孔的侧壁和第一线的侧壁被第一扩散阻挡层覆盖，第二通孔的侧壁和第二线的侧壁被第二扩散阻挡层覆盖。
根据另一实施例，一种形成半导体器件的方法包括：在第一晶圆的第一表面上形成第一接合层和第一多个接合焊盘；以及在第二晶圆上形成第一半全局互连件，第二晶圆具有嵌入在第一半全局互连件下方的第一衬底中的第一多个衬底通孔(TSV)，形成第一半全局互连件包括第一衬底上方形成第一介电层，并且通过镶嵌工艺在第一介电层中形成第一通孔，第一通孔具有随着第一通孔远离第一衬底延伸而增加的第一宽度；在第一半全局互连件上形成第二接合层和第二多个接合焊盘；将第一晶圆接合到第二晶圆，接合包括将第一接合层接合到第二接合层，以及将第一多个接合焊盘中的每个接合焊盘与第二多个接合焊盘中的相应接合焊盘接合；去除第一衬底的顶部以暴露第一多个TSV中的每个TSV的相应端部；在第一衬底的保留部分上形成第二半全局互连件，包括在第一衬底上形成第二介电层，并且通过镶嵌工艺在第二介电层中形成第二通孔，第二通孔的第二宽度当第二通孔远离第一衬底延伸时增大；在所述第二半全局互连件上形成电源分配网络(PDN)，所述PDN层的第三通孔具有第三宽度，所述第三宽度大于所述第一宽度；在第二晶圆的第二表面上的第二半全局互连件上形成第三接合层和第三多个接合焊盘，第二晶圆的第二表面与第二晶圆的第一表面相对；在第三晶圆的第一表面上形成第四接合层和第四多个接合焊盘；将第二晶圆接合到第三晶圆，接合包括将第三接合层接合到第四接合层和将第三多个接合焊盘中的每个接合焊盘与第四多个接合焊盘中的相应接合焊盘接合。在一个实施例中，该方法还包括：去除第三晶圆的第三衬底的顶部，该去除暴露出嵌入在第三衬底中的第二多个TSV中的每个TSV；在第三衬底的保留部分上形成全局互连件结构；在所述全局互连结构上形成多个连接件。在一个实施例中，第一多个接合焊盘和第二多个接合焊盘具有第一节距，第三多个接合焊盘和第四多个接合焊盘具有第二节距，并且第一节距大于第二节距。在一个实施例中，形成第一通孔包括沿着第一介电层中的第一开口的侧壁形成第一扩散阻挡层，并且形成第二通孔包括沿着第二介电层中的第二开口的侧壁形成第二扩散阻挡层。在一个实施例中，该方法还包括在PDN层上形成功率部件层。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (20)

1.一种半导体器件，包括：
第一管芯，包括：
第一衬底；
第一互连结构，位于所述第一衬底的背面上；
第二互连结构，位于所述第一衬底的有源侧上；和
第一多个接合焊盘，位于所述第二互连结构上，所述第一多个接合焊盘具有第一节距；
第二管芯，位于所述第一管芯上，所述第二管芯包括：
第二衬底；
第三互连结构，位于所述第二衬底的有源侧上，所述第三互连结构包括第一通孔结构，所述第一通孔结构具有随着所述第一通孔结构远离所述第二衬底延伸而增加的宽度，所述第一通孔结构包括第一扩散阻挡层和在所述第一扩散阻挡层上方的第一导电材料；
第四互连结构，位于所述第二衬底的背面上，所述第四互连结构包括第二通孔结构，所述第二通孔结构具有随着所述第二通孔结构远离所述第二衬底延伸而增加的宽度，所述第二通孔结构包括第二扩散阻挡层和在所述第二扩散阻挡层上方的第二导电材料；
电源分配网络(PDN)结构，位于所述第四互连结构上，使得所述第四互连结构介于所述电源分配网络结构和所述第二衬底之间；
第二多个接合焊盘，位于所述电源分配网络结构上，所述第二多个接合焊盘接合所述第一多个接合焊盘；和
第三多个接合焊盘，位于所述第三互连结构上，所述第三多个接合焊盘具有第二节距，所述第二节距小于所述第一节距；以及
第三管芯，位于所述第二管芯上，其中，所述第二管芯介于所述第一管芯和所述第三管芯之间，所述第三管芯包括：
第三衬底；和
第四多个接合焊盘，位于所述第三衬底的有源侧上，所述第四多个接合焊盘接合到所述第三多个接合焊盘。
2.根据权利要求1所述的半导体器件，其中，所述第一衬底、所述第二衬底和所述第三衬底的侧壁横向对准。
3.根据权利要求1所述的半导体器件，还包括：介电质材料，邻近所述第二衬底的侧壁，所述介电质材料介于所述第一管芯与所述第四互连结构之间。
4.根据权利要求1所述的半导体器件，其中，自顶向下看，所述第四互连结构的导线具有第一宽度，并且自顶向下看，所述电源分配网络结构的导线具有第二宽度，所述第二宽度大于所述第一宽度。
5.根据权利要求1所述的半导体器件，其中，所述第一管芯通过所述第一多个接合焊盘的相应焊盘与所述第二多个接合焊盘的相应焊盘之间的金属-金属接合而接合到所述第二管芯。
6.根据权利要求1所述的半导体器件，其中，所述第四互连结构还包括嵌入式功率部件器件。
7.一种半导体器件，包括：
第一管芯，包括：
第一衬底；
第一多个衬底通孔(TSV)，所述第一多个衬底通孔中的每个衬底通孔均延伸穿过所述第一衬底；
第一互连结构，位于所述第一衬底的第一侧上；
第一器件层，位于所述第一衬底的第二侧上；和
第二互连结构，位于所述第一器件层上，其中，所述第一衬底介于所述第一互连结构和所述第二互连结构之间；
第二管芯，位于所述第一管芯上，所述第二管芯通过第一接合直接接合到所述第一管芯，所述第一管芯具有第一节距，所述第二管芯包括：
第二衬底；
第三互连结构，位于所述第二衬底的第一侧上，所述第三互连结构包括第一介电层和延伸穿过所述第一介电层的第一互连件，所述第一互连件包括第一通孔和第一线，所述第一线具有第一厚度，所述第一介电层的第一表面与所述第一通孔的第一表面齐平，所述第一介电层的第二表面与所述第一线的第二表面齐平，所述第一介电层的第一表面与所述第一介电层的第二表面相比，更靠近所述第二衬底；
电源分配网络(PDN)层，位于所述第三互连结构上，所述电源分配网络层的导线具有第二厚度，所述第二厚度大于所述第一厚度；
功率部件层，位于所述电源分配网络层上；
第二多个衬底通孔(TSV)，所述第二多个衬底通孔中的每个衬底通孔均延伸穿过所述第二衬底；和
第四互连结构，位于所述第二衬底的第二侧上，所述第四互连结构包括第二介电层和延伸穿过所述第二介电层的第二互连件，所述第二互连件包括第二通孔和第二线，所述第二介电层的第一表面与所述第二通孔的第一表面齐平，所述第二介电层的第二表面与所述第二线的第二表面齐平，所述第二介电层的第一表面比所述第二介电层的第二表面更靠近所述第二衬底；以及
第三管芯，通过第二接合直接接合到所述第二管芯，所述第二接合具有小于所述第一节距的第二节距，所述第三管芯包括：
第三衬底；
第二器件层，位于所述第三衬底的第一侧上；和
第五互连结构，位于所述第二器件层上，其中，所述第二器件层介于所述第三衬底和所述第五互连结构之间。
8.根据权利要求7所述的半导体器件，其中，所述第三互连结构的导电部件具有第一节距，所述电源分配网络层的导电部件具有第二节距，并且所述第二节距大于所述第一节距。
9.根据权利要求7所述的半导体器件，其中，使用金属-金属接合和氧化物-氧化物接合将所述第一管芯直接接合至所述第二管芯。
10.根据权利要求7所述的半导体器件，其中，使用焊料区域将所述第一管芯直接接合到所述第二管芯。
11.根据权利要求7所述的半导体器件，还包括：底部填充剂，设置在所述第一管芯和所述第二管芯之间。
12.根据权利要求11所述的半导体器件，还包括：密封剂，沿着所述第一衬底的侧壁。
13.根据权利要求12所述的半导体器件，其中，所述密封剂介于所述第一互连结构和所述第三互连结构之间。
14.根据权利要求7所述的半导体器件，其中，所述第二管芯没有有源器件。
15.根据权利要求7所述的半导体器件，其中，所述第一通孔的侧壁和所述第一线的侧壁被第一扩散阻挡层覆盖，并且所述第二通孔的侧壁和所述第二线的侧壁被第二扩散阻挡层覆盖。
16.一种形成半导体器件的方法，所述方法包括：
在第一晶圆的第一表面上形成第一接合层和第一多个接合焊盘；
在第二晶圆上形成第一半全局互连件，所述第二晶圆具有嵌入在所述第一半全局互连件下方的第一衬底中的第一多个衬底通孔(TSV)，所述第一半全局互连件包括：
在所述第一衬底上方形成第一介电层；和
通过镶嵌工艺在所述第一介电层中形成第一通孔，所述第一通孔具有随着所述第一通孔远离所述第一衬底延伸而增加的第一宽度；
在所述第一半全局互连件上形成第二接合层和第二多个接合焊盘；
将所述第一晶圆接合到所述第二晶圆，所述接合包括将所述第一接合层接合到所述第二接合层，以及将所述第一多个接合焊盘中的每个接合焊盘与所述第二多个接合焊盘中的相应接合焊盘接合；
去除所述第一衬底的顶部以暴露所述第一多个衬底通孔中的每个衬底通孔的相应端部；
在所述第一衬底的保留部分上形成第二半全局互连件，包括：
在所述第一衬底上方形成第二介电层；和
通过镶嵌工艺在所述第二介电层中形成第二通孔，所述第二通孔具有随着所述第二通孔远离所述第一衬底延伸而增加的第二宽度；
在所述第二半全局互连件上方形成电源分配网络(PDN)，所述电源分配网络层的第三通孔具有第三宽度，所述第三宽度大于所述第一宽度；
在所述第二晶圆的第二表面上的所述第二半全局互连件上方形成第三接合层和第三多个接合焊盘，所述第二晶圆的第二表面与所述第二晶圆的第一表面相对；
在第三晶圆的第一表面上形成第四接合层和第四多个接合焊盘；以及
将所述第二晶圆接合到所述第三晶圆，所述接合包括将所述第三接合层接合到所述第四接合层，以及将所述第三多个接合焊盘中的每个接合焊盘与所述第四多个接合焊盘中的相应接合焊盘接合。
17.根据权利要求16所述的方法，还包括：
去除所述第三晶圆的第三衬底的顶部，所述去除暴露出嵌入在所述第三衬底中的第二多个衬底通孔中的每个衬底通孔；
在所述第三衬底的保留部分上形成全局互连结构；以及
在所述全局互连结构上形成多个连接件。
18.根据权利要求16所述的方法，其中，所述第一多个接合焊盘和所述第二多个接合焊盘具有第一节距，所述第三多个接合焊盘和所述第四多个接合焊盘具有第二节距，并且所述第一节距大于所述第二节距。
19.根据权利要求16所述的方法，其中，形成所述第一通孔包括沿着所述第一介电层中的第一开口的侧壁形成第一扩散阻挡层，并且形成所述第二通孔包括沿着所述第二介电层中的第二开口的侧壁形成第二扩散阻挡层。
20.根据权利要求16所述的方法，还包括：在所述电源分配网络层上形成功率部件层。
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