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CN221747211U - 集成电路封装 - Google Patents

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CN221747211U
CN221747211U CN202420063254.7U CN202420063254U CN221747211U CN 221747211 U CN221747211 U CN 221747211U CN 202420063254 U CN202420063254 U CN 202420063254U CN 221747211 U CN221747211 U CN 221747211U
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CN
China
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die
package
integrated circuit
encapsulant
dielectric layer
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English (en)
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于宗源
刘醇鸿
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本实用新型包括一种集成电路封装。所述集成电路封装包括第一管芯、第二管芯、第一包封体、第三管芯以及第二包封体。所述第二管芯具有较所述第一管芯大的侧向范围，所述第一管芯通过第一组连接件接合至所述第二管芯。所述第一包封体在侧向上环绕所述第一管芯，其中所述第二管芯的侧壁与所述第一包封体的侧壁共线，所述第一管芯、所述第二管芯及所述第一包封体形成第一封装。所述第三管芯包括重布线结构，所述第一封装接合至所述重布线结构以形成集成扇出型装置。所述第二包封体在侧向上环绕所述第一封装且在侧向上延伸至所述重布线结构的边缘。

Description

集成电路封装
技术领域
本实用新型涉及一种集成电路，且尤其涉及集成电路封装。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体行业已经历快速发展。在很大程度上，集成密度的提高源于最小特征大小(minimum feature size)的迭代减小，以能够将更多的组件整合至给定的面积中。随着对日益缩小的电子装置的需求的增长，出现了对更小且更具创造性的半导体管芯封装技术的需求。
实用新型内容
依据本实用新型实施例，一种集成电路封装，包括第一管芯、第二管芯、第一包封体、第三管芯以及第二包封体。所述第二管芯具有较所述第一管芯大的侧向范围，所述第一管芯通过第一组连接件接合至所述第二管芯。所述第一包封体在侧向上环绕所述第一管芯。所述第二管芯的侧壁与所述第一包封体的侧壁共线，所述第一管芯、所述第二管芯及所述第一包封体形成第一封装。所述第三管芯，包括重布线结构，所述第一封装接合至所述重布线结构以形成集成扇出型装置。所述第二包封体，在侧向上环绕所述第一封装且在侧向上延伸至所述重布线结构的边缘。
附图说明
通过结合附图阅读以下详细说明，会最佳地理解本揭示的态样。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A及图1B是集成电路管芯的形成的剖视图。
图2、图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K、图3L及图3M是根据一些实施例的集成电路封装的制造中的中间阶段的剖视图。
图4、图5及图6示出根据一些实施例的自图2、图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K、图3L及图3M中所示工艺得到的集成电路封装。
图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I、图7J、图7K、图7L及图7M是根据一些实施例的集成电路封装的制造中的中间阶段的剖视图。
图8、图9及图10示出根据一些实施例的自图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I、图7J、图7K、图7L及图7M中所示工艺得到的集成电路封装。
图11A、图11B、图11C及图11D是根据一些实施例的集成电路封装的制造中的中间阶段的剖视图。
图12及图13示出根据一些实施例的自图11A、图11B、图11C及图11D中所示的工艺得到的集成电路封装。
图14及图15示出根据一些实施例的包括图4、图5、图6、图8、图9及图10中所示装置的集成电路封装。
具体实施方式
以下揭示内容提供用于实施本实用新型的不同特征的诸多不同实施例或实例。以下阐述组件及排列的具体实例以简化本揭示。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本揭示可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如「位于……之下(beneath)」、「位于……下方(below)」、「下部的(lower)」、「位于……上方(above)」、「上部的(upper)」及类似用语等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所示出的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
在系统集成电路(system-on-integrated-circuit，SOIC)装置中，集成电路装置(其亦可称为管芯或芯片)附接于一起而成为单一系统装置封装。如以下所进一步阐述，实施例利用焊料接合技术(例如利用微凸块)将各种经堆叠的组件接合于一起。然后，通过利用包封体(例如模制化合物)在侧向上填充所述装置来补偿管芯宽度上的差异。然后，自所得结构单体化出堆叠式封装或三维(three-dimensional，3D)封装，并在利用焊料接合技术及第二包封体的另一堆叠式接合工艺中再次使用所述堆叠式封装或3D封装，以形成包括第一堆叠式封装的扇出型装置(fan-out device)。通过使用焊料接合技术来形成堆叠式封装，可减少成本及处理时间，以形成包括与扇出型装置及全系统集成装置(fullysystemintegrated device)相关联的优点的更具成本效益的装置。
图1A及图1B是集成电路管芯50的剖视图。集成电路管芯50将在后续处理中被封装以形成集成电路装置。集成电路管芯50可为逻辑管芯(例如，中央处理单元(centralprocessing unit，CPU)、图形处理单元(graphics processing unit，GPU)、系统芯片(system-on-a-chip，SoC)、应用处理器(application processor，AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(radiofrequency，RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(digital signalprocessing，DSP)管芯)、前端管芯(例如，模拟前端(analog front-end，AFE)管芯)、类似管芯或其组合。
如图1A中所示，集成电路管芯50可形成于晶圆中，所述晶圆可包括不同的封装区50P，封装区50P被沿划线区(scribe line region)50S进行单体化以形成多个集成电路管芯50。集成电路管芯50可根据适用的制造工艺进行处理以形成集成电路。举例而言，集成电路管芯50包括半导体衬底52(例如经掺杂或未经掺杂的硅)或者绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的有效层(active layer)。半导体衬底52可包含：其他半导体材料，例如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其组合。亦可使用例如多层式衬底(multi-layered substrate)或梯度衬底(gradientsubstrate)等其他衬底。半导体衬底52具有有时被称为前侧(frontside)的有效表面(active surface)(例如，图1B中面朝上的表面)及有时被称为背侧(backside)的非有效表面(inactive surface)(例如，图1B中面朝下的表面)。
半导体衬底52的有效表面处设置有装置54(以晶体管为代表)。装置54可为有源装置(例如，晶体管、二极管等)、电容器、电阻器等。举例而言，装置54可为包括栅极结构及源极/漏极区的晶体管，其中栅极结构位于沟道区上，且源极/漏极区相邻于沟道区。沟道区可为半导体衬底52的图案化区。举例而言，沟道区可为在半导体衬底52中图案化出的半导体鳍、半导体纳米片、半导体纳米线或类似组件的区。当装置54是晶体管时，其可为纳米结构场效晶体管(field-effect transistor，FET)(纳米结构-FET)、鳍式场效晶体管(finfield-effect transistor，FinFET)、平面晶体管或类似晶体管。
半导体衬底52的有效表面之上设置有层间介电质(inter-layer dielectric，ILD)56。层间介电质56环绕装置54且可覆盖装置54。层间介电质56可包括由例如磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-Silicate Glass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未经掺杂的硅酸盐玻璃(undoped Silicate Glass，USG)或类似材料等材料形成的一或多个介电层，所述材料可通过例如化学气相沈积(CVD)、原子层沈积(ALD)或类似工艺等沈积工艺来形成。接触件58延伸穿过层间介电质56以电性耦合及实体耦合装置54。举例而言，当装置54是晶体管时，接触件58可耦合所述晶体管的栅极及源极/漏极区。接触件58可由例如钨、钴、镍、铜、银、金、铝、类似材料或其组合等适合的导电材料形成，所述导电材料可通过例如物理气相沈积(PVD)或CVD等沈积工艺、例如电解镀覆或无电镀覆等镀覆工艺、或者类似工艺来形成。
层间介电质56及接触件58之上设置有内连结构60。内连结构60对装置54进行内连以形成集成电路。内连结构60可由例如介电层64中的金属化图案62形成。介电层64可为例如低介电常数(low-k)介电层。金属化图案62包括金属线及金属通孔，所述金属线及所述金属通孔可通过镶嵌工艺(例如单镶嵌工艺、双镶嵌工艺或类似工艺)形成于介电层64中。金属化图案62可由例如铜、钨、铝、银、金、其组合或类似工艺等适合的导电材料形成。金属化图案62通过接触件58电性耦合至装置54。
导通孔66延伸至内连结构60及/或半导体衬底52中。导通孔66电性耦合至内连结构60的金属化图案62。导通孔66可为衬底穿孔，例如硅穿孔。作为形成导通孔66的实例，可通过例如刻蚀、碾磨(milling)、激光技术、其组合或类似技术在内连结构60及/或半导体衬底52中形成凹陷部。可例如通过CVD、原子层沈积(ALD)、物理气相沈积(PVD)、热氧化、其组合或类似技术在凹陷部中保形地沈积薄的障壁层。障壁层可由氧化物、氮化物、碳化物、其组合或类似材料形成。在障壁层之上且在所述凹陷部中可沈积有导电材料。所述导电材料可通过电化学镀覆工艺(electro-chemical plating process)、CVD、ALD、PVD、其组合或类似工艺来形成。导电材料的实例包括铜、钨、铝、银、金、其组合或类似材料。通过例如化学机械抛光(CMP)自内连结构60或半导体衬底52的表面移除过量的导电材料及障壁层。障壁层及导电材料的位于凹陷部中的其余部分形成导通孔66。
在此实施例中，导通孔66是通过通孔中间工艺(via-middle process)来形成，进而使得导通孔66延伸穿过内连结构60的一部分(例如，介电层64的子集)并延伸至半导体衬底52中。通过通孔中间工艺而形成的导通孔66连接至内连结构60的中间金属化图案62。在另一实施例中，导通孔66是通过通孔第一工艺(via-first process)来形成，进而使得导通孔66延伸至半导体衬底52中，但不延伸至内连结构60中。通过通孔第一工艺而形成的导通孔66连接至内连结构60的下部金属化图案62。在又一实施例中，导通孔66是通过通孔最末工艺(via-last process)来形成，进而使得导通孔66延伸穿过整个内连结构60(例如，介电层64中的每一者)并延伸至半导体衬底52中。通过通孔最末工艺而形成的导通孔66连接至内连结构60的上部金属化图案62。
内连结构60上设置有一或多个钝化层68。钝化层68可由例如氮氧化硅、氮化硅、低介电常数介电质(例如，掺杂碳的氧化物)、极低介电常数介电质(例如，掺杂多孔碳的氧化硅)、聚合物(例如，聚酰亚胺)、阻焊剂、聚苯并恶唑(PBO)、苯并环丁烯(BCB)系聚合物、模制化合物、类似材料或其组合等一或多种适合的介电材料形成。钝化层68可通过化学气相沈积(CVD)、旋转涂布、叠层(lamination)、类似工艺或其组合来形成。在一些实施例中，钝化层68包括氮氧化硅层或氮化硅层。
钝化层68上形成有介电层72。介电层72可由以下材料形成：氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、正硅酸四乙酯(TEOS)系氧化物或类似材料；氮化物，例如氮化硅或类似材料；聚合物，例如PBO、聚酰亚胺、BCB系聚合物或类似材料；其组合；或者类似材料。介电层72可例如通过CVD、旋转涂布、叠层或类似工艺来形成。在一些实施例中，介电层72由TEOS系氧化硅形成。
管芯连接件74延伸穿过介电层72及钝化层68。管芯连接件74可包括可进行外部连接的导电柱、接垫或类似组件。在一些实施例中，管芯连接件74包括位于集成电路管芯50的前侧表面处的接合接垫(bond pad)，且包括将所述接合接垫连接至内连结构60的上部金属化图案62的接合接垫通孔(bond pad via)。在此种实施例中，管芯连接件74(包括接合接垫及接合接垫通孔)可通过镶嵌工艺(例如单镶嵌工艺、双镶嵌工艺或类似工艺)来形成。管芯连接件74可由例如金属(例如铜、铝或类似材料)等导电材料形成，所述导电材料可通过例如镀覆或类似工艺来形成。
可选地，在集成电路管芯50的形成期间，可在管芯连接件74上设置焊料区76。焊料区可用于对集成电路管芯50实行芯片探针(chip probe，CP)测试。举例而言，焊料区可为用于将芯片探针附装至管芯连接件74的焊料球、焊料凸块或类似组件。可对集成电路管芯50实行芯片探针测试，以断言集成电路管芯50是否是已知良好管芯(known good die，KGD)。因此，只有作为KGD且经历后续处理的集成电路管芯50会被封装，而未通过芯片探针测试的管芯不会被封装。在测试之后，焊料区可在后续处理步骤中被移除。
在一些实施例中，集成电路管芯50是包括多个半导体衬底52的堆叠式装置。举例而言，集成电路管芯50可为包括多个存储器管芯的存储器装置，例如混合存储器立方(hybrid memory cube，HMC)装置、高带宽存储器(high band width memory，HBM)装置或类似装置。在此种实施例中，集成电路管芯50包括通过衬底穿孔(through-substrate via，TSV)(例如硅穿孔)进行内连的多个半导体衬底52。半导体衬底52中的每一者可具有(或可不具有)单独的内连结构60。
在晶圆中形成集成电路管芯50之后，可使用单体化工艺82将集成电路管芯50的封装区50P彼此分离，例如分离成集成电路管芯50A与集成电路管芯50B。单体化工艺可包括例如锯切工艺(sawing process)、剖切工艺(cutting process)或类似工艺等机械工艺。在一些实施例中，单体化工艺可包括刻蚀工艺、雷射工艺、机械工艺及/或其组合。所述单体化是沿着划线区50S穿过钝化层68、内连结构60、层间介电质56及衬底52实行。在一些实施例中，可将晶圆面朝下放置并黏合至例如框架、胶带或载体等处置设备(handling apparatus)80，并自所述晶圆的背侧至所述晶圆的前侧对所述晶圆进行剖切。在单体化之后，可对完成的集成电路管芯50进行清洁以移除任何黏合剂残留物。
图2、图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K、图3L、图3M及图4是根据一些实施例的第一封装装置100的制造中的中间阶段的剖视图。具体而言，通过将一或多个集成电路管芯50封装于相应的封装区100P中来形成第一封装装置100。封装区100P通过划线区100S而被分离。封装区100P将在后续处理中沿着划线区100S被单体化以形成第一封装装置100。示出对一个封装区100P的处理，但应理解，可同时处理任何数目的封装区100P以形成任何数目的第一封装装置100。以下阐述的工艺可用于使用低成本接合技术以正面对背面式晶圆上芯片结构(face-to-back chip-on-wafer structure)形成第一封装装置100，以形成可靠但又成本低的装置。第一封装装置100可为系统集成芯片(system-on-integrated-chip，SoIC)装置，然而亦可形成其他类型的封装。
根据一些实施例，晶圆100W是例如装置晶圆等封装组件，所述装置晶圆包括有源装置(例如晶体管及/或二极管)且可能包括无源装置(例如电容器、电感器、电阻器或类似装置)。应理解，尽管晶圆100W被称为「晶圆」，但其并非仅限于此，且可使用任何适合的工件。晶圆100W中可包括多个封装区100P，其中示出封装区100P中的一者。作为另外一种选择，封装区100P可称为芯片100P或(装置)管芯100P。根据一些实施例，装置管芯100P是逻辑管芯，所述逻辑管芯可为中央处理单元(CPU)管芯、微控制单元(Micro Control Unit，MCU)管芯、输入-输出(input-output，IO)管芯、基频带(Base Band，BB)管芯、应用处理器(AP)管芯或类似管芯。装置管芯100P亦可为存储器管芯，所述存储器管芯为例如动态随机存取存储器(DRAM)管芯或静态随机存取存储器(SRAM)管芯。
根据本揭示的替代性实施例，晶圆100W是可由例如硅等同质材料形成的载体。根据一些实施例，晶圆100W包括可为硅衬底的衬底102。晶圆100W可不含有源装置及无源装置，及/或可不含布线金属线(routing metal line)。根据又一些替代性实施例，晶圆100W是中介层晶圆(interposer wafer)或包括中介层晶圆。在后续论述中，装置晶圆被作为实例性封装组件来论述。本揭示的实施例亦可应用于其他类型的封装组件(例如中介层晶圆)。
根据一些实施例，晶圆100W包括半导体衬底102及形成于半导体衬底102的顶表面处的特征。半导体衬底102可由结晶硅、结晶锗、结晶硅锗或类似材料形成。半导体衬底102亦可为块状硅衬底(bulk silicon substrate)或绝缘体上硅(Silicon-On-Insulator，SOI)衬底。可在半导体衬底102中形成浅沟渠隔离(Shallow Trench Isolation，STI)区(未示出)，以对半导体衬底102中的有源区进行隔离。
根据一些实施例，晶圆100W包括形成于半导体衬底102的顶表面上的集成电路装置104。实例性集成电路装置104可包括互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)晶体管、电阻器、电容器、二极管及/或类似装置。本文中未示出集成电路装置104的细节。根据替代性实施例，晶圆100W用于形成不含有源装置及无源装置的中介层。
在半导体衬底102之上形成层间介电质(ILD)106，且层间介电质(ILD)106填充集成电路装置104中的晶体管(未示出)的栅极堆叠之间的空间。根据一些实施例，ILD106由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、掺杂氟的硅酸盐玻璃(FSG)、氧化硅或类似材料形成。可使用旋转涂布、可流动化学气相沈积(FlowableChemical Vapor Deposition，FCVD)、化学气相沈积(CVD)、等离子体增强型化学气相沈积(PECVD)、低压化学气相沈积LPCVD)或类似工艺来形成ILD106。
在ILD106中形成接触插塞108，且使用接触插塞108将集成电路装置104电性连接至上覆的金属线及通孔112。根据一些实施例，接触插塞108由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、其合金及/或其多层的导电材料形成。接触插塞108的形成可包括：在ILD106中形成接触开口，将导电材料填充至接触开口中，并实行平坦化(例如化学机械抛光(CMP)工艺)以使接触插塞108的顶表面与ILD106的顶表面齐平。
形成自半导体衬底102的顶表面(或ILD106的顶表面)延伸至半导体衬底102的顶表面与底表面之间的中间层级的硅穿孔(Through-Silicon Via，TSV)116(其有时被称为半导体穿孔或穿孔)。使用TSV116将形成于半导体衬底102的前侧(所示出的顶侧)上的装置及金属线连接至所得封装的背侧。
在ILD106及接触插塞108之上形成内连结构110。内连结构110包括介电层114及形成于介电层114中的金属线及通孔112。在下文中，作为另外一种选择，介电层114被称为金属间介电质(Inter-Metal Dielectric，IMD)层114。根据一些实施例，至少介电层114中较低的介电层114是由具有低于约3.5或约3.0的介电常数(k值)的低介电常数(low-k)介电材料形成。介电层114可由含碳低介电常数介电材料、氢倍半硅氧烷(，HSQ)、甲基倍半硅氧烷(MSQ)或类似材料形成。根据本揭示的替代性实施例，一些或所有介电层114是由例如氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)或类似材料等非低介电常数介电材料形成。在IMD层114之间形成可由碳化硅、氮化硅、氧化铝、氮化铝或类似材料或其多层形成的刻蚀终止层(未示出)，且为了简单起见，未示出所述刻蚀终止层。
在介电层114中形成金属线及通孔112。同一层级处的金属线112M可统称为金属层。根据一些实施例，内连结构110包括通过通孔112V进行内连的多个金属层。可通过单镶嵌工艺及/或双镶嵌工艺来形成金属线及通孔112。金属线及通孔112可包括扩散障壁及位于对应的扩散障壁之上的含铜金属性材料。扩散障壁可包含钛、氮化钛、钽、氮化钽或类似材料。
金属线112M包括位于内连结构110的最上层(距集成电路装置104最远)中的金属线/接垫，所述金属线/接垫有时被称为顶部金属线。金属线112M的顶部金属线/接垫亦统称为顶部金属层。用于顶部金属层的相应的顶部介电层114可由例如未经掺杂的硅酸盐玻璃(USG)、氧化硅、氮化硅及/或类似材料等非低介电常数介电材料形成。顶部介电层114亦可由可选自下伏的IMD层114的相似候选材料的低介电常数介电材料形成。
接下来，在内连结构110之上形成钝化层118。根据一些实施例，钝化层118是由具有等于或大于氧化硅的介电常数的介电常数的非低介电常数致密介电材料形成。钝化层118可由无机介电材料形成或可包含无机介电材料，所述无机介电材料可包括选自但不限于氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)、碳氧化硅(SiOC)或类似材料、其组合及/或其多层的材料。根据一些实施例，使用高密度等离子体化学气相沈积(HDPCVD)、等离子体增强型化学气相沈积(PECVD)、原子层沈积(ALD)或类似工艺来形成钝化层118。
可通过以下方式使用图2所示结构来形成第一封装装置100：将集成电路管芯50附接至图2所示结构，并将晶圆100W单体化成各别的第一封装装置100。可将集成电路管芯50附接至晶圆100W的正面(face)或晶圆100W的背面(back)。晶圆100W的正面是晶圆的形成内连结构110的一侧，且最靠近装置104。晶圆100W的背侧是衬底102所在的位置。图3A至图3M示出自图2所示晶圆100W形成第一封装装置100的工艺的中间阶段，其中在晶圆100W的背侧处将集成电路管芯50附接至晶圆100W。或者，换言之，将集成电路管芯50与晶圆100W正面对背面地附接。图7A至图7M示出自图2所示晶圆100W形成第一封装装置100的工艺的中间阶段，其中在晶圆100W的前侧处将集成电路管芯50附接至晶圆100W。或者，换言之，将集成电路管芯50与晶圆100W正面对正面地附接。不再使用直接金属对金属接合技术(directmetal-to-metal bonding technique)来实行附接，而是使用晶圆上芯片技术以使用焊料接合来实行附接，从而减少处理时间并避免昂贵的整合。
如上所述，图3A至图3M示出自图2所示晶圆100W形成第一封装装置100的工艺的中间阶段，其中在晶圆100W的背侧处将集成电路管芯50附接至晶圆100W。如图3A中所示，在晶圆100W的前侧处形成通孔122及接合接垫124。根据一些实施例，通孔122及接合接垫124的形成工艺包括：刻蚀钝化层118以形成沟渠及通孔开口；利用保形障壁层及金属性材料来填充沟渠及通孔开口；以及实行例如化学机械抛光(CMP)工艺或机械磨制工艺等平坦化工艺，以移除障壁层的过量部分及金属性材料的过量部分。障壁层的其余部分及金属性材料的其余部分是通孔122及接合接垫124。根据一些实施例，障壁层包含Ti、TiN、Ta、TaN或类似材料。金属性材料可包含铜。
图3A进一步示出电性连接件126的形成，可利用例如焊料等共晶材料通过镀覆、印刷、模版印刷(stenciling)、落球(ball dropping)等等来形成电性连接件126。电性连接件126亦可包含镍、无电镀镍浸金(Electroless Nickel Immersion Gold，ENIG)、无电镀镍钯浸金(Electroless Nickel Electroless Palladium Immersion Gold，ENEPIG)及/或类似材料。根据一些实施例，电性连接件126的形成可包括：形成凸块下金属(UBM)(例如，作为接合接垫124)，在UBM上放置焊料球，且然后对焊料球进行回焊。所得的电性连接件126因此可包括焊料区。根据其他实施例，电性连接件126的形成包括：实行镀覆工艺以在UBM之上形成焊料层，且然后对焊料层进行回焊。
在图3B中将图3A中的结构翻转并放置于支撑载体150上。支撑载体150可为载体衬底、框架、胶带或类似组件。支撑载体150是用于在处理晶圆100W的背侧的同时保持晶圆100W的处置设备。在一些实施例中，可在支撑载体150及/或晶圆100W上沈积黏合剂，且可将晶圆100W黏合至支撑载体150。
图3B中亦示出，可对晶圆100W的背侧进行薄化以暴露出TSV116。可通过对衬底102实行的用于对晶圆100W进行薄化的背侧磨制工艺来达成所述薄化。由于背侧磨制，晶圆100W的TSV116被显露出。
在图3C中，可在晶圆100W的背侧之上沈积介电层152。介电层152可使用任何适合的工艺(例如通过旋转涂布或类似工艺)自例如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)或类似材料等任何适合的材料形成。在对晶圆100W进行薄化以暴露出TSV116之后，添加介电层152会为晶圆100W提供附加的厚度。
在图3D中，穿过介电层152形成开口，且在TSV116之上形成通孔154及接触接垫156，以将TSV116电性耦合至接触接垫156。可通过可接受的工艺(例如当介电层152是感旋光性材料时通过将介电层152曝光，或者通过使用例如各向异性刻蚀进行刻蚀)来完成用于形成所述开口的图案化。若介电层152是感旋光性材料，则介电层152可在曝光之后显影。
可通过镀覆工艺来形成通孔154及接触接垫156，包括例如在介电层152之上及所述开口中形成晶种层(seed layer)。然后，可在介电层152之上形成光刻胶层，且可在光刻胶层中形成与接触接垫156对应的开口。然后，可使用电化学镀覆或电镀工艺来镀覆通孔154及接触接垫156。可移除光刻胶层，且可通过刻蚀工艺来移除现在被暴露出的晶种层。
在图3E中，使用集成电路管芯50的焊料区76将集成电路管芯50安装至晶圆100W的接触接垫。在一些实施例中，可通过使用拾取及放置工艺并对焊料区76进行回焊以将接触接垫156耦合至管芯连接件74来安装集成电路管芯50。在一些实施例中，在安装集成电路管芯50之后，一些接触接垫156可保持被暴露出及未被接合。在一些实施例中，在集成电路管芯50与晶圆100W之间、环绕焊料区76以及焊料区76与接触接垫156之间的接头(joint)形成底部填充胶158。底部填充胶158可减小应力并保护由对焊料区76的回焊产生的接头。可在附接集成电路管芯50之后通过毛细流动工艺(capillary flow process)来形成底部填充胶158，或者可在附接集成电路管芯50之前通过适合的沈积方法来形成底部填充胶158。在一些实施例中，底部填充胶158可沿着集成电路管芯50的侧壁向上延伸。在例如在图3E中示出的一些实施例中，底部填充胶158的垂直范围可延伸至集成电路管芯50的半导体衬底52(参见图1B)的一部分。在其他实施例中，集成电路管芯50的整个侧壁可由底部填充胶158覆盖。在又一些其他实施例中，底部填充胶158可整个地位于集成电路管芯50下方，或者可沿着集成电路管芯50的侧壁延伸至较小的垂直范围。
在图3F中，在各种组件上及各种组件周围形成第一包封体160。在形成之后，包封体160在侧向上包封集成电路管芯50，且设置于接触接垫156中的未经耦合的任何接触接垫156之上。包封体160可为模制化合物、环氧树脂或类似材料。包封体160可通过压缩模制(compression molding)、转移模制(transfer molding)或类似工艺来施加，且可形成于聚合物介电层152之上，从而接触聚合物介电层152的上表面。包封体160可以液体或半液体形式施加，且然后固化。包封体160在侧向上环绕底部填充胶158，包括在侧向上环绕底部填充胶158的沿着集成电路管芯50的侧壁延伸的一部分。
在图3G中，然后对包封体160实行平坦化工艺，以使包封体160的上表面与集成电路管芯50(例如，衬底52)的上表面齐平。在平坦化工艺之后，此类上表面在工艺变化内实质上共面。平坦化工艺可为例如化学机械抛光(CMP)、磨制工艺或类似工艺。
在图3H中，在形成包封体160并对其进行平坦化之后，可使用单体化工艺82将第一封装装置100的封装区100P彼此分离，例如分离成第一封装装置100A与第一封装装置100B。单体化工艺82可包括例如锯切工艺、剖切工艺或类似工艺等机械工艺。在一些实施例中，单体化工艺82可包括刻蚀工艺、雷射工艺、机械工艺及/或其组合。所述单体化是沿着划线区100S穿过钝化层118、内连结构110、ILD106、衬底102、聚合物介电层152及包封体160实行。在一些实施例中，可自载体150移除晶圆，并可将晶圆旋转成面朝上并黏合至例如框架、胶带或载体等处置设备80。然后，可自所述晶圆的前侧至所述晶圆的背侧对所述晶圆进行剖切。在单体化之后，可对完成的第一封装装置100进行清洁以移除任何黏合剂残留物，例如用于将电性连接件126附接至载体150的黏合剂残留物。
在图3I至图3M中，形成包括第一封装装置100的第二封装装置200。在图3I中，工件包括被制备用于接纳第一封装装置100的载体衬底202。载体衬底202可为半导体衬底或者例如玻璃载体衬底、陶瓷载体衬底或类似衬底等另一类型的衬底。载体衬底202可为晶圆，进而使得可在载体衬底202上同时形成多个封装。在载体衬底202上形成释放层204。释放层204可由可与载体衬底202一起自将在后续步骤中形成的上覆结构移除的聚合物系材料形成。在一些实施例中，释放层204是例如光热转换(light-to-heat-conversion，LTHC)释放涂层等当受热时会失去其黏合性质的环氧树脂系热释放材料。在其他实施例中，释放层204可为当暴露于紫外线(ultra-violet，UV)光时会失去其黏合性质的UV胶。释放层204可作为液体分配并固化，可为叠层至载体衬底202上的叠层体膜(laminate film)，或者可为类似形式。释放层204的顶表面可被整平，且可具有高程度的平面性(planarity)。
接下来，在图3I中，在一些实施例中，可在释放层204上形成重布线结构222。在所示实施例中，在释放层204上形成介电层208，而在其他实施例中，可省略介电层208。重布线结构222形成于介电层208(若使用的话)上(或者形成于释放层204上)，且包括第一介电层224、金属化图案226(有时称为重布线层(redistribution layer)或重布线线(redistribution line))及介电层228。在所示实施例中示出两个附加的金属化图案230及234，但应理解，可利用更少或更多的金属化图案。通过附加的介电层232将金属化图案230与金属化图案234彼此分离。在上部金属化图案234之上形成上部介电层236。重布线结构222是可选的。在一些实施例中，代替重布线结构222，在释放层204上形成不具有重布线结构的介电层(例如，介电层208)。
可在释放层204上形成介电层208(若使用的话)。介电层208的底表面可与释放层204的顶表面接触。在一些实施例中，介电层208由例如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)或类似材料等聚合物形成。在其他实施例中，介电层208由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)或类似氧化物；或者类似材料。介电层208可通过例如旋转涂布、CVD、叠层、类似工艺或其组合等任何可接受的沈积工艺来形成。介电层224可使用与介电层208相似的材料及工艺来形成。在一些实施例中，介电层208可为与介电层224不同的材料，且可充当刻蚀终止件(etch stop)。
可在介电层224上形成金属化图案226。作为形成金属化图案226的实例，在介电层224之上形成晶种层。在一些实施例中，晶种层是金属层，其可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层及位于所述钛层之上的铜层。可使用例如物理气相沈积(PVD)或类似工艺形成晶种层。然后在晶种层上形成光刻胶且对所述光刻胶进行图案化。可通过旋转涂布或类似工艺形成光刻胶，且可将所述光刻胶暴露于光以用于图案化。光刻胶的图案对应于金属化图案226。所述图案化形成穿过光刻胶的开口以暴露出晶种层。在光刻胶的开口中及晶种层的被暴露出的部分上形成导电材料。导电材料可通过镀覆(例如，电镀或无电镀覆)或类似方法形成。所述导电材料可包括金属，如铜、钛、钨、铝或类似物。然后移除光刻胶以及晶种层的上面未形成有导电材料的部分。可通过例如使用氧等离子体或类似材料的可接受的灰化工艺或剥除工艺来移除光刻胶。一旦光刻胶被移除，便例如使用可接受的刻蚀工艺(例如通过湿式刻蚀或干式刻蚀)来移除晶种层的被暴露出的部分。晶种层的其余部分与导电材料形成金属化图案226。在一些实施例中，在形成晶种层之前，可制作介电层224中的开口，以使得当形成晶种层及金属化图案226时，金属化图案226延伸穿过其中制作有所述开口的介电层224，从而穿过介电层224形成导通孔。所述开口可使用可接受的光刻蚀工艺(photo-etching process)来制作(例如，参见以下针对介电层228的说明)。
可在金属化图案226及介电层224上形成介电层228。在一些实施例中，介电层228由可使用光刻掩模来进行图案化的可为例如PBO、聚酰亚胺、BCB或类似材料等感旋光性材料的聚合物形成。在其他实施例中，介电层228由氮化物(例如氮化硅)、氧化物(例如氧化硅、PSG、BSG、BPSG)或类似材料形成。介电层228可通过旋转涂布、叠层、CVD、类似工艺或其组合来形成。然后，对介电层228进行图案化以形成暴露出金属化图案226的部分的开口。可通过可接受的工艺(例如当介电层228是感旋光性材料时通过将介电层228曝光，或者通过使用例如各向异性刻蚀进行刻蚀)来实行所述图案化。若介电层228是感旋光性材料，则介电层228可在曝光之后显影。
在介电层228中形成开口之后，可在介电层228上以及介电层228中的开口中形成第二金属化图案230，以接触金属化图案226。可使用与以上针对金属化图案226所论述的工艺及材料相似的工艺及材料来形成第二金属化图案230。第二金属化图案230的部分可延伸穿过介电层228中的开口并接触金属化图案226，藉此形成穿过介电层228的导通孔。
在形成第二金属化图案230之后，可在金属化图案230及介电层228上形成另一介电层232。介电层232可使用与以上针对介电层228所论述的工艺及材料相似的工艺及材料来形成。此外，可使用与用于在介电层228中形成开口的工艺相似的工艺在介电层232中形成暴露出第二金属化图案230的部分的开口。
然后，可在介电层232上以及介电层232的开口中形成第三金属化图案234。第三金属化图案234可使用与以上针对金属化图案226所论述的工艺及材料相似的工艺及材料来形成。第三金属化图案234的部分可延伸穿过介电层232中的开口并接触金属化图案230，藉此形成穿过介电层232的导通孔。
可使用与以上针对介电层228所述的工艺及材料相似的工艺及材料在最上金属化图案(例如，第三金属化图案234)之上形成上部介电层236。可使用与用于在介电层228中形成开口的工艺相似的工艺穿过上部介电层236来形成与随后形成的凸块下金属(underbump metallization，UBM)238对应的开口。所述开口可暴露出[最上金属化图案的上部部分。
应理解，重布线结构222可包括任何数目的介电层及金属化图案。若欲形成更多的介电层及金属化图案，则可重复进行以上所论述的步骤及工艺。若需要更少的介电层及金属化图案，则可根据需要省略以上所论述的步骤及工艺。金属化图案可包括导线及导通孔。可在金属化图案的形成期间通过在下伏介电层的开口中形成金属化图案的晶种层及导电材料来形成导通孔。导通孔因此可对各种导线进行内连及电性耦合。
形成UBM238来用于将第一封装装置连接至重布线结构222，而非形成接触接垫来用于直接金属对金属接合。UBM238在介电层236的主表面(major surface)上具有沿着所述主表面延伸的凸块部分，且具有延伸穿过介电层236以对金属化图案234进行实体耦合及电性耦合的通孔部分。UBM238可由与金属化图案226相同的材料形成。在一些实施例中，UBM238具有与金属化图案226、230及234不同的大小。
在图3J中，将第一封装装置100以面朝下的方式附接至载体衬底202或重布线结构222，进而使得第一封装装置100的前侧附接至重布线结构222。在每一封装区200P中放置一个第一封装装置100。第一封装装置100可通过例如拾取及放置工艺来放置。第一封装装置100可通过以下方式附接至重布线结构222：将电性连接件126对准至UBM238并对电性连接件126进行回焊，以将第一封装装置100既电性附接至又实体附接至重布线结构222。
在一些实施例中，在第一封装装置100与重布线结构222之间、环绕电性连接件126以及电性连接件126与UBM238之间的接头形成底部填充胶240。底部填充胶240可减小应力并保护由对电性连接件126的回焊产生的接头。可在附接第一封装装置100之后通过毛细流动工艺来形成底部填充胶，或者可在附接第一封装装置100之前通过适合的沈积方法来形成底部填充胶。在一些实施例中，底部填充胶240可沿着第一封装装置100的侧壁向上延伸。在例如在图3J中示出的一些实施例中，底部填充胶240的垂直范围可延伸至第一封装装置100的第一包封体160的一部分。在其他实施例中，第一封装装置100的整个侧壁可由底部填充胶240覆盖。在又一些其他实施例中，底部填充胶240可整个地位于第一封装装置100下方，或者可沿着第一封装装置100的侧壁延伸至较小的垂直范围。
在图3K中，在各种组件上及各种组件周围形成第二包封体250。在形成之后，第二包封体250在侧向上包封第一封装装置100，且设置于未经耦合的任何UBM238之上。第二包封体250可为模制化合物、环氧树脂或类似材料。第二包封体250可通过压缩模制、转移模制或类似工艺来施加，且可形成于介电层236之上，从而接触介电层236的上表面。第二包封体250可以液体或半液体形式施加，且然后固化。第二包封体250在侧向上环绕底部填充胶240，包括在侧向上环绕底部填充胶240的沿着第一封装装置100的侧壁延伸的一部分。在一些实施例中，底部填充胶240的一部分可夹于第一包封体160与第二包封体250之间。第二包封体250的一部分亦可与第一包封体160的侧壁接触，并且可设置于集成电路管芯50及第一包封体160的上表面之上。然后，对第二包封体250实行平坦化工艺，以使第二包封体250的上表面与第一封装装置100的上表面(例如，第一包封体160的上表面及集成电路管芯50的上表面)齐平。在平坦化工艺之后，此类上表面在工艺变化内实质上共面。平坦化工艺可为例如化学机械抛光(CMP)、磨制工艺或类似工艺。
在图3L中，实行载体衬底剥离，以自第二封装装置200拆离(或「剥离」)载体衬底202(参见图3K)。根据一些实施例，剥离包括将例如雷射光或UV光等光投射于释放层204上，以使得释放层204在光的热量下分解，且载体衬底202可被移除。
在图3M中，然后将所述结构翻转并放置于例如框架、胶带或载体(例如用于单体化的蓝色胶带)等处置设备80上。在介电层208中形成开口以暴露出金属化图案226。在一些实施例中，金属化图案226的通孔部分可被暴露出，而在其他实施例中，金属化图案226可能不具有通孔部分，且金属化图案226的线部分可被暴露出。在介电层208的开口中形成导电连接件254。在一些实施例中，可在形成导电连接件254之前形成凸块下金属(UBM)252。在其他实施例中，可在金属化图案226的被暴露出的部分上形成导电连接件254。在利用UBM252的实施例中，UBM252在介电层208的主表面上具有沿着所述主表面延伸的凸块部分，且具有延伸穿过介电层208的通孔部分以对金属化图案226进行实体耦合及电性耦合。UBM252可由与金属化图案226相同的材料形成。导电连接件254可为球栅数组(ball grid array，BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、化学镀镍钯浸金(ENEPIG)技术形成的凸块或类似组件。导电连接件254可包含例如焊料、铜、铝、金、镍、银、钯、锡、类似材料或其组合等导电材料。在一些实施例中，导电连接件254是通过最初通过蒸镀、电镀、印刷、焊料转移、植球或类似工艺形成焊料层来形成。一旦已在所述结构上形成焊料层，便可实行回焊，以便将所述材料造型成所期望的凸块形状。在另一实施例中，导电连接件254包括通过溅镀、印刷、电镀、无电镀覆、CVD或类似工艺形成的金属柱(例如铜柱)。金属柱可不含焊料，且可具有实质上垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属顶盖层。金属顶盖层可包含镍、锡、锡-铅、金、银、钯、铟、镍-钯-金、镍-金、类似材料或其组合且可通过镀覆工艺来形成。
在一些实施例中，可使用与导电连接件254相似的工艺及材料来形成导电连接件254’，但导电连接件254’可被形成为较导电连接件254小。在一些实施例中，同样可在形成导电连接件254’之前形成对应的UBM252’。在此种实施例中，可例如通过拾取及放置工艺将集成表面安装装置(integrated surface mount device，SMD)260附接至导电连接件254’。SMD260可散布于导电连接件254之间。
接下来，通过沿着划线区200S(例如，在封装区200P之间)将封装区200P彼此分离来实行单体化工艺82。单体化工艺82可类似于以上针对图3H阐述的单体化工艺82。
图4中示出所得的第二封装装置200。根据一些实施例，第二封装装置200包括第一封装装置100，第一封装装置100经由电性连接件126安装至重布线结构222以形成集成装置，所述集成装置可为呈衬底上晶圆上芯片结构(chip-on-wafer-on-substratestructure)的集成扇出型装置。第一封装装置100包括通过焊料区76安装至晶圆的装置部分的背侧的集成电路管芯50。在一些实施例中，过量的接触接垫156及/或UBM238可由第一包封体160或第二包封体250分别覆盖。在一些实施例中，底部填充胶240的一部分可夹置于第一包封体160与第二包封体250之间。相较于直接接合技术，利用焊料安装来达成衬底上晶圆上芯片结构会提供减少的处理时间及降低的生产成本。
图5及图6提供图4所示第二封装装置200的变型。在图5中，第一封装装置100包括二或更多个集成电路管芯50A及50B。如图5中所示，底部填充胶158可在所述二或更多个集成电路管芯50A与50B之间延伸，且可在底部填充胶158中形成v形下陷部(v-shapeddepression)。在图6中，第二封装装置200包括第一封装装置100A及第一封装装置100B。如图6中所示，底部填充胶240可夹置于第一封装装置100A的第一包封体160与第一封装装置100B的第一包封体160之间。底部填充胶240亦可在第一封装装置100A与100B之间在底部填充胶240中形成v形下陷部。图5及图6所示实施例可被组合成使得第一封装装置100A或100B中的一者或两者包括集成电路管芯50A及50B中的二或更多者。
图2、图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I、图7J、图7K、图7L、图7M及图8是根据一些实施例的第一封装装置100的制造中的中间阶段的剖视图。该些图对与以上针对图2、图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K、图3L、图3M及图4所论述的组件相同的组件利用相同的参考编号。在图7A、图7B、图7C、图7D、图7E、图7F、图7G、图7H、图7I、图7J、图7K、图7L、图7M及图8中，除了如以下所更详细阐述，在第二封装装置200中利用的第一封装装置100具有附接至晶圆100W的前侧的集成电路管芯50以外，形成与上述第二封装装置200相似的第二封装装置200。
在图7A至图7H中，通过将一或多个集成电路管芯50封装于相应的封装区100P中来形成第一封装装置100。封装区100P通过划线区100S而分离。封装区100P将在后续处理中沿着划线区100S被单体化以形成第一封装装置100。示出对一个封装区100P的处理，但应理解，可同时处理任何数目的封装区100P以形成任何数目的第一封装装置100。以下阐述的工艺可用于使用低成本接合技术以正面对背面式晶圆上芯片结构形成第一封装装置100，以形成可靠但又成本低的装置。第一封装装置100可为系统集成芯片(SoIC)装置，然而亦可形成其他类型的封装。
然后，在图7I至图7M中，在集成电路封装200中利用第一封装装置100。将第一封装装置100附接至重布线结构，并以衬底上晶圆上芯片结构或晶圆上晶圆上芯片结构(chip-on-wafer-on-wafer structure)使用第一封装装置100。图8示出最终完成的结构。
参照图7A，图7A中所示出结构是基于图2中所示出结构在钝化层118之上沈积可选的介电层153之后而获得。可选的介电层153可使用与以上针对上述介电层152阐述的材料及工艺相似的材料及工艺来沈积。
在图7B中，在晶圆100W的前侧处形成通孔155及接触接垫157。根据一些实施例，穿过介电层153形成开口，且在重布线结构11之上形成通孔155及接触接垫157，以将TSV116电性耦合至接触接垫157。可通过可接受的工艺(例如当介电层153是感旋光性材料时通过将介电层153曝光，或者通过使用例如各向异性刻蚀进行刻蚀)来完成用于形成所述开口的图案化。若介电层153是感旋光性材料，则介电层153可在曝光之后显影。
可通过镀覆工艺来形成通孔155及接触接垫157，包括例如在介电层153之上及所述开口中形成晶种层。然后，可在介电层153之上形成光刻胶层，且可在光刻胶层中形成与接触接垫157对应的开口。然后，可使用电化学镀覆或电镀工艺来镀覆通孔155及接触接垫157。可移除光刻胶层，且可通过刻蚀工艺来移除现在被暴露出的晶种层。
在图7C中，将集成电路管芯50正面对正面地安装于封装区100P中的每一者中的晶圆100W上。使用集成电路管芯50的焊料区76将集成电路管芯50安装至晶圆100W的接触接垫。在一些实施例中，可通过使用拾取及放置工艺并对焊料区76进行回焊以将接触接垫157耦合至管芯连接件74来安装集成电路管芯50。在一些实施例中，在安装集成电路管芯50之后，一些接触接垫157可保持被暴露出且未被接合。在一些实施例中，在集成电路管芯50与晶圆100W之间、环绕焊料区76以及焊料区76与接触接垫157之间的接头形成底部填充胶158。可在附接集成电路管芯50之后通过毛细流动工艺来形成底部填充胶158，或者可在附接集成电路管芯50之前通过适合的沈积方法来形成底部填充胶158。在一些实施例中，底部填充胶158可沿着集成电路管芯50的侧壁向上延伸。在例如在图7C中示出的一些实施例中，底部填充胶158的垂直范围可延伸至集成电路管芯50的半导体衬底52(参见图1B)的一部分。在其他实施例中，集成电路管芯50的整个侧壁可由底部填充胶158覆盖。在又一些其他实施例中，底部填充胶158可整个地位于集成电路管芯50下方，或者可沿着集成电路管芯50的侧壁延伸至较小的垂直范围。
在图7D中，在各种组件上及各种组件周围形成第一包封体160。在形成之后，包封体160在侧向上包封集成电路管芯50，且设置于接触接垫157中的未经耦合的任何接触接垫157之上。包封体160可为模制化合物、环氧树脂或类似材料。包封体160可通过压缩模制、转移模制或类似工艺来施加，且可形成于介电层153之上，从而接触介电层153的上表面。包封体160可以液体或半液体形式施加，且然后固化。包封体160在侧向上环绕底部填充胶158，包括在侧向上环绕底部填充胶158的沿着集成电路管芯50的侧壁延伸的一部分。
在图7E中，然后对包封体160实行平坦化工艺，以使包封体160的上表面与集成电路管芯50(例如，衬底52)的上表面齐平。在平坦化工艺之后，此类上表面在工艺变化内实质上共面。平坦化工艺可为例如化学机械抛光(CMP)、磨制工艺或类似工艺。
在图7F中，将晶圆100W翻转并放置于支撑载体衬底166上。提供支撑载体衬底166，并在载体衬底166上形成释放层168。载体衬底166可为玻璃载体衬底、陶瓷载体衬底或类似衬底。载体衬底166可为晶圆，进而使得可在载体衬底166上同时形成多个封装。
释放层168可由可与载体衬底166一起自将在后续步骤中形成的上覆结构移除的聚合物系材料形成。在一些实施例中，释放层168是例如光热转换(LTHC)释放涂层等当受热时会失去其黏合性质的环氧树脂系热释放材料。在其他实施例中，释放层168可为当暴露于UV光时会失去其黏合性质的紫外线(UV)胶。释放层168可作为液体分配并固化，可为叠层至载体衬底166上的叠层体膜，或者可为类似形式。释放层168的顶表面可被整平，且可具有高程度的平面性。
图7F中亦示出，可对晶圆100W的背侧进行薄化，以暴露出TSV116。可通过对衬底102实行的用于对晶圆100W进行薄化的背侧磨制工艺来达成所述薄化。由于背侧磨制，晶圆100W的TSV116被显露出。
在图7G中，可在晶圆100W的背侧之上沈积介电层152。介电层152可使用任何适合的工艺(例如通过旋转涂布或类似工艺)自例如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)或类似材料等任何适合的材料形成。在对晶圆100W进行薄化以暴露出TSV116之后，添加介电层152会为晶圆100W提供附加的厚度。穿过介电层152形成开口，并在TSV116之上形成通孔154及接触接垫156，以将TSV116电性耦合至接触接垫156。可通过可接受的工艺(例如当介电层152是感旋光性材料时通过将介电层152曝光，或者通过使用例如各向异性刻蚀进行刻蚀)来完成用于形成所述开口的图案化。若介电层152是感旋光性材料，则介电层152可在曝光之后显影。
可通过镀覆工艺来形成通孔154及接触接垫156，包括例如在介电层152之上及所述开口中形成晶种层。然后，可在介电层152之上形成光刻胶层，且可在光刻胶层中形成与接触接垫156对应的开口。然后，可使用电化学镀覆或电镀工艺来镀覆通孔154及接触接垫156。可移除光刻胶层，且可通过刻蚀工艺来移除现在被暴露出的晶种层。
图7G进一步示出电性连接件126的形成，电性连接件126可利用例如焊料等共晶材料通过镀覆、印刷、模版印刷、落球等等来形成。电性连接件126亦可包含镍、无电镀镍浸金(ENIG)、无电镀镍钯浸金(ENEPIG)及/或类似材料。根据一些实施例，电性连接件126的形成可包括：形成凸块下金属(UBM)(例如，作为接触接垫156)，将焊料球放置于UBM上，且然后对焊料球进行回焊。所得的电性连接件126因此可包括焊料区。根据其他实施例，电性连接件126的形成包括：实行镀覆工艺以在UBM之上形成焊料层，且然后对焊料层进行回焊。
在图7H中，在形成电性连接件126之后，在图7H中将图7G中的结构翻转并放置于例如框架、胶带或载体等处置设备80上。实行载体衬底剥离以自晶圆100W拆离(或「剥离」)载体衬底166(参见图7G)。根据一些实施例，剥离包括将例如雷射光或UV光等光投射于释放层168上，以使得释放层168在光的热量下分解，且载体衬底166可被移除。接下来，可实行单体化工艺以将封装区100P单体化成第一封装装置100。在所示实施例中，可自所述晶圆的前侧至所述晶圆的背侧对所述晶圆进行剖切，然而，在其他实施例中，单体化可在晶圆100W附接至载体衬底166的同时进行。在单体化之后，可对完成的第一封装装置100进行清洁以移除任何黏合剂残留物，例如用于将电性连接件126附接至处置设备80的黏合剂残留物。
在图7I至图7M中，形成包括第一封装装置100的第二封装装置200。除了图7I至图7M中所使用的第一封装装置100是自图7H所示结构单体化出的第一封装装置100以外，用于形成图8所示第二封装装置200(其由对图7M中所示结构的单体化产生)的工艺利用与用于形成图4所示第二封装装置200的工艺及材料类似的工艺及材料。将简要论述所述工艺，然而，为了简洁起见，不再对其予以赘述，且可自对以上针对图3I至图3M阐述的工艺的论述获得更多细节。
在图7I中，工件包括制备好的载体衬底202及形成于载体衬底202之上的释放层204。可在释放层204上形成重布线结构222。形成UBM238来用于将第一封装装置(例如，第一封装装置100)连接至重布线结构222。然后，使用电性连接件126将第一封装装置100连接至UBM238。在一些实施例中，在第一封装装置100与重布线结构222之间、环绕电性连接件126以及电性连接件126与UBM238之间的接头形成底部填充胶240。
在图7J中，在各种组件上及各种组件周围形成第二包封体250。在形成之后，第二包封体250在侧向上包封第一封装装置100，且设置于未经耦合的任何UBM238之上。第二包封体250在侧向上环绕底部填充胶240，包括在侧向上环绕底部填充胶240的沿着第一封装装置100的侧壁延伸的一部分。在一些实施例中，底部填充胶240的一部分可夹于第一包封体160与第二包封体250之间。第二包封体250的一部分亦可与第一包封体160的侧壁接触，并且可设置于集成电路管芯50及第一包封体160的上表面之上。
在图7K中，然后对第二包封体250实行平坦化工艺，以使第二包封体250的上表面与第一封装装置100的上表面(例如，第一包封体160的上表面及集成电路管芯50的上表面)齐平。在平坦化工艺之后，此类上表面在工艺变化内实质上共面。平坦化工艺可为例如化学机械抛光(CMP)、磨制工艺或类似工艺。
在图7L中，实行载体衬底剥离以自第二封装装置200拆离(或「剥离」)载体衬底202(参见图7K)。
在图7M中，然后将所述结构翻转并放置于例如框架、胶带或载体(例如用于单体化的蓝色胶带)等处置设备80上。在介电层208的开口中形成导电连接件254。在一些实施例中，可在形成导电连接件254之前形成凸块下金属(UBM)252。在其他实施例中，可在金属化图案226的被暴露出的部分上形成导电连接件254。导电连接件254可为球栅数组(BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金(ENEPIG)技术形成的凸块或类似形式。在一些实施例中，可使用与导电连接件254相似的工艺及材料来形成导电连接件254’，但导电连接件254’可被形成为较导电连接件254小。在一些实施例中，同样可在形成导电连接件254’之前形成对应的UBM252’。在此种实施例中，可例如通过拾取及放置工艺将集成表面安装装置(SMD)260附接至导电连接件254’。SMD260可散布于导电连接件254之间。
接下来，通过沿着划线区200S(例如，在封装区200P之间)将封装区200P彼此分离来实行单体化工艺82。单体化工艺82可类似于以上针对图3H阐述的单体化工艺82。
图8中示出所得的第二封装装置200。根据一些实施例，第二封装装置200包括第一封装装置100，第一封装装置100经由电性连接件126安装至重布线结构222以形成集成装置，所述集成装置可为呈衬底上晶圆上芯片结构的集成扇出型装置。第一封装装置100包括通过焊料区76安装至晶圆的装置部分的前侧的集成电路管芯50。在一些实施例中，过量的接触接垫156及/或UBM238可由第一包封体160或第二包封体250分别覆盖。在一些实施例中，底部填充胶240的一部分可夹置于第一包封体160与第二包封体250之间。相较于直接接合技术而言，利用焊料安装来达成衬底上晶圆上芯片结构或晶圆上晶圆上芯片结构会提供减少的处理时间及降低的生产成本。
图9及图10提供图8所示第二封装装置200的变型。在图9中，第一封装装置100包括二或更多个集成电路管芯50A及50B。如图9中所示，底部填充胶158可在所述二或更多个集成电路管芯50A与50B之间延伸，且可在底部填充胶158中形成v形下陷部。在图10中，第二封装装置200包括第一封装装置100A及第一封装装置100B。如图10中所示，底部填充胶240可夹置于第一封装装置100A的第一包封体160与第一封装装置100B的第一包封体160之间。底部填充胶240亦可在第一封装装置100A与100B之间在底部填充胶240中形成v形下陷部。图9及图10所示实施例可被组合成使得第一封装装置100A或100B中的一者或两者包括集成电路管芯50A及50B中的二或更多者。
图11A、图11B、图11C、图11D及图12是根据一些实施例的封装装置300的制造中的中间阶段的剖视图。该些图对与以上针对图2、图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K、图3L、图3M及图4所论述的组件相同的组件利用相同的参考编号。在图11A、图11B、图11C、图11D及图12中，形成封装装置300，除了与第一封装装置100相邻地将附加装置270安装至重布线结构222以外，封装装置300相似于以上针对图8阐述的第二封装装置。
装置270可为以上针对集成电路管芯50列出的装置中的任一者。在一个实施例中，举例而言，装置270可为例如向第一封装装置100提供电压信号的电压控制器调节器装置(voltage controller regulator device)。在另一实施例中，举例而言，装置270可为向第一封装装置100中的系统集成电路装置(例如，集成电路管芯50)提供存储器储存功能的存储器装置(例如存储器立方)。根据需要，实施例可包括多个装置270。在图11A中，第一封装装置100及装置270各自附接至重布线结构222。装置270可包括可与接触接垫156及电性连接件126分别相似的接触接垫272及电性连接件274。可通过任何适合的工艺(例如通过拾取及放置工艺)来放置第一封装装置100及装置270，且可对电性连接件126及274进行回焊以完成接合。在一些实施例中，分别在第一封装装置100与重布线结构222之间以及装置270与重布线结构222之间、环绕电性连接件126及电性连接件274以及电性连接件126与UBM238之间的接头和电性连接件274与UBM238之间的接头形成底部填充胶240及底部填充胶242。
在图11B中，在各种组件上及各种组件周围形成第二包封体250。在形成之后，第二包封体250在侧向上包封第一封装装置100及装置270，且设置于未经耦合的任何UBM238之上。第二包封体250在侧向上环绕底部填充胶240及底部填充胶242，包括在侧向上环绕底部填充胶240及242的沿着第一封装装置100的侧壁及装置270的侧壁分别延伸的一部分。在一些实施例中，底部填充胶240的一部分可夹于第一包封体160与第二包封体250之间。第二包封体250的一部分亦可与第一包封体160的侧壁接触，并且可设置于集成电路管芯50及第一包封体160的上表面之上。
在图11C中，然后对第二包封体250实行平坦化工艺，以使第二包封体250的上表面与第一封装装置100的上表面(例如，第一包封体160的上表面及集成电路管芯50的上表面)齐平。在平坦化工艺之后，此类上表面在工艺变化内实质上共面。平坦化工艺可为例如化学机械抛光(CMP)、磨制工艺或类似工艺。在平坦化工艺之后，在一些实施例中，装置270可保持包纳于第二包封体250中，而在其他实施例中，装置270可与第一封装装置100一样高或者较第一封装装置100高，在此种情形中，装置270的上表面可与包封体250的上表面齐平。
在图11D中，实行载体衬底剥离以自第二封装装置200拆离(或「剥离」)载体衬底202(参见图7K)。然后将所述结构翻转并放置于例如框架、胶带或载体(例如用于单体化的蓝色胶带)等处置设备80上。在介电层208的开口中形成导电连接件254。在一些实施例中，可在形成导电连接件254之前形成凸块下金属(UBM)252。在其他实施例中，可在金属化图案226的被暴露出的部分上形成导电连接件254。导电连接件254可为球栅数组(BGA)连接件、焊料球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金(ENEPIG)技术形成的凸块或类似形式。在一些实施例中，可使用与导电连接件254相似的工艺及材料来形成导电连接件254’，但导电连接件254’可被形成为较导电连接件254小。在一些实施例中，同样可在形成导电连接件254’之前形成对应的UBM252’。在此种实施例中，可例如通过拾取及放置工艺将集成表面安装装置(SMD)260附接至导电连接件254’。SMD260可散布于导电连接件254之间。
接下来，通过沿着划线区300S(例如，在封装区300P之间)将封装区300P彼此分离来实行单体化工艺82。单体化工艺82可类似于以上针对图3H阐述的单体化工艺82。
图12中示出所得的第二封装装置300。根据一些实施例，第二封装装置300包括第一封装装置100，第一封装装置100经由电性连接件126安装至重布线结构222以形成集成装置，所述集成装置可为呈衬底上晶圆上芯片结构或晶圆上晶圆上芯片结构的集成扇出型装置。第二封装装置300亦包括经由电性连接件274安装至重布线结构222的装置270。包封体在侧向上环绕第一封装装置100与装置270二者。第一封装装置100包括通过焊料区76安装至晶圆的装置部分的前侧的集成电路管芯50。在一些实施例中，过量的接触接垫156及/或UBM238可由第一包封体160或第二包封体250分别覆盖。在一些实施例中，底部填充胶240的一部分可夹置于第一包封体160与第二包封体250之间。相较于直接接合技术而言，利用焊料安装来达成衬底上晶圆上芯片结构或晶圆上晶圆上芯片结构会提供减少的处理时间及降低的生产成本。
图13中提供图12的替代方案，所述替代方案利用如图4中所示的第一封装装置100。在其他情况下，可如以上针对图11A、图11B、图11C及图11D所述般形成第二封装装置300。根据一些实施例，图13所示第二封装装置300包括第一封装装置100，第一封装装置100经由电性连接件126安装至重布线结构222以形成集成装置，所述集成装置可为呈衬底上晶圆上芯片结构或晶圆上晶圆上芯片结构的集成扇出型装置。第二封装装置300亦包括经由电性连接件274安装至重布线结构222的装置270。包封体在侧向上环绕第一封装装置100与装置270二者。第一封装装置100包括通过焊料区76安装至晶圆的装置部分的背侧的集成电路管芯50。在一些实施例中，过量的接触接垫156及/或UBM238可由第一包封体160或第二包封体250分别覆盖。在一些实施例中，底部填充胶240的一部分可夹置于第一包封体160与第二包封体250之间。相较于直接接合技术而言，利用焊料安装来达成衬底上晶圆上芯片结构或晶圆上晶圆上芯片结构会提供减少的处理时间及降低的生产成本。
图14及图15示出根据一些实施例的第三封装装置400。相同的参考编号用于相同的组件。在图14及图15中，可使用导电连接件254将第二封装装置200安装至封装衬底430，以形成第三封装装置400。封装衬底430可为印刷电路板(printed circuit board，PCB)。封装衬底430可包括衬底芯体432及位于衬底芯体432之上的接合接垫434。亦可在衬底芯体432之上使用可选的重布线结构440。衬底芯体432可由例如硅、锗、金刚石或类似材料等半导体材料制成。作为另外一种选择，亦可使用例如硅锗、碳化硅、镓砷、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、该些材料的组合及类似材料等化合物材料。另外，衬底芯体432可为SOI衬底。一般而言，SOI衬底包含一层半导体材料，例如外延硅、锗、硅锗、SOI、SGOI或其组合。衬底芯体432可为有机衬底。在一个替代性实施例中，衬底芯体432是基于例如玻璃纤维加强型树脂芯体等绝缘芯体。一种实例性芯体材料是玻璃纤维树脂(例如FR4)。所述芯体材料的替代材料包括双马来酰亚胺三嗪(bismaleimide-triazine，BT)树脂，或者作为另外一种选择，包括其他PCB材料或膜。可对衬底芯体432使用例如ABF等构成膜或其他叠层体。
衬底芯体432可包括有源装置及无源装置(未示出)。可使用例如晶体管、电容器、电阻器、该些的组合及类似装置等各种各样的装置来产生装置堆叠的设计的结构性要求及功能性要求。可使用任何适合的方法来形成所述装置。重布线结构440可包括金属化层及通孔，其中接合接垫434实体耦合至及/或电性耦合至所述金属化层及通孔。
在一些实施例中，对导电连接件254进行回焊以将第二封装装置200附接至接合接垫434。导电连接件254将封装衬底430(包括重布线结构440中的金属化层)电性耦合至及/或实体耦合至第二封装装置200。在一些实施例中，在衬底芯体432之上形成阻焊剂436。导电连接件254可在阻焊剂436中的开口中被设置成电性耦合至及机械耦合至接合接垫434。阻焊剂436可用于保护衬底芯体432及/或重布线结构440的区域免于外部损坏。
导电连接件254在被回焊之前可具有形成于其上的环氧树脂焊剂(未示出)，其中在将第二封装装置200附接至封装衬底430之后，环氧树脂焊剂的至少一些环氧树脂部分余留下来。此余留的环氧树脂部分可充当底部填充胶，以减小应力并保护由于对导电连接件254进行回焊而产生的接头。在一些实施例中，可在第二封装装置200与封装衬底430之间且环绕导电连接件254形成可选的底部填充胶410。可在附接第二封装装置200之后通过毛细流动工艺来形成底部填充胶410，或者可在附接第二封装装置200之前通过适合的沈积方法来形成底部填充胶410。
以类似的方式，可使用电性连接件274将装置270附接至封装衬底430，电性连接件274亦可在被回焊之前具有形成于其上的环氧树脂焊剂(未示出)。在一些实施例中，可在装置270与封装衬底430之间且环绕电性连接件274形成可选的底部填充胶420。可在附接装置270之后通过毛细流动工艺来形成底部填充胶420，或者可在附接装置270之前通过适合的沈积方法来形成底部填充胶420。可在第二半导体装置200及装置270之上沈积可选的第三包封体，其中底部填充胶410的一部分可夹置于第三包封体与第二包封体250之间。
在图14中，在第二半导体装置200中利用的第一封装装置100与以上针对图8、图9及图10所揭示及所论述的包括与晶圆100W的封装区100P正面对正面地设置的集成电路管芯50的第一封装装置100一致。在图15中，在第二半导体装置200中利用的第一封装装置100与以上针对图4、图5及图6所揭示及所论述的包括与晶圆100W的封装区100P正面对背面地设置的集成电路管芯50的第一封装装置100一致。
实施例可达成各种优点。通过利用经焊料接合的装置来形成3D堆叠式结构，可显著降低成本。因此，低成本集成扇出型装置可用于通常会将此种有利技术的使用排除在外的应用中。举例而言，低成本行动装置可使用实施例装置来以降低的生产成本提供系统功能性。集成扇出型装置亦可包括以相似的方式接合并包封于包封体中的相邻的存储器立方及/或电压调节器装置，以使得集成扇出型装置包括逻辑组件及存储器组件。所得装置是以与晶圆上晶圆上芯片装置或衬底上晶圆上芯片装置相似的方式形成，但具有降低的处理成本。
另一实施例是一种集成电路封装装置，所述装置包括第一管芯及第二管芯，所述第二管芯具有较第一管芯大的侧向范围，第一管芯通过第一组焊料连接件接合至第二管芯。所述装置亦可包括设置于第一管芯与第二管芯之间的第一底部填充胶。所述装置亦包括在侧向上环绕第一管芯的第一包封体，其中第二管芯的侧壁与第一包封体的侧壁共线，第一管芯、第二管芯及第一包封体形成第一封装。所述装置亦包括第三管芯，所述第三管芯可包括重布线结构，第一封装以焊料接合方式接合至重布线结构以形成集成扇出型装置。所述装置亦可包括设置于第一封装与第三管芯之间的第二底部填充胶。所述装置亦包括第二包封体，所述第二包封体在侧向上环绕第一封装且在侧向上延伸至重布线结构的边缘。
在实施例中，第一封装与第三管芯之间设置有第二底部填充胶。在实施例中，第二底部填充胶夹置于第一包封体与第二包封体之间。在实施例中，所述装置可包括在与第一封装相同的一侧处接合至重布线结构的第四管芯。在实施例中，所述第四管芯包封于第二包封体内，所述第四管芯电性耦合至第一管芯。在实施例中，所述装置可包括：封装衬底，集成扇出型装置接合至所述封装衬底；以及第四管芯，接合至封装衬底。在实施例中，所述第四管芯电性耦合至第一管芯。在实施例中，第一管芯接合至第二管芯，进而使得第一管芯的正面接合至第二管芯的正面。在实施例中，第二管芯包括远离第一管芯与第二管芯的界面而延伸的穿孔以及耦合至所述穿孔的第二组连接件。在实施例中，所述第二组连接件将第一封装接合至重布线结构。
以上概述了若干实施例的特征，以使熟习此项技术者可更佳地理解本揭示的各态样。熟习此项技术者应理解，他们可容易地使用本揭示作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或达成与本文中所介绍的实施例相同的优点。熟习此项技术者亦应认识到，此种等效构造并不背离本揭示的精神及范围，而且他们可在不背离本揭示的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (10)

1.一种集成电路封装，其特征在于，包括：
第一管芯；
第二管芯，所述第二管芯具有较所述第一管芯大的侧向范围，所述第一管芯通过第一组连接件接合至所述第二管芯；
第一包封体，在侧向上环绕所述第一管芯，其中所述第二管芯的侧壁与所述第一包封体的侧壁共线，所述第一管芯、所述第二管芯及所述第一包封体形成第一封装；
第三管芯，包括重布线结构，所述第一封装接合至所述重布线结构以形成集成扇出型装置；以及
第二包封体，在侧向上环绕所述第一封装且在侧向上延伸至所述重布线结构的边缘。
2.根据权利要求1所述的集成电路封装，其特征在于，还包括设置于所述第一封装与所述第三管芯之间的第二底部填充胶。
3.根据权利要求2所述的集成电路封装，其特征在于，所述第二底部填充胶夹置于所述第一包封体与所述第二包封体之间。
4.根据权利要求1所述的集成电路封装，其特征在于，还包括：
第四管芯，在与所述第一封装相同的一侧处接合至所述重布线结构。
5.根据权利要求4所述的集成电路封装，其特征在于，所述第四管芯包封于所述第二包封体内。
6.根据权利要求5所述的集成电路封装，其特征在于，包括：
所述第四管芯电性耦合至所述第一管芯。
7.根据权利要求1所述的集成电路封装，其特征在于，包括：
封装衬底，所述集成扇出型装置接合至所述封装衬底；以及
第四管芯，接合至所述封装衬底，所述第四管芯电性耦合至所述第一管芯。
8.根据权利要求1所述的集成电路封装，其特征在于，所述第一管芯接合至所述第二管芯，进而使得所述第一管芯的正面接合至所述第二管芯的正面。
9.根据权利要求8所述的集成电路封装，其特征在于，所述第二管芯包括远离所述第一管芯与所述第二管芯的界面而延伸的穿孔以及耦合至所述穿孔的第二组连接件。
10.根据权利要求9所述的集成电路封装，其特征在于，所述第二组连接件将所述第一封装接合至所述重布线结构。
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