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CN112447757B - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

半导体存储装置及半导体存储装置的制造方法 Download PDF

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Abstract

本发明的实施方式提供一种能够缩小芯片面积的半导体存储装置及其制造方法。实施方式的半导体存储装置包含衬底、第1导电体层、多个第2导电体层、柱、第1接点及氧化膜。衬底具有核心区域、以与核心区域分离且包围核心区域的外周的方式设置的第1区域、及连接核心区域与第1区域之间的第2区域。第1导电体层在核心区域、第1区域及第2区域内，设置在衬底上方的第1层。多个第2导电体层在第1方向上相互分开地设置于核心区域内的第1导电体层的上方。柱贯通第1导电体层与多个第2导电体层，与第2导电体层交叉的部分作为存储单元晶体管发挥功能。第1接点在第1区域内将第1导电体层分断。氧化膜(61)设置在第1层的第1接点(C3W)与第1导电体层(31)之间，使第1接点与第1导电体层间绝缘，且含有杂质。

Description

半导体存储装置及半导体存储装置的制造方法
[相关申请]
本申请案享有以日本专利申请案2019-160282号(申请日：2019年9月3日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体装置及其制造方法。
背景技术
已知有一种能够非易失性地存储数据的NAND(Not AND，与非)型闪存。
发明内容
实施方式提供一种能够缩小芯片面积的半导体存储装置及其制造方法。
实施方式的半导体存储装置包含衬底、第1导电体层、多个第2导电体层、柱、第1接点及氧化膜。衬底具有核心区域、以与核心区域分离且包围核心区域的外周的方式设置的第1区域、及连接核心区域与第1区域之间的第2区域。第1导电体层在核心区域、第1区域及第2区域内，设置在衬底上方的第1层。多个第2导电体层在第1方向上相互分开地设置于核心区域内的第1导电体层的上方。柱贯通第1导电体层与多个第2导电体层，与第2导电体层交叉的部分作为存储单元晶体管发挥功能。第1接点在第1区域内将第1导电体层分断。氧化膜设置在第1层的第1接点与第1导电体层之间，使第1接点与第1导电体层间绝缘，且含有杂质。
附图说明
图1是表示实施方式的半导体存储装置的构成例的框图。
图2是表示实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。
图3是表示实施方式的半导体存储装置的平面布局的一例的俯视图。
图4是表示实施方式的半导体存储装置的平面布局的一例的俯视图。
图5是表示实施方式的半导体存储装置的核心区域的平面布局的一例的俯视图。
图6是表示实施方式的半导体存储装置的存储区域的详细的剖面构造的一例的剖视图。
图7是表示实施方式的半导体存储装置的核心区域的剖面构造的一例的剖视图。
图8是表示实施方式的半导体存储装置的贯通区域的剖面构造的一例的剖视图。
图9是表示实施方式的半导体存储装置所具备的壁区域及端部区域的剖面构造的一例的剖视图。
图10是表示实施方式的半导体存储装置所具备的止裂部的剖面构造的一例的剖视图。
图11是表示实施方式的半导体存储装置的桥接区域的剖面构造的一例的剖视图。
图12是表示实施方式的半导体存储装置的制造方法的一例的流程图。
图13是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图14是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图15是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图16是表示实施方式的半导体存储装置的制造中途的剖面构造的一例的剖视图。
图17是表示实施方式的比较例的半导体存储装置的剖面构造的一例的剖视图。
图18是表示实施方式的变化例的半导体存储装置的剖面构造的一例的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用于实现发明的技术思想的装置及方法。附图是示意性或概念性的，各附图的尺寸及比例等不一定与现实情况相同。本发明的技术思想并非由构成要素的形状、构造及配置等特定。
此外，在以下说明中，对具有大致相同功能及构成的构成要素标注相同符号。构成参照符号的字母后的数字通过包含相同字母的参照符号来参照，且用于区分具有相同构成的要素彼此。同样，构成参照符号的数字后的字母通过包含相同数字的参照符号来参照，且用于区分具有相同构成的要素彼此。在无需将包含相同字母或数字的参照符号所表示的要素相互区分的情况下，这些要素分别通过仅包含字母或数字的参照符号来参照。
[1]实施方式
以下，对实施方式的半导体存储装置1进行说明。
[1-1]半导体存储装置1的构成
[1-1-1]半导体存储装置1的整体构成
图1表示实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失性地存储数据的NAND型闪存，能够利用外部的存储器控制器2进行控制。
如图1所示，半导体存储装置1具备例如存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是包含能够非易失性地存储数据的多个存储单元的集合，例如用作数据的抹除单位。另外，在存储单元阵列10中设置着多条位线及多条字线。各存储单元例如与1条位线和1条字线相关联。关于存储单元阵列10的详细构成将在下文进行详细叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD包含例如使定序器13执行读取动作、写入动作、抹除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD包含例如区块地址BAd、页地址PAd及列地址CAd。例如，区块地址BAd、页地址PAd及列地址CAd分别用于区块BLK、字线及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中所保存的指令CMD来控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读取动作、写入动作及抹除动作等。
驱动器模块14产生读取动作、写入动作及抹除动作等中所使用的电压。并且，驱动器模块14例如基于地址寄存器12中所保存的页地址PAd，对与所选择的字线对应的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12中所保存的区块地址BAd，选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块15例如将施加到与所选择的字线对应的信号线的电压传输到所选择的区块BLK内的被选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块16在读取动作中，基于位线的电压判定存储单元中所存储的数据，将判定结果以读取数据DAT的形式传输到存储器控制器2。
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合来构成1个半导体装置。作为这样的半导体装置，例如可以列举诸如SD(Secure Digital，安全数字)TM卡的存储卡、及SSD(solid state drive，固态硬盘)等。
[1-1-2]存储单元阵列10的电路构成
图2是抽选存储单元阵列10所包含的多个区块BLK中的1个区块BLK来表示实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例。如图2所示，区块BLK例如包含4个串组件SU0～SU3。
各串组件SU包含分别与位线BL0～BLm(m为1以上的整数)相关联的多个NAND串NS。各NAND串NS包含例如存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷蓄积层，且非易失性地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串组件SU的选择。
各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极与相关联的位线BL连接，选择晶体管ST1的源极与串联连接的存储单元晶体管MT0～MT7的一端连接。选择晶体管ST2的漏极与串联连接的存储单元晶体管MT0～MT7的另一端连接。选择晶体管ST2的源极与源极线CELSRC连接。
同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串组件SU0～SU3内的各个选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。同一区块BLK中所包含的选择晶体管ST2的栅极共通连接于选择栅极线SGS。
位线BL0～BLm分别被分配不同的列地址。各位线BL由多个区块BLK间被分配同一列地址的NAND串NS所共有。字线WL0～WL7分别设置在每个区块BLK。源极线SL为多个区块BLK间所共有。
在1个串组件SU内连接于共通字线WL的多个存储单元晶体管MT的集合例如被称为单元组件CU。例如，将分别包含存储1比特数据的存储单元晶体管MT的单元组件CU的存储电容定义为“1页数据”。单元组件CU可以相应于存储单元晶体管MT所存储的数据的比特数，具有2页数据以上的存储电容。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限于以上所说明的构成。例如，各区块BLK所包含的串组件SU的个数、或各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可以分别为任意个数。
[1-1-3]半导体存储装置1的构造
以下，对实施方式的半导体存储装置1的构造的一例进行说明。此外，以下所参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于相对于半导体存储装置1的形成中所使用的半导体衬底20的表面铅直的方向。俯视图中，为了容易观察图而适当附加了影线。俯视图中所附加的影线未必与附加了影线的构成要素的素材或特性相关。剖视图中，为了容易观察图而适当省略层间绝缘膜等的图示。
(半导体存储装置1的平面布局)
图3表示实施方式的半导体存储装置1的平面布局的一例。如图3所示，半导体存储装置1的平面布局被分割为例如核心区域CR、壁区域WR、切口区域KR、接点区域C3T及端部区域ER。
核心区域CR是例如设置在半导体衬底20的中央部的矩形区域。在核心区域CR设置例如存储单元阵列10。核心区域CR可配置成任意形状且配置在任意区域。在半导体存储装置1具有多个存储单元阵列10的情况下，半导体衬底20上可以设置多个核心区域CR。
壁区域WR是以包围核心区域CR外周的方式设置的方形环状的区域。在壁区域WR设置例如后述的止裂部CS。当在半导体衬底20上设置多个核心区域CR时，壁区域WR可以设置成一并包围多个核心区域CR，还可以针对每个核心区域CR设置。
在由壁区域WR包围的区域，形成例如行解码器模块15或感测放大器模块16等周边电路。这些周边电路被允许与核心区域CR重叠。因此，实施方式的半导体存储装置1具有存储单元阵列10与周边电路重叠设置的构造。
壁区域WR与核心区域CR之间的区域对应于接点区域C3T。在接点区域C3T设置例如用来连接存储单元阵列10与周边电路之间的接点。例如，行解码器模块15经由设置在接点区域C3T的接点，与存储单元阵列10内的布线(例如字线WL)电连接。
切口区域KR是以包围壁区域WR的外周的方式设置的方形环状的区域，与半导体衬底20的最外周相接。在切口区域KR，设置例如在制造半导体存储装置1时使用的对准标记、或保护环等。切口区域KR与壁区域WR之间的区域对应于端部区域ER。切口区域KR内的构造体可以通过半导体存储装置1制造时的切割步骤去除。
并且，在实施方式的半导体存储装置1设置终止层SP，该终止层SP用于应对蚀刻时的电弧击穿。图4是表示实施方式的半导体存储装置1所具备的终止层SP的平面布局的一例。如图4所示，半导体存储装置1还具备终止层SP、狭缝SLT、止裂部CS1及CS2、以及分断部DP。
终止层SP设置在例如核心区域CR、壁区域WR及切口区域KR的整个面。另外，终止层SP具有在核心区域CR与切口区域KR之间隔着壁区域WR在Y方向上延伸的部分(以下称为桥接部BR)。本例中，例示终止层SP具有2个桥接部BR1及BR2的情况，桥接部BR只要设置至少1个即可。另外，桥接部BR可以配置在任意位置。
狭缝SLT设置在核心区域CR，具有在Y方向上延伸的部分及在X方向上延伸的部分。具体来说，在X方向上延伸的多个狭缝SLT排列在Y方向。并且，在Y方向上延伸的2个狭缝SLT的其中一个与在X方向上延伸的多个狭缝SLT的一端连接，在Y方向上延伸的2个狭缝SLT的另一个与在X方向上延伸的多个狭缝SLT的另一端连接。
另外，狭缝SLT具有在内部埋入着绝缘部件的构造，将设置在相同布线层且隔着该狭缝SLT相邻的导电体层间分断。例如，狭缝SLT将与字线WL0～WL7、以及选择栅极线SGD及SGS分别对应的多个布线层分断。实施方式中，被狭缝SLT包围的区域分别对应于1个区块BLK。
止裂部CS1在壁区域WR中，以包围核心区域CR的外周的方式设置成方形环状。止裂部CS2在壁区域WR中，以包围止裂部CS1的外周的方式设置成方形环状。另外，止裂部CS将设置在壁区域WR内的终止层SP分断。并且，隔着止裂部CS相邻的终止层SP因该止裂部CS而绝缘。此外，止裂部CS只要在壁区域WR设置至少1个即可。另外，各止裂部CS可以分割为多个而设置。
止裂部CS例如在切割步骤中，在半导体存储装置1的端部产生裂痕等时，抑制裂痕等到达半导体存储装置1的内侧。另外，止裂部CS抑制水分等从半导体存储装置1的端部渗透到核心区域CR。进而，止裂部CS抑制在半导体存储装置1的层间绝缘膜(例如四乙氧基硅烷(TEOS))产生的应力。
分断部DP将设置在壁区域WR与切口区域KR之间的终止层SP分断。并且，隔着分断部DP相邻的终止层SP因该分断部DP而绝缘。本例中，分断部DP分别设置在桥接部BR1与端部区域ER重叠的部分、及桥接部BR2与端部区域ER重叠的部分。
(核心区域CR的详细的平面布局)
图5是实施方式的半导体存储装置1的核心区域CR的平面布局的一例，抽选并示出对应于1个区块BLK(即，串组件SU0～SU3)的区域。如图5所示，核心区域CR包含例如存储区域MA、引出区域HA及接点区域C4T。另外，核心区域CR中，半导体存储装置1具备狭缝SLTa及SLTb、多个存储器柱MP、以及多个接点CC及C4。
存储区域MA、引出区域HA及接点区域C4T分别在Y方向上延伸设置，排列在X方向。存储区域MA占据核心区域CR的大部分。引出区域HA设置在X方向上的一端部分。接点区域C4T适当插入核心区域CA内，例如将存储区域MA在X方向上分割。此外，引出区域HA可以分别设置在X方向上的两端部分，接点区域C4T可以插入引出区域HA。
引出区域HA中，选择栅极线SGS、字线WL0～WL7及选择栅极线SGD分别具有不与上层布线层(导电体层)重叠的部分(阶面部分)。该不与上层布线层重叠的部分的形状类似于阶梯(step)、台地(terrace)、缘石(rimstone)等。具体来说，在选择栅极线SGS与字线WL0之间、字线WL0与字线WL1之间、…、字线WL6与字线WL7之间、字线WL7与选择栅极线SGD之间分别设置阶差。
多个狭缝SLTa分别沿着X方向延伸设置，配置在Y方向上相邻的狭缝SLT间。例如，在相邻的狭缝SLT间，3条狭缝SLTa排列在Y方向。另外，狭缝SLTa具有在内部埋入绝缘部件的构造，将设置在相同布线层且隔着该狭缝SLTa相邻的导电体层间分断。狭缝SLTa至少将与选择栅极线SGD对应的导电体层分断，在相邻的狭缝SLT间设置4条选择栅极线SGD0～SGD3。
多个狭缝SLTb在接点区域C4T中，分别沿着X方向延伸设置。例如2个狭缝SLTb的组分别配置在狭缝SLT及SLTa间与2个狭缝SLTa间。在2个狭缝SLTb的组之间的一部分，设置贯通区域PA。贯通区域PA中的存储单元阵列10的构造与其它区域中的存储单元阵列10的构造不同。关于贯通区域PA的构造的详细情况将在下文进行叙述。
多个存储器柱MP分别作为例如1个NAND串NS发挥功能，包含在存储区域MA中。多个存储器柱MP在相邻的狭缝SLT及SLTa间、及相邻的2个狭缝SLTa间的各区域配置成例如4列错位状。不限于此，相邻的狭缝间的存储器柱MP的个数及配置可以适当变更。
另外，各串组件SU中，至少1条位线BL与各存储器柱MP重叠。例如，多条位线BL各自的至少一部分在Y方向上延伸，排列在X方向。本例中，2条位线BL与各存储器柱MP重叠而配置，与存储器柱MP重叠的多条位线BL中的1条位线BL与该存储器柱MP之间电连接。
多个接点CC在引出区域HA内，分别配置在选择栅极线SGS、字线WL0～WL7、以及选择栅极线SGD各自的阶面部分。并且，选择栅极线SGS、字线WL0～WL7及选择栅极线SGD分别经由对应的接点CC与行解码器模块15电连接。像这样，引出区域HA被用于行解码器模块15与连接于NAND串NS的积层布线(例如字线WL以及选择栅极线SGS及SGD)之间的连接。
多个接点C4是贯通形成存储单元阵列10的区域的接点，包含在接点区域C4T中。具体来说，多个接点C4分别设置在相邻的狭缝SLTb间的贯通区域PA。接点C4被用于对例如设置在存储单元阵列10下的电路供给电源。此外，设置在贯通区域PA内的接点C4的个数可以是2个以上。
就以上所说明的半导体存储装置1的核心区域CR的平面布局来说，由狭缝SLT及SLTa分隔的区域分别对应于1个串组件SU。即，在X方向上延伸的各串组件SU0～SU3排列于Y方向，在核心区域CR，在Y方向上反复配置例如图5所示的对应于1个区块BLK的布局。并且，对1条位线BL，在由狭缝SLT及SLTa分隔的每个空间，电连接1个存储器柱MP。
(存储区域MA的剖面构造)
图5表示实施方式的半导体存储装置1的存储区域MA的剖面构造的一例。如图5所示，存储区域MA中，半导体存储装置1包含导电体层GC及21～23、导电体层30～36、存储器柱MP、接点C0及CV、以及绝缘部件50。
在半导体衬底20上，隔着栅极绝缘膜设置导电体层GC。导电体层GC作为设置在存储单元阵列10下的晶体管TR的栅极电极发挥功能。多个接点C0分别设置在导电体层GC上与半导体衬底20上。设置在半导体衬底20上的接点C0与设置在半导体衬底20的杂质扩散区域(未图示)连接。
在接点C0上设置导电体层21。在导电体层21上设置接点C1。在接点C1上设置导电体层22。在导电体层22上设置接点C2。在接点C2上设置导电体层23。以下，将分别设置着导电体层21～23的3层布线层分别称为布线层D0～D2。
在导电体层23的上方，隔着层间绝缘膜设置导电体层30。导电体层30形成为例如沿着XY平面扩展的板状，被用作源极线SL。导电体层30含有例如掺杂了磷的多晶硅。
在导电体层30的上方，隔着层间绝缘膜设置导电体层31。导电体层31形成为例如沿着XY平面扩展的板状，被用作选择栅极线SGS。另外，导电体层31对应于所述终止层SP。导电体层31含有例如掺杂了磷的多晶硅。导电体层31中所掺杂的杂质也可以是硼或砷。
在导电体层31的上方，隔着层间绝缘膜设置多个导电体层32。多个导电体层32沿着Z方向积层，在相邻的导电体层32间设置层间绝缘膜。导电体层32形成为例如沿着XY平面扩展的板状。经积层的多个导电体层32从半导体衬底20侧起依序分别被用作字线WL0～WL7。导电体层32含有例如钨。
在最上层的导电体层32的上方，隔着层间绝缘膜设置导电体层33。导电体层33形成为例如沿着XY平面扩展的板状，被用作选择栅极线SGD。导电体层33含有例如钨。
在导电体层33的上方，隔着层间绝缘膜设置导电体层34。导电体层34形成为例如在Y方向上延伸的线状，被用作位线BL。即，在未图示的区域中，多个导电体层26沿着X方向排列。导电体层34含有例如铜。
在导电体层34的上方，隔着层间绝缘膜设置导电体层35。在导电体层35的上方，隔着层间绝缘膜设置导电体层36。导电体层35及36是被用于半导体存储装置1内的电路间的连接、或电源供给等的布线。以下，将分别设置着导电体层34～36的3层布线层分别称为布线层M0～M2。
各存储器柱MP设置成沿着Z方向延伸的柱状。存储器柱MP贯通导电体层31～33，存储器柱MP的底部与导电体层30接触。另外，各存储器柱MP包含例如半导体层40、隧道绝缘膜41、绝缘膜42及阻挡绝缘膜43。
半导体层40沿着Z方向延伸设置。例如，半导体层40的上端包含在比导电体层33靠上层处。半导体层40的下端与导电体层30接触。隧道绝缘膜41覆盖半导体层40的侧面。绝缘膜42覆盖隧道绝缘膜41的侧面。阻挡绝缘膜43覆盖绝缘膜42的侧面。隧道绝缘膜41及阻挡绝缘膜43分别含有例如氧化硅(SiO2)。绝缘膜42含有例如氮化硅(SiN)。
存储器柱MP与导电体层31交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层32交叉的部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层33交叉的部分作为选择晶体管ST1发挥功能。即，半导体层40作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2各自的通道发挥功能。绝缘膜42作为存储单元晶体管MT的电荷蓄积层发挥功能。
接点CV设置在存储器柱MP内的半导体层40上。1个导电体层34、即1条位线BL与接点CV的上表面接触。在图示的区域中，表示出与2个存储器柱MP中的1个存储器柱MP对应的接点CV。该区域中未连接有接点CV的存储器柱MP在未图示的区域中连接接点CV。
绝缘部件50形成为例如沿着XZ平面扩展的板状，将导电体层31～33分断。绝缘部件50的上端包含在导电体层33及34间的层中。绝缘部件50的下端的一部分与导电体层30接触。绝缘部件50对应于狭缝SLT或SLTa。对应于狭缝SLTa的绝缘部件50只要至少将导电体层33分断即可。
就以上所说明的半导体存储装置1的存储区域MA中的构造来说，狭缝SLT及SLTa间的构造体对应于1个串组件SU。如下所述，在由狭缝SLT及SLTa分隔的每个空间，1个导电体层34(1条位线BL)连接1个接点CV。此外，狭缝SLT内也可以形成线状的接点。在该情况下，线状的接点连接于源极线SL，该接点与导电体层31～33之间绝缘。
(引出区域HA及接点区域C4T的剖面构造)
图7表示实施方式的半导体存储装置1的引出区域HA及接点区域C4T的剖面构造的一例。另外，图7中也一并示出与引出区域HA相邻的接点区域C3T的一部分。如图7所示，例如半导体存储装置1在引出区域HA中包含接点CC及导电体层37，在接点区域C4T中包含接点C4以及导电体层24及38，在接点区域C3T中包含接点C3以及导电体层25及39。
在引出区域HA中，与字线WL以及选择栅极线SGD及SGS分别对应的多个导电体层的端部设置成例如阶梯状。并且，在与选择栅极线SGS对应的导电体层31、与字线WL0～WL7分别对应的多个导电体层32、与选择栅极线SGD对应的导电体层33各自的阶面部分上分别设置1个接点CC。图7中表示多个接点CC中的与字线WL0、WL3及WL6、以及选择栅极线SGD对应的4个接点CC。
在各接点CC上设置1个导电体层37，该接点CC与导电体层37间电连接。导电体层37例如包含在与导电体层34相同的层(布线层M0)中。此外，本例中，例示了引出区域HA内所设置的字线WL等积层布线具有3列阶梯构造的情况，但引出区域HA中的积层布线也可以设置成任意列数的阶梯状。所形成的阶梯构造在选择栅极线SGS、字线WL、与选择栅极线SGD之间可以不同。导电体层37可以设置在与导电体层34不同的层。
接点区域C4T中，导电体层24设置在布线层D2。在导电体层24上设置接点C4。接点C4设置成在Z方向上延伸的柱状，贯通与导电体层30～33对应的布线层。接点C4包含导电体，且与导电体层30～33之间绝缘。
具体来说，在接点C4与导电体层30之间设置绝缘体层60。在接点C4与导电体层31之间设置氧化膜61。氧化膜61含有例如磷、硼或砷。在接点C4与导电体层32及33之间设置氧化膜62及牺牲部件63。氧化膜62设置在接点C4与牺牲部件63之间。牺牲部件63设置在贯通区域PA内，对应于在下述积层布线的置换处理中未经置换而残存的牺牲部件。牺牲部件63含有例如氮化硅(SiN)。
接点C4的外径在与氧化膜61对向的部分和与氧化膜62对向的部分分别变细。换句话说，接点C4的侧面在与氧化膜61对向的部分和与氧化膜62对向的部分分别设置成凹状。进而换句话说，接点C4在与氧化膜61对向的部分和与氧化膜62对向的部分分别缩窄。
在接点C4上设置导电体层38。由此，设置在比字线WL等积层布线靠下层的导电体层24与设置在比积层布线靠上层的导电体层38之间经由接点C4电连接。导电体层38例如包含在与导电体层34相同的层(布线层M0)中。此外，导电体层38也可以设置在与导电体层34不同的层。
接点区域C3T中，导电体层25设置在布线层D2。在导电体层25上设置接点C3。接点C3设置成在Z方向上延伸的柱状。例如，接点C3的上端与接点C4的上端对齐。在接点C3上设置导电体层39。由此，设置在比字线WL等积层布线靠下层的导电体层25与设置在比积层布线靠上层的导电体层39之间经由接点C4电连接。导电体层39例如包含在与导电体层34相同的层(布线层M0)中。此外，导电体层39也可以设置在与导电体层34不同的层。
图8是沿着图7的VIII-VIII线的剖视图，表示实施方式的半导体存储装置1的接点区域C4T的剖面构造的一例，对应于包含与字线WL对应的导电体层32的剖面。如图8所示，在与狭缝SLT及SLTa分别对应的2个绝缘部件50间，设置与狭缝SLTb对应的2个绝缘部件51。
虽省略图示，但绝缘部件51的构造例如与绝缘部件50相同。即，绝缘部件51将导电体层31～33分断。绝缘部件50的上端包含在导电体层33及34间的层中。绝缘部件50的下端的一部分与导电体层30接触。并且，在2个绝缘部件51间配置贯通区域PA。
贯通区域PA包含接点C4、氧化膜62及牺牲部件63。例如，接点C4配置在贯通区域PA的中央部分。氧化膜62覆盖接点C4的侧面。在贯通区域PA内且设置着导电体层32或33的布线层中，在设置着接点C4及氧化膜62的区域外，设置牺牲部件63。牺牲部件63和与该贯通区域PA相邻的2个绝缘部件51的每一个接触。牺牲部件63的与绝缘部件51接触的部分以外的部分和导电体层32接触。
(壁区域WR及端部区域ER的剖面构造)
图9表示实施方式的半导体存储装置1的壁区域WR及端部区域ER的剖面构造的一例，对应于包含在桥接部BR中且沿着Y方向的剖面。如图9所示，半导体存储装置1在壁区域WR中包含止裂部CS1及CS2，在端部区域ER中包含分断部DP。
在壁区域WR的半导体衬底20的表面附近，包含例如对应于止裂部CS1而设置的P型阱区域(P-well)、及对应于止裂部CS2而设置的N型阱区域(N-well)。止裂部CS1及CS2分别包含接点C0W、C1W、C2W及C3W、导电体层26～28、接点V0W、V1W及V2W、以及导电体层70～72。
止裂部CS1的接点C0W设置在P型阱区域上。止裂部CS2的接点C0W设置在N型阱区域上。止裂部CS1及CS2的其它构造相同，因此，以下着眼于止裂部CS1进行说明。
在接点C0W上设置导电体层26。在导电体层26上设置接点C1W。在接点C1W上设置导电体层27。在导电体层27上设置接点C2W。在接点C2W上设置导电体层28。导电体层26～28分别包含在布线层D0～D2中。
在导电体层28上设置接点C3W。接点C3W在Z方向上延伸设置，将设置着导电体层31的布线层分断。接点C3W与导电体层31之间设置着氧化膜61，接点C3W与导电体层31之间绝缘。氧化膜61在包含对应于字线WL的多个导电体层32的布线层中，不与接点C3W接触。换句话说，在除终止层SP以外的层中，在接点C3W的侧面未设置氧化膜61。另外，接点C3W的上表面与图7所示的接点C3的上表面对齐。
在接点C3W上设置接点V0W。在接点V0W上设置导电体层70。在导电体层70上设置接点V1W。在接点V1W上设置导电体层71。在导电体层71上设置接点V2W。在接点V2W上设置导电体层72。导电体层70～72分别包含在布线层M0～M2中。
在端部区域ER，分断部DP包含导电体层29及接点C3L。导电体层29设置在例如布线层D2。在导电体层29上设置接点C3L。接点C3L在Z方向上延伸设置，将设置着导电体层31的布线层分断。接点C3L与导电体层31之间设置着氧化膜61，接点C3L与导电体层31之间绝缘。另外，接点C3L的上表面例如与接点C3W的上表面对齐。
图10表示实施方式的半导体存储装置1的壁区域WR的剖面构造的一例，对应于与桥接部BR交叉且沿着X方向的止裂部CS的剖面。如图10所示，止裂部CS中所包含的接点C0W、C1W、C2W、C3W、V0W、V1W及V2W、以及导电体层26～28及70～72分别具有在X方向上延伸的部分。
另外，在未图示的区域中，止裂部CS中所包含的接点C0W、C1W、C2W、C3W、V0W、V1W及V2W、以及导电体层26～28及70～72也分别具有在Y方向上延伸的部分。由此，止裂部CS内的接点C0W、C1W、C2W、C3W、V0W、V1W及V2W、以及导电体层26～28及70～72分别设置成例如方形环状，包围核心区域CR。止裂部CS也可以视作核心区域CR与切口区域KR之间的壁。
图11表示实施方式的半导体存储装置1的包含桥接部BR的剖面构造的一例，对应于包含与终止层SP对应的导电体层31的剖面。如图11所示，导电体层31具有在桥接部BR沿着Y方向延伸的部分，且具有在壁区域WR沿着X方向延伸的部分。
设置在壁区域WR的导电体层31由止裂部CS1及CS2内的接点C3W分断。并且，在和止裂部CS1对应的接点C3W与导电体层31之间、及和止裂部CS2对应的接点C3W与导电体层31之间分别设置氧化膜61。
设置在端部区域ER的导电体层31由分断部DP内的接点C3L分断。并且，在接点C3L与导电体层31之间设置氧化膜61。接点C3L至少横穿桥接部BR。氧化膜61未形成于例如除设置着导电体层31的层以外的接点C3L的侧面。
利用以上说明的止裂部CS及分断部DP，使切口区域KR内的导电体层31与核心区域CR内的导电体层31之间绝缘。此外，分断部DP可以设置多个。另外，只要能够利用止裂部CS将施加到切口区域KR的电压阻断，则分断部DP也可以省略。换句话说，只要能够充分地确保耐压，则分断部DP也可以省略。
另外，在实施方式的半导体存储装置1中，设置2个以上与N型阱区域或P型阱区域对应的止裂部CS的情况下，连接于相同种类的阱区域的多个止裂部CS间可以共有导电体层72。作为被用作止裂部CS的导电体层及接点的材料，例如使用钛、氮化钛、钨等金属材料。不限于此，止裂部CS可以使用任意金属材料。
[1-2]半导体存储装置1的制造方法
以下，适当参照图12，说明实施方式的半导体存储装置1的从积层布线的形成到接点C3W的形成的一系列的制造步骤的一例。图12是表示实施方式的半导体存储装置1的制造方法的一例的流程图。图13～图16分别为实施方式的半导体存储装置1的制造中途的剖面构造的一例，抽选并示出接点区域C4T、存储区域MA、引出区域HA、接点区域C3T、壁区域WR及端部区域ER各自的一部分。以下，将对应于字线WL等积层布线的部分称为积层布线部。
首先，形成比存储单元阵列10靠下层的构造(例如，布线层D2内的导电体层24、25、28及29等)。然后，形成导电体层30，通过对该导电体层30进行蚀刻加工而形成绝缘体层60。接下来，形成导电体层31，对该导电体层31进行蚀刻加工。结果，形成在核心区域CR、壁区域WR、切口区域KR以及桥接部BR1及BR2残留了导电体层31的构造。之后，依序执行步骤S10～S13的处理。
简而言之，通过步骤S10的处理，在与导电体层32及33对应的层设置牺牲部件63。然后，通过步骤S11的处理形成引出区域HA的阶梯构造。之后，通过步骤S12的处理，在存储区域MA中形成贯通积层布线部的多个存储器柱MP。然后，通过步骤S13的处理，使用狭缝SLT执行积层布线部的置换处理，将设置在存储区域MA、引出区域HA、接点区域C4T的一部分的牺牲部件63置换为导电体。此时，接点区域C4T内对应于贯通区域PA的部位的牺牲部件63未经置换处理置换而残留。由此，如图13所示，形成对应于字线WL等的积层布线。
接下来，通过步骤S14的处理，如图14所示，形成孔C3H及C4H、以及狭缝C3S。具体来说，孔C3H以在接点区域C3T中，使导电体层25的表面露出的方式形成。孔C4H以在接点区域C4T中贯通牺牲部件63、导电体层31及绝缘体层60，使导电体层24的表面露出的方式形成。狭缝C3S分别形成于壁区域WR与端部区域ER，壁区域WR内的狭缝C3S以导电体层28的表面露出的方式形成，端部区域ER内的狭缝C3S以导电体层29的表面露出的方式形成。孔C3H的形状对应于接点C3。孔C4H的形状对应于接点C4。壁区域WR内的狭缝C3S的形状对应于接点C3W。端部区域ER内的狭缝C3S的形状对应于接点C3L。
接下来，如图15所示，通过步骤S15的处理形成氧化膜61。具体来说，执行选择氧化处理，使在孔C4H及狭缝C3S内露出的导电体层31及牺牲部件63氧化。作为导电体层31，使用例如掺杂了磷的多晶硅，因此导电体层31可以在短时间内氧化。作为牺牲部件63，使用例如氮化硅，牺牲部件63的氧化速度比导电体层31慢。因此，通过使导电体层31的一部分氧化而形成的氧化膜61的厚度比通过使牺牲部件63的一部分氧化而形成的氧化膜62厚。另外，在选择氧化处理中，因氧化物的形成而使导电体层31及牺牲部件63各自的一部分膨胀，因此，在该部位，孔的直径及狭缝的宽度变细。
接下来，如图16所示，通过步骤S16的处理，在孔C3H及C4H内与狭缝C3S内分别形成导电体。即，在孔C3H内形成接点C3，在孔C4H内形成接点C4，在壁区域WR内的狭缝C3S形成接点C3W，在端部区域ER内的狭缝C3S形成接点C3L。
通过以上所说明的第1实施方式的半导体存储装置1的制造步骤，形成接点C3W与导电体层31之间通过氧化膜61而绝缘的构造。此外，以上所说明的制造步骤只是一例，各制造步骤间可以插入其它处理，可以在不导致产生问题的范围内调换制造步骤的顺序。
[1-3]实施方式的效果
根据以上所说明的实施方式的半导体存储装置1，可以缩小半导体存储装置1的芯片面积。以下，说明实施方式的半导体存储装置1的详细效果。
在将存储单元三维积层而成的半导体存储装置的制造步骤中，例如在牺牲部件及绝缘部件交替积层而成的积层体形成存储器孔，在存储器孔内形成与存储单元等对应的半导体部件等。在形成该存储器孔的蚀刻步骤中，有随着蚀刻进行而在存储器孔的底部蓄积正电荷，使到达存储器孔的底部的导电体(例如源极线)带正电的情况。并且，有带正电的导电体与带负电的晶圆之间产生电弧击穿的担忧。
作为对策，考虑在形成存储器孔的蚀刻步骤中，设置将核心区域CR内的导电体层31与切口区域KR内的导电体层31电连接的构造(终止层SP)。这样的构造能够将在形成存储器孔的蚀刻步骤中蓄积在存储器孔的底部的正电荷经由导电体层31排出到晶圆的外周。结果，能够减少蓄积在存储器孔的底部的正电荷，能够抑制电弧击穿的产生。
最终，必须将切口区域KR与核心区域CA电分断，因此，导电体层31例如通过形成止裂部CS的步骤而分断。具体来说，导电体层31由用于形成接点C3W及C3L的狭缝C3S分断，导电体层31的切口区域KR及核心区域CR间的电流路径被阻断。由此，用作选择栅极线SGS的导电体层31与设置在其它区域的导电体层31电绝缘，能够用于控制。
使用图17来说明使导电体层31的切口区域KR与核心区域CR间绝缘的方法的一例。图17表示实施方式的比较例的半导体存储装置1的剖面构造，示出与实施方式中的图16相同的区域。如图17所示，在比较例的半导体存储装置1中，接点C3W、C3L及C4各自与导电体层31之间通过分隔绝缘膜SI而绝缘。分隔绝缘膜SI设置在孔C3H及C4H、以及狭缝C3S的侧面。
然而，在使用分隔绝缘膜SI的情况下，必须在形成接点C3W、C3L、C3及C4时，去除孔C3H及C4H、以及狭缝C3S的底部所设置的分隔绝缘膜SI的一部分。这样的步骤是导致接点不良的原因之一。另外，与形成分隔绝缘膜SI相应，必须增大孔C3H及C4H的直径、或狭缝C3S的宽度。
针对所述情况，实施方式的半导体存储装置1具有代替分隔绝缘膜SI而设置着氧化膜61的构造。具体来说，在实施方式的半导体存储装置1的制造方法中，在形成孔C3H及C4H、以及狭缝C3S之后，执行选择氧化处理。结果，使在孔C3H及C4H、以及狭缝C3S内露出的导电体层31的一部分氧化，形成氧化膜61。
氧化膜61与分隔绝缘膜SI同样，能够使接点C3、C4、C3W及C3L各自与导电体层31之间绝缘。另外，当对导电体层31使用掺杂了磷的多晶硅时，导电体层31的氧化速度比非掺杂多晶硅的氧化速度快。因此，能够在低温下且短时间内执行选择氧化处理。
如上所述，实施方式的半导体存储装置1可以不设置分隔绝缘膜SI，而使接点C3W及C3L各自与导电体层31之间绝缘。由此，实施方式的半导体存储装置1能够减小接点C3、C4、C3W及C3L各自的直径或宽度，能够缩小半导体存储装置1的芯片面积。另外，氧化膜61由于是通过热氧化形成，所以膜质良好，因此，能够提高半导体存储装置1的耐压。
[2]其它变化例等
实施方式的半导体存储装置包含衬底、第1导电体层、多个第2导电体层、柱、第1接点及氧化膜。衬底＜例如图16内的符号20＞具有核心区域＜例如图4内的符号CR＞、以与核心区域分离且包围核心区域的外周的方式设置的第1区域＜例如图4内的符号WR＞、及连接核心区域与第1区域之间的第2区域＜例如图4内的符号BR＞。第1导电体层在核心区域、第1区域及第2区域内，设置在衬底上方的第1层。多个第2导电体层＜例如图18内的符号32＞在第1方向上相互分开地设置于核心区域内的第1导电体层的上方。柱＜例如图18内的符号MP＞贯通第1导电体层与多个第2导电体层，与第2导电体层交叉的部分作为存储单元晶体管发挥功能。第1接点＜例如图18内的符号C3W＞在第1区域内将第1导电体层分断。氧化膜＜例如图18内的符号61＞设置在第1层的第1接点与第1导电体层之间，使第1接点与第1导电体层间绝缘，且含有杂质。由此，能够缩小半导体存储装置1的芯片面积。
实施方式中，例示了在接点C4与导电体层31之间设置氧化膜61的情况，但接点C4与导电体层31之间的绝缘也可以使用其它绝缘体。图18表示实施方式的变化例的半导体存储装置1的剖面构造的一例。如图18所示，可以通过形成导电体层31后的加工去除与贯通区域PA对应的部分的导电体层31，在该区域设置绝缘体层80。在这样的情况下，接点C4及导电体层31间也通过绝缘体层80而绝缘，因此可以与实施方式同样使用接点C4。
实施方式中，例示了存储器柱MP内的半导体层40经由存储器柱MP的底面与导电体层30(源极线SL)电连接的情况，但不限于此。例如，半导体存储装置1也可以经由存储器柱MP的侧面将存储器柱MP内的半导体层40与源极线SL连接。另外，存储器柱MP可以是多个柱在Z方向上连结的构造，也可以是将对应于选择栅极线SGD的柱与对应于字线WL的柱连结的构造。
实施方式中，例示了例如存储器柱MP及导电体层34间经由1个接点CV连接的情况，但不限于此。作为接点CV，可以使用在Z方向上连结的2个以上的接点。另外，在Z方向上连结多个接点的情况下，也可以在相邻的接点间插入不同的导电体层。这方面对于其它接点也一样。
实施方式中，导电体层32的个数是基于字线WL的条数设计的。可以对选择栅极线SGS分配设置成多层的多个导电体层31。在将选择栅极线SGS设置成多层的情况下，可以使用与导电体层31不同的导电体。可以对选择栅极线SGD分配设置成多层的多个导电体层33。
实施方式中，存储单元阵列10可以在字线WL0与选择栅极线SGS间、及字线WL7与选择栅极线SGD间分别具有1条以上的虚设字线。当设置虚设字线时，在存储单元晶体管MT0与选择晶体管ST2间、及存储单元晶体管MT7与选择晶体管ST1间分别对应于虚设字线的条数来设置虚设晶体管。虚设晶体管是具有与存储单元晶体管MT相同的构造且不用于数据存储的晶体管。当将2个以上的存储器柱MP在Z方向上连结时，可以将柱的连结部分附近的存储单元晶体管MT用作虚设晶体管。
就实施方式中用于说明的附图来说，例示了存储器柱MP的外径未相应于层位置发生变化的情况，但不限于此。例如，存储器柱MP可以具有锥形、倒锥形、或中间部分凸出的形状。同样，狭缝SLT及SLTa也可以具有锥形、倒锥形、或中间部分凸出的形状。
本说明书中，“方形环状”只要目标构成要素至少具有在相互交叉的方向上延伸的部分且形成为环状即可。另外，“方形环状”可以倾斜地形成角部，还可以具有边未形成为直线状的部分。另外，本说明书中，“环状”不限定于圆形，也包含方形环状。
本说明书中，“外径”表示与半导体衬底的表面平行的剖面中的构成要素的直径。另外，“外径”表示例如构成要素的形成中所使用的孔内的部件中最外周的部件的直径。“直径”表示与半导体衬底的表面平行的剖面中的孔等的内径。“宽度”表示例如X方向或Y方向上的构成要素的宽度。
本说明书中，“连接”表示电连接，不排除例如中间隔着其它元件的情况。“电连接”只要能够与电连接的情况同样地动作，则也可以隔着绝缘体。“柱状”表示设置在半导体存储装置1的制造步骤中形成的孔内的构造体。
虽说明了本发明的若干个实施方式，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式可以其它多种方式实施，可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明范围及主旨中，并且包含在权利要求书所记载的发明及其同等范围内。
[符号的说明]
1 半导体存储装置
2 存储器控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 半导体衬底
21～39 导电体层
40 半导体层
41 隧道绝缘膜
42 绝缘膜
43 阻挡绝缘膜
50 绝缘部件
51 绝缘部件
60 绝缘体层
61 氧化膜
62 氧化膜
63 牺牲部件
70～72 导电体层
80 绝缘体层
C0,C1,C2,C3,C4,C0W,C1W,C2W,C3W,C3L,V0W,V1W,V2W 接点
CS 止裂部
CR 核心区域
WR 壁区域
KR 切口区域
BR 桥接部
C3T,C4T 接点区域
MA 存储区域
HA 引出区域
D0～D2,M0～M2 布线层
BLK 区块
SU 串组件
MT 存储单元晶体管
ST1,ST2 选择晶体管
BL 位线
WL 字线
SGD,SGS 选择栅极线

Claims (11)

1.一种半导体存储装置，具备：
衬底；
第1导电体层，在核心区域内且于所述衬底上方；
第2导电体层，在所述核心区域、第1区域及第2区域内且于所述第1导电体层的上方，所述第1区域包围所述核心区域，所述第2区域将所述核心区域连接至所述第1区域；
多个第3导电体层，在所述核心区域内且于所述第2导电体层上，所述第3导电体层在与所述衬底交叉的第1方向上彼此分离；
多个存储器柱，延伸贯通所述多个第3导电体层且与所述核心区域内的所述第1导电体层接触；以及
第1接点，设置在所述第1区域内且在所述第1方向上延伸，所述第1接点在沿着所述衬底的表面的剖面中包围所述核心区域内的所述多个第3导电体层，且将所述第1区域内的所述第2导电体层的一部分分断成由所述第1接点包围的第1部分及包围所述第1接点的第2部分；其中
所述第1部分经由第1氧化部分与所述第1接点接触，
所述第2部分经由第2氧化部分与所述第1接点接触，
所述第1氧化部分含有第1杂质，且
所述第2氧化部分含有第2杂质。
2.根据权利要求1所述的半导体存储装置，其中
所述第1接点具有在所述第1方向上的所述第2导电体层的位置中缩窄的部分，
所述缩窄的部分与所述第1氧化部分以及所述第2氧化部分接触。
3.根据权利要求1所述的半导体存储装置，其中
所述第1氧化部分使所述第1部分与所述第1接点电隔离，且
所述第2氧化部分使所述第2部分与所述第1接点电隔离。
4.根据权利要求1所述的半导体存储装置，还具备：
第2接点，设置在所述第1区域内且在所述第1方向上延伸，其中
所述第2接点与所述第2导电体层电隔离。
5.根据权利要求4所述的半导体存储装置，其中
所述第1接点的上表面与所述第2接点的上表面对齐。
6.根据权利要求1所述的半导体存储装置，其中
所述第1接点在沿着所述衬底的所述表面的剖面中具有方形环状。
7.根据权利要求1所述的半导体存储装置，其中
所述第2导电体层还位在第3区域及第4区域内，所述第3区域包围所述第1区域，所述第4区域将所述第1区域连接至所述第3区域。
8.根据权利要求7所述的半导体存储装置，其中
所述第1区域内的所述第1导电体层在沿着所述衬底的所述表面的剖面中具有方形环状，且
所述第3区域内的所述第1导电体层在沿着所述衬底的所述表面的剖面中具有方形环状。
9.根据权利要求1所述的半导体存储装置，还具备第3接点，
该第3接点在所述第2区域将所述第1导电体层分断。
10.根据权利要求1所述的半导体存储装置，其中
所述第1杂质为磷、砷及硼中的至少一种，且
所述第2杂质为磷、砷及硼中的至少一种。
11.一种半导体存储装置的制造方法，包括：
在衬底的核心区域、第1区域及第2区域的上方形成第1导电体层，所述第1区域包围所述核心区域，且所述第2区域连接所述核心区域与所述第1区域；
在所述衬底的所述核心区域的上方以及所述第1导电体层的上方，形成在所述衬底的厚度方向上相互分离的多个牺牲层；
形成延伸贯通所述核心区域上方的所述第1导电体层及所述多个牺牲层的多个柱；
去除所述多个牺牲层中的每一个的一部分，且在去除所述多个牺牲层中的每一个的所述一部分后所成的空间形成第2导电体；
形成狭缝，所述狭缝将所述第1区域上方的所述第1导电体层的一部分分断成由所述狭缝包围的第1部分及包围所述狭缝的第2部分；
将所述第1部分在所述狭缝内暴露的第1侧表面及所述第2部分在所述狭缝内暴露的第2表面选择性地氧化；以及
在所述选择性氧化之后，在所述狭缝内形成第1接点。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771081B (zh) * 2021-06-25 2022-07-11 華邦電子股份有限公司 半導體元件及其形成方法
TWI786797B (zh) * 2021-09-01 2022-12-11 旺宏電子股份有限公司 記憶體元件及其製造方法
US20230146831A1 (en) * 2021-11-08 2023-05-11 Applied Materials, Inc. L-type wordline connection structure for three-dimensional memory
JP2023088563A (ja) * 2021-12-15 2023-06-27 キオクシア株式会社 半導体装置およびその製造方法
US20230269946A1 (en) * 2022-02-18 2023-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of three-dimensional memory array
JP2023130590A (ja) * 2022-03-08 2023-09-21 キオクシア株式会社 半導体記憶装置
JP2023135869A (ja) * 2022-03-16 2023-09-29 キオクシア株式会社 半導体記憶装置
WO2023215153A1 (en) * 2022-05-02 2023-11-09 Applied Materials, Inc. Photoluminescent materials with phosphorous additives to reduce photodegradation

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3483460B2 (ja) * 1998-03-09 2004-01-06 株式会社リコー 半導体記憶装置の製造方法
US9773803B2 (en) 2014-09-08 2017-09-26 Toshiba Memory Corporation Non-volatile memory device and method of manufacturing same
US9917098B2 (en) * 2016-01-12 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and manufacturing the same
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10249640B2 (en) 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
JP2018037513A (ja) * 2016-08-31 2018-03-08 東芝メモリ株式会社 半導体装置
US10991708B2 (en) * 2016-09-21 2021-04-27 Toshiba Memory Corporation Semiconductor device for preventing an increase in resistance difference of an electrode layer
WO2018092003A1 (en) 2016-11-17 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US10566339B2 (en) * 2017-02-28 2020-02-18 Toshiba Memory Coporation Semiconductor memory device and method for manufacturing same
CN118076114A (zh) 2018-06-06 2024-05-24 长江存储科技有限责任公司 三维存储器及其制造方法
CN109148453B (zh) * 2018-09-19 2023-01-24 长江存储科技有限责任公司 制造半导体器件的方法与3d存储器件

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