Nothing Special   »   [go: up one dir, main page]

CN112233987B - 芯片封装结构的制作方法 - Google Patents

芯片封装结构的制作方法 Download PDF

Info

Publication number
CN112233987B
CN112233987B CN201910636279.5A CN201910636279A CN112233987B CN 112233987 B CN112233987 B CN 112233987B CN 201910636279 A CN201910636279 A CN 201910636279A CN 112233987 B CN112233987 B CN 112233987B
Authority
CN
China
Prior art keywords
layer
area
plastic
front surface
support plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910636279.5A
Other languages
English (en)
Other versions
CN112233987A (zh
Inventor
周辉星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SIPLP Microelectronics Chongqing Ltd
Original Assignee
SIPLP Microelectronics Chongqing Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SIPLP Microelectronics Chongqing Ltd filed Critical SIPLP Microelectronics Chongqing Ltd
Priority to CN201910636279.5A priority Critical patent/CN112233987B/zh
Publication of CN112233987A publication Critical patent/CN112233987A/zh
Application granted granted Critical
Publication of CN112233987B publication Critical patent/CN112233987B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供了一种芯片封装结构的制作方法，制作方法中，将第一塑封层的外表面分为第一区与第二区，第一区至少为围绕所有晶粒的一圈；在第二区设置支撑板，使用粘胶粘结支撑板与第一塑封层；粘胶包括第一区段与第二区段，第一区段位于第一区，第二区段位于支撑板上。如此，第一塑封层与支撑板之间通过上述环形粘胶粘结，相对于在第一塑封层与支撑板之间整面布胶的方式，可以节省粘胶用量，降低成本以及降低剥离支撑板时的难度。另外，在每一晶粒的正面至少形成外引脚工序中，可能涉及浸泡式工艺，环形粘胶至少围绕所有晶粒设置一圈，使得浸泡式工艺中的液体不会进入第一塑封层与支撑板之间，从而避免两者分离。

Description

芯片封装结构的制作方法
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种芯片封装结构的制作方法。
背景技术
近年来，随着电路集成技术的不断发展，电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。封装技术不但影响产品的性能，而且还制约产品的小型化。
然而，现有芯片封装成本较高、制作难度较大。
有鉴于此，本发明提供一种新的芯片封装结构的制作方法，以解决上述技术问题。
发明内容
本发明的发明目的是提供一种芯片封装结构的制作方法，降低成本及制作难度。
为实现上述目的，本发明提供一种芯片封装结构的制作方法，包括：
提供载板和多个晶粒，每一所述晶粒包括正面与背面，所述正面具有电互连结构；将所述多个晶粒的正面固定于所述载板；
在所述各个晶粒以及各个晶粒之间的载板表面形成包埋所述各个晶粒的第一塑封层；所述第一塑封层包括相对的内表面与外表面，所述外表面分为第一区与第二区，所述第一区至少为围绕所有晶粒的一圈；
在所述第二区设置支撑板，使用粘胶粘结所述支撑板与所述第一塑封层；所述粘胶包括第一区段与第二区段，所述第一区段位于所述第一区，所述第二区段位于所述支撑板上；
去除所述载板，暴露每一晶粒的正面；所述支撑板提供支撑，在所述每一晶粒的正面至少形成外引脚；
去除所述支撑板，形成多芯片封装结构；
切割所述多芯片封装结构形成多个芯片封装结构。
可选地，所述第一区为围绕所述所有晶粒的两圈或两圈以上。
可选地，所述载板划分为若干区域，每一区域包含若干晶粒；所述第一区为围绕所述每一区域的所有晶粒的一圈、两圈或两圈以上。
可选地，所述支撑板具有在厚度方向上贯通的排气孔。
可选地，所述排气孔为若干个，在所述支撑板上均等分布。
可选地，所述第一区位于所述多芯片封装结构的切割道内。
可选地，所述粘胶为热分离胶。
可选地，在所述每一晶粒的正面形成外引脚包括：
在所述外引脚与所述第一塑封层上形成包埋所述外引脚的第二塑封层；
研磨所述第二塑封层直至暴露出所述外引脚。
可选地，在所述每一晶粒的正面形成再布线层，所述外引脚形成在所述再布线层上；或在所述每一晶粒的正面依次形成再布线层以及扇出线路，所述外引脚形成在所述扇出线路上。
与现有技术相比，本发明的有益效果在于：
1)将第一塑封层的外表面分为第一区与第二区，第一区至少为围绕所有晶粒的一圈；在第二区设置支撑板，使用粘胶粘结支撑板与第一塑封层；粘胶包括第一区段与第二区段，第一区段位于第一区，第二区段位于支撑板上。如此，第一塑封层与支撑板之间通过上述环形粘胶粘结，相对于在第一塑封层与支撑板之间整面布胶的方式，可以节省粘胶用量，降低成本以及降低剥离支撑板时的难度。另外，在每一晶粒的正面至少形成外引脚工序中，可能涉及浸泡式工艺，环形粘胶至少围绕所有晶粒设置一圈，使得浸泡式工艺中的液体不会进入第一塑封层与支撑板之间，从而避免两者分离。
2)可选方案中，第一区为围绕所有晶粒的两圈或两圈以上。本发明不限定粘胶的圈数。
3)可选方案中，载板划分为若干区域，每一区域包含若干晶粒；第一区为围绕每一区域的所有晶粒的一圈、两圈或两圈以上。本方案相对于在所有晶粒周围设置一圈粘胶的方案，可以提高第一塑封层与支撑板之间的粘结效果。
4)可选方案中，第一区位于多芯片封装结构的切割道内。本可选方案中，第一区上的粘胶即使去除不干净，也可以随多芯片封装结构的切割而去除，不保留在各个芯片封装结构中。
5)可选方案中，支撑板具有在厚度方向上贯通的排气孔。该排气孔可以将第一塑封层和支撑板之间的空气排出，以免在后续步骤中第一塑封层和支撑板之间的空气随温度升高，气压增大，造成支撑板与第一塑封层分离。
附图说明
图1是本发明一实施例的芯片封装结构的制作方法的流程图；
图2至图17是图1中的流程对应的中间结构示意图；
图18是本发明另一实施例的芯片封装结构的制作方法对应的中间结构示意图；
图19是本发明再一实施例的芯片封装结构的制作方法对应的中间结构示意图；
图20是沿着图19中的DD直线的剖视图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
载板2 晶粒101
晶粒正面101a 晶粒背面101b
第一塑封层100 焊盘1010
第一塑封层内表面100a 第一塑封层外表面100b
第一区100c 第二区100d
粘胶102 第一区段102a
第二区段102b 支撑板3
排气孔30 外引脚11
再布线层12 扇出线路13
光刻胶层14、17、18 第一预定区域A
第三塑封层15 通孔16
第二预定区域B 第三预定区域C
第二塑封层19 多芯片封装结构4
芯片封装结构4a 芯片1
芯片正面1a 芯片背面1b
第四塑封层400 区域Q
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明一实施例的芯片封装结构的制作方法的流程图。图2至图17是图1中的流程对应的中间结构示意图。
首先，参照图1中的步骤S1、图2与图3所示，提供载板2和多个晶粒101，每一晶粒101包括正面101a与背面101b，正面101a具有电互连结构；将多个晶粒101的正面101a固定于载板2。其中，图2是载板和多个晶粒的俯视图；图3是沿着图2中的AA直线的剖视图。
晶粒101的数目可以为两个、三个、一个晶圆切割后所有晶粒、甚至可以是多个晶圆切割后所有晶粒，本发明并不限定晶粒101的数目。
晶圆在切割前可以减薄厚度，以降低晶粒101的厚度。
晶粒101中可以包含形成于半导体衬底上的多种器件，电互连结构用于与各个器件电连接。具体地，晶粒101的正面101a可以具有焊盘1010，该焊盘1010与电互连结构连接，用于将各个器件的电信号输入/输出。
需要说明的是，各个晶粒101的结构及功能可以相同，也可以不同。
载板2为硬质板件，可以包括玻璃板、陶瓷板、金属板等。
载板2与晶粒101之间可以设置粘结层，以此实现两者之间的固定。具体地，可以在载板2表面涂布一整面粘结层，将多个晶粒101置于该粘结层上。粘结层可以采用易剥离的材料，以便将载板2和晶粒101剥离开来，例如可以采用通过加热能够使其失去粘性的热分离材料。
接着，参照图1中的步骤S2、图4与图5所示，在各个晶粒101以及各个晶粒101之间的载板2表面形成包埋各个晶粒101的第一塑封层100；第一塑封层100包括相对的内表面100a与外表面100b，外表面100b分为第一区100c与第二区100d，第一区100c为围绕所有晶粒101的一圈。其中，图4是第一塑封层的俯视图；图5是沿着图4中的BB直线的剖视图。
第一塑封层100的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇等。对应地，封装可以采用在各晶粒101之间填充液态塑封料、后经塑封模具高温固化进行。
其它可选方案中，第一区100c也可以为围绕所有晶粒101的两圈及其以上。
再接着，参照图1中的步骤S3、图6与图7所示，在第二区100d设置支撑板3，使用粘胶102粘结支撑板3与第一塑封层100；粘胶102包括第一区段102a与第二区段102b，第一区段102a位于第一区100c，第二区段102b位于支撑板3上。其中，图6是支撑板的俯视图，且支撑板显示了透视效果；图7是沿着图6中的CC直线的剖视图。
支撑板3为硬质板件，可以包括塑料板、玻璃板、陶瓷板、金属板等。
该支撑板3在后续工艺中，可对包埋在第一塑封层100内的多个晶粒101进行支撑。
a)粘胶102可以为热分离胶，即通过加热使其失去粘性。或b)，粘胶102为紫外(UV)胶，即在加热条件下固化，在紫外光照射下失去粘性。
之后，参照图1中的步骤S4、图8至图15所示，去除载板2，暴露每一晶粒101的正面101a；支撑板3提供支撑，在每一晶粒101的正面101a至少形成外引脚11。
载板2的去除方式可以为激光剥离等现有去除方式。载板2去除后，晶粒正面101a的焊盘1010暴露出。
一个可选方案中，参照图8至图15所示，先在每一晶粒101的正面101a依次形成再布线层12以及扇出线路13，外引脚11形成在扇出线路13上。
一个可选方案中，形成再布线层12的步骤S41包括步骤S410-S413。
步骤S410：参照图8所示，在所暴露的每一晶粒101的正面101a以及第一塑封层100上形成光刻胶层14。
本步骤S410中，一个可选方案中，形成的光刻胶层14可为感光膜。感光膜可以从胶带上撕下，贴敷在每一晶粒101的正面101a以及第一塑封层100上。其它可选方案中，光刻胶层14也可以采用先涂布液体光刻胶，后加热固化形成。
步骤S411：仍参照图8所示，曝光显影光刻胶层14，去除第一预定区域A的光刻胶层14，第一预定区域A对应晶粒正面101a的焊盘1010，焊盘1010与电互连结构电连接。
需要说明的是，第一预定区域A对应晶粒正面101a的焊盘1010中的对应是指暴露出全部或部分焊盘1010即可，换言之，第一预定区域A的面积可以大于全部或部分焊盘1010的面积。
本步骤S411对光刻胶层14进行了图案化。其它可选方案中，也可以使用其它易去除的牺牲材质代替光刻胶层14。
步骤S412：继续参照图8所示，在第一预定区域A填充金属层以形成再布线层12。
一个可选方案中，本步骤S412采用电镀工艺完成。电镀铜或铝的工艺较为成熟。电镀铜或铝之前，还可以先电镀一层籽晶层(Seed Layer)。其它可选方案中，也可以物理气相沉积或化学气相沉积整面金属层后再去除光刻胶层14上的金属层。
电镀工艺为浸泡式工艺，环形粘胶102首尾闭合地围绕所有晶粒101设置一圈，使得电镀液不会进入第一塑封层100与支撑板3之间，从而避免两者分离。
步骤S413：参照图8与图9所示，灰化去除剩余的光刻胶层14。
灰化去除剩余的光刻胶层14，能减小最终芯片封装结构的整体厚度。
需要说明的是，本步骤S41中的再布线层12根据设计需要进行布置，各个晶粒101上的再布线层12的分布可以相同，也可以不同。
在再布线层12上形成扇出线路13的步骤S42可以包括步骤S420-S425。
步骤S420：参照图10所示，在第一塑封层100以及再布线层12上形成第三塑封层15。
一个可选方案中，第三塑封层15可以采用压膜法(ABF)形成。压膜法包括：先在第一塑封层100以及再布线层12上贴装半固态塑封膜；对合热压模具，该半固态塑封膜变为液态塑封料，充分流动后，继续加热该塑封料由液态变为固态第三塑封层15。其它可选方案中，第三塑封层15可以与第一塑封层100的形成工艺相同，即采用注塑工艺形成。
步骤S421：仍参照图10所示，去除第三塑封层15的部分区域形成通孔16，通孔16暴露再布线层12。
通孔16可以采用激光切割法等现有工艺形成。
在具体实施过程中，一个再布线层12上的通孔16可以制作多个，满足晶粒101大电流的需求，也能降低单个导电插塞(由通孔16内填充的金属形成)的自身电阻。
步骤S422：参照图10与图11所示，在通孔16内以及通孔16外的上形成光刻胶层17。
本步骤S422中，一个可选方案中，形成的光刻胶层17可为感光膜。感光膜可以从胶带上撕下，贴敷在第三塑封层15上。其它可选方案中，光刻胶层17也可以采用先涂布液体光刻胶，后加热固化形成。
步骤S423：仍参照图11所示，曝光显影光刻胶层17保留第二预定区域B的光刻胶层17。第二预定区域B与待形成扇出线路13的区域互补。
本步骤S423对光刻胶层17进行了图案化。其它可选方案中，也可以使用其它易去除的牺牲材质代替光刻胶层17。
步骤S424：仍参照图11所示，在第二预定区域B的互补区域填充金属层以形成扇出线路13。
一个可选方案中，本步骤S424采用电镀工艺完成。电镀铜或铝的工艺较为成熟。电镀铜或铝之前，还可以先电镀一层籽晶层(Seed Layer)。其它可选方案中，也可以物理气相沉积或化学气相沉积整面金属层后再去除光刻胶层17上的金属层。
电镀工艺为浸泡式工艺，环形粘胶102首尾闭合地围绕所有晶粒101设置一圈，使得电镀液不会进入第一塑封层100与支撑板3之间，从而避免两者分离。
步骤S425：参照图11与图12所示，灰化去除第二预定区域B剩余的光刻胶层17。
灰化去除图案化后的光刻胶层17，能减小最终芯片封装结构的整体厚度。
需要说明的是，本步骤S42中的扇出线路13根据设计需要进行布置，各个晶粒101上的扇出线路13的分布可以相同，也可以不同。
之后，在扇出线路13上形成外引脚11。具体地，本步骤S43可以包括步骤S430-S435。
步骤S430：参照图13所示，在扇出线路13以及第三塑封层15上形成光刻胶层18。
本步骤S430中，一个可选方案中，形成的光刻胶层18可为感光膜。感光膜可以从胶带上撕下，贴敷在扇出线路13以及第三塑封层15上。其它可选方案中，光刻胶层18也可以采用先涂布液体光刻胶，后加热固化形成。
步骤S431：仍参照图13所示，曝光显影光刻胶层18保留第三预定区域C的光刻胶18。第三预定区域C与待形成外引脚11的区域互补。
本步骤S431对光刻胶层18进行了图案化。其它可选方案中，也可以使用其它易去除的牺牲材质代替光刻胶层18。
步骤S432：继续参照图13所示，在第三预定区域C的互补区域填充金属层以形成外引脚11。
一个可选方案中，本步骤S432采用电镀工艺完成。电镀铜或铝的工艺较为成熟。电镀铜或铝之前，还可以先电镀一层籽晶层(Seed Layer)。其它可选方案中，也可以物理气相沉积或化学气相沉积整面金属层后再去除光刻胶层18上的金属层。
电镀工艺为浸泡式工艺，环形粘胶102首尾闭合地围绕所有晶粒101设置一圈，使得电镀液不会进入第一塑封层100与支撑板3之间，从而避免两者分离。
步骤S433：参照图13与图14所示，灰化去除第三预定区域C剩余的光刻胶层18。
步骤S434：参照图15所示，在外引脚11与第一塑封层100上形成包埋外引脚11的第二塑封层19。
一个可选方案中，本步骤S434包括：首先，在外引脚11与第一塑封层100上贴装塑封膜；之后，将贴装有塑封膜的待塑封结构置于下模体上，对合高温上模体；上模体热压塑封膜时，该半固态塑封膜变为液态塑封料，流动后，继续加热该塑封料由液态变为固态第二塑封层19；去除模具。
另一个可选方案中，本步骤S434形成的第二塑封层19采用注塑工艺形成。具体地，先将待塑封结构置于下模体上，对合高温上模体；向高温模具腔内注入常温液态塑封料；常温液态塑封料流动同时由于受热由液态变为固态第二塑封层19。
第二塑封层19相对于空气间隙，能提高相邻外引脚11、以及扇出线路13之间的电绝缘性能。
步骤S435：仍参照图15所示，研磨第二塑封层19直至暴露出外引脚11。
第二塑封层19可采用机械研磨，例如采用砂轮研磨。
一个可选方案中，暴露出外引脚11后，还可以在外引脚11上镀锡层；或在外引脚11上形成焊球，用于芯片封装结构4a(参见图17所示)的倒装。
需要说明的是，扇出线路13以及再布线层12实现了将晶粒正面焊盘1010之间的狭小间距扩张至外引脚11之间的较大间距。在具体实施过程中，也可以省略扇出线路13的制作步骤S42，直接在再布线层12上制作外引脚11；或省略再布线层12的制作步骤S41，以及省略扇出线路13的制作步骤S42，直接在晶粒正面101a的焊盘1010上制作外引脚11。
本步骤S4中对多个晶粒101同时制作外引脚11以及对外引脚11封装，相对于各个晶粒101分别制作外引脚11以及对外引脚11封装的方案，能提高封装工艺中的生产效率。
再接着，参照图1中的步骤S5与图16所示，去除支撑板3，形成多芯片封装结构4。
支撑板3的去除方式可以为激光剥离等现有去除方式。相对于在第一塑封层100与支撑板3之间整面布胶的方式，采用环形粘胶102可以降低剥离支撑板3时的难度。
之后，参照图1中的步骤S6、图16以及图17所示，切割多芯片封装结构4形成多个芯片封装结构4a。
参照图16所示，本步骤切割过程中，沿相邻芯片之间的切割道切割。
一个可选方案中，第一区100c位于多芯片封装结构4的切割道内。第一区100c上的粘胶102即使去除不干净，也可以随多芯片封装结构4的切割而去除，不保留在各个芯片封装结构4a中。
参照图17所示，芯片封装结构4a包括：
芯片1，芯片1包括正面1a与背面1b，正面1a具有外引脚11；
包埋芯片1的第四塑封层400，外引脚11暴露在第四塑封层400外。
图17所示实施例中，具体地，芯片1自下而上包括：晶粒101、再布线层12、扇出线路13以及外引脚11；第四塑封层400自下而上包括：第一塑封层100、第三塑封层15以及第二塑封层19。其它实施例中，芯片1也可以省略再布线层12和/或扇出线路13；第四塑封层400可以省略第三塑封层15。
图18是本发明另一实施例的芯片封装结构的制作方法对应的中间结构示意图。参照图18所示，本实施例中的芯片封装结构的制作方法与图1至图17中的芯片封装结构的制作方法大致相同，区别仅在于：步骤S1中，载板2划分为若干区域Q，每一区域Q包含若干晶粒101；步骤S2中，第一区100c为围绕每一区域Q的所有晶粒101的一圈。
可以理解的是，本实施例可以提高第一塑封层100与支撑板3之间的粘结效果。
其它可选方案中，第一区100c可以为围绕每一区域Q的所有晶粒101的两圈或两圈以上。
图19是本发明再一实施例的芯片封装结构的制作方法对应的中间结构示意图。图20是沿着图19中的DD直线的剖视图。参照图19与图20所示，本实施例中的芯片封装结构的制作方法与图1至图17中的芯片封装结构的制作方法大致相同，区别仅在于：步骤S3中，支撑板3具有在厚度方向上贯通的排气孔30。
该排气孔30可以将第一塑封层100和支撑板3之间的空气排出，以避免在后续步骤中，例如但不限于灰化去除光刻胶层、和/或第三塑封层15高温固化时，第一塑封层100和支撑板3之间的空气随温度升高，气压增大，造成支撑板3与第一塑封层100分离。
排气孔30的直径可以足够小，仅供气体通过，而浸泡工艺中的液体无法进入。
排气孔30可以具有若干个，在支撑板3上均等分布。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种芯片封装结构的制作方法，其特征在于，包括：
提供载板和多个晶粒，每一所述晶粒包括正面与背面，所述正面具有电互连结构；将所述多个晶粒的正面固定于所述载板；
在所述各个晶粒以及各个晶粒之间的载板表面形成包埋所述各个晶粒的第一塑封层；所述第一塑封层包括相对的内表面与外表面，所述外表面分为第一区与第二区，所述第一区至少为围绕所有晶粒的一圈；
在所述第二区设置支撑板，使用粘胶粘结所述支撑板与所述第一塑封层；所述粘胶包括第一区段与第二区段，所述第一区段位于所述第一区，所述第二区段位于所述支撑板上；
去除所述载板，暴露每一晶粒的正面；所述支撑板提供支撑，在所述每一晶粒的正面至少形成外引脚；
去除所述支撑板，形成多芯片封装结构；
切割所述多芯片封装结构形成多个芯片封装结构。
2.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述载板划分为若干区域，每一区域包含若干晶粒；所述第一区为围绕所述每一区域的所有晶粒的一圈。
3.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述支撑板具有在厚度方向上贯通的排气孔。
4.根据权利要求3所述的芯片封装结构的制作方法，其特征在于，所述排气孔为若干个，在所述支撑板上均等分布。
5.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述第一区位于所述多芯片封装结构的切割道内。
6.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述粘胶为热分离胶。
7.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，在所述每一晶粒的正面形成外引脚包括：
在所述外引脚与所述第一塑封层上形成包埋所述外引脚的第二塑封层；
研磨所述第二塑封层直至暴露出所述外引脚。
8.根据权利要求1或7所述的芯片封装结构的制作方法，其特征在于，在所述每一晶粒的正面形成再布线层，所述外引脚形成在所述再布线层上；或在所述每一晶粒的正面依次形成再布线层以及扇出线路，所述外引脚形成在所述扇出线路上。
CN201910636279.5A 2019-07-15 2019-07-15 芯片封装结构的制作方法 Active CN112233987B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910636279.5A CN112233987B (zh) 2019-07-15 2019-07-15 芯片封装结构的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910636279.5A CN112233987B (zh) 2019-07-15 2019-07-15 芯片封装结构的制作方法

Publications (2)

Publication Number Publication Date
CN112233987A CN112233987A (zh) 2021-01-15
CN112233987B true CN112233987B (zh) 2022-11-01

Family

ID=74111528

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910636279.5A Active CN112233987B (zh) 2019-07-15 2019-07-15 芯片封装结构的制作方法

Country Status (1)

Country Link
CN (1) CN112233987B (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102290367A (zh) * 2010-06-21 2011-12-21 布鲁尔科技公司 从载体基底中移去可逆向安装的器件晶片的方法和装置
CN107731762A (zh) * 2017-10-24 2018-02-23 信利光电股份有限公司 感光芯片的塑封方法及感光芯片的塑封组件
CN108012056A (zh) * 2017-11-29 2018-05-08 信利光电股份有限公司 一种摄像模组封装工艺及结构
CN108922855A (zh) * 2018-07-12 2018-11-30 信利光电股份有限公司 芯片级微型塑封摄像模组底座的制作方法及摄像模组底座
CN109081301A (zh) * 2018-08-09 2018-12-25 烟台睿创微纳技术股份有限公司 一种mems晶圆切割方法
CN109411377A (zh) * 2018-11-07 2019-03-01 苏州晶方半导体科技股份有限公司 一种超薄来料封装方法及封装结构
CN109860126A (zh) * 2019-02-13 2019-06-07 中国科学院微电子研究所 一种大尺寸扇出封装结构及方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101473425B (zh) * 2006-06-23 2011-02-09 日立化成工业株式会社 半导体装置的制造方法及粘结薄膜
CN109669564A (zh) * 2017-10-16 2019-04-23 中华映管股份有限公司 显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102290367A (zh) * 2010-06-21 2011-12-21 布鲁尔科技公司 从载体基底中移去可逆向安装的器件晶片的方法和装置
CN107731762A (zh) * 2017-10-24 2018-02-23 信利光电股份有限公司 感光芯片的塑封方法及感光芯片的塑封组件
CN108012056A (zh) * 2017-11-29 2018-05-08 信利光电股份有限公司 一种摄像模组封装工艺及结构
CN108922855A (zh) * 2018-07-12 2018-11-30 信利光电股份有限公司 芯片级微型塑封摄像模组底座的制作方法及摄像模组底座
CN109081301A (zh) * 2018-08-09 2018-12-25 烟台睿创微纳技术股份有限公司 一种mems晶圆切割方法
CN109411377A (zh) * 2018-11-07 2019-03-01 苏州晶方半导体科技股份有限公司 一种超薄来料封装方法及封装结构
CN109860126A (zh) * 2019-02-13 2019-06-07 中国科学院微电子研究所 一种大尺寸扇出封装结构及方法

Also Published As

Publication number Publication date
CN112233987A (zh) 2021-01-15

Similar Documents

Publication Publication Date Title
TWI666740B (zh) 晶片封裝方法及封裝結構
TWI446419B (zh) 堆疊裝置的製造方法及裝置晶圓處理方法
WO2022012538A1 (zh) 多芯片3d封装结构及其制作方法
TWI585910B (zh) 扇出型背對背晶片堆疊封裝構造及其製造方法
CN112233986B (zh) 芯片封装结构的制作方法及塑封模具
CN109509727B (zh) 一种半导体芯片封装方法及封装结构
CN110148588B (zh) 一种扇出型天线封装结构及其封装方法
CN113871307A (zh) Ipm封装结构及其制作方法
CN110731006B (zh) 用于晶片阶层封装的方法及装置
CN112349608A (zh) 芯片封装结构的制作方法
CN112233987B (zh) 芯片封装结构的制作方法
CN112349595A (zh) 芯片封装结构的制作方法
CN112117250B (zh) 芯片封装结构及其制作方法
WO2022095695A1 (zh) Mcm封装结构及其制作方法
CN111952190B (zh) 半导体封装方法
CN112349601A (zh) 芯片封装结构的制作方法
CN113725087B (zh) 芯片封装结构的制作方法
CN112397460B (zh) 多晶粒封装结构、芯片封装结构以及各自的制作方法
CN113725086B (zh) 芯片封装结构的制作方法
CN113725088A (zh) 芯片封装结构的制作方法
WO2022012498A1 (zh) 芯片封装结构及其制作方法
CN115497836B (zh) 半导体封装方法、封装结构及半导体封装用支撑片
CN111933534A (zh) 半导体封装方法及半导体封装结构
CN113725183B (zh) 芯片封装结构及其制作方法
CN112133695B (zh) 系统级封装结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant