Nothing Special   »   [go: up one dir, main page]

CN112185892B - 一种半导体器件及其制作方法、集成电路以及电子设备 - Google Patents

一种半导体器件及其制作方法、集成电路以及电子设备 Download PDF

Info

Publication number
CN112185892B
CN112185892B CN202010943337.1A CN202010943337A CN112185892B CN 112185892 B CN112185892 B CN 112185892B CN 202010943337 A CN202010943337 A CN 202010943337A CN 112185892 B CN112185892 B CN 112185892B
Authority
CN
China
Prior art keywords
layer
semiconductor structure
dipole
semiconductor
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010943337.1A
Other languages
English (en)
Other versions
CN112185892A (zh
Inventor
李永亮
程晓红
王文武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN202010943337.1A priority Critical patent/CN112185892B/zh
Publication of CN112185892A publication Critical patent/CN112185892A/zh
Application granted granted Critical
Publication of CN112185892B publication Critical patent/CN112185892B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开一种半导体器件及其制作方法、集成电路以及电子设备，涉及半导体技术领域，以解决掩膜填充到器件的纳米片或线之间，影响该器件的阈值电压等电学性能的技术问题。该半导体器件的制作方法包括：提供多个半导体结构；每个半导体结构至少包括间隔设置的多个纳米片或线，以及形成在纳米片或线外周的栅介质层；采用多次淀积和去除工艺，在每个半导体结构的栅介质层外周形成相应厚度的偶极子层，以使每个半导体结构具有相应的阈值调控结构，从而获得多个具有不同阈值调控参数的阈值调控结构；其中，多次淀积和去除工艺包括，采用多次淀积工艺在每个半导体结构中形成牺牲层，以及采用多次去除工艺去除牺牲层。

Description

一种半导体器件及其制作方法、集成电路以及电子设备
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法、集成电路以及电子设备。
背景技术
在多阈值堆叠纳米片或线器件的制作过程中，为了满足多阈值的需要，不仅会采用不同材质的金属栅材料，而且还会采用多种厚度的金属栅材料。当前，一般采用选择性去除不同区域的金属栅材料的方案，从而满足多阈值的需求。甚至会需要多次的淀积-去除-再淀积的过程，实现不用半导体器件采用不同的厚度或不同材料的金属栅材料的要求。该选择性去除技术一般采用掩膜去除不同区域的金属栅材料。但对于堆叠纳米片或线器件结构，由于去除牺牲层后，堆叠纳米片或线之间存在一定厚度的间隙，掩膜会填充到要打开的器件的纳米片或线之间，在此情况下，采用干法刻蚀方式无法自上而下去除掉位于需要打开的器件的纳米片或线之间的掩膜。从而导致无法实现纳米片或线之间的金属栅材料的选择性去除，影响器件的阈值电压等电学性能。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、集成电路以及电子设备，以解决掩膜填充到器件的纳米片或线之间，影响该器件的阈值电压等电学性能的技术问题。
第一方面，本发明提供了一种半导体器件的制作方法，该半导体器件的制作方法包括以下步骤：
提供多个半导体结构；其中，每个半导体结构均至少包括间隔设置的多个纳米片或线，以及形成在纳米片或线外周的栅介质层；
采用多次淀积和去除工艺，在每个半导体结构的栅介质层的外周形成相应厚度的偶极子层，以使每个半导体结构均具有相应的阈值调控参数，从而获得多个具有不同阈值调控参数的阈值调控结构；
其中，多次淀积和去除工艺包括，采用多次淀积工艺在每个半导体结构中形成牺牲层，以及采用多次去除工艺去除牺牲层。
与现有技术相比，本发明提供的半导体器件的制作方法，采用多次淀积和去除工艺，在每个半导体结构的栅介质层的外周形成相应厚度的偶极子层，以使每个半导体结构均具有相应的阈值调控参数，从而获得多个具有不同阈值调控参数的阈值调控结构，最终使该半导体器件具有不同阈值调控参数的多个阈值调控结构。本发明基于不同半导体结构具有的相应厚度的偶极子层来获得不同阈值调控参数的阈值调控结构，在获得不同半导体结构中的相应厚度的偶极子层时，采用淀积牺牲层来解决现有技术中的掩膜在打开的器件的纳米片或线之间的填充问题。该牺牲层可以采用选择性腐蚀完全去除掉，从而获得高性能的多阈值调控参数的半导体器件。
第二方面，本发明还提供了一种半导体器件，该半导体器件由上述半导体器件的制作方法制作。
第三发面，本发明还提供了一种集成电路，包括上述半导体器件。
第四方面，本发明还提供了一种电子设备，包括上述半导体器件，或包括上述集成电路。
本发明中第二方面、第三方面和第四方面及其各种实现方式的有益效果与第一方面或第一方面任一可能的实现方式的有益效果相同，此处不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的一种多个半导体结构的示意图；
图2为本发明实施例提供的一种具有偶极子层的多个半导体结构的示意图；
图3至图17B为本发明实施例提供的一种半导体器件制作方法中在多个P-MOS半导体结构中形成相应厚度的偶极子层的各个阶段的结构示意图；
图18至图36为本发明实施例提供的一种半导体器件制作方法中在多个N-MOS半导体结构中形成相应厚度的偶极子层的各个阶段的结构示意图；
图37和图38示出了一种去除图32中第一N-MOS半导体结构和第三N-MOS半导体结构中的牺牲层及偶极子层的过程示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在多阈值堆叠纳米片或线器件的制作过程中，为了满足多阈值的需要，不仅会采用不同材质的金属栅材料，而且还会采用多种厚度的金属栅材料。当前，一般采用选择性去除不同区域的金属栅材料的方案，从而满足多阈值的需求。甚至会需要多次的淀积-去除-再淀积的过程，实现不用半导体器件采用不同厚度或不同材料的金属栅材料的要求。该选择性去除技术一般采用掩膜去除不同区域的栅介质层材料或金属栅材料。但对于堆叠纳米片或线器件结构，由于去除牺牲层后，堆叠纳米片或线之间存在一定厚度的间隙，掩膜会填充到要打开的器件的纳米片或线之间，在此情况下，采用干法刻蚀方式无法自上而下去除掉位于需要打开的器件的纳米片或线之间的掩膜。从而导致无法实现纳米片或线之间的金属栅材料的选择性去除，影响器件的性能。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制作方法、集成电路以及电子设备。其中，半导体器件的制作方法包括以下步骤：
参照图1，提供多个半导体结构。每个半导体结构均包括衬底40，形成在衬底40上的间隔设置的多个纳米片或线10，以及形成在纳米片或线10外周的栅介质层20。
上述多个半导体结构包括后续形成N-MOS器件区域的半导体结构，和/或后续形成P-MOS器件区域的半导体结构。且上述多个半导体结构所包括的形成N-MOS器件区域的半导体结构为多个，和/或上述半导体结构所包括的形成P-MOS器件区域的半导体结构也为多个。
参照图2，为了使多个半导体结构形成的N-MOS器件区域和/或P-MOS器件区域具有不同的阈值调控结构，本发明实施例采用多次淀积和去除工艺，在每个半导体结构的栅介质层20的外周形成相应厚度的偶极子层30，以使每个半导体结构后续均具有相应的阈值调控结构，从而获得多个具有不同阈值调控参数的阈值调控结构。与现有技术相比，本发明实施例提供的半导体器件的制作方法，采用多次淀积和去除工艺，在每个半导体结构的栅介质层的外周形成相应厚度的偶极子层，以使每个半导体结构均具有相应的阈值调控结构，从而获得多个具有不同阈值调控参数的阈值调控结构，最终使该半导体器件具有不同阈值调控参数的多个阈值调控结构。
参照图2，应该理解，同一个半导体结构中的多个纳米片/线10外周的偶极子层30的厚度相同。不同半导体结构中的偶极子层30的厚度可以相同也可以不同，但要保证多个半导体结构中至少具有两种厚度的偶极子层。具体的，半导体结构中偶极子层的相应厚度可以根据实际的阈值调控参数进行设置，此处不做具体限定。
上述采用多次淀积和去除工艺，在栅介质层的外周形成相应厚度的偶极子层包括：
利用淀积工艺在一个或多个半导体结构的栅介质层的外周形成参考厚度的偶极子层，以及利用淀积工艺在每个半导体结构中形成牺牲层。上述牺牲层至少将每个半导体结构所包括的相邻栅介质层之间、以及栅介质层与衬底之间的空隙填满。以使后续淀积其他材料时，其他材料无法进入相邻栅介质层之间、以及栅介质层与衬底之间，从而在去除该牺牲层后，可以完全的释放邻栅介质层之间、以及栅介质层与衬底之间的空隙，使最终形成的半导体器件满足性能要求。
上述参考厚度可以为多个半导体结构中某个半导体结构相应的偶极子层的厚度，也可以为根据两个半导体结构相应的偶极子层厚度确定的厚度。例如：当上述多个半导体结构中的半导体结构的数量为3个，且该3个半导体结构中相应的偶极子层厚度分别为0nm，0.5nm以及1nm时，上述参考厚度可以为0.5nm，也可以为1nm。
又例如：当上述多个半导体结构中的半导体结构的数量为4个，且该4个半导体结构中相应的偶极子层厚度分别为0nm，0.5nm，0.7nm以及1nm时，上述参考厚度可以为0.2nm，也可以为0.3nm。
之后，至少去除目标半导体结构中的牺牲层；目标半导体结构为偶极子层的厚度不满足相应厚度的至少一个半导体结构。具体的，目标半导体结构可以为偶极子层厚度小于相应厚度的半导体结构，也可以为偶极子层厚度大于相应厚度的半导体结构。
然后，去除目标半导体结构中的所述参考厚度的偶极子层。以在下次淀积工艺时，淀积其他厚度的偶极子层，以使该厚度的偶极子层能够至少满足一个或多个半导体结构中相应厚度的要求。
在去除目标半导体结构中的所述参考厚度的偶极子层之后，对于多个半导体结构中，除目标半导体结构之外，当剩余的半导体结构中的偶极子层厚度小于相应厚度时，可以去除剩余半导体结构中的牺牲层，以在下次淀积其他厚度的偶极子层之后，使该厚度的偶极子层和参考厚度的偶极子层的厚度之和能够至少满足剩余的一个或多个半导体结构中相应厚度的要求。
然后，重复上述步骤，直至每个半导体结构中的偶极子层的厚度满足需求，即每个半导体结构中的偶极子层的厚度均为相应厚度。
值得注意的是，在本发明实施例中，当多个半导体结构中的一个或多个半导体结构中的偶极子层厚度满足相应厚度要求时，至少对该一个或多个半导体结构中淀积的牺牲层不进行去除，之后，如需要多次淀积其他厚度的偶极子层和牺牲层时，在该一个或多个半导体结构的牺牲层上依次进行淀积，直到多个半导体结构中的偶极子层厚度均满足相应厚度要求时，才利用相应的刻蚀溶液去除该一个或多个半导体结构中淀积的牺牲层。
作为一种具体的示例，上述多个半导体结构包括3个用于后续形成N-MOS器件区域的半导体结构，以及2个用于后续形成P-MOS器件区域的半导体结构。
在多个半导体器件的中形成相应的偶极子层时，可以先在2个P-MOS器件区域的半导体结构中形成相应厚度的偶极子层，后在3个N-MOS器件区域的半导体结构中形成相应厚度的偶极子层。
示例性的，P-MOS器件区域的半导体结构包括第一P-MOS半导体结构和第二P-MOS半导体结构，其中第一P-MOS半导体结构中的偶极子层厚度为0.5nm，第二P-MOS半导体结构中的偶极子层厚度为1nm。
N-MOS器件区域的半导体结构包括第一N-MOS半导体结构、第二N-MOS半导体结构和第三N-MOS半导体结构，其中第一N-MOS半导体结构中的偶极子层厚度为0.5nm，第二N-MOS半导体结构中的偶极子层厚度为1nm，第三N-MOS半导体结构中的偶极子层厚度为0nm。
在第一P-MOS半导体结构和第二P-MOS半导体结构中形成相应厚度的偶极子层可以包括以下几种方式：
第一种方式，参照图3，采用原子层沉积工艺在每个半导体结构中栅介质层20的外周形成0.5nm厚的偶极子层301。示例性的，该偶极子层301为氧化铝材料层。然后采用原子层沉积工艺或，采用化学气相沉积工艺在每个所述半导体结构中的偶极子层301的外周形成牺牲层501，以使牺牲层501至少将每个半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
参照图4，在牺牲层501上形成利用光刻工艺形成第一掩膜图形，在该第一掩膜图形的掩膜下，去除第一P-MOS器件区域以及三个N-MOS器件区域的牺牲层501以及偶极子层301。之后，去除形成第一掩膜图形的掩膜材料以及第二P-MOS器件区域的牺牲层501，保留了第二P-MOS器件区域的0.5nm厚度的偶极子层301。
参照图5，采用原子层沉积工艺在每个N-MOS器件区域、第一P-MOS器件区域的栅介质层20的外周以及在第二P-MOS器件区域的偶极子层301的外周形成0.5nm厚的偶极子层302。示例性的，偶极子层302为氧化铝材料层。
参照图6，在每个半导体结构的偶极子层302的外周形成牺牲层502，以使牺牲层502至少将每个半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
在牺牲层502上利用光刻工艺形成第二掩膜图形，在该第二掩膜图形的掩膜下，去除三个N-MOS器件区域的牺牲层502以及偶极子层302。
之后，参照图7A，可以选择去除剩余的形成第二掩膜图形的掩膜材料、第一P-MOS器件区域以及第二P-MOS器件区域的牺牲层502，以得到偶极子层满足厚度要求的第一P-MOS半导体结构，和第二P-MOS半导体结构。
参照图7B，由于后续还需要在三个N-MOS器件形成相应厚度的偶极子层，为了避免N-MOS器件中偶极子层对P-MOS器件的影响，也可以选择至少不去除第一P-MOS器件区域以及第二P-MOS器件区域的牺牲层502，以得到偶极子层满足厚度要求的第一P-MOS半导体结构，和第二P-MOS半导体结构。
在第一种方式中，在2个P-MOS器件区域的半导体结构中形成相应厚度的偶极子层时，需要对3个N-MOS器件区域的半导体结构中的栅介质层进行两次腐蚀，应该理解，对栅介质层的腐蚀次数过多，会影响最终形成的半导体器件的性能。
为了减少对3个N-MOS器件区域的半导体结构中的栅介质层的腐蚀次数，本发明实施例提供了第二种在第一P-MOS半导体结构和第二P-MOS半导体结构中形成相应厚度的偶极子层的方式。
第二种方式的过程如下：参照图8，采用原子层沉积工艺在每个半导体结构中栅介质层20的外周形成0.5nm厚的偶极子层303。示例性的，偶极子层为氧化铝材料层。采用原子层沉积工艺或，采用化学气相沉积工艺在每个所述半导体结构中的偶极子层303的外周形成牺牲层503，以使牺牲层503至少将每个半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
参照图9，在牺牲层503上利用光刻工艺形成第三掩膜图形，在该第三掩膜图形的掩膜下，去除第一P-MOS器件区域的牺牲层503以及偶极子层303。之后，去除剩余的形成第三掩膜图形的掩膜材料、第二P-MOS器件区域的牺牲层503以及三个N-MOS器件区域的牺牲层503，保留第二P-MOS器件区域以及三个N-MOS器件区域的0.5nm厚度的偶极子层303。
参照图10，在采用原子层沉积工艺在三个N-MOS器件区域的偶极子层303、第一P-MOS器件区域的栅介质层20的外周以及在第二P-MOS器件区域的偶极子层303的外周形成0.5nm厚的偶极子层304。
参照图11，在每个半导体结构的偶极子层304的外周形成牺牲层504，以使牺牲层504至少将每个半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
在牺牲层504上形成利用光刻工艺形成第四掩膜图形，在该第四掩膜图形的掩膜下，去除三个N-MOS器件区域的牺牲层504以及偶极子层304和偶极子层303，再去除形成第四掩膜图形的掩膜材料。
之后，参照图12A，可以去除第一P-MOS器件区域以及第二P-MOS器件区域的牺牲层504，以得到偶极子层满足厚度要求的第一P-MOS半导体结构，和第二P-MOS半导体结构。
参照图12B，由于后续还需要在三个N-MOS器件形成相应厚度的偶极子层，为了避免N-MOS器件中偶极子层对P-MOS器件的影响，也可以选择至少不去除第一P-MOS器件区域以及第二P-MOS器件区域的牺牲层504，以得到偶极子层满足厚度要求的第一P-MOS半导体结构，和第二P-MOS半导体结构。
可以理解，在第一P-MOS半导体结构和第二P-MOS半导体结构中形成相应厚度的偶极子层的方式可以为多种，可以是先在第一P-MOS半导体结构中形成相应厚度的偶极子层，再对第二P-MOS半导体结构中的偶极子层进行厚度调整，以在第二P-MOS半导体结构中形成相应厚度的偶极子层。也可以是先在第二P-MOS半导体结构中形成相应厚度的偶极子层，再对第一P-MOS半导体结构中的偶极子层进行厚度调整，以在第一P-MOS半导体结构中形成相应厚度的偶极子层。
以上两种方式均为先在第一P-MOS半导体结构中形成相应厚度的偶极子层，后在第二P-MOS半导体结构中形成相应厚度的偶极子层的方式，下面示例一种先在第二P-MOS半导体结构中形成相应厚度的偶极子层，后在第一P-MOS半导体结构中形成相应厚度的偶极子层的方式。
第三种方式，参照图13，采用原子层沉积工艺在每个半导体结构中栅介质层20的外周形成1nm厚的偶极子层305。示例性的，偶极子层305为氧化铝材料层。之后，采用原子层沉积工艺或，采用化学气相沉积工艺在每个所述半导体结构中的偶极子层305的外周形成牺牲层505，以使牺牲层505至少将每个半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
参照图14，在牺牲层505上形成利用光刻工艺形成第五掩膜图形，在该第五掩膜图形的掩膜下，去除第一P-MOS器件区域以及三个N-MOS器件区域的牺牲层505以及偶极子层305，保留第二P-MOS器件区域的牺牲层505，以及第二P-MOS器件区域的1nm厚度的偶极子层305。之后，再去除剩余的形成第五掩膜图形的掩膜材料。
参照图15，在采用原子层沉积工艺在每个N-MOS器件区域、第一P-MOS器件区域的栅介质层20的外周以及在第二P-MOS器件区域的牺牲层505上形成0.5nm厚的偶极子层306。
参照图16，在每个半导体结构的偶极子层306的外周形成牺牲层506，以使牺牲层506至少将每个半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
在牺牲层506上形成利用光刻工艺形成第六掩膜图形，在该第四掩膜图形的掩膜下，去除三个N-MOS器件区域的牺牲层506和偶极子层306，以及去除第二P-MOS器件区域的牺牲层505上形成的偶极子层306和牺牲层506。再去除剩余的形成第六掩膜图形的掩膜材料。
之后，参照图17A，去除第一P-MOS器件区域的牺牲层506以及第二P-MOS器件区域的牺牲层505，以得到偶极子层满足厚度要求的第一P-MOS半导体结构，和第二P-MOS半导体结构。
参照图17B，由于后续还需要在三个N-MOS器件形成相应厚度的偶极子层，为了避免N-MOS器件中偶极子层对P-MOS器件的影响，也可以选择至少不去除第一P-MOS器件区域牺牲层506以及第二P-MOS器件区域的牺牲层505，以得到偶极子层满足厚度要求的第一P-MOS半导体结构，和第二P-MOS半导体结构。
以上，已经在2个P-MOS器件区域的半导体结构中形成了相应厚度的偶极子层，下来则阐述如何在3个N-MOS器件区域的半导体结构中形成相应厚度的偶极子层。
下面示例出在3个N-MOS半导体结构中形成相应厚度的偶极子层的几种方式。
其中，第一种方式为P-MOS半导体结构中的相应厚度的偶极子层暴露在外，即图7A、图12A和图17A的所示的结构。下面示例基于图17A中所示的结构，在三个N-MOS半导体结构中形成相应厚度的偶极子层。可以理解，本发明实施例中的方案不限于此方式。
第一步，参照图18，采用原子层沉积工艺在N-MOS半导体结构中栅介质层20的外周以及在P-MOS半导体结构的偶极子层的外周形成0.5nm厚的偶极子层601。示例性的，偶极子层601为氧化镧材料层。
第二步，参照图19，采用原子层沉积工艺或，采用化学气相沉积工艺在每个N-MOS半导体结构以及P-MOS半导体结构中的偶极子层601的外周形成牺牲层701，以使牺牲层701至少将N-MOS半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
第三步，参照图20，在牺牲层701上形成第七掩膜图形，基于该第七掩膜图形，对第一N-MOS半导体结构中、第三N-MOS半导体结构中以及两个P-MOS半导体结构上淀积的牺牲层701和偶极子层601进行去除。之后去除剩余的形成第七掩膜图形的掩膜材料以及剩余的牺牲层701，以保留第二N-MOS半导体结构中形成的偶极子层601。第四步，参照图21，采用原子层沉积工艺在第一N-MOS半导体结构中栅介质层20、第三N-MOS半导体结构中栅介质层20、第二N-MOS半导体结构的偶极子层601以及两个P-MOS半导体结构的偶极子层的外周形成0.5nm厚的偶极子层602。
第五步，参照图22，采用原子层沉积工艺或，采用化学气相沉积工艺在每个N-MOS半导体结构中的偶极子层602以及P-MOS半导体结构的偶极子层的外周形成牺牲层702，以使牺牲层702至少将N-MOS半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
第六步，参照图23，在牺牲层702上形成第八掩膜图形，基于该第八掩膜图形，对第三N-MOS半导体结构中以及P-MOS半导体结构上淀积的牺牲层702和偶极子层602进行去除。之后去除剩余的形成第八掩膜图形的掩膜材料以及牺牲层702，以保留第一N-MOS半导体结构和第二N-MOS半导体结构中形成的偶极子层602。以在三个N-MOS半导体结构中形成相应厚度的偶极子层。
与第一种方式不同的地方在于，第二种方式为P-MOS半导体结构中的相应厚度的偶极子层外覆盖有牺牲层，即图7B、图12B和图17B的所示的结构。下面示例基于图7B中所示的结构，在三个N-MOS半导体结构中形成相应厚度的偶极子层。可以理解，本发明实施例中的方案不限于此方式。
第一步，参照图24，采用原子层沉积工艺在N-MOS半导体结构中栅介质层20的外周以及在P-MOS半导体结构的外周形成0.5nm厚的偶极子层603。示例性的，偶极子层603为氧化镧材料层。
第二步，参照图25，采用原子层沉积工艺或，采用化学气相沉积工艺在每个N-MOS半导体结构中偶极子层603的外周以及P-MOS半导体结构的偶极子层603的外周形成牺牲层703，以使牺牲层703至少将N-MOS半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
第三步，参照图26，在牺牲层703上形成第九掩膜图形，基于该第九掩膜图形，对第一N-MOS半导体结构中、第三N-MOS半导体结构中以及两个P-MOS半导体结构上淀积的牺牲层703和偶极子层603进行去除。之后去除剩余的形成第九掩膜图形的掩膜材料、位于第二N-MOS半导体结构中的牺牲层703以及P-MOS半导体结构中的牺牲层503，以保留第二N-MOS半导体结构中形成的偶极子层603。
第四步，参照图27，在两个P-MOS半导体结构中形成牺牲层704，以保护两个P-MOS半导体结构中相应的偶极子层。
第五步，参照图28，采用原子层沉积工艺在第一N-MOS半导体结构中栅介质层20、第三N-MOS半导体结构中栅介质层20、第二N-MOS半导体结构的偶极子层603以及两个P-MOS半导体结构的牺牲层704的外周形成0.5nm厚的偶极子层604。
第六步，参照图29，采用原子层沉积工艺或，采用化学气相沉积工艺在每个N-MOS半导体结构中的偶极子层604以及P-MOS半导体结构的偶极子层604的外周形成牺牲层705，以使牺牲层705至少将N-MOS半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
第七步，参照图30，在牺牲层705上形成第十掩膜图形，基于该第十掩膜图形，对第三N-MOS半导体结构中以及P-MOS半导体结构上淀积的牺牲层705和偶极子层604进行去除。之后去除剩余的形成第十掩膜图形的掩膜材料、第一N-MOS半导体结构中的牺牲层705，第二N-MOS半导体结构中的牺牲层705以及两个P-MOS半导体结构上的牺牲层705，以保留第一N-MOS半导体结构和第二N-MOS半导体结构中形成的偶极子层604。以在三个N-MOS半导体结构中形成相应厚度的偶极子层。
第三种方式为P-MOS半导体结构中的相应厚度的偶极子层暴露在外，即图7A、图12A和图17A的所示的结构。下面示例基于图12A中所示的结构，在三个N-MOS半导体结构中形成相应厚度的偶极子层。可以理解，本发明实施例中的方案不限于此方式。
第一步，参照图31，采用原子层沉积工艺在N-MOS半导体结构中栅介质层20的外周以及在P-MOS半导体结构的偶极子层的外周形成0.5nm厚的偶极子层605。示例性的，偶极子层605为氧化镧材料层。
第二步，参照图32，采用原子层沉积工艺或，采用化学气相沉积工艺在每个N-MOS半导体结构中偶极子层605的外周以及P-MOS半导体结构的偶极子层605的外周形成牺牲层706，以使牺牲层706至少将N-MOS半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
第三步，参照图33，在牺牲层706上形成第十一掩膜图形，基于该第十一掩膜图形，对第一N-MOS半导体结构中、第三N-MOS半导体结构中淀积的牺牲层706和偶极子层605进行去除。之后去除剩余的形成第十一掩膜图形的掩膜材料、位于第二N-MOS半导体结构中的牺牲层706以及P-MOS半导体结构中的牺牲层706，以保留第二N-MOS半导体结构中形成的偶极子层605和P-MOS半导体结构形成的偶极子层605。
第四步，参照图34，在第一N-MOS半导体结构中、第三N-MOS半导体结构的栅介质层20的外周，第二N-MOS半导体结构的偶极子层605的外周以及P-MOS半导体结构的偶极子层605的外周形成偶极子层606。示例性的，偶极子层606为氧化镧材料层。
第五步，参照图35，采用原子层沉积工艺或，采用化学气相沉积工艺在每个N-MOS半导体结构中偶极子层606的外周以及P-MOS半导体结构的偶极子层606的外周形成牺牲层707，以使牺牲层707至少将N-MOS半导体结构所包括的相邻所述栅介质层20之间、以及栅介质层20与衬底40之间的空隙填满。
第六步，参照图36，在牺牲层707上形成第十二掩膜图形，基于该第十二掩膜图形，第三N-MOS半导体结构中淀积的牺牲层707和偶极子层606进行去除。之后去除剩余的形成第十一掩膜图形的掩膜材料、第一N-MOS半导体结构中的牺牲层707、第二N-MOS半导体结构中的牺牲层707以及P-MOS半导体结构中的牺牲层707，以保留第一N-MOS半导体结构和第二N-MOS半导体结构中形成的偶极子层606和P-MOS半导体结构形成的偶极子层606。
在多个半导体结构中形成相应的偶极子层之后，上述多个半导体结构中的每个半导体结构还包括：形成在每个所述纳米片或线与相应所述栅介质层之间的界面层。上述工艺过程中的采用多次淀积和去除工艺，在每个半导体结构的栅介质层的外周形成相应厚度的偶极子层还包括：对多个半导体结构进行退火处理，以使每个半导体结构中的栅介质层与相应界面层的界面处形成多个偶极子对；所述多个偶极子对用于调控相应的所述阈值调控结构中的阈值调控参数。每个半导体结构中的偶极子对的数量可以与其他半导体结构中的偶极子对的数量相同或不同。但多个半导体结构中所包括的偶极子对至少具有两种数量，以使该多个半导体结构至少具有两种阈值调控参数的阈值调控结构。
可以看出，第三种在N-MOS半导体结构中形成相应厚度的偶极子层的方式，在P-MOS半导体结构中的相应偶极子层上形成了N-MOS半导体结构中需求材质的偶极子层。在P-MOS半导体结构中，相对于N-MOS半导体结构中需求材质的偶极子层，P-MOS半导体结构中的相应偶极子层更靠近界面层，故在对上述多个半导体结构进行退火处理时，在P-MOS半导体结构中，相应偶极子层与相应界面层的界面处形成偶极子对的概率，远大于N-MOS半导体结构中需求材质的偶极子层与相应界面层的界面处形成偶极子对的概率，故第三种在N-MOS半导体结构中形成相应厚度的偶极子层的方式不会对相应阈值调控结构中的阈值调控参数产生显著影响。
进一步的，对于在N-MOS半导体结构中形成相应厚度的偶极子层的第三种方式，可以通过调整P-MOS半导体结构中相应偶极子层的厚度，来减小由于在P-MOS半导体结构中存在N-MOS半导体结构中需求材质的偶极子层，对该P-MOS半导体结构的阈值调控参数的影响。例如，增加P-MOS半导体结构中相应偶极子层的厚度。可以理解，增加P-MOS半导体结构中相应偶极子层的厚度，不仅可以减小N-MOS半导体结构中需求材质的偶极子层与相应界面层的界面处形成偶极子对的个数，还可以增加相应偶极子层与相应界面层的界面处形成偶极子对的个数。基于此，在P-MOS半导体结构中，可以通过平衡N-MOS半导体结构中需求材质的偶极子层与相应界面层的界面处形成偶极子对的个数，与相应偶极子层与相应界面层的界面处形成偶极子对的个数，来确定相应偶极子层的厚度，以使P-MOS半导体结构的阈值调控参数满足需求。
以上，在去除相应半导体结构中的牺牲层和/或偶极子层时，均需要在相应的半导体结构上形成覆盖该半导体结构的掩膜材料。然后利用光刻工艺在掩膜材料上形成掩膜图形，以该掩膜图形为掩膜，去除相应半导体结构中的牺牲层和/或偶极子层。下面结合附图来说明相应半导体结构中的牺牲层和/或偶极子层的具体过程：
图37和图38示出了一种去除图32中对第一N-MOS半导体结构中、第三N-MOS半导体结构中淀积的牺牲层706和偶极子层605进行去除的过程示意图。具体的，参照图37，在多个半导体结构的牺牲层706上形成覆盖牺牲层的掩膜材料801。之后，在掩膜材料801上利用光刻工艺形成掩膜图形。参照图38，在掩膜图形的掩膜作用下，去除第一N-MOS半导体结构、第三N-MOS半导体结构中的牺牲层706以及偶极子层605。最后，去除剩余的掩膜材料801以及牺牲层706，得到图33中的结构。
示例性的，上述牺牲层为非晶硅牺牲层；此时去除目标半导体结构中的牺牲层包括：形成覆盖非晶硅牺牲层的掩膜图形；以掩膜图形为掩膜，利用氢氧化铵溶液对目标半导体结构中的牺牲层进行去除。
为了使掩膜图形具有更好的掩膜作用，上述在多个半导体结构的非晶硅牺牲层上形成掩膜图形也可以是：首先，形成覆盖半导体结构中的非晶硅牺牲层的无定型碳层；然后，在无定型碳层上形成光刻图形；之后，以光刻图形为掩膜，采用干法刻蚀工艺将光刻图形转移到无定型碳层上，以形成掩膜图形；最后，去除上述光刻图形。
应该理解，在利用上述掩膜图形对目标半导体结构中牺牲层的牺牲层进行去除后，还需要将剩余的掩膜材料进行去除，其中掩膜材料可以上述的无定型碳层。此时，可以采用含有氧元素的等离子体气体去除剩余的无定型碳层。
可以理解，为了得到完整的半导体结构，在进行退火处理后，需要在半导体结构中形成金属栅。具体的，可以是在每个半导体结构的偶极子层的外周形成金属栅。
在实际中，为了不影响金属栅的厚度，也可以是在偶极子层退火处理后去除掉相应的偶极子层之后，在每个半导体结构的栅介质层的外周形成金属栅。其中，所有N-MOS半导体结构中的金属栅的材质相同，所有P-MOS半导体结构中的金属栅的材质相同，其中N-MOS半导体结构中的金属栅的材质以及P-MOS半导体结构中的金属栅的材质可以为现有技术中的材料，本发明实施例对此不作限定。
示例性的，为了形成需求的栅堆叠结构，上述栅介质层可以为氧化铪材料层，可以理解，栅介质层也可以为其他材料的栅介质层。
示例性的，为了实现N-MOS半导体结构与P-MOS半导体结构的不同功能，上述N-MOS半导体结构中的偶极子层与P-MOS半导体结构中的偶极子层的材质不同。例如：N-MOS半导体结构中的偶极子层为氧化镧材料层，P-MOS半导体结构中的偶极子层为氧化铝材料层。
示例性的，由于相邻两个纳米片或线之间的距离较小，为了减少工艺步骤，对退火后的偶极子层可以不进行去除。此时，在偶极子层的外周形成金属栅，为了不影响金属栅的厚度需求，本发明实施例的偶极子层的厚度需要设定为大于等于0nm，小于等于1nm。
本发明实施例还提供了一种半导体器件，该半导体器件由上述半导体器件的制作方法制作。
本发明实施例提供的半导体器件的有益效果与上述实施例提供的半导体器件的制作方法的有益效果相同，此处不做赘述。
本发明实施例还提供了一种集成电路，该集成电路包括上述技术方案提供的半导体器件。
本发明实施例提供的集成电路的有益效果与上述实施例提供的半导体器件的有益效果相同，此处不做赘述。
本发明实施例还提供了一种电子设备，该电子设备包括上述实施例提供的半导体器件。该电子设备可以为终端设备或通信设备，但不仅限于此。进一步，终端设备包括手机，智能电话，平板电脑，计算机，人工智能设备，移动电源等。通信设备包括基站等，但不仅限于此。
本发明实施例提供的电子设备的有益效果与上述实施例提供的半导体器件的制作方法的有益效果相同，此处不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (15)

1.一种半导体器件的制作方法，其特征在于，包括：
提供多个半导体结构；每个所述半导体结构均至少包括间隔设置的多个纳米片或线，以及形成在所述纳米片或线外周的栅介质层；
采用多次淀积和去除工艺，在每个所述半导体结构的所述栅介质层的外周形成相应厚度的偶极子层，以使每个所述半导体结构具有相应的阈值调控参数，从而获得多个具有不同阈值调控参数的阈值调控结构；
其中，所述多次淀积和去除工艺包括，采用多次淀积工艺在每个所述半导体结构中形成牺牲层，以及采用多次去除工艺去除所述牺牲层；
每个所述半导体结构还包括衬底；
所述采用多次淀积和去除工艺，在所述栅介质层的外周形成相应厚度的偶极子层包括：
采用淀积工艺至少在一个或多个所述半导体结构的所述栅介质层的外周形成参考厚度的偶极子层，以及利用淀积工艺在所述参考厚度的偶极子层外周形成牺牲层，以使所述牺牲层至少将每个所述半导体结构所包括的相邻所述栅介质层之间、以及所述栅介质层与所述衬底之间的空隙填满；
去除目标半导体结构中的所述牺牲层；所述目标半导体结构为所述偶极子层的厚度不满足相应厚度的至少一个半导体结构；
去除所述目标半导体结构中参考厚度的偶极子层；
重复上述步骤，直至每个所述半导体结构中的所述偶极子层的厚度满足相应厚度。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在除目标半导体结构之外，所述多个半导体结构中的其余半导体结构中的偶极子层厚度小于相应厚度的情况下，在去除所述目标半导体结构中参考厚度的偶极子层之后，所述半导体器件的制作方法还包括：
去除剩余的牺牲层。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，采用原子层沉积工艺形成参考厚度的偶极子层；和/或
采用原子层沉积工艺，或采用化学气相沉积工艺形成牺牲层。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述牺牲层为非晶硅牺牲层；
所述去除目标半导体结构中的所述牺牲层包括：
形成覆盖所述非晶硅牺牲层的掩膜图形；
以所述掩膜图形为掩膜，利用氢氧化铵溶液对目标半导体结构中的牺牲层进行去除。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述形成覆盖所述多个半导体结构的非晶硅牺牲层的掩膜图形包括：
形成覆盖所述半导体结构中的非晶硅牺牲层的无定型碳层；
在所述无定型碳层上形成光刻图形；
以所述光刻图形为掩膜，将所述光刻图形转移到所述无定型碳层上，以形成所述掩膜图形；
去除所述光刻图形。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述去除目标半导体结构中的所述参考厚度的偶极子层之后，所述半导体器件的制作方法还包括：
采用含有氧元素的等离子体气体去除剩余的无定型碳层。
7.根据权利要求1-6任一项所述的半导体器件的制作方法，其特征在于，每个所述半导体结构还包括，形成在每个所述纳米片或线与相应所述栅介质层之间的界面层；
所述采用多次淀积和去除工艺，在每个半导体结构的所述栅介质层的外周形成相应厚度的偶极子层还包括：
对所述多个半导体结构进行退火处理，以使每个半导体结构中的所述栅介质层，与相应界面层的界面处形成多个偶极子对；所述多个偶极子对用于调控相应的所述阈值调控结构中的阈值调控参数。
8.根据权利要求7所述的半导体器件的制作方法，其特征在于，在对所述多个半导体结构进行退火处理之后，所述半导体器件的制作方法还包括：
在退火处理后的偶极子层上形成金属栅。
9.根据权利要求7所述的半导体器件的制作方法，其特征在于，在对所述多个半导体结构进行退火处理之后，所述半导体器件的制作方法还包括：
去除退火处理后的偶极子层；
在退火处理后的栅介质层上形成金属栅。
10.根据权利要求1-6任一项所述的半导体器件的制作方法，其特征在于，所述半导体结构包括N-MOS半导体结构和/或，P-MOS半导体结构；
所述N-MOS半导体结构中的偶极子层为氧化镧材料层；
所述P-MOS半导体结构中的偶极子层为氧化铝材料层。
11.根据权利要求1-6任一项所述的半导体器件的制作方法，其特征在于，所述栅介质层为氧化铪材料层。
12.根据权利要求1-6任一项所述的半导体器件的制作方法，其特征在于，所述相应厚度的偶极子层的厚度大于等于0nm，小于等于1nm。
13.一种半导体器件，其特征在于，所述半导体器件由权利要求1-12任一项所述的半导体器件的制作方法制作。
14.一种集成电路，其特征在于，包括权利要求13所述的半导体器件。
15.一种电子设备，其特征在于，包括权利要求13所述的半导体器件，或，权利要求14所述的集成电路。
CN202010943337.1A 2020-09-09 2020-09-09 一种半导体器件及其制作方法、集成电路以及电子设备 Active CN112185892B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010943337.1A CN112185892B (zh) 2020-09-09 2020-09-09 一种半导体器件及其制作方法、集成电路以及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010943337.1A CN112185892B (zh) 2020-09-09 2020-09-09 一种半导体器件及其制作方法、集成电路以及电子设备

Publications (2)

Publication Number Publication Date
CN112185892A CN112185892A (zh) 2021-01-05
CN112185892B true CN112185892B (zh) 2023-04-07

Family

ID=73920382

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010943337.1A Active CN112185892B (zh) 2020-09-09 2020-09-09 一种半导体器件及其制作方法、集成电路以及电子设备

Country Status (1)

Country Link
CN (1) CN112185892B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230261074A1 (en) * 2022-02-11 2023-08-17 International Business Machines Corporation Multiple dipole of different strengths in gate all around transistor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524468A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653289B1 (en) * 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
US10566435B2 (en) * 2018-04-06 2020-02-18 International Business Machines Corporation Gate stack quality for gate-all-around field-effect transistors
US11329136B2 (en) * 2018-06-01 2022-05-10 International Business Machines Corporation Enabling anneal for reliability improvement and multi-Vt with interfacial layer regrowth suppression

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524468A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
CN112185892A (zh) 2021-01-05

Similar Documents

Publication Publication Date Title
CN115835626B (zh) 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备
WO2024082395A1 (zh) 晶体管、3d存储器及其制造方法、电子设备
US8174064B2 (en) Semiconductor device and method for forming the same
US8575680B2 (en) Semiconductor device having air gap and method of fabricating the same
US11502161B2 (en) Metal insulator metal capacitor structure having high capacitance
US12068364B2 (en) Metal insulator metal capacitor structure having high capacitance
KR20100005604A (ko) 버티컬 플로팅 게이트를 구비하는 플래시 메모리소자의제조방법
CN104425507B (zh) 闪存结构及其形成方法
US20210265501A1 (en) Low Dimensional Material Device and Method
CN110335868A (zh) 一种三维存储器及其制备方法
CN112185892B (zh) 一种半导体器件及其制作方法、集成电路以及电子设备
TW201436037A (zh) 半導體元件及其製造方法
TWI717138B (zh) 電阻式隨機存取記憶體及其製造方法
CN112951760B (zh) 存储器及其形成方法
US8765548B2 (en) Capacitors and methods of manufacture thereof
CN102820214B (zh) 半导体的制造方法
CN111180520B (zh) 半导体器件及其制备方法、集成电路及电子设备
CN117545275B (zh) 半导体结构的制作方法
CN112259681B (zh) 电阻式随机存取存储器结构及其制造方法
US20240355869A1 (en) Composite passive component and preparation method therefor
JP2019195027A (ja) 抵抗変化型メモリ及び抵抗変化型メモリの製造方法
US20240215220A1 (en) Integrated nanosheet memory elements, devices and methods
CN114883270A (zh) 一种半导体器件的制造方法
CN117012822A (zh) 半导体结构及其制备方法
CN118116899A (zh) 一种深槽电容器及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant