CN112185891B - 阵列基板的制造方法、阵列基板及显示面板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 118
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 claims abstract description 175
- 238000000034 method Methods 0.000 claims abstract description 79
- 239000002184 metal Substances 0.000 claims abstract description 69
- 230000008569 process Effects 0.000 claims abstract description 50
- 238000005530 etching Methods 0.000 claims abstract description 42
- 238000000151 deposition Methods 0.000 claims abstract description 26
- 239000010409 thin film Substances 0.000 claims description 24
- 230000005540 biological transmission Effects 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical group 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 19
- 239000010410 layer Substances 0.000 description 157
- 229920002120 photoresistant polymer Polymers 0.000 description 33
- 238000010586 diagram Methods 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 12
- 238000003860 storage Methods 0.000 description 12
- 238000002161 passivation Methods 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000002207 thermal evaporation Methods 0.000 description 3
- 229910016547 CuNx Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L2021/775—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate comprising a plurality of TFTs on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
本发明提供一种阵列基板的制造方法、阵列基板及显示面板。本发明提供的阵列基板的制造方法，包括在衬底基板上沉积并形成栅极和扫描线；在栅极和扫描线上形成栅极绝缘层；在栅极绝缘层上沉积半导体层，并对半导体层进行刻蚀工艺，以形成半导体图形，其中，半导体图形包括第一半导体图形和第二半导体图形，第一半导体图形和栅极对应；在半导体图形的上方沉积源漏极金属层，并对源漏极金属层进行刻蚀工艺，以形成源极、漏极和数据线，其中，源极和漏极对应第一半导体图形，数据线和第二半导体图形对应。本发明提供的阵列基板的制造方法，能够减少寄生电容的产生。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板的制造方法、阵列基板及显示面板。
背景技术
薄膜晶体管液晶显示器(Thin film transistor liquid crystal display，TFT-LCD)是各类电子产品上的主流显示设备，该类显示屏上的液晶像素点由集成在像素点后面的薄膜晶体管来驱动，从而显示屏幕信息。
TFT-LCD中的显示面板包括阵列基板，传统的阵列基板一般包括衬底基板和薄膜晶体管，薄膜晶体管包括依次层叠设置的栅极、栅极绝缘层和源漏极金属层，其中，在栅极绝缘层和源漏极金属层之间会形成寄生电容，会对阵列基板的性能产生影响。
然而，如果需要克服上述缺陷，则需要对阵列基板的结构进行改进，当采用现有的4Mask工艺对改进后的阵列基板进行制造时，会形成新的寄生电容，影响阵列基板的性能。
发明内容
本发明实施例提供一种阵列基板的制造方法、阵列基板及显示面板，能够有效地减少寄生电容的产生。
第一方面，本发明提供一种阵列基板的制造方法，包括：
在衬底基板上沉积并形成栅极和扫描线；
在栅极和扫描线上形成栅极绝缘层；
在栅极绝缘层上沉积半导体层，并对半导体层进行刻蚀工艺，以形成半导体图形，其中，半导体图形包括第一半导体图形和第二半导体图形，第一半导体图形和栅极对应；
在半导体图形的上方沉积源漏极金属层，并对源漏极金属层进行刻蚀工艺，以形成源极、漏极和数据线，其中，源极和漏极对应第一半导体图形，数据线和第二半导体图形对应。
作为一种可选的实施方式，形成数据线包括：
在半导体图形的上方沉积源漏极金属层，并对源漏极金属层进行刻蚀工艺，
以使数据线的边缘和第二半导体图形的边缘重合。
作为一种可选的实施方式，对半导体层进行刻蚀工艺的掩膜版和对源漏极金属层进行刻蚀工艺的掩膜版的开口的至少部分边缘平齐，以使第二半导体图形和数据线具有相互重合的边缘。
作为一种可选的实施方式，对半导体层进行刻蚀工艺，以形成半导体图形，具体包括：通过灰色调掩膜版或半色调掩膜版形成半导体图形，其中，灰色调掩膜版或半色调掩膜版具有完全透光区域、半透光区域和不透光区域。
作为一种可选的实施方式，对半导体层进行刻蚀工艺，以形成半导体图形，具体包括：通过全掩膜版形成半导体图形，其中，全掩膜版具有完全透光区域和不透光区域。
作为一种可选的实施方式，对源漏极金属层进行刻蚀工艺，以形成源极、漏极和数据线，具体包括通过全掩膜版工艺形成源极、漏极和数据线。
作为一种可选的实施方式，半导体层为金属氧化物半导体层。
第二方面，本发明提供一种阵列基板，包括层叠设置的衬底基板和薄膜晶体管，薄膜晶体管包括依次层叠设置的栅极、栅极绝缘层、半导体层和源漏极金属层，源漏极金属层包括源极、漏极以及数据线；
半导体层包括第一半导体图形和第二半导体图形，第一半导体图形与栅极对应设置，并形成与源极和漏极接触的有源层，第二半导体图形和数据线对应设置。
作为一种可选的实施方式，数据线的边缘和第二半导体图形的边缘重合。
第三方面，本发明提供一种显示面板，包括上述的阵列基板。
本发明提供一种液晶面板的阵列基板的制造方法、阵列基板及显示面板。本发明提供的阵列基板的制造方法，包括在衬底基板上沉积并形成栅极和扫描线；在栅极和扫描线上形成栅极绝缘层；在栅极绝缘层上沉积半导体层，并对半导体层进行刻蚀工艺，以形成半导体图形，其中，半导体图形包括第一半导体图形和第二半导体图形，第一半导体图形和栅极对应；在半导体图形的上方沉积源漏极金属层，并对源漏极金属层进行刻蚀工艺，以形成源极、漏极和数据线，其中，源极和漏极对应第一半导体图形，数据线和第二半导体图形对应。本发明提供的阵列基板的制造方法，使得数据线在栅极线上方的跨线区域形成MISM结构，能够减少寄生电容的产生，减少数据线传输变化的干扰。
本发明的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的阵列基板的制造方法的流程示意图；
图2a为本发明实施例提供的阵列基板的制造方法中在栅极绝缘层上沉积半导体层之后的阵列基板的结构示意图；
图2b为本发明实施例提供的阵列基板的制造方法中对半导体层进行刻蚀工艺的阵列基板的状态图；
图2c为本发明实施例提供的阵列基板的制造方法中形成半导体图形后的阵列基板的状态图；
图2d为本发明实施例提供的阵列基板的制造方法中在半导体图形的上方沉积源漏极金属层之后的阵列基板的结构示意图；
图2e为本发明实施例提供的阵列基板的制造方法中对源漏极金属层进行刻蚀工艺的阵列基板的状态图；
图2f为本发明实施例提供的阵列基板的制造方法中形成源极、漏极和数据线的阵列基板的结构示意图；
图2g为本发明实施例提供的阵列基板的结构示意图；
图2h为本发明实施例提供的第一种阵列基板的局部结构示意图；
图2i为本发明实施例提供的第二种阵列基板的局部结构示意图。
附图标记说明：
10-衬底基板；20-存储电容线；30-栅极绝缘层；40-扫描线；50-半导体层；501-第一半导体图形；502-第二半导体图形；60-源漏极金属层；601-源极；602-漏极；70、70a、70b-第一光刻胶；80、80a、80b、80c-第二光刻胶；90-数据线；100-半透光区域；110-钝化层；111-导电过孔；120-像素电极；200、300-不透光区域。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
需要说明的是，在本发明的描述中，术语“第一”、“第二”仅用于方便描述不同的部件，而不能理解为指示或暗示顺序关系、相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
薄膜晶体管(Thin Film Transistor，TFT)式显示屏是各类电子产品上的主流显示设备，该类显示屏上的每个液晶像素点都是由集成在像素点后面的薄膜晶体管来驱动，从而可以做到高速度高亮度高对比度显示屏幕信息，薄膜晶体管液晶显示器(Thin filmtransistor liquid crystal display，TFT-LCD)是多数液晶显示器的一种。TFT-LCD中的显示面板包括阵列基板，
传统的阵列基板一般包括衬底基板和薄膜晶体管，薄膜晶体管包括依次层叠设置的栅极、栅极绝缘层和源漏极金属层，其中，在栅极绝缘层和源漏极金属层之间会形成寄生电容，会对阵列基板的性能产生影响。
然而，如果需要克服上述缺陷，则需要对阵列基板的结构进行改进，当采用现有的4Mask工艺对改进后的阵列基板进行制造时，会形成新的寄生电容，影响阵列基板的性能。
由此，本发明提供一种阵列基板的制造方法、阵列基板及显示面板，能够有效地避免拖尾现象的产生。
以下结合附图和具体实施方式对本发明进行说明。
图1为本发明实施例提供的阵列基板的制造方法的流程示意图。图2a为本发明实施例提供的阵列基板的制造方法中在栅极绝缘层上沉积半导体层之后的阵列基板的结构示意图。图2b为本发明实施例提供的阵列基板的制造方法中对半导体层进行刻蚀工艺的阵列基板的状态图。图2c为本发明实施例提供的阵列基板的制造方法中形成半导体图形后的阵列基板的状态图。图2d为本发明实施例提供的阵列基板的制造方法中在半导体图形的上方沉积源漏极金属层之后的阵列基板的结构示意图。图2e为本发明实施例提供的阵列基板的制造方法中对源漏极金属层进行刻蚀工艺的阵列基板的状态图。图2f为本发明实施例提供的阵列基板的制造方法中形成源极、漏极和数据线的阵列基板的结构示意图。图2g为本发明实施例提供的阵列基板的一结构示意图。图2h为本发明实施例提供的第一种阵列基板的局部结构示意图。图2i为本发明实施例提供的第二种阵列基板的局部结构示意图。
如图1至图2h所示，本发明实施例提供一种阵列基板的制造方法，包括：
S101、在衬底基板上依次沉积并形成栅极和扫描线。
具体的，如图2a所示，在衬底基板10上依次沉积栅极金属层，并形成栅极和扫描线40。
在本实施例中，栅极的厚度为
其中，/>
为长度单位，/>
等于10-10米。
需要说明的是，阵列基板包含多个由扫描线40和数据线90定义出的子像素区域，每个子像素区域中均设有至少一个薄膜晶体管器件，其中薄膜晶体管器件位于的区域会形成阵列基板的开关区域，而栅极线所位于的区域则可视为阵列基板的走线区域。
进一步的，在S101中，需要对栅极进行光刻工艺，以在阵列基板的开关区域形成栅极线。
在一些实施例中，栅极通过在衬底基板10上采用溅射或热蒸发的方法形成。在另一些实施例中，栅极还可以通过物理气相沉积(Physical Vapor Deposition,PVD)技术沉积于衬底基板10上。
S102、在栅极和扫描线上形成栅极绝缘层。
具体的，如图2a所示，栅极绝缘层30通过化学气相沉积(Chemical VapourDeposition，CVD)技术形成于栅极和扫描线40上。
在本实施例中，栅极绝缘层30的厚度为
且栅极绝缘层30可以选用氧化物、氮化物或者氧氮化合物，对应的反应气体可以为SiH4、NH3、N2或SiH2Cl2、NH3、N2。
S103、在栅极绝缘层上沉积半导体层，并对半导体层进行刻蚀工艺，以形成半导体图形，其中，半导体图形包括第一半导体图形和第二半导体图形，第一半导体图形和栅极对应。
具体的，如图2a至图2c所示，半导体层50通过PVD技术沉积于衬底基板10上，并采用湿法刻蚀对半导体层50进行刻蚀工艺，以在阵列基板10的开关区域形成第一半导体图形501，且第一半导体图形501和栅极对应；在阵列基板10的走线区域形成第二半导体图形502。
S104、在半导体图形的上方沉积源漏极金属层，并对源漏极金属层进行刻蚀工艺，以形成源极、漏极和数据线，其中，源极和漏极对应第一半导体图形，数据线和第二半导体图形对应。
其中，第一半导体图形501直接与栅极绝缘层30接触，且第一半导体图形501的两侧会连接源极和漏极，在源极和漏极之间形成开关区域的沟道区域。
需要说明的是，在形成开关区域的沟道区域时可以采用干法刻蚀工艺，这是由于使用干法刻蚀工艺选择比较高，可以减少对源极和漏极下方的半导体层50的腐蚀。
进一步地，第二半导体图形502可以对应数据线90设置，具体是，在栅极和扫描线40上形成栅极绝缘层30，在栅极绝缘层30上沉积半导体层50，对半导体层50进行刻蚀工艺以得到第二半导体图形502，在第二半导体图形502上形成数据线90，以使得数据线90在经过栅极线交叉的区域时，和栅极线之间形成MISM电容结构，从而减小数据线90和栅极线之间形成的寄生电容，降低寄生电容对数据线90的影响，提升阵列基板的性能。
在本实施例中，半导体层50的厚度为
在一些实施例中，形成数据线包括：在半导体图形的上方沉积源漏极金属层，并对源漏极金属层进行刻蚀工艺，以使数据线的边缘和第二半导体图形的边缘重合。
由于数据线90的边缘和第二半导体图形502的边缘重合，从而减小源漏极金属层60与存储电容线20之间形成的寄生电容，进而能够有效避免拖尾现象的发生。
具体的，如图2d至图2f所示，源漏极金属层60可以通过溅射或热蒸发连续沉积的方式形成于半导体图形的上方。
在本实施例中，源漏极金属层60的厚度为
可选的，源漏极金属层60可以由Cu制成。
需要说明的是，为了减少对半导体层50的腐蚀，上述对源漏极金属层60的刻蚀可以在干法刻蚀设备中进行，以在开关区域形成源极601和漏极602，并在走线区域形成数据线90，例如在反应离子刻蚀、增强电容耦合等离子刻蚀、感应耦合等离子体刻蚀的干法刻蚀设备中，也可以在进行等离子体增强化学的气相沉积的设备中进行，在不同的设备中进行的表面处理中，工艺参数的选取不同。
例如，表面处理的等离子气体可以是N2等离子体、也可以是NH3、或者是H2，采用不同的气体处理表面，所生成的物质不同。
在干法刻蚀设备中进行N2等离子体处理生成CuNx，对应的射频功率为15kW～35kW，气压为100mT～1500mT，气体的流量为600～2500sccm；在等离子体增强化学的气相沉积设备中进行N2等离子体处理生成CuNx，对应的射频功率为7kW～20kW，气压为800mT～1500mT，气体的流量为8000～40000sccm。
为了进一步避免拖尾的出现，在本实施例中，对半导体层50进行刻蚀工艺的掩膜版和对源漏极金属层60进行刻蚀工艺的掩膜版的开口的至少部分边缘平齐，以使第二半导体图形502和数据线60具有相互重合的边缘
在本实施例的具体的实施方式中，对半导体层50进行刻蚀工艺的掩膜版的透光区域与对源漏极金属层60进行刻蚀工艺的掩膜版的透光区域的部分重合，以保证第二半导体图形502和数据线60具有相互重合的边缘，降低因第二半导体图形502边缘伸出数据线90，而与附近的存储电容线20和/或ito产生寄生电容，避免拖尾现象的产生。
如图2b所示，在一些实施例中，对半导体层50进行刻蚀工艺，以形成半导体图形，具体包括：通过灰色调掩膜版工艺或半色调掩膜版工艺形成半导体图形，其中，灰色调掩膜版或半色调掩膜版具有完全透光区域、半透光区域和不透光区域。
具体的，在半导体层50的上方形成有第一光刻胶70，第一光刻胶70包括位于开关区域内的第一光刻胶70a和位于走线区域内的第一光刻胶70b，使灰色调掩膜版或半色调掩膜版的半透光区域100与第一光刻胶70a的中部区域对应，使灰色调掩膜版或半色调掩膜版的不透光区域200与第一光刻胶70a的边缘区域和第一光刻胶70b对应，然后，对第一光刻胶70进行曝光后，将第一光刻胶70a和第一光刻胶70b从半导体层50上剥离，得到第一半导体图形501和第二半导体图形502。
在另一些实施例中，对半导体层进行刻蚀工艺，以形成半导体图形，具体包括：通过全掩膜版形成半导体图形，其中，全掩膜版具有完全透光区域和不透光区域。
具体的，在半导体层50的上方形成有第一光刻胶70，第一光刻胶70包括位于开关区域内的第一光刻胶70a和位于走线区域内的第一光刻胶70b，使全掩膜版的第一不透光区域与第一光刻胶70a对应，使全掩膜版的第二不透光区域与第一光刻胶70b对应，然后，对第一光刻胶70进行曝光后，将第一光刻胶70a和第一光刻胶70b从半导体层50上剥离，得到第一半导体图形501和第二半导体图形502。
如图2e所示，在本实施例的具体的实施方式中，对源漏极金属层60进行刻蚀工艺，以形成源极601、漏极602和数据线90，具体包括通过全掩膜版工艺形成源极601、漏极602和数据线90。
具体的，在源漏极金属层60的上方形成有第二光刻胶80，第二光刻胶80包括位于开关区域内的第二光刻胶80a、第二光刻胶80b和位于走线区域内的第二光刻胶80c，使全掩膜版的不透光区域300分别与第二光刻胶80a、第二光刻胶80b和第二光刻胶80c对应，然后，对第二光刻胶80进行曝光后，将第二光刻胶80a、第二光刻胶80b和第二光刻胶80c从源漏极金属层60上剥离，得到源极601、漏极602和数据线90。
需要说明的是，在上述的对源漏极金属层60进行刻蚀工艺，以形成源极601、漏极602和数据线90中，具体还可以包括通过灰色调掩膜版工艺或半色调掩膜版工艺形成源极601、漏极602和数据线90。在此，对此种方式不进行赘述。
为了保证数据线90的边缘和第二半导体图形502的边缘重合，在本实施例中，对半导体层50进行刻蚀工艺的掩膜版和对源漏极金属层60进行刻蚀工艺的掩膜版的开口的至少部分边缘相互重合。这样，能够增大源漏极金属层60与存储电容线20之间的距离，从而减小源漏极金属层60与存储电容线20之间形成的寄生电容，进而能够避免出现拖尾。
可选的，存储电容线20的长度方向和数据线90的长度方向相互平行，这样存储电容线20可以和像素单元中的暗纹的部分区域相互重合，以提高像素的开口率。
在本实施例的具体的实施方式中，形成源极601、漏极602和数据线90后，还包括：
S105、在栅极绝缘层的上方形成钝化层。
具体的，通过等离子体增强化学的气相沉积法在栅极绝缘层30的上方沉积形成钝化层110。
在一些实施例中，钝化层110的厚度为
需要说明的是，钝化层110可以选用氧化物、氮化物或者氧氮化合物，可以是单层，也可以是多层，硅的氧化物对应的反应气体可以为SiH4、NH3、N2或SiH2Cl2、NH3、N2。
进一步的，在S105中，还包括通过一次普通的光刻工艺形成导电过孔111。
S106、在钝化层的上方形成透明导电层，以形成像素电极。
具体的，在在钝化层110上沉积形成透明导电层，并进行普通的光刻工艺，以使透明导电层形成像素电极120，并使像素电极120与漏极602通过导电过孔111连通。
进一步的，通过溅射或热蒸发的方法在钝化层110的上方沉积形成透明导电层。
在一些实施例中，透明导电层的厚度为
透明导电层可以是ITO或者IZO，或者是其他的透明金属氧化物。
在本实施例的具体的实施方式中，半导体层50为金属氧化物半导体层。
需要说明的是，本申请的附图中，均只绘制出其中一个子像素区域的制作示意图，可以理解的是，本申请中的阵列基板包括多个子像素区域，因此，在本申请的阵列基板的制造方法中，所提到的在衬底基板10上形成栅极具体是指在阵列基板的每个子像素区域对应的区域中均形成栅极。对于栅极绝缘层30、半导体图形、源极601、漏极602的情况以此类推，此处不再赘述。
本实施例提供的阵列基板的制造方法，包括在衬底基板上沉积并形成栅极和扫描线；在栅极和扫描线上形成栅极绝缘层；在栅极绝缘层上沉积半导体层，并对半导体层进行刻蚀工艺，以形成半导体图形，其中，半导体图形包括第一半导体图形和第二半导体图形，第一半导体图形和栅极对应；在半导体图形的上方沉积源漏极金属层，并对源漏极金属层进行刻蚀工艺，以形成源极、漏极和数据线，其中，源极和漏极对应第一半导体图形，数据线和第二半导体图形对应。本实施例提供的阵列基板的制造方法，能够有效地减少寄生电容的产生。本实施例还提供一种阵列基板，采用上述的制造方法制造而成。其中，阵列基板的制造方法已在上述实施例中详细说明，在此，对方法不做赘述。
具体的，如图2g和图2h所示，本实施例提供的阵列基板包括层叠设置的衬底基板10和薄膜晶体管，薄膜晶体管包括依次层叠设置的栅极、栅极绝缘层30、半导体层50和源漏极金属层60，源漏极金属层60包括源极601、漏极602以及数据线90；半导体层50包括第一半导体图形501和第二半导体图形502，第一半导体图形501与栅极对应设置，并形成与源极601和漏极602接触的有源层，第二半导体图形502和数据线90对应设置。
本实施例提供的阵列基板中，通过在栅极绝缘层30与源漏极金属层60之间设置半导体层50，从而在源漏极金属层60和交叉的栅极线之间形成了金属—绝缘层—半导体—金属的MISM结构，能够降低走线交叉重叠区域的寄生电容，提升本实施例提供的阵列基板的性能。
本实施例提供的阵列基板还包括钝化层110和像素电极120，钝化层110形成于栅极上，像素电极120形成于钝化层110上。
为了避免本实施例提供的阵列基板产生拖尾现象，在本实施例中，数据线90的边缘和第二半导体图形502的边缘重合。
这样，通过在栅极绝缘层30与源漏极金属层60之间设置半导体层50，并对半导体层50进行刻蚀得到第二半导体图形502，增大源漏极金属层60与存储电容线20之间的距离，相当于电容串联结构，从而能够减小源漏极金属层60与存储电容线20之间形成的寄生电容。
如图2g和图2i所示，在本实施例的具体的实施方式中，半导体层50经蚀刻工艺之后能够形成位于开关区域内的第一半导体图形501以及位于走线区域内的第二半导体图形502，源漏极金属层60经蚀刻工艺之后形成位于开关区域内的源极601和漏极602以及位于走线区域内的数据线90，其中，数据线90的边缘和第二半导体图形502的边缘重合，能够有效避免出现拖尾，而且，能够增大源漏极金属层60与存储电容线20、像素电极120之间的距离，从而减小源漏极金属层60与扫描线40、像素电极120之间形成的寄生电容。
本实施例提供的阵列基板，包括层叠设置的衬底基板和薄膜晶体管，薄膜晶体管包括依次层叠设置的栅极、栅极绝缘层、半导体层和源漏极金属层，源漏极金属层包括源极、漏极以及数据线；半导体层包括第一半导体图形和第二半导体图形，第一半导体图形与栅极对应设置，并形成与源极和漏极接触的有源层，第二半导体图形和数据线对应设置。本实施例提供的阵列基板能够减小寄生电容，使得本实施例的阵列基板具有较好的性能。
本实施例还提供一种显示面板，包括上述的阵列基板，阵列基板包括层叠设置的衬底基板和薄膜晶体管，薄膜晶体管包括依次层叠设置的栅极、栅极绝缘层、半导体层和源漏极金属层，源漏极金属层包括源极、漏极以及数据线；半导体层包括第一半导体图形和第二半导体图形，第一半导体图形与栅极对应设置，并形成与源极和漏极接触的有源层，第二半导体图形和数据线对应设置。本实施例提供的阵列基板能够减小寄生电容，使得本实施例的阵列基板具有较好的性能，其中，数据线的边缘和第二半导体图形的边缘重合，能够有效改善拖尾缺陷，而且，能够增大源漏极金属层与存储电容线、像素电极之间的距离，从而减小源漏极金属层与存储电容线、像素电极之间形成的寄生电容，以提升本实施例提供的显示面板的显示效果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (7)
1.一种阵列基板的制造方法，其特征在于，包括：
在衬底基板上沉积并形成栅极和扫描线；
在所述栅极和所述扫描线上形成栅极绝缘层；
在所述栅极绝缘层上沉积半导体层，并对所述半导体层进行刻蚀工艺，以形成半导体图形，其中，所述半导体图形包括第一半导体图形和第二半导体图形，所述第一半导体图形和所述栅极对应；
在所述半导体图形的上方沉积源漏极金属层，并对所述源漏极金属层进行刻蚀工艺，以形成源极、漏极和数据线，其中，所述源极和所述漏极对应所述第一半导体图形，所述数据线和所述第二半导体图形对应；
对所述半导体层进行刻蚀工艺的掩膜版和对所述源漏极金属层进行刻蚀工艺的掩膜版的开口的至少部分边缘平齐，以使所述第二半导体图形和所述数据线具有相互重合的边缘；
形成所述数据线包括：
在所述半导体图形的上方沉积源漏极金属层，并对所述源漏极金属层进行刻蚀工艺，以使所述数据线的边缘和所述第二半导体图形的边缘重合。
2.根据权利要求1所述的阵列基板的制造方法，其特征在于，所述对所述半导体层进行刻蚀工艺，以形成半导体图形，具体包括：通过灰色调掩膜版或半色调掩膜版形成所述半导体图形，其中，所述灰色调掩膜版或所述半色调掩膜版具有完全透光区域、半透光区域和不透光区域。
3.根据权利要求1所述的阵列基板的制造方法，其特征在于，所述对所述半导体层进行刻蚀工艺，以形成半导体图形，具体包括：通过全掩膜版形成所述半导体图形，其中，所述全掩膜版具有完全透光区域和不透光区域。
4.根据权利要求2或3所述的阵列基板的制造方法，其特征在于，所述对所述源漏极金属层进行刻蚀工艺，以形成源极、漏极和数据线，具体包括通过全掩膜版工艺形成所述源极、所述漏极和所述数据线。
5.根据权利要求4所述的阵列基板的制造方法，其特征在于，所述半导体层为金属氧化物半导体层。
6.一种阵列基板，通过权利要求1-5任一项所述的阵列基板的制造方法制造而成，其特征在于，包括层叠设置的衬底基板和薄膜晶体管，所述薄膜晶体管包括依次层叠设置的栅极、栅极绝缘层、半导体层和源漏极金属层，所述源漏极金属层包括源极、漏极以及数据线；
所述半导体层包括第一半导体图形和第二半导体图形，所述第一半导体图形与所述栅极对应设置，并形成与所述源极和所述漏极接触的有源层，所述第二半导体图形和所述数据线对应设置；
所述数据线的边缘和所述第二半导体图形的边缘重合。
7.一种显示面板，其特征在于，包括权利要求6所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011041320.3A CN112185891B (zh) | 2020-09-28 | 2020-09-28 | 阵列基板的制造方法、阵列基板及显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011041320.3A CN112185891B (zh) | 2020-09-28 | 2020-09-28 | 阵列基板的制造方法、阵列基板及显示面板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112185891A CN112185891A (zh) | 2021-01-05 |
| CN112185891B true CN112185891B (zh) | 2023-05-30 |
Family
ID=73944973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011041320.3A Active CN112185891B (zh) | 2020-09-28 | 2020-09-28 | 阵列基板的制造方法、阵列基板及显示面板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112185891B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060036633A (ko) * | 2004-10-26 | 2006-05-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN110690232A (zh) * | 2019-10-23 | 2020-01-14 | 成都中电熊猫显示科技有限公司 | 阵列基板的制造方法、阵列基板及显示面板 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4570278B2 (ja) * | 2000-08-28 | 2010-10-27 | シャープ株式会社 | アクティブマトリクス基板 |
| US7209192B2 (en) * | 2001-09-26 | 2007-04-24 | Samsung Electronics Co., Ltd. | Thin film transistor array panel for liquid crystal display and method for manufacturing the same |
| KR101112540B1 (ko) * | 2004-10-25 | 2012-03-13 | 삼성전자주식회사 | 다중 도메인 박막 트랜지스터 표시판 |
| KR101202530B1 (ko) * | 2005-12-27 | 2012-11-16 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조방법 |
| CN101354507B (zh) * | 2007-07-26 | 2010-10-06 | 北京京东方光电科技有限公司 | 薄膜晶体管液晶显示器阵列基板结构及其制造方法 |
| CN101442056B (zh) * | 2007-11-23 | 2010-07-07 | 胜华科技股份有限公司 | 像素阵列基板 |
| KR101479140B1 (ko) * | 2008-03-13 | 2015-01-08 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| CN101593731B (zh) * | 2008-05-27 | 2013-03-13 | 奇美电子股份有限公司 | 有源元件阵列基板及其制作方法与液晶显示装置 |
| KR20120129593A (ko) * | 2011-05-20 | 2012-11-28 | 삼성디스플레이 주식회사 | 유기발광표시장치 및 그 제조방법 |
| KR20130066247A (ko) * | 2011-12-12 | 2013-06-20 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN203941365U (zh) * | 2014-07-09 | 2014-11-12 | 京东方科技集团股份有限公司 | 阵列基板、显示面板及显示装置 |
| KR102271115B1 (ko) * | 2015-02-13 | 2021-06-30 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| CN105629612B (zh) * | 2016-03-14 | 2019-04-05 | 昆山龙腾光电有限公司 | 薄膜晶体管阵列基板及其制作方法 |
| CN107132710B (zh) * | 2017-05-17 | 2021-01-26 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示面板 |
| KR102008418B1 (ko) * | 2017-08-17 | 2019-08-09 | 전자부품연구원 | 중첩 전하 용량 감소를 위한 표시 패널 및 이의 제조 방법 |
| CN107561799B (zh) * | 2017-08-25 | 2021-07-20 | 厦门天马微电子有限公司 | 一种阵列基板、显示面板及显示装置 |
| KR102054254B1 (ko) * | 2018-01-26 | 2019-12-10 | 전자부품연구원 | 중첩 전하 용량 감소를 위한 표시 패널 및 이의 제조 방법 |
| CN108878449B (zh) * | 2018-06-28 | 2020-07-03 | 京东方科技集团股份有限公司 | 阵列基板的制作方法、阵列基板及显示装置 |
| CN209014875U (zh) * | 2018-12-10 | 2019-06-21 | 惠科股份有限公司 | 一种阵列基板及显示装置 |
| CN110262145A (zh) * | 2019-06-11 | 2019-09-20 | 惠科股份有限公司 | 阵列基板、阵列基板的制作方法及显示面板 |
| CN110308598B (zh) * | 2019-06-12 | 2022-01-07 | 惠科股份有限公司 | 阵列基板、阵列基板的制作方法和显示面板 |
| CN111682030A (zh) * | 2020-06-22 | 2020-09-18 | 成都中电熊猫显示科技有限公司 | 修补后的阵列基板及修补方法、显示面板 |
-
2020
- 2020-09-28 CN CN202011041320.3A patent/CN112185891B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060036633A (ko) * | 2004-10-26 | 2006-05-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN110690232A (zh) * | 2019-10-23 | 2020-01-14 | 成都中电熊猫显示科技有限公司 | 阵列基板的制造方法、阵列基板及显示面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112185891A (zh) | 2021-01-05 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
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|
| GR01 | Patent grant | ||
| GR01 | Patent grant |