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CN112086123B - 失效位数目计数电路及非易失性半导体储存装置 - Google Patents

失效位数目计数电路及非易失性半导体储存装置 Download PDF

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CN112086123B CN202010311415.6A CN202010311415A CN112086123B CN 112086123 B CN112086123 B CN 112086123B CN 202010311415 A CN202010311415 A CN 202010311415A CN 112086123 B CN112086123 B CN 112086123B
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Abstract

失效位数目计数电路包含由串行电路构成的数据传送电路，在串行电路中开关组件经串联连接，开关组件经接通以用于来自每一页缓冲器部分的指示通过位的计算结果数据且经断开以用于指示失效位的计算结果数据；控制电路将计数启用信号输入至数据传送电路的输入端子，且依序传送计数启用信号直至下一开关组件对应于具有默认周期的频率而经由串行电路断开为止；且失效位数目计数电路包含频率计数器，在计数启用信号经输入至数据传送电路的一个输入端子之后直至计数启用信号达到数据传送电路的另一输出端子为止的频率的数目通过频率计数器经计数为失效位数目。

Description

失效位数目计数电路及非易失性半导体储存装置
技术领域
本发明涉及用于如闪存以及类似者的电可重写非易失性半导体储存装置(电可抹除可程序化只读存储器(electrically erasable programmable read-only memory；EEPROM))的失效位数目计数电路，且涉及配备有失效位数目计数电路的非易失性半导体储存装置。本申请案主张2019年6月12日申请的日本申请案第2019-109833号的优先权益。以上所提及的专利申请案的全部内容特此以引用的方式并入本文中，且成为本说明书的一部分
背景技术
NAND型非易失性半导体储存装置为已知的，其中多个内存胞元晶体管(下文中称为内存胞元)经串联连接在位线与源极线之间以构成NAND串且实现高整合度(例如，参见专利文献1至专利文献4)。
在EEPROM闪存中，尤其在NAND型闪存中，数据写入及数据读取通常执行于页单元中且藉此高速数据写入及数据读取可有效地经执行，且数据抹除通常执行于包含多个页的区块单元中且藉此高速数据抹除可经执行。由于NAND型闪存经加载有误差校正码(errorcorrecting code；ECC)电路，即使误差在读取及写入操作期间产生，但误差可通过加载的误差校正码电路进行校正，且因此可校正失效位数目经包含。
NAND型闪存包含由多个数组区块或内存区块组成的数组；大体而言，数组包含可接受的不良区块且不良区块基本上不使用。当在装运之前对经封装或成品NAND型闪存组件执行测试操作时，在判定内存装置为数组的正常数组区块中的至少一者包含失效位的内存装置时舍弃所述内存装置。若在测试操作中找到的数组区块的失效位的数目并不超出可校正失效位数目，则包含测试操作中判定的不良区块的NAND型闪存可使用误差校正码电路且藉此改进良率。
鉴于此，提出一种方法，其中连接至页缓冲器的失效位数目电路经配置以在较短时间下计数失效位数目(例如，参见专利文献5)。
另外，在专利文献6中，提出一种用于正确地计数在程序化非易失性半导体储存装置中的数据或读取数据的过程中产生的失效位的数目且用于改进良率的失效位数目计数方法。在失效位数目计数方法中，失效位侦测区块对应于失效位侦测命令信号而操作，判定由行选择电路选择的数据位是否包含失效位，且输出遵从判定结果的失效旗标信号。失效位数目器及锁存区块相对于在对应于失效旗标信号而选择的内存胞元列中储存的数据位来计数失效位的数目，且储存指示所计数的失效位的数目的失效码。数据输出缓冲区块读出失效码且在失效位读取命令信号的激活间隔之间使失效码与启用信号同步，且通过输入输出引脚将失效码输出至外部。
图1为表示在现有实例的NAND型闪存中使用的页缓冲器201及失效位侦测电路的构成的方块图。
图1的电路包含MOS晶体管Q201至MOS晶体管Q206及作为失效诊断电路的反相器202以及允许作为临限电流的参考电流iRef(n+0.5)流动的电流源203。本文中，n为伪诊断设定值(自然数)。对应于来自页缓冲器201的数据的电压经施加至MOS晶体管Q203的闸极，且默认偏压电压JDG经施加至MOS晶体管Q204的闸极。MOS晶体管Q201、MOS晶体管Q202构成电流镜电路，且对应于页缓冲器电路20的数据的侦测电流iPB自MOS晶体管Q201朝向MOS晶体管Q203、MOS晶体管Q204流动，且对应于侦测电流iPB的电流流动至MOS晶体管Q202。另一方面，对应于流动至MOS晶体管Q206的参考电流iRef(n+0.5)的电流流动至MOS晶体管Q205；基于在侦测点T1处基于自MOS晶体管Q202朝向MOS晶体管Q205流动的电流而产生的电压，作为诊断电路的反相器202输出指示通过位或失效位的计算结果数据(下文中称为CR数据)RESULT。
本文中，例如，围绕页缓冲器201的MOS晶体管Q204影响芯片大小，且因此MOS晶体管Q204设计为尽可能小的，且MOS晶体管Q202的大小取决于规格而判定。
[相关技术文献]
[专利文献]
[专利文献1]日本特许公开第9-147582号。
[专利文献2]日本特许公开第2000-285692号。
[专利文献3]日本特许公开第2003-346485号。
[专利文献4]日本特许公开第2001-028575号。
[专利文献5]日本特许公开第2002-140899号。
[专利文献6]日本特许公开第2002-197898号。
发明内容
花费大量时间通过正常读取操作来确认所有页缓冲器的数据(图1的页缓冲器201的输出)，且连接至数据总线以用于处理以上数据的计数器电路亦为需要的，且因此计数器电路由模拟操作方式构成，在所述模拟操作方式中使用共同连接至所有页缓冲器的普通布线。在此情形下，模拟操作受到噪声或组件变化影响。另外，页缓冲器201的数目极大且晶体管大小极小，且因此有必要检查由变化造成的电流效应。另外，因为此方式受到噪声影响，故存在其他操作不以相同时序并行执行且操作时间因此增加的问题。此外，因为失效位侦测电路为模拟电路，故存在侦测准确度通常对于规格不足够的问题。
本发明解决以上问题且提供能够相较于现有技术以更高准确度及更快速度操作的失效位数目计数电路以及配备有失效位数目计数电路的非易失性半导体储存装置。
用于本发明的一个态样的非易失性半导体储存装置的失效位数目计数电路包含：
非易失性内存胞元数组，由多个内存胞元组成；以及控制电路，控制由多个区段(segment)组成的数据经由页缓冲器写入至内存胞元数组中及经由页缓冲器自内存胞元数组读取数据，且计数在写入或读取期间产生的失效位的数目；
其中页缓冲器划分为具有默认容量的多个页缓冲器部分以用于输出指示通过位或失效位的计算结果数据(CR数据)；
失效位数目计数电路包含由串行电路构成的数据传送电路，在所述串行电路中多个开关组件经串联连接，所述开关组件经接通以用于来自页缓冲器部分中的每一者的指示通过位的CR数据且经断开以用于指示失效位的CR数据；
控制电路将计数启用信号输入至数据传送电路的一个输入端子，且依序传送计数启用信号直至下一开关组件对应于具有默认周期的频率而经由串行电路断开为止；以及
失效位数目计数电路包含频率计数器，在计数启用信号经输入至数据传送电路的一个输入端子之后直至计数启用信号达到数据传送电路的另一输出端子为止的频率的数目通过频率计数器计数为失效位数目。
因此，根据本发明的失效位数目计数电路，提供一种能够相较于现有技术以更高准确度及更快速度操作的失效位数目计数电路。
附图说明
图1为表示在现有实例的NAND型闪存中使用的页缓冲器及失效位侦测电路的构成的方块图。
图2为表示实施例的NAND型闪存的构成实例的方块图。
图3A为表示图2中的页缓冲器电路20的构成实例的电路图。
图3B为表示图3A中的页缓冲器电路20的操作的信号的时序图。
图3C为表示包含变体的页缓冲器电路20的电路的构成实例的电路图。
图4为表示图3中的页缓冲器电路20的操作的图式且为表示来自前一级及自数据锁存重置至频率计数器17的传送数据的传送期间的时序图。
图5为表示传送图3中的三个频率计数器17-0至频率计数器17-2的失效位数目的数据的电路的方块图。
图6为表示图3中的页缓冲器电路20的构成实例及操作实例的电路图。
图7为表示图6中的页缓冲器电路20的操作实例的时序图。
图8为表示在图3中的页缓冲器电路20的构成中的CR数据重置期间的初始状态的信号电平的电路图。
图9为表示在图3中的页缓冲器电路20的构成中当本级(self-stage)的CR数据为通过位且来自前一级的传送数据处于L电平时的信号电平的电路图。
图10为表示在图3中的页缓冲器电路20的构成中当本级的CR数据为通过位且来自前一级的传送数据处于H电平时的信号电平的电路图。
图11为表示在图3中的页缓冲器电路20的构成中当本级的CR数据为失效位且来自前一级的传送数据处于L电平时的信号电平的电路图。
图12为表示在图3中的页缓冲器电路20的构成中当来自前一级的传送数据处于H电平且本级的CR数据自失效位变为通过位时的信号电平的电路图。
图13为表示图3中的页缓冲器电路20的数据传送电路16的操作实例的电路图。
图14为表示图3中的数据传送电路16中的数据传送期间Ttr的时序图。
图15为表示变体的页缓冲器电路20A的构成实例的电路图。
具体实施方式
在下文中，参考图式描述本发明的实施例。此外，对相同或类似组件添加相同符号。
图2为表示实施例的NAND型闪存的构成的方块图。
在图2中，此实施例的NAND型闪存包含：芯片操作控制电路30，控制NAND型闪存的芯片操作；内存胞元数组10；芯片操作控制电路18，由中央处理单元(central processingunit；CPU)构成以用于控制NAND型闪存的操作及列控制电路12；高电压产生电路13，产生程序化电压以及类似者；页缓冲器电路20，包含数据重写、数据读取以及数据锁存；数据输入输出缓冲器22，暂时经由输入输出端子21来储存数据输入及输出；熔丝控制电路(未示出)，控制内存胞元数组10中的熔丝区的数据；以及熔丝缓存器(未示出)，暂时储存熔丝区的数据。本文中，页缓冲器电路20包含页缓冲器14、行控制电路30、CR数据锁存器15、数据传送电路16以及频率计数器17。此外，CR数据锁存器15、数据传送电路16以及频率计数器17构成失效位数目计数电路19。
在内存胞元数组10中，串联连接具有堆栈闸极结构且电可重写的多个非易失性内存胞元，且形成NAND胞元单元。由一个字线选择的内存胞元的范围为一个页，所述页为写入及读取的单元。具有一个页或一个页的整数倍的范围的多个NAND胞元单元的范围为一个区块，所述区块为数据抹除的单元。页缓冲器14为重写及读取电路且包含感测放大器电路及锁存电路，所述锁存电路经配置以用于每一位线以执行页单元的数据写入及读取。
本文中，内存胞元数组10具有简化构成且可通过多个位线共享页缓冲器。在此情形下，在数据写入或读取操作期间选择性地连接至页缓冲器的位线的数目为一个页的单元。另外，示出用于胞元数组与一个输入输出端子21之间的数据输入及输出的胞元数组的范围。包含列译码器的列控制电路12及包含行译码器的行控制电路30分别经配置以选择内存胞元数组10的字符线及位线。行控制电路30通过由CPU组成的芯片操作控制电路18控制，且计数具有默认数据长度的每一区域中的失效位数目的失效位数目计数电路19连接至行控制电路30；行控制电路30执行自数据输入输出缓冲器22写入及抹除数据及将数据读取至数据输入输出缓冲器22的序列控制。另外，高电压产生电路13产生在数据重写、抹除及读取中使用的升压高电压或中间电压。
在图2中，数据输入输出缓冲器22用于数据的输入及输出以及地址信号的输入。也就是说，在输入输出端子21与页缓冲器14之间经由数据输入输出缓冲器22、数据线以及行控制电路30来执行数据传送。来自输入输出端子21的地址信号输入经保持在行控制电路30中的地址缓存器中且经发送至列控制电路12及行控制电路30中的行译码器以待译码。操作控制命令也为来自输入输出端子21的输入。输入的命令经译码且保持在默认命令缓存器中，且藉此控制行控制电路30。另外，各种外部控制信号经采用至芯片操作控制电路18中，且内部控制信号对应于操作模式而产生。内部控制信号用于控制数据输入输出缓冲器22中的数据锁存、数据传送以及类似者，且内部控制信号进一步发送至行控制电路30以执行操作控制。
在图2中，页缓冲器14经连接至CR数据锁存器15。指示内存胞元数组10的每一存储器单元中由页缓冲器14诊断的通过位或失效位的页缓冲器数据(下文中称为PB数据)暂时储存为用于CR数据锁存器15中的每一频率CLB的初始值，且此后，储存的CR数据基于来自前一级的传送数据而改变。如参考表1稍后详细地描述，基于储存于CR数据锁存器15中的CR数据及来自前一级的数据，即来自数据传送电路16的传送数据或PBC数据(对应于PB数据且具有与PB数据的值相同的值的数据；此外，自本级的数据传送电路16传输至下一级的数据传送电路16的数据为来自前一级的来自传送数据传送电路16的传送数据或本级的PBC数据，但为便于说明，数据统称为“传送数据”)，本级的数据传送电路16计算及判定待传输至下一级的数据(传送数据或PBC数据)且将数据传输至下一级的数据传送电路16。随后，在具有对应于失效数目的数目的频率CLKB之后，向上计数信号CNTUPB通过数据传送电路16传送至频率计数器17，且失效位数目通过由频率计数器17计数的频率数目表示。失效位数目经传送至作为CPU的芯片操作控制电路18且总失效位数目经计数。此外，频率CLKB为以默认周期重复的频率信号。
图3A为表示图2中的页缓冲器电路20的构成实例的电路图，且图3B为表示图3A中的页缓冲器电路20的操作的信号的时序图。另外，图4为表示图3A中的页缓冲器电路20的操作的图式，且为表示来自前一级及自数据锁存重置至频率计数器17的传送数据的传送期间的时序图。图3A表示作为2K位页缓冲器电路20的ECC32位/512位的构成实例。在此实例中，页缓冲器电路20划分为用于失效位数目的八个区段。
在图3A中，页缓冲器14、CR数据锁存器15以及数据传送电路16的P信道MOS晶体管Pn经配置以用于每一位，且指示通过位或失效位的CR数据FAIL0至CR数据FAIL255经由CR数据锁存器15自页缓冲器14施加至MOS晶体管Pn的每一闸极。本文中，CR数据FAIL0至CR数据FAIL255在通过位的情形下处于L电平且对应P通道MOS晶体管Pn经接通；另一方面，CR数据FAIL0至CR数据FAIL255在失效位的情形下处于H电平且对应P通道MOS晶体管Pn经断开。在数据传送电路16中，例如，255个MOS晶体管Pn(n＝0、1、2、…、255)经串联连接；计数启用信号CNTEN经施加自串行电路的一侧，且向上计数信号CNTUPB的脉冲在具有对应于失效数目的数目的频率CLKB之后自另一侧输出。也就是说，当向上计数信号CNTUPB自L电平变为H电平时，由频率计数器17计数的频率CLKB的频率数目表示失效数目。本文中，如图4中所示，在基于频率CLKB而检查来自前一级的传送数据之后自使用CR数据锁存器15的数据锁存重置直至下一频率CLKB，一个频率CLKB对应于一个失效位(在图3A中，相对于1位页缓冲器14的失效)且失效数目可基于由频率计数器17计数的频率数目而获得。此外，参考图6至图14详细描述数据传送电路16的具体操作。
在图3A中，例如，用于测试的失效位设定值FBS(可接受的失效值)经输入至频率计数器17，当失效计数值大于失效位设定值FBS时，频率计数器17的计数数据CNTRESULT2<7:0>经输出至芯片操作控制电路18，且当失效计数值小于失效位设定值FBS时，频率计数器17的操作停止。大体而言，不必要的计数可经抑制，且操作时间的增加可通过设置规格值的最大失效数目而防止。另一方面，在测试期间释放限制，且计数器保持操作直至侦测到目标区域中的所有失效位为止。也就是说，在实施例中，若当256个页缓冲器14经连接，且PB数据的所有位为失效时，则频率至多计数256次。
图3B为表示图3A中的页缓冲器电路20的操作的信号的时序图。在下文中，以下描述失效位设定值FBS。
关于失效位集值FBS，以设置频率CLK+1的脉冲时间形式自CPU输出屏蔽信号，且下一频率CLK在不考虑计数的情况下自计数数据NTRESULT0-2<7:0>输出信息信号。在稍后描述的图8的情形下，256位失效表述为需要的且因此计数数据NTRESULT0-2<7:0>由例如8位总线传输。本文中，通过非易失性半导体储存装置的规格来判定总线宽度。举例而言，当仅计数至32位时，总线宽度可为5位。因此，在此范围中设置失效位设定值FBS。
图3B中的实例1表示失效数目小于失效位设定值FBS的情形，且实例2表示失效数目超过失效位设定值FBS的情形。本文中，在实例1中存在三个频率，且因此输出3位失效信息信号。另外，实例2表示4位失效的情形，且当失效位设定值FBS经设置为3位时，失效位设定值FBS在(n+1)的第四频率处处于H电平。此时，判定当CNTUPB仍处于L电平时，计数数据CNTRESULTn<3:0>的输出值皆变为“1”，且失效数目在超出芯片操作控制电路(CPU)18具有的当前频率数目的情形下超出失效位设定值FBS的可接受范围或可接受值。若所有区段(sector)皆在情形中的任一者下，则停止频率CLK的产生且移动至下一操作。此外，本文中，失效位设定值FBS也可设置用于每一区段，但总线宽度增大。
此外，实例为计数数据CNTRESULTn<3:0>的输出值皆变为“1”，且在此情形下输出值可在专用在线传输。
图3C为表示包含变形例的页缓冲器电路20的电路的构成实例的电路图。在图3A中，频率计数器17经配置于失效位数目计数电路19中，但本发明不限于此，如图3C中所示，频率计数器17可经配置于由CPU构成的芯片操作控制电路18中。在图3C中，失效位设定值FBS可建构于芯片操作控制电路(CPU)18中作为频率计数器17A。频率计数器17A操作直至所有区段的操作结束为止，且储存输出每一计数数据CNTUPB<7:0>的时间点的值。然后，操作类似于图3A中的电路。
此外，在图2至图14的实施例中，每一级的页缓冲器14处理8位PB数据，且串联连接256个数据传送电路16以处理256位PB数据，但这些数值为实例，且本发明不限于此且可以是其他数值。另外，在实施例中，八位中的仅一个位由一个级的CR数据锁存器15锁存且由数据传送电路16计算，且用于8位PB数据的失效数目可通过重复一连串失效位数目操作八次来首次判定。
图5为表示传送图3A中的三个频率计数器17-0至频率计数器17-2的失效位数目的数据的电路的方块图。在图5中，来自频率计数器17-0至频率计数器17-2中的每一者的失效位数目的数据CNTRESULT0-2<7:0>经传送至芯片操作控制电路18，且总失效位数目经计算。如图3A及图5清晰可见，可接受的失效数目可通过计算三个连续区块(三个频率计数器17-0至17-2)的失效数目的总和而增大。当由存储器控制器表示的起始地址为弹性(flexible)的时，作为规格的512位单元在何处为未知的。因此，通常，在所有区块中将其设置为低于规格(例如，32位)数目(也就是说，如上文所描述，电路由使用与所有页缓冲器相同地连接的布线的模拟操作方式构成)。
图6为表示图3A中的页缓冲器电路20的构成实例及操作实例的电路图。在图6的操作实例中，当处于H电平的失效信号(也就是说，3位失效位)经施加至MOS晶体管P1、MOS晶体管P2、MOS晶体管P254的每一闸极时，目标PB14经设置为连接至MOS晶体管P254的页缓冲器。
在图6中，在输入计数启用信号CNTEN之前的初始状态中，MOS晶体管P1、MOS晶体管P2、MOS晶体管P254经断开，另一方面，其余MOS晶体管P0、MOS晶体管P3至MOS晶体管P253、MOS晶体管P255经接通。也就是说，当在此状态下输入计数启用信号CNTEN时，计数启用信号CNTEN穿过MOS晶体管P0且达到处于初始断开状态的MOS晶体管P1的源极。如下文详细地描述，对于每一重复频率CLKB，在计数启用信号CNTEN的脉冲在处于断开状态中的MOS晶体管Pn中停止之后，计数启用信号CNTEN最后输出至整个数据传送电路16的输出端子。本文中，当输出端子自L(初始)电平变为H(已传送)电平时，也就是说，频率计数值在处于H电平的向上计数信号CNTUPB经输出时表示失效数目。
图7为表示在图6中的页缓冲器电路20的操作实例的情形下的操作的时序图。本文中，目标PB14为连接至MOS晶体管P254的页缓冲器且在3位失效位的情形下。
在图7中的时间t1至时间t2期间，CR数据自页缓冲器14锁存至CR数据锁存器15。随后，MOS晶体管P1的CR数据在时间t2至时间t3期间传送，且MOS晶体管P2的CR数据在时间t3至时间t4期间传送。此外，传送延迟持续时间Td表示在前一失效位的MOS晶体管Pn很远时发生的CR数据传送的延迟持续时间(在图6及图7的操作实例中，MOS晶体管P3至MOS晶体管P253经接通)。因此，频率CLKB的速率基于此而设置。随后，在时间t4之后，执行目标PB的CR数据锁存器15的重置，且最后在三个频率CLKB中将作为输出信号的处于H电平的向上计数信号CNTUPB输出至数据传送电路16的输出端子。也就是说，频率计数器17的频率计数值在处于H电平的向上计数信号CNTUPB经输出时表示失效数目。
图8为表示在图3A中的页缓冲器电路20的构成中的CR数据重置期间的初始状态的信号电平的电路图。此外，在图8至图12中，表示CR数据锁存器15及数据传送电路16相对于1位(8位)页缓冲器14的部分。
在图8中，页缓冲器14为通过并联连接具有共享行地址的八个页缓冲器部分来构成的页缓冲器的1位部分。页缓冲器14包含MOS晶体管Q101至MOS晶体管Q172，且将选自一个位的页缓冲器14的1位PB数据传送至CR数据锁存器15作为用于临时存储的初始值；此后，所储存的CR数据基于来自前一级的传送数据而改变。CR数据锁存器15包含MOS晶体管Q1至MOS晶体管Q6；本文中，MOS晶体管Q1至MOS晶体管Q4构成暂时锁存CR数据的锁存电路，且锁存的CR数据经施加至数据传送电路16的MOS晶体管Pn的闸极及MOS晶体管Q17的闸极。
数据传送电路16包含MOS晶体管Q11至MOS晶体管Q17以及NAND闸极N1至NAND闸极N3。本文中，MOS晶体管Q11、MOS晶体管Q12构成CR数据重置电路16R。仅当FAIL、JDn-1以及CLK的输入信号皆处于H电平时，NAND闸极N1改变状态。NAND闸极N1、NAND闸极N2构成锁存电路且基于频率CLKB以及类似者而锁存来自前一级的传送数据JDn-1。此外，当锁存电路经重置或数据处理的结果反映于锁存电路中时，MOS晶体管Q11、MOS晶体管Q12进行操作。
在图8中，JDn-1表示来自前一级的传送数据，且端子自前一级连接至传送数据传送电路16；此外，数据传送电路16的初始级连接至计数启用信号CNTEN的信号源。另外，如稍后描述的表1中所示，JDn表示基于来自前一级的传送数据JDn-1及本级的CR数据而计算的至下一级的传送数据(如上文所描述，来自前一级的传送数据及本级的PBC数据(图11))，且端子经连接至下一级的数据传送电路16。此外，数据传送电路16在处于最末级(P255)时经连接至频率计数器17。MOS晶体管Q15经配置以用于传送数据Jn的节点的初始重置；Q13、Q14以及Q16构成传送电压供应电路，且多个数据传送电路16的相应P通道MOS晶体管Pn经串联连接，且因此在处于H电平的计数启用信号CNTEN通过通过位的CR数据来传送以使得传送速度的降低由于MOS晶体管的导通电阻的增大而并不发生之后，自电路供应H电平的默认电压，且藉此可避免以上问题且可实现高速数据传送。
P通道MOS晶体管Pn为对应于由本级的CR数据锁存器15锁存的CR数据而接通或断开的开关组件；以及P信道MOS晶体管Pn在CR数据为通过位(L电平)时接通且在CR数据为失效位(H电平)时断开。本文中，在失效位的CR数据存在的级处停止数据传送，且在CR数据在所有级处为失效位的情形下一次将计数启用信号数据传送至传送电路16的输出端子。此外，重置信号SRST(SRSTB为反转信号)为用于重置MOS晶体管Pn的串的信号，且用于接通P通道MOS晶体管Pn的上部锁存电路基于重置信号LRST而通过CR数据重置电路16R进行重置。
本文中，图8中的数据传送电路16的操作表示于下表1中。
表1
Figure BDA0002457741650000111
此外，变型4表示在图12中的转变之前的状态。另外，图8中的页缓冲器电路20的每一信号的含义如下。
DATAB<7:0>：页缓冲器14的读取数据(PB数据)的反相数据(通过位＝L，失效位＝H)
JDG<7:0>：用于输出CR数据的逻辑(对照)信号；对于每一页缓冲器执行信号的操作，且在一个操作中仅存在一个目标页缓冲器
RDEN：基本上通过JDG<7:0>信号的OR逻辑产生的用于将PB数据带入CR数据锁存器15中的信号
LRST：在锁存重置时及来自前一级的传送数据JDn-1经带入锁存器(通过N1、N2)时的信号
SRST、SRSTB：用于重置P通道MOS晶体管Pn的串的信号
CLKB：用于计数失效数目的低启用频率
JDn-1：来自前一级的传送数据
JDn：基于来自前一级的传送数据及本级的CR数据的传送数据；初始状态中及作为通过位时JDn-1直接变为JDn
图9为表示在图3中的页缓冲器电路20的构成中当本级的CR数据为通过位且来自前一级的传送数据处于L电平时的信号电平的电路图。另外，图10为表示在图3中的页缓冲器电路20的构成中当本级的CR数据为通过位且来自前一级的传送数据处于H电平时的信号电平的电路图。
如图9及图10中所示，当本级的CR数据为通过位时，前一级的传送数据在不考虑前一级的CR数据的状态及频率CLK的状态的情况下直接传送至下一级。举例而言，当所有锁存的PB数据为通过位时，当计数启用信号CNTEN处于H电平时，数据传送在不考虑频率CLK的信号电平的情况下一次完成直至最末级。此时，构成传送电压供应电路(电力供应电路)的MOS晶体管Q15、MOS晶体管Q16也依序接通，且因此由电压降造成的传送速度降低并不发生。
图11为表示在图3A中的页缓冲器电路20的构成中当本级的CR数据为失效位且来自前一级的传送数据处于L电平时的信号电平的电路图。另外，图12为表示在图3A中的页缓冲器电路20的构成中当来自前一级的传送数据处于H电平且本级的CR数据自失效位变为通过位时的信号电平的电路图。
如图11中所示，当本级的CR数据为失效位时，CR数据经重写至传送数据；另一方面，仅当本级的CR数据为失效位且来自前一级的传送数据处于L电平时，作为对应于PB数据的数据的PBC数据自MOS晶体管Q17传送至下一级。也就是说，当PB数据为失效位时，根据CR数据锁存器15及DATAB中的PASS＝L为PB数据的反相数据的事实，数据的极性的确为相同的，且因此PB数据可通过失效位(初始CR数据)以伪方式传输至传送串。在此实施例中，伪PB数据称为PBC。
然而，如图12中所示，当来自前一级的传送数据处于H电平时，频率CLKB＝L的状态用作用于数据处理的触发，且重置信号LRST在频率CLKB＝L的状态期间经设置为H电平，且藉此作为经锁存PB数据的CR数据经反相且CR数据锁存器15的CR数据经重写至通过位中。因此，接通P通道MOS晶体管Pn且将来自前一级的传送数据传送至下一级。传送数据在下一级之后经传送直至失效位的级，且若不存在失效位，则传送数据经一次传送直至最末级。此外，表1中的变型4表示在图12中的转变之前的状态。
图13为表示图3A中的页缓冲器电路20的数据传送电路16的操作实例的电路图。另外，图14为表示图13中的数据传送电路16中的数据传送期间Ttr的时序图。
图13表示3位的失效位的情形；在图14中，可重写一个失效位的CR数据且在数据传送期间Ttr中可传送来自前一级的传送数据，且可传送处于H电平的计数启用信号CNTEN直至三个频率CLKB处的最末级。也就是说，来自数据传送电路16的输出端子的处于H电平的计数启用信号CNTEN变为向上计数信号CNTUPB(向上计数的反相，指代反相计数延续信号)，且频率计数器17可判定当侦测到向上计数信号CNTUPB时计数的频率数目为失效位数目。
如上文所描述，串联连接P信道MOS晶体管Pn的数据传送电路16用于基于频率CLKB来传送CR数据，且当输入至数据传送电路16的处于H电平的计数启用信号CNTEN达到频率计数器17时计数的频率CLK数目经计数为失效位数目。因此，CR数据的失效位数目可相较于现有技术以更高准确度及更快速度计数。
变形例
图15为表示变形例的页缓冲器电路20A的构成实例的电路图。图15中的页缓冲器电路20A在以下点中不同于图8中的页缓冲器电路20。
(1)包含取代CR数据锁存器15的CR数据传送电路15A。
(2)包含取代数据传送电路16的数据传送电路16A。
在下文详细地描述不同点。
在图15中，CR数据传送电路15A包含MOS晶体管Q21至MOS晶体管Q22。相较于CR数据锁存器15，CR数据传送电路15A不具有锁存功能且仅传送CR数据。连同电路的改变，用MOS晶体管Q11、MOS晶体管Q12、MOS晶体管Q18的电路部分替换数据传送电路16的MOS晶体管Q11至MOS晶体管Q12的电路部分，且用反相器INV1替换NAND闸极N3。
除了数据传送电路16A仅具有传送CR数据的功能之外，如上构成的页缓冲器电路20A具有类似效应。
在以上实施例中，P通道MOS晶体管Pn串联连接于数据传送电路16中，但本发明不受限于此，且通过位及失效位的逻辑可经反相以串联连接N通道MOS晶体管。另外，MOS晶体管Pn可为可通过控制端子控制以接通或断开的开关组件。
在以上实施例中，描述NAND型闪存，但本发明不受限于此且可用于NOR型闪存或其他各种非易失性半导体存储装置。
1位组页缓冲器部分用于图3A中的页缓冲器电路20，且1位组页缓冲器部分用于图8至图12中的页缓冲器电路20，但本发明不受限于此，且连接至每一MOS晶体管Pn的页缓冲器部分可为具有默认容量的页缓冲器。
[工业实用性]
如上文详细地描述，根据本发明的失效位数目计数电路，可提供能够相较于现有技术以更高准确度及更快速度操作的失效位数目计数电路。
【符号说明】
10:内存胞元数组
12:列控制电路
13:高电压产生电路
14、201:页缓冲器
15:CR数据锁存器
15A:CR数据传送电路
16、16A:数据传送电路
16R:CR数据重置电路
17、17A、17-0、17-2:频率计数器
18:芯片操作控制电路
19:失效位数目计数电路
20、20A:页缓冲器电路
21:输入输出端子
22:数据输入输出缓冲器
30:行控制电路
202、INV1:反相器
203:电流源
CLKB:频率
CNTEN:计数启用信号
CNTUPB:向上计数信号
FAIL0、FAIL255:CR数据
FBS:失效位设定值
iPB:侦测电流
JDG:默认偏压电压
N1、N2、N3:NAND闸极
Pn、P0、P1、P2、P3、P253、P254、P255:P通道MOS晶体管
Q1、Q4、Q6、Q11、Q12、Q13、Q14、Q15、Q16、Q17、Q18、Q21、Q22、Q101、Q172、Q201、Q202、Q203、Q204、Q205、Q206:MOS晶体管
RESULT:计算结果数据
SRST、LRST:重置信号
T1:侦测点
t1、t2、t3、t4时间
Td:传送延迟持续时间
Ttr:数据传送期间

Claims (8)

1.一种用于非易失性半导体储存装置的失效位数目计数电路，包括：
非易失性内存胞元数组，由多个内存胞元组成；以及控制电路，控制由多个区段组成的数据经由页缓冲器写入至所述内存胞元数组中及经由所述页缓冲器自所述内存胞元数组读取数据，且计数在所述写入或所述读取期间产生的失效位的数目；
其中所述页缓冲器经划分为具有默认容量的多个页缓冲器部分以用于输出指示通过位或失效位的计算结果数据；
所述失效位数目计数电路包含由串行电路构成的数据传送电路，在所述串行电路中多个开关组件经串联连接，所述开关组件经接通以用于来自所述页缓冲器部分中的每一者的指示通过位的所述计算结果数据且经断开以用于指示失效位的所述计算结果数据；
所述控制电路将计数启用信号输入至所述数据传送电路的一个输入端子，且依序传送所述计数启用信号直至下一开关组件对应于具有默认周期的频率而经由所述串行电路断开为止；以及
所述失效位数目计数电路包含频率计数器，在所述计数启用信号经输入至所述数据传送电路的一个输入端子之后直至所述计数启用信号达到所述数据传送电路的另一输出端子为止的所述频率的数目通过所述频率计数器计数为失效位数目。
2.如权利要求1所述的用于非易失性半导体储存装置的失效位数目计数电路，其中所述频率计数器经建构于用于控制所述非易失性半导体储存装置的芯片操作的运算电路中。
3.如权利要求1所述的用于非易失性半导体储存装置的失效位数目计数电路，其中当来自前一级的所述数据传送电路的传送数据为失效位且所述计算结果数据指示失效位时，所述数据传送电路将对应于所述页缓冲器的所述数据的数据传输至下一级的所述数据传送电路。
4.如权利要求1所述的用于非易失性半导体储存装置的失效位数目计数电路，进一步包括计算结果数据锁存器，所述计算结果数据锁存器暂时锁存来自所述页缓冲器部分中的每一者的指示通过位的所述计算结果数据且接着将所述计算结果数据传送至所述开关组件中的每一者的控制端子。
5.如权利要求1所述的用于非易失性半导体储存装置的失效位数目计数电路，包括分别对应于多个页缓冲器的多个频率计数器，
其中所述控制电路通过将来自所述多个频率计数器的失效位的数目相加来整体地计算所述多个页缓冲器的失效位的数目。
6.如权利要求1所述的用于非易失性半导体储存装置的失效位数目计数电路，其中所述开关组件中的每一者为P通道MOS晶体管。
7.如权利要求1所述的用于非易失性半导体储存装置的失效位数目计数电路，其中所述数据传送电路进一步包括电力供应电路，所述电力供应电路将默认电压施加至所述串行电路以用于传送所述计算结果数据使得传输速度的降低由于所述多个开关组件的导通电阻增大而并不发生。
8.一种非易失性半导体储存装置，包括如权利要求1所述的失效位数目计数电路。
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