Nothing Special   »   [go: up one dir, main page]

JP4250325B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP4250325B2
JP4250325B2 JP2000335180A JP2000335180A JP4250325B2 JP 4250325 B2 JP4250325 B2 JP 4250325B2 JP 2000335180 A JP2000335180 A JP 2000335180A JP 2000335180 A JP2000335180 A JP 2000335180A JP 4250325 B2 JP4250325 B2 JP 4250325B2
Authority
JP
Japan
Prior art keywords
current
circuit
cell array
memory cell
latch circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000335180A
Other languages
English (en)
Other versions
JP2002140899A5 (ja
JP2002140899A (ja
Inventor
浩司 細野
民雄 池橋
智晴 田中
賢一 今宮
寛 中村
健 竹内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2000335180A priority Critical patent/JP4250325B2/ja
Priority to KR10-2001-0067359A priority patent/KR100483640B1/ko
Priority to US09/985,017 priority patent/US6507518B2/en
Publication of JP2002140899A publication Critical patent/JP2002140899A/ja
Priority to US10/315,050 priority patent/US6657896B2/en
Priority to US10/674,404 priority patent/US6859401B2/en
Publication of JP2002140899A5 publication Critical patent/JP2002140899A5/ja
Application granted granted Critical
Publication of JP4250325B2 publication Critical patent/JP4250325B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436Arrangements for verifying correct programming or erasure
    • G11C16/344Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445Circuits or methods to verify correct erasure of nonvolatile memory cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436Arrangements for verifying correct programming or erasure
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436Arrangements for verifying correct programming or erasure
    • G11C16/3454Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459Circuits or methods to verify correct programming of nonvolatile memory cells

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【0001】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するもので、特にフラッシュメモリにおける書き込み動作や消去動作におけるベリファイ読み出し結果の検出方法に係り、一括処理単位の大きいフラッシュメモリに好適なものである。
【0002】
【従来の技術】
フラッシュメモリにおいては、ページ単位でデータを書き込んだり、ページ単位あるいは複数ページ単位の消去動作を行うことによって、実効的に書き込み速度や消去速度を向上している。ページ単位の書き込み動作においては、書き込みデータをシリアルに入力して1ページ分のレジスタに入力した後、書き込みパルス印加動作とベリファイ読み出し動作を行い、ページ内のデータ全てが書き込みできるまで、書き込みパルス印加動作とベリファイ読み出し動作が繰り返される。この時、ページ内の全てのデータが書き込まれたかどうかの判定には、従来、次の2つの方法が用いられている。
【0003】
第1の方法は、書き込みパルス印加動作の後のベリファイ読み出し後に、ページ内のレジスタには、ベリファイ読み出し結果がラッチされているので、このデータをページ内全てのレジスタから読み出すことによって検出するものである。この第1の方法について、図11により概略的に説明する。図11は、NAND型フラッシュメモリにおけるコア部のブロック図である。このコア部には、メモリセルアレイ100、入出力バッファ110及びロウデコーダ120等が含まれている。上記メモリセルアレイ100はデータ入出力時のI/Oが異なり、同一のカラムアドレスに割り付けられた複数のメモリセル領域100−1,100−2,…,100−iに分割されており、例えば1ページが512カラムで構成される場合には、100−1〜100−512の領域に分かれている。この図11では、8個のI/Oから構成されるメモリセルアレイ100を例示しており、カラム選択信号CSL0,CSL1,…,CSLiで制御されるカラム選択ゲートを介して、1ページ分のデータを1バイト(P/B群10a)ずつ入出力バッファ110(I/O0〜I/O7)を介して入出力するようになっている。
【0004】
各NAND型メモリセル130は、ゲートが選択ゲート線SGS,SGDにそれぞれ接続された2つの選択トランジスタS1,S2と、これら選択トランジスタS1,S2間に電流通路が直列接続され、ゲートがそれぞれワード線WL0,WL1,…,WL15に接続されたメモリセルMC0,MC1,…,MC15とから構成されている。上記選択トランジスタS1の電流通路の一端は、ソース線CELSRCに接続され、上記選択トランジスタS2の電流通路の一端は、ビット線BL0_0〜BL0_7にそれぞれ接続される。上記選択ゲート線SGS,SGD及びワード線WL0,WL1,…,WL15にはそれぞれ、ロウデコーダ120から出力される電圧が供給される。
【0005】
上記ビット線BL0_0〜BL0_7にはそれぞれ、書き込みデータを一時的に保持するレジスタ(ページバッファ)P/B_0〜P/B_7が接続される。ここで、P/B_0〜P/B_7は、データ入出力バッファI/O0〜I/O7に対応するレジスタで、10aの中では同一のカラムアドレスに対応している。他のビット線BLi_0〜BLi_7に対しても同様に接続されるレジスタP/Bがあるため、書き込み単位である1ページ分のメモリセルに対して、同数のレジスタが接続されている。
【0006】
上記各レジスタP/B_0〜P/B_7はそれぞれ、書き込みデータ保持と読み出しデータ保持の動作を兼用しており、ベリファイ読み出し結果が各レジスタP/B_0〜P/B_7に保持される。従って、ベリファイ読み出し後に、これらのレジスタP/B_0〜P/B_7のデータをカラム選択ゲートを介して信号線DIO0〜DIO7に読み出して、書き込みフェイルに相当するデータ数(以後フェイル数)を直接数えることによって、ページ内の全てのデータが書き込めたかどうかを知ることができる。この第1の方法では、ページ内のレジスタのデータを全て読み出すための時間が必要となるが、図示せぬカウンター回路等により、フェイル数を具体的に知ることができる。
【0007】
これに対し、第2の方法は、ページ内のレジスタの出力ノードをOR論理で検出する方法である。この例を図12により説明する。図12の例では、1バイト分のレジスタ群10aから、ベリファイ読み出し後のデータが出力されるノードCOM0,COM1,…,COMiをそれぞれ引き出して、PMOS(Pチャネル型MOS)トランジスタ22のゲートでそれぞれ受け、これらPMOSトランジスタ22をそれぞれフューズ素子(Fuse)21を介して、ワイヤードOR接続したものである。上記各フューズ素子21の共通ノードLSENと接地点間には、NMOS(Nチャネル型MOS)トランジスタ300の電流通路が接続され、このゲート端子が検出信号VERIFYで制御されている。検知動作前には、信号VERIFYが“H”に制御されて、共通ノードLSENが“L”レベルにプリチャージされている。
【0008】
上記フューズ素子21は、正常に書き込み動作ができない不良カラムを検知動作から切り離すために設けられている。ここで、信号VERIFYが“L”になり、所定のタイミングで各カラムのレジスタ群10aと各カラムの信号線COM0〜COMiを接続し、あるカラムの信号線COMに“L”レベルが出力された場合には、共通ノードLSENがPMOSトランジスタ22及びフューズ素子21を介して初期状態の“L”レベルから“H”レベルに充電される。PMOSトランジスタ22及びフューズ素子21が並列に接続された構成により、全てのカラムの信号線COM0〜COMiが“H”を出力しなければ、共通ノードLSENは“L”レベル保持とはならない。従って、フェイル結果を保持したレジスタ10bのデータが、ノードCOMに“L”レベルとして出力される構成にすることによって、一箇所でも信号COMが“L”レベル、すなわちフェイルを有するカラムがあると、共通ノードLSENが“H”レベルになる。この方法では、レジスタ群10aから信号線COM0〜COMiにデータを出力する期間と、共通ノードLSENの電位が確定する期間が短時間で済み、一括動作で書き込みフェイル状態の有無を検出することができる。
【0009】
しかしながら、第1の方法では、結果を得るのに時間がかかり、第2の方法では、一括処理で結果が得られる反面、ページ内の全てのカラムがパスしたことしか知ることができないという問題がある。
【0010】
通常の書き込み動作中、あるいは消去動作中のこのようなフェイル数検出動作は、第2の方法が高速であり機能的に充分である。しかし、例えばフューズ素子21を溶断するか否かを決定する前のダイソートテストにおいて、不良カラムがこのパス/フェイル状態の検出回路に接続されたままであると、書き込みパルス印加動作とベリファイ読み出しの繰り返しサイクル数や、消去パルス印加動作とベリファイ読み出しの繰り返しサイクル数等の評価が行えない。この理由は、不良カラム部がフェイルデータを保持し続ける場合があるためで、この場合には、前述のフューズ素子により不良カラム部を検出回路から切り離す工程を経た後でなければ、このような評価を実施できず、テストの効率を落とすことになる。
【0011】
また、不良カラムをフューズ素子で切り離して正常にフェイル数検知回路が動作する場合においても、半導体記憶装置の内外に誤り訂正機能がある場合には、その誤り訂正の処理能力の範囲で、書き込み動作や消去動作中のフェイル数が所定数以下ならば、擬似的にパス状態にすることが可能である。誤り訂正機能がオンチップで、あるいはシステムに搭載されることが前提になるが、このような擬似的なパスも許容することによりパフォーマンスの向上につながる。このような制御が可能になる場合の所定数のフェイル数の検出においても、従来は第1の方法を実施するため、ページ内の全てのレジスタからベリファイ読み出し後のデータを読み出す必要があり、時間がかかる問題があった。
【0012】
従って、ベリファイ読み出し結果が全部パスしたかどうかだけでなく、フェイル数を高速に検出する方法が望まれている。
【0013】
【発明が解決しようとする課題】
上記のように、大量のデータを一括に書き込み、消去する不揮発性メモリにおいては、全てのメモリセルが所定のデータ保持状態となったかどうかの検出機能が必要であるが、従来の半導体記憶装置は、結果を得るのに時間がかかり、別の方法では、一括処理で結果が得られる反面、ページ内の全てのカラムがパスしたことしか知ることができないという問題があった。
【0014】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、短時間の一括処理で全てのメモリセルが所定のデータ保持状態となったかどうかを検出できる検出回路を備えた半導体記憶装置を提供することにある。
【0015】
また、この発明の他の目的は、ベリファイ読み出し結果が全部パスしたかどうかだけでなく、フェイル数を高速に検出できる検知回路を備えた半導体記憶装置を提供することにある。
【0016】
【課題を解決するための手段】
この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、前記複数のラッチ回路の一端の二値論理データの“1”または“0”に比例した第1の電流を生成する手段と、前記第1の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、第2の所定電流を生成する手段と、前記第1の電流と前記第2の電流を比較する手段とを備え、前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“1”または“0”の数を検出する。
【0017】
また、この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、前記複数のラッチ回路の一端の二値論理データの“1”または“0”に比例した第1の電流を生成する手段と、前記第1の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、第2の所定電流を生成する手段と、前記第1の電流と前記第2の電流を比較する手段とを備え、前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“1”または“0”の数を検出する。
【0018】
更に、この発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイから読み出したデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、前記複数のラッチ回路群の一端の二値論理データの“1”または“0”に比例した第1の電流を生成する手段と、前記第1の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、第2の所定電流を生成する手段と、前記第1の電流と前記第2の電流を比較する手段とを備え、前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“1”または“0”の数を検出する。
【0019】
上記半導体記憶装置において、前記第2の電流を生成する手段は、前記第1の電流の増減する刻みと等しい電流値の刻みで設定でき、可変である。
【0020】
上記半導体記憶装置において、前記第2の電流の最小値は、前記第1の電流の最小値よりも大きく、前記第2の電流の最大値は、前記第1の電流の最大値よりも小さい。
【0021】
上記半導体記憶装置において、前記第1の電流と前記第2の電流を比較する手段は、前記第1の電流を流すダイオード接続の第1のMOS型トランジスタと、前記第1のMOS型トランジスタとゲート電圧が等しく、ドレイン端が第2の電流を生成する手段に接続された第2のMOS型トランジスタとを備える。
【0022】
上記半導体記憶装置において、前記第1の電流を生成する手段は、ゲートに所定の固定電位が印加される第1のMOSトランジスタと、前記第1のMOS型トランジスタに直列に接続され、前記複数のラッチ回路の一端の電位に基づいて、直接的または間接的にゲート電位を制御される第2のMOS型トランジスタと、前記第1のMOS型トランジスタ及び前記第2のMOS型トランジスタと直列に接続される前記スイッチ素子からなる電流経路を並列に複数備える。
【0023】
上記半導体記憶装置において、前記スイッチ素子は、フューズ素子である。
【0024】
上記半導体記憶装置において、前記スイッチ素子は、ゲートを制御されたMOSトランジスタである。
【0025】
上記のような構成によれば、書き込み動作後のベリファイ読み出し結果が保持されたラッチ回路の“1”あるいは“0”データを第1の電流に変換し、検出側では所定の第2の電流を流して、第1の電流と第2の電流を比較することによって、一括動作で所定数の“1”データあるいは“0”データがあるかどうかの判定ができる。
【0026】
NAND型フラッシュメモリにおいては、ラッチ回路に保持されているデータは、書き込みベリファイ読み出し後の結果であり、次の書き込みデータでもある。すなわち、書き込みデータはベリファイ読み出し結果を兼ねることが可能であるため、書き込みデータが保持されるラッチ回路のデータ“0”の数、あるいは“1”の数を数えることによっても、書き込みベリファイの結果を知ることができる。
【0027】
また、上記のような構成によれば、データ“0”あるいは“1”を有するラッチ回路群を検出することによって、より短い時間での検出が可能である。複数のラッチ回路群とは、例えば1バイト分のラッチ回路を示す。
【0028】
例えば“0”データを保持するラッチ回路の数に比例した第1の電流の刻みと、所定の第2の電流の刻みが同じで且つ可変にすれば、“0”データを保持するラッチ回路の数を検出することができる。
【0029】
フェイルデータを有するラッチ回路が0である場合に、第1の電流は最小の0となり、第2の電流の最小値が0より大きければフェイルデータが0個であることが検出できる。また、第2の電流の最大値が第1の電流の最大値よりも小さければ、フェイルデータが所定の数以上であることを検出できる。
【0030】
第1の電流と第2の電流をトランジスタの動作点電圧に変換して出力することができる。
【0031】
第1の電流と第2の電流を同じ構成に基づいて生成するため回路構成が容易になる。
【0032】
第1,第2のスイッチ素子は、フューズ素子で構成できる。
【0033】
第1,第2のスイッチ素子を回路に置き換えれば、EPROMやEEPROMにより、フューズの状態に相当するデータが保持されたシステムに対応することができる。
【0034】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
図1は、この発明の第1の実施の形態に係る半導体記憶装置について説明するためのもので、フェイル数検知回路と、この回路に関係する回路を抽出して示している。図1において、10は書き込み単位である1ページ分のレジスタ(ページバッファP/B)群を示しており、10aは1カラム分(1バイト)のレジスタ群である。書き込み動作のベリファイ読み出し後や、消去動作のベリファイ読み出し後には、パス/フェイルデータが、各カラムのノードCOM0,COM1,…,COMiに出力される。この部分を抽出して具体的な構成例を図2に示す。この図2では、カラム単位でフェイル数を検出する場合を示している。
【0035】
図2に示す如く、1つのレジスタ10bにはラッチ回路10cが設けられており、その一方のノードn1は、書き込み動作時や読み出し動作時において、ビット線BL0,BL1,BL2,…に接続され、他方のノードn2はNMOSトランジスタ28のゲートに常時接続されている。このラッチ回路10cは、NAND型フラッシュにおいては、書き込みデータや読み出しデータを一時的に保持するものである。書き込み中においては、書き込みベリファイ読み出し動作の結果と次の書き込みデータが兼ねられている。上記NMOSトランジスタ28に電流通路が直列に接続されるNMOSトランジスタ29のゲートには、信号VFYが入力されるようになっている。
【0036】
フェイル数の検知動作時には、まず、信号COMHnを“L”レベルにして、PMOSトランジスタ27によりノードCOMiを“H”レベル(VDD)にプリチャージした後に、信号VFYを“H”レベルにする。ベリファイ読み出し結果がパスデータの時、ノードn2の電位が“L”レベル、フェイルデータの時には、ノードn2の電位が“H”レベルとする。レジスタ群10a中の全てのラッチ回路10cにベリファイ読み出しの結果、パスの状態が保持されると、全てのノードn2が“L”レベルのためノードCOMiは放電されないが、一箇所でもフェイルデータを保持したラッチ回路が含まれていると、NMOSトランジスタ28と29のパスにより、ノードCOMiの電位が“L”レベルに放電される。すなわち、図1においては、フェイルデータが含まれるカラムにおいては、PMOSトランジスタ22が導通状態となる。
【0037】
一方、PMOSトランジスタ23のゲートには、差動増幅器1により制御される所定の固定電圧がノード7より印加される。この差動増幅器1は、PMOSトランジスタ2と抵抗素子Roriの接続点の電位がVrefになるように動作するものである。これにより、抵抗Roriには電流I(=Vref/Rori)が流れ、差動増幅器1の出力はPMOSトランジスタ2が電流Iを流すようなゲート電圧を出力する。例えば、Vrefは、1V程度の電圧である。カレントミラー回路を構成するPMOSトランジスタ4a,4b、NMOSトランジスタ5a,5bにより、PMOSトランジスタ23が電流Iを流すようにノード7には固定電圧が印加される。
【0038】
なお、図1においては、PMOSトランジスタ2,4a,4b、及び各カラムのPMOSトランジスタ23は、同じサイズのトランジスタである。これにより、各カラムの電流経路20において、PMOSトランジスタ22が導通状態で、フューズ素子21が溶断されていなければ、共通ノード26に向かって電流Iが流れる。すなわち、フェイルデータを含むカラムでは電流Iが流れる。
【0039】
上記共通ノード26には、NMOSトランジスタ30,31からなるカレントミラー回路が接続されており、ダイオード接続のNMOSトランジスタ30には、フェイルデータを含むカラム数に比例した電流Ifail1が流れ、NMOSトランジスタ31のゲートには、Ifail1と同じ量の電流が流れるような電圧が印加される。NMOSトランジスタ31を流れる電流Ifail2は、NMOSトランジスタ31が5極管動作をする場合には、電流Ifail1とほぼ等しい電流となる。
【0040】
上記NMOSトランジスタ31のドレイン側のノード50には、D/Aコンバータ構成の許容フェイル数設定回路40が接続されている。この回路40中の電流経路41においては、PMOSトランジスタ23bのゲートサイズが、PMOSトランジスタ23の半分のサイズになっているが、その他の電流経路42,43,44においては、接続されているPMOSトランジスタやフューズ素子は、電流経路20のものと等しい。
【0041】
これにより、電流経路41においては、PMOSトランジスタ2が流す電流Iに対して0.5倍の電流0.5Iを流し、電流経路42では電流経路20と等しい電流Iを流し、電流経路43では2Iを流し、電流経路44では4Iを流すように構成されている。
【0042】
上記各電流経路20,41,42,43,44に用いられているフューズ素子21は、レーザーを照射して溶断するフューズでも良いし、図3に示すような、MOSトランジスタのゲート電圧がラッチ回路の一端のノード201で制御される回路構成のスイッチ回路でも良い。図3に示した例では、電流経路20の構成に合わせて、ラッチ回路の一端のノード201でゲートを制御されるトランジスタ200はPMOSトランジスタにすることが望ましい。このトランジスタ200をNMOSトランジスタにしても良いが、その場合には、トランジスタ200によって、電流経路20に流そうとしている電流が制限されないようにする必要がある。また、ラッチ回路に接続されるNMOSトランジスタ203,204のゲート信号AとBは、一方がリセット信号ならば、他方が不良カラムのアドレスに対応して制御される信号であり、トランジスタ200を非導通状態にすることによって、そのフューズが切れたことと等価になる。
【0043】
上記電流経路42,43,44に供給される信号B0,B1,B2はそれぞれ、検出したいフェイル数に応じてレベルが設定される信号である。これらの信号B0,B1,B2のレベルによって、この許容フェイル数設定回路40が流そうとする電流Ipassが決まり、この電流IpassとNMOSトランジスタ31が流そうとするIfail2との間でノード50の動作点電圧が決まる。図1では、この電位をインバータで検出してVoutという出力を得ている。
【0044】
図4に上記信号B0,B1,B2と検出できるフェイル数との関係をまとめて示す。(B2,B1,B0)が(0,0,0)の場合、許容フェイル数設定回路40が流せる電流Ipassは、0.5×Iとなる。この時、図1の全てのレジスタP/Bがベリファイ読み出しの結果パス、データすなわち、全てのノードCOMが“H”レベルならば、電流Ifail1は0となるため、Ifail2=0とIpass=0.5Iの動作点は“H”レベル側にシフトし、出力電圧Voutは“L”レベルとなる。また、フェイルデータを保持したレジスタP/Bを含むカラムが1個ある場合には、1個のノードCOMが“L”レベルとなり、Ifail1=Iとなるため、Ifail2=IとIpass=0.5Iの動作点電圧は“L”レベル側にシフトし、出力電圧Voutは“H”レベルとなる。すなわち、(B2,B1,B0)が(0,0,0)の場合、フェイルデータを有するカラムが1個以上であることを検出できることになる。
【0045】
以下同様に、(B2,B1,B0)が(0,0,1)の場合には、Ipass=1.5Iとなるため、フェイルデータを有するカラムが2個以上であることを一括処理で検出できる。
【0046】
この動作に、許容フェイル数設定信号B0,B1,B2のインクリメント制御を伴って実施すると、フェイルデータを有するカラムが何個あるかを検出することができる。すなわち、図5に示すように、フェイルデータを有するレジスタに応じた電流Ifail1を流した状態で、(B2,B1,B0)を(0,0,0)から(0,0,1),(0,1,0)へとインクリメントして行くと、(B2,B1,B0)に応じた電流IpassがIfail1を越えたところで出力Voutが反転する。従って、Voutが反転した時の(B2,B1,B0)に対応したフェイル数が存在することが検出される。図5のタイミングチャートの例では、(B2,B1,B0)=(0,1,1)のときに出力電圧Voutが“L”レベルとなっているので、フェイルデータを有するカラムが3個であったことが分かる。
【0047】
図6は、従来の一括検知動作と、本実施の形態の動作を模式的に示した図である。すなわち、従来は図6(a)に示すように、共通ノード26を充電するか否かの検出であったために、フェイルデータのレジスタP/Bを持つカラム10aが2個あっても、フェイル有りということしか分からなかったが、本実施態様によれば、図6(b)に示すように、2個以上のフェイルしたカラムがあるかどうかという一括の検出方法、あるいはフェイルしたカラムが何個あるかという検出方法の両方に対応できる。
【0048】
なお、フェイル数を数える場合には、図5に示したように、(B2,B1,B0)を順にインクリメントして出力を見なければならないが、この回数は、セルアレイ毎に備わった不良カラムを置き換えるリダンダンシ数程度でよい。従って、セルアレイ内に、カラムリダンダンシが8個あれば、(B3,B2,B1,B0)のように、4ビットあるいは、3ビット程度で良く、10回程度の繰り返しで済み、ページ内のレジスタP/B全てに対して読み出しを行うような時間はかからない。
【0049】
以上、各レジスタP/Bに備わったラッチ回路10cに保持されたベリファイ読み出し後のフェイルデータを保持したフェイルカラム数を検出できることについて述べたが、検出されるデータは、パス/フェイルに関係なく、ラッチ回路に保持された二値論理データの“0”の総数を検出したり、“1”の総数を検出したりする動作と見ることができる。
【0050】
従って、短時間の一括処理で全てのメモリセルが所定のデータ保持状態となったかどうかを検出でき、且つベリファイ読み出し結果が全部パスしたかどうかだけでなく、フェイル数を高速に検出できる。
【0051】
[第2の実施の形態]
上述した第1の実施の形態では、フェイルしたデータ、またはラッチ回路のノードn2に“1”データを有するレジスタ(ページバッファ)P/Bを含むカラム数の検出について述べたが、各カラムのレジスタ群10aからノードCOMに出力する回路を、図7のような構成に替えると、カラム単位ではなく、フェイルしたデータ、またはラッチ回路のノードn2に“1”データを有するレジスタP/Bの数を検出できる。
【0052】
すなわち、図7に示す回路では、各レジスタ毎にNMOSトランジスタ29のゲートに異なる信号VFY0〜VFY7を供給するようにしている。
【0053】
次に、上記図7に示した回路の動作を図8(a),(b)及び図9により説明する。なお、図8(a),(b)では、各カラム内のP/B群10aの中で、各レジスタP/Bが有するデータ(“1”はフェイル、“0”はパスとする)を表している。
【0054】
まず、図8(a)に示すように、まず信号VFY0を“H”レベルにして、I/O0に対応するレジスタP/B_0のパス/フェイル結果をノードCOM0〜COMiに出力する。その後で、前述のフェイル数検出動作を行うと、ページ内でP/B_0に含まれるフェイル数を検出することができる。例えばP/B_0には、ページ内ではフェイルが1個存在している。
【0055】
P/B_0のフェイルを検出した後、図8(b)に示すように、信号VFY1を“H”レベルにして、P/B_1のパス/フェイルデータをCOM0〜COMiに出力し、同様にフェイル数検出動作を行う。このP/B_1には、ページ内ではフェイルが2個存在している。
【0056】
以下同様にP/B_7まで行うと、図9に示すように、各I/Oのフェイル数と、これらの合計が容易に求められる。
【0057】
このような、フェイル情報を持つレジスタの数を検出できるということは、書き込み動作においては、書き込みが終了していないビット数が検出できることになる。これに対して、第1の実施の形態では、書き込みが終了していないバイト数(カラム数)が検出できることになる。
【0058】
[第3の実施の形態]
図10は、この発明の第3の実施の形態に係る半導体記憶装置について説明するためのもので、図1の回路の変形構成例である。図10において、図1と同一構成部分には同じ符号を付してその詳細な説明は省略する。
【0059】
図1に示した第1の実施の形態においては、各カラムに流れる一定電流をPMOSトランジスタ23によって決めていたが、図10に示す第3の実施の形態では、NMOSトランジスタ23cで決めている。
【0060】
電流Iを決めている部分は、図1と同様であるが、PMOSトランジスタ4cで0.5Iの電流を発生し、ダイオード接続のNMOSトランジスタ5cのゲート電位を許容フェイル数決定回路40に入力している。また、PMOSトランジスタ4dに電流Iを流し、NMOSトランジスタ5dのダイオード接続により、電流Iを各カラムの電流経路20cに流すように構成している。ノード7cとノード8は、この場合異なる電位となるが、それぞれ回路動作初期を除いて安定な電圧が印加される。
【0061】
また、PMOSトランジスタ6及びNMOSトランジスタ32,33は、この回路を非活性状態にするイネーブル信号EN及びENBがゲートに入力されており、非活性状態での電流貫通パスを遮断している。
【0062】
各レジスタP/BからノードCOM0,COM1,…,COMiに出力されたパス/フェイル信号は、PMOSトランジスタ24のゲートに入力され、PMOSトランジスタ24のドレインがNMOSトランジスタ22cのゲートに入力される。ここで、ゲートに信号DRSTが入力されるNMOSトランジスタ25は、NMOSトランジスタ22cのゲート電位をリセットするためのものである。よって、ノードCOMの電位が“L”レベルの時には、NMOSトランジスタのゲートには“H”レベル電位が印加され、ノードCOMの電位が“H”レベルの時は、NMOSトランジスタ22cのゲート電位は、リセット状態の“L”レベルが印加されたままとなる。
【0063】
本実施の形態では、許容フェイル数設定回路40で電流0.5Iを発生させる方法として、PMOSトランジスタ4cのゲート幅を、PMOSトランジスタ4dのゲート幅の半分にして、PMOSトランジスタ4cに流す電流を0.5Iにする方法を示しているが、PMOSトランジスタ4cと4dのゲート幅を等しくして、NMOSトランジスタ5cのゲート幅をNMOSトランジスタ5dまたは23cのゲート幅の倍のサイズにして作る方法等でも良い。また、図1に示したような方法で、電流パス41または41c側で、0.5倍の電流が流れるようにしても良い。
【0064】
また、この回路構成の場合には、フューズ素子21cは、前述の図3のような回路構成にする場合、トランジスタ200をNMOSトランジスタにすることが望ましい。
【0065】
以上、第1乃至第3の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0066】
【発明の効果】
以上説明したように、この発明によれば、短時間の一括処理で全てのメモリセルが所定のデータ保持状態となったかどうかを検出できる検出回路を備えた半導体記憶装置が得られる。
【0067】
また、ベリファイ読み出し結果が全部パスしたかどうかだけでなく、フェイル数を高速に検出できる検知回路を備えた半導体記憶装置が得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係る半導体記憶装置について説明するためのもので、フェイル数検知回路と、この回路に関係する回路を抽出して示す回路図。
【図2】図1に示した回路における一部のノードとレジスタとの接続を詳細に示しており、カラム単位の検出を行う場合の回路図。
【図3】図1に示した回路におけるフューズ素子を実現する場合の構成例を示す回路図。
【図4】検出したいフェイル数に応じてレベルが設定される信号と検出できるフェイル数との関係を示す図。
【図5】上記図1に示した回路においてフェイル数を検出する際のタイミングチャート。
【図6】カラム単位でのフェイル数の検出動作について説明するためのもので、(a)図は従来の検出動作、(b)図はこの発明の検出動作。
【図7】この発明の第2の実施の形態に係る半導体記憶装置について説明するためのもので、図1に示した回路における一部のノードとレジスタとの接続を詳細に示しており、カラム内のI/O単位で検出を行う場合の回路図。
【図8】I/O毎のフェイル数の検出動作について説明するためのもので、(a)図はI/O0のフェイル数、(b)図はI/O1のフェイル数。
【図9】I/O毎のフェイル数の検出動作について説明するためのもので、I/O0〜I/O7のフェイル数。
【図10】この発明の第3の実施の形態に係る半導体記憶装置について説明するためのもので、フェイル数検知回路と、この回路に関係する回路を抽出して示す回路図。
【図11】従来の半導体記憶装置においてフェイル数を検知する第1の方法について説明するためのもので、NAND型フラッシュメモリにおけるコア部のブロック図。
【図12】従来の半導体記憶装置においてフェイル数を検知する第2の方法について説明するためのもので、ページ内のレジスタの出力ノードをOR論理で検出する回路部を抽出して概略的に示す回路図。
【符号の説明】
1…差動増幅器、
2…MOSトランジスタ、
Rori…抵抗、
Vref…基準電位、
10…1ページ分のレジスタ(ページバッファP/B)群、
10a…1カラム分(1バイト)のレジスタ群、
10b…1つのレジスタ、
10c…ラッチ回路、
n1,n2…ラッチ回路のノード、
COM0,COM1,…,COMi…信号線、
20,41,42,43,44…電流経路、
21…フューズ素子(Fuse)、
P/B…レジスタ(ページバッファ)
22,23,23b,28,29,30,31,32,200,203,204…MOSトランジスタ、
26…共通ノード、
Ifail1,Ifail2…電流、
40…許容フェイル数設定回路、
100…メモリセルアレイ、
120…ロウデコーダ、
130…NAND型メモリセル、
WL0,WL1,…,WL15…ワード線、
BL0_0〜BL0_7…ビット線、
MC0,MC1,…,MC15…メモリセル、
S1,S2…選択トランジスタ、
SGS,SGD…選択ゲート線、
I/O0〜I/O7…データ入出力バッファ。

Claims (15)

  1. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、
    前記複数のラッチ回路の一端の二値論理データの“1”または“0”に比例した第1の電流を生成する手段と、
    前記第1の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、
    第2の所定電流を生成する手段と、
    前記第1の電流と前記第2の電流を比較する手段とを備え、
    前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“1”または“0”の数を検出することを特徴とする半導体記憶装置。
  2. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、
    前記複数のラッチ回路の一端の二値論理データの“1”または“0”に比例した第1の電流を生成する手段と、
    前記第1の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、
    第2の所定電流を生成する手段と、
    前記第1の電流と前記第2の電流を比較する手段とを備え、
    前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“1”または“0”の数を検出することを特徴とする半導体記憶装置。
  3. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイから読み出したデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、
    前記複数のラッチ回路群の一端の二値論理データの“1”または“0”に比例した第1の電流を生成する手段と、
    前記第1の電流を生成する手段中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチ素子と、
    第2の所定電流を生成する手段と、
    前記第1の電流と前記第2の電流を比較する手段とを備え、
    前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“1”または“0”の数を検出することを特徴とする半導体記憶装置。
  4. 前記第2の電流を生成する手段は、前記第1の電流の増減する刻みと等しい電流値の刻みで設定でき、可変であることを特徴とする請求項1乃至3いずれか1つの項に記載の半導体記憶装置。
  5. 前記第2の電流の最小値は、前記第1の電流の最小値よりも大きく、前記第2の電流の最大値は、前記第1の電流の最大値よりも小さいことを特徴とする請求項1乃至3いずれか1つの項に記載の半導体記憶装置。
  6. 前記第1の電流と前記第2の電流を比較する手段は、前記第1の電流を流すダイオード接続の第1のMOS型トランジスタと、前記第1のMOS型トランジスタとゲート電圧が等しく、ドレイン端が第2の電流を生成する手段に接続された第2のMOS型トランジスタとを備えたことを特徴とする請求項1乃至3いずれか1つの項に記載の半導体記憶装置。
  7. 前記第1の電流を生成する手段は、ゲートに所定の固定電位が印加される第1のMOSトランジスタと、前記第1のMOS型トランジスタに直列に接続され、前記複数のラッチ回路の一端の電位に基づいて、直接的または間接的にゲート電位を制御される第2のMOS型トランジスタと、前記第1のMOS型トランジスタ及び前記第2のMOS型トランジスタと直列に接続される前記スイッチ素子からなる電流経路を並列に複数備えたことを特徴とする請求項1乃至3いずれか1つの項に記載の半導体記憶装置。
  8. 前記スイッチ素子は、フューズ素子であることを特徴とする請求項7に記載の半導体記憶装置。
  9. 前記スイッチ素子は、ゲートを制御されたMOSトランジスタであることを特徴とする請求項7に記載の半導体記憶装置。
  10. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、
    前記複数のラッチ回路の一端の二値論理データの“1”または“0”に比例した第1の電流を生成するように構成された第1の回路と、
    前記第1の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
    所定の第2の電流を生成するように構成された第2の回路と、
    前記第1の電流と前記第2の電流を比較するように構成された第3の回路とを備え、
    前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“1”または“0”の数を検出することを特徴とする半導体記憶装置。
  11. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、
    前記複数のラッチ回路の一端の二値論理データの“1”または“0”に比例した第1の電流を生成するように構成された第1の回路と、
    前記第1の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
    所定の第2の電流を生成するように構成された第2の回路と、
    前記第1の電流と前記第2の電流を比較するように構成された第3の回路とを備え、
    前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“1”または“0”の数を検出することを特徴とする半導体記憶装置。
  12. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイから読み出したデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、
    前記複数のラッチ回路群の一端の二値論理データの“1”または“0”に比例した第1の電流を生成するように構成された第1の回路と、
    前記第1の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
    所定の第2の電流を生成するように構成された第2の回路と、
    前記第1の電流と前記第2の電流を比較するように構成された第3の回路とを備え、
    前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“1”または“0”の数を検出することを特徴とする半導体記憶装置。
  13. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイから読み出したデータを一時的に保持する複数のラッチ回路と、
    前記複数のラッチ回路の一端の論理データの“1”または“0”に比例した第1の電流を生成するように構成された第1の回路と、
    前記第1の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
    所定の第2の電流を生成するように構成された第2の回路と、
    前記第1の回路と前記第2の回路に接続され、前記第1の電流と前記第2の電流の絶対値を決めるように構成された電流制御回路と、
    前記第1の電流と前記第2の電流を比較するように構成された第3の回路とを備え、
    前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路の一端の論理データの“1”または“0”の数を検出することを特徴とする半導体記憶装置。
  14. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイに書き込むデータを一時的に保持する複数のラッチ回路と、
    前記複数のラッチ回路の一端の二値論理データの“1”または“0”に比例した第1の電流を生成するように構成された第1の回路と、
    前記第1の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
    所定の第2の電流を生成するように構成された第2の回路と、
    前記第1の回路と前記第2の回路に接続され、前記第1の電流と前記第2の電流の絶対値を決めるように構成された電流制御回路と、
    前記第1の電流と前記第2の電流を比較するように構成された第3の回路とを備え、
    前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路の一端の二値論理データの“1”または“0”の数を検出することを特徴とする半導体記憶装置。
  15. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイから読み出したデータ、またはメモリセルに書き込むデータを一時的に保持するラッチ回路が所定数毎にグループ化された複数のラッチ回路群と、
    前記複数のラッチ回路群の一端の二値論理データの“1”または“0”に比例した第1の電流を生成するように構成された第1の回路と、
    前記第1の回路中に設けられ、前記メモリセルアレイ中の正常に書き込み動作ができない不良カラムを検知動作から切り離すスイッチと、
    所定の第2の電流を生成するように構成された第2の回路と、
    前記第1の回路と前記第2の回路に接続され、前記第1の電流と前記第2の電流の絶対値を決めるように構成された電流制御回路と、
    前記第1の電流と前記第2の電流を比較するように構成された第3の回路とを備え、
    前記第1の電流と前記第2の電流の比較結果に基づいて、前記複数のラッチ回路群の一端の二値論理データの“1”または“0”の数を検出することを特徴とする半導体記憶装置。
JP2000335180A 2000-11-01 2000-11-01 半導体記憶装置 Expired - Lifetime JP4250325B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2000335180A JP4250325B2 (ja) 2000-11-01 2000-11-01 半導体記憶装置
KR10-2001-0067359A KR100483640B1 (ko) 2000-11-01 2001-10-31 반도체 기억 장치
US09/985,017 US6507518B2 (en) 2000-11-01 2001-11-01 Fail number detecting circuit of flash memory
US10/315,050 US6657896B2 (en) 2000-11-01 2002-12-10 Fail number detecting circuit of flash memory
US10/674,404 US6859401B2 (en) 2000-11-01 2003-10-01 Fail number detecting circuit of flash memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000335180A JP4250325B2 (ja) 2000-11-01 2000-11-01 半導体記憶装置

Publications (3)

Publication Number Publication Date
JP2002140899A JP2002140899A (ja) 2002-05-17
JP2002140899A5 JP2002140899A5 (ja) 2005-07-21
JP4250325B2 true JP4250325B2 (ja) 2009-04-08

Family

ID=18810978

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000335180A Expired - Lifetime JP4250325B2 (ja) 2000-11-01 2000-11-01 半導体記憶装置

Country Status (3)

Country Link
US (3) US6507518B2 (ja)
JP (1) JP4250325B2 (ja)
KR (1) KR100483640B1 (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4250325B2 (ja) * 2000-11-01 2009-04-08 株式会社東芝 半導体記憶装置
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
KR100512178B1 (ko) * 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
JP2005056394A (ja) * 2003-07-18 2005-03-03 Toshiba Corp 記憶装置及びメモリカード
JP4424952B2 (ja) * 2003-09-16 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
KR100568107B1 (ko) * 2003-10-24 2006-04-05 삼성전자주식회사 고속 및 저전력 전압 레벨 변환 회로
KR100528483B1 (ko) * 2004-01-02 2005-11-15 삼성전자주식회사 패스/페일 점검이 가능한 불휘발성 반도체 메모리장치
JP2005353242A (ja) 2004-06-14 2005-12-22 Toshiba Corp 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP2006012367A (ja) 2004-06-29 2006-01-12 Toshiba Corp 不揮発性半導体記憶装置
DE602004002947T2 (de) * 2004-07-14 2007-06-28 Stmicroelectronics S.R.L., Agrate Brianza NAND Flash Speicher mit Speicherredundanz
JP4703148B2 (ja) * 2004-09-08 2011-06-15 株式会社東芝 不揮発性半導体記憶装置
FR2875352B1 (fr) * 2004-09-10 2007-05-11 St Microelectronics Sa Procede de detection et de correction d'erreurs pour une memoire et circuit integre correspondant
JP4261461B2 (ja) * 2004-11-05 2009-04-30 株式会社東芝 半導体集積回路装置、及びそれを用いた不揮発性メモリシステム
JP4261462B2 (ja) * 2004-11-05 2009-04-30 株式会社東芝 不揮発性メモリシステム
KR100648277B1 (ko) * 2004-12-30 2006-11-23 삼성전자주식회사 프로그램 시간을 줄일 수 있는 플래시 메모리 장치
KR100666172B1 (ko) 2005-01-04 2007-01-09 삼성전자주식회사 로드 공급 와이어드 오어 구조를 가지는 불휘발성 반도체메모리 장치와, 이에 대한 구동방법
KR100666171B1 (ko) * 2005-01-10 2007-01-09 삼성전자주식회사 로드 프리 타입의 와이어드 오어 구조를 가지는 불휘발성반도체 메모리 장치와, 이에 대한 구동방법
KR100567158B1 (ko) * 2005-01-10 2006-04-03 삼성전자주식회사 캐쉬기능을 가지는 와이어드 오어 타입의 페이지 버퍼 및이를 포함하는 불휘발성 반도체 메모리 장치, 그리고,이를 이용한 프로그램 방법
KR100666170B1 (ko) 2005-01-17 2007-01-09 삼성전자주식회사 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치
JP4664804B2 (ja) * 2005-04-28 2011-04-06 株式会社東芝 不揮発性半導体記憶装置
US7239557B2 (en) * 2005-06-17 2007-07-03 Micron Technology, Inc. Program method with optimized voltage level for flash memory
EP1748443B1 (en) * 2005-07-28 2008-05-14 STMicroelectronics S.r.l. A semiconductor memory device with a page buffer having an improved layout arrangement
JP2007102848A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体集積回路装置
JP4761910B2 (ja) 2005-10-05 2011-08-31 株式会社東芝 不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステム
WO2007119485A1 (ja) * 2006-04-06 2007-10-25 Advantest Corporation 試験装置および試験方法
JP4874721B2 (ja) * 2006-06-23 2012-02-15 株式会社東芝 半導体記憶装置
US7355892B2 (en) * 2006-06-30 2008-04-08 Sandisk Corporation Partial page fail bit detection in flash memory devices
US20080072119A1 (en) * 2006-08-31 2008-03-20 Rodney Rozman Allowable bit errors per sector in memory devices
JP2008077766A (ja) 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
CN101589437B (zh) * 2006-11-27 2012-08-29 桑迪士克股份有限公司 用于验证编程的分段位扫描
DE102006061060B4 (de) * 2006-12-22 2012-12-20 Bauerfeind Ag Kniegelenkbandage
JP5100663B2 (ja) * 2006-12-26 2012-12-19 株式会社アドバンテスト 試験装置および試験方法
US7577030B2 (en) 2007-01-17 2009-08-18 Kabushiki Kaisha Toshiba Semiconductor storage device
JP5032155B2 (ja) 2007-03-02 2012-09-26 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶システム
US7738296B2 (en) * 2007-12-13 2010-06-15 Macronix International Co., Ltd. Method for reading nonvolatile memory at power-on stage
US7864578B2 (en) 2008-06-30 2011-01-04 Kabushiki Kaisha Toshiba Semiconductor memory repairing a defective bit and semiconductor memory system
JP2010020843A (ja) * 2008-07-10 2010-01-28 Toshiba Corp 半導体記憶装置
JP5172555B2 (ja) * 2008-09-08 2013-03-27 株式会社東芝 半導体記憶装置
JP5284737B2 (ja) * 2008-09-19 2013-09-11 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とそのフェイルビット数計数方法
JP2010244668A (ja) * 2009-03-18 2010-10-28 Toshiba Corp 不揮発性半導体記憶装置
JP5039079B2 (ja) * 2009-03-23 2012-10-03 株式会社東芝 不揮発性半導体記憶装置
JP2011170927A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 半導体記憶装置
JP2011198414A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体記憶装置
US8208314B2 (en) * 2010-06-01 2012-06-26 Aptina Imaging Corporation Sequential access memory elements
JP5330425B2 (ja) 2011-02-09 2013-10-30 株式会社東芝 不揮発性半導体メモリ
JP2012203965A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体記憶装置
JP5259765B2 (ja) * 2011-03-29 2013-08-07 株式会社東芝 不揮発性半導体メモリ
JP5542737B2 (ja) 2011-05-12 2014-07-09 株式会社東芝 不揮発性半導体記憶装置
TWI476775B (zh) * 2012-07-27 2015-03-11 Eon Silicon Solution Inc Acquisition Method of Damaged Bit Line in Nonvolatile Memory Device
JP2014053060A (ja) 2012-09-07 2014-03-20 Toshiba Corp 半導体記憶装置及びその制御方法
JP2014063551A (ja) 2012-09-21 2014-04-10 Toshiba Corp 半導体記憶装置
KR102342849B1 (ko) * 2015-03-04 2021-12-23 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR20170091925A (ko) * 2016-02-02 2017-08-10 에스케이하이닉스 주식회사 전류 센싱 회로 및 이를 포함하는 메모리 장치
JP6371423B2 (ja) * 2017-01-17 2018-08-08 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6757447B1 (ja) 2019-06-12 2020-09-16 力晶積成電子製造股▲ふん▼有限公司Powerchip Semiconductor Manufacturing Corporation フェイルビット数計数回路及び不揮発性半導体記憶装置
CN111445943B (zh) * 2020-04-15 2022-02-11 武汉金汤信安科技有限公司 一种片上一次可编程电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2928263B2 (ja) * 1989-03-20 1999-08-03 株式会社日立製作所 半導体装置
EP0477369B1 (en) * 1989-06-12 1997-08-13 Kabushiki Kaisha Toshiba Semiconductor memory device
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JP3252306B2 (ja) 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
JP3202498B2 (ja) 1994-03-15 2001-08-27 株式会社東芝 半導体記憶装置
US5629890A (en) * 1994-09-14 1997-05-13 Information Storage Devices, Inc. Integrated circuit system for analog signal storing and recovery incorporating read while writing voltage program method
JP3786513B2 (ja) 1997-12-11 2006-06-14 株式会社東芝 不揮発性半導体記憶装置
US6134140A (en) 1997-05-14 2000-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with soft-programming to adjust erased state of memory cells
JP3156636B2 (ja) * 1997-05-30 2001-04-16 日本電気株式会社 不揮発性半導体記憶装置
JP4039532B2 (ja) * 1997-10-02 2008-01-30 株式会社ルネサステクノロジ 半導体集積回路装置
KR100296326B1 (ko) * 1998-12-28 2001-11-05 박종섭 플래쉬 메모리 셀의 오버프로그램 방지 회로
KR100532976B1 (ko) * 1998-12-31 2006-02-08 주식회사 하이닉스반도체 메모리 테스트 회로 및 그의 페일위치 서치방법
US6373478B1 (en) * 1999-03-26 2002-04-16 Rockwell Collins, Inc. Liquid crystal display driver supporting a large number of gray-scale values
US6275417B1 (en) * 1999-10-08 2001-08-14 Aplus Flash Technology, Inc. Multiple level flash memory
JP3940544B2 (ja) 2000-04-27 2007-07-04 株式会社東芝 不揮発性半導体メモリのベリファイ方法
JP2002063793A (ja) * 2000-08-18 2002-02-28 Fujitsu Ltd 半導体記憶装置の読み出し装置および読み出し方法
JP4250325B2 (ja) * 2000-11-01 2009-04-08 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
KR20020042750A (ko) 2002-06-07
US20040062099A1 (en) 2004-04-01
US20020051385A1 (en) 2002-05-02
KR100483640B1 (ko) 2005-04-18
US20030081459A1 (en) 2003-05-01
US6859401B2 (en) 2005-02-22
JP2002140899A (ja) 2002-05-17
US6657896B2 (en) 2003-12-02
US6507518B2 (en) 2003-01-14

Similar Documents

Publication Publication Date Title
JP4250325B2 (ja) 半導体記憶装置
US6181605B1 (en) Global erase/program verification apparatus and method
KR100933859B1 (ko) 플래시 메모리 소자 및 그것의 프로그램 방법
JP4703148B2 (ja) 不揮発性半導体記憶装置
US6992937B2 (en) Column redundancy for digital multilevel nonvolatile memory
JP2006012367A (ja) 不揮発性半導体記憶装置
US7564724B2 (en) Flash memory device
US8804391B2 (en) Semiconductor memory device and method of operating the same
JP2008004178A (ja) 半導体記憶装置
US8897069B2 (en) Semiconductor memory device and operating method thereof
US10043555B2 (en) Methods and devices for reading data from non-volatile memory cells
JPH06176585A (ja) 半導体記憶装置
JPH097380A (ja) 不揮発性半導体記憶装置
JP4863708B2 (ja) 事前消去検証のためのページバッファを有する不揮発性メモリ装置
US7180783B2 (en) Non-volatile memory devices that include a programming verification function
US6259630B1 (en) Nonvolatile semiconductor memory device equipped with verification circuit for identifying the address of a defective cell
KR100365644B1 (ko) 멀티비트 불휘발성 메모리 장치
US8407406B2 (en) Semiconductor memory device and method of testing the same
US8634261B2 (en) Semiconductor memory device and method of operating the same
US20030095438A1 (en) Nonvolatile semiconductor memory device having function of determining good sector
JPH10199263A (ja) 不揮発性半導体記憶装置
JP2013127827A (ja) 不揮発性半導体記憶装置
KR20130037060A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20080076018A (ko) 불휘발성 메모리 장치 및 그 카피백 프로그램 방법
JP2020194610A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041208

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070920

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090113

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090119

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120123

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4250325

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120123

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130123

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130123

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140123

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term