CN111385047B - 一种时间同步方法及电子设备 - Google Patents

Abstract

本申请公开了一种时间同步方法及电子设备，所述方法包括：第一模块向第二模块发送时钟同步信号，并将RTC信息编码在所述时钟同步信号上发送给所述第二模块；其中，所述时钟同步信号用于测量第一模块与至少一个第二模块之间的延时，所述延时用于对所述第二模块侧接收到的时钟同步信号进行相位补偿，相位补偿后的所述时钟同步信号用于触发所述第二模块将本地的第二RTC信息更新为到所述第一RTC信息。

Description

一种时间同步方法及电子设备

技术领域

本申请涉及时间同步技术，尤其涉及一种时间同步方法及电子设备。

背景技术

下一代移动通信，即第五代(5G，5^th Generation)移动通信对于时间同步网络提出更高需求。在某些网络中，比如回传网、前传网等承载网络，单节点设备的同步需求相对于时间源达到ns甚至亚ns级。然而，目前的实时时间计数器(RTC，Real Time Clock)信息的分发方式，在路径上存在较多延时不确定性，例如驱动器的延时不确定性、走线的延时不确定性、编解码的延时不确定性等，这将导致时间同步精度降低。

发明内容

本申请实施例提供了一种时间同步方法及电子设备。

本申请实施例提供的时间同步方法，包括：

分别发送时钟同步信号和第一实时时间计数器RTC信息；

其中，所述时钟同步信号用于测量第一模块与至少一个第二模块之间的延时，所述延时用于对所述第二模块侧接收到的时钟同步信号进行相位补偿，相位补偿后的所述时钟同步信号用于触发所述第二模块将本地的第二RTC信息更新为到所述第一RTC信息。

本申请实施例中，所述时钟同步信号在所述第一模块和所述至少一个第二模块之间环回传输，其中，所述环回传输用于测量所述第一模块与所述至少一个第二模块之间的延时。

本申请实施例中，所述第一模块包括第一锁相回路PLL和逻辑器件，

所述第一PLL向所述第二模块和所述逻辑器件分别发送所述时钟同步信号，以及接收所述第二模块环回发送的所述时钟同步信号；

所述逻辑器件接收所述第一PLL发送的所述时钟同步信号，将所述RTC信息编码在所述时钟同步信号上发送给所述第二模块。

本申请实施例中，所述第一模块还包括端口扩展器件和复用选择器件，其中，

所述端口扩展器件用于扩展所述第一PLL的输出端口的数目，所述端口扩展器件接收所述第一PLL发送的所述时钟同步信号，向多个所述第二模块发送多路所述时钟同步信号；

所述复用选择器件用于接收多个所述第二模块环回发送的多路所述时钟同步信号，从多路所述时钟同步信号中选择一路时钟同步信号环回发送给所述第一PLL。

本申请实施例中，所述时钟同步信号用于测量第一模块与至少一个第二模块之间的延时，包括：

所述时钟同步信号用于测量以下器件的延时：

所述第一PLL以及背板；或者，

所述第一PLL、所述端口扩展器件、所述复用选择器件以及背板；

其中，所述背板是指所述第一模块和所述第二模块之间的背板；测量到的各个器件的延时用于确定所述第一PLL与所述第二模块之间的延时。

本申请实施例中，所述第一PLL具有第一外环走线和第二外环走线，所述第一外环走线和所述第二外环走线从所述第一PLL的输出环回到所述第一PLL的输入；其中，

所述第一PLL输出第一路时钟同步信号经所述第一外环走线的环回输入到所述第一PLL，所述第一PLL输出第二路时钟同步信号经所述第二外环走线的环回输入到所述第一PLL，所述第一路时钟同步信号和所述第二路时钟同步信号用于所述第一PLL测量所述第一PLL的延时。

本申请实施例中，所述第一PLL锁定到参考时钟信号，其中，在所述第一PLL锁定时，所述第一路时钟同步信号的边沿和所述参考时钟信号的边沿对齐。

本申请实施例中，所述端口扩展器件输出第三路时钟同步信号经所述复用选择器件环回输入到所述第一PLL，其中，所述端口扩展器件输出的所述第三路时钟同步信号与所述第一路时钟同步信号之间具有确定的延时，所述第一PLL基于接收到的所述第三路时钟同步信号测量所述复用选择器件的延时。

本申请实施例中，所述端口扩展器件输出第四路时钟同步信号且环回输入到所述第一PLL，其中，所述第一PLL基于接收到的所述第四路时钟同步信号测量所述端口扩展器件的延时。

本申请实施例中，所述复用选择器件从多路所述时钟同步信号中选择一路时钟同步信号环回发送给所述第一PLL，则：所述第所述第一PLL基于接收到的所述一路时钟同步信号测量所述第一模块和所述第二模块之间的背板时延。

本申请实施例中，所述第二模块包括第二PLL和业务芯片，

所述第二PLL接收所述第一PLL发送的所述时钟同步信号，以及向所述第一PLL环回发送给所述时钟同步信号；

所述业务芯片接收所述第二PLL发送的所述时钟同步信号，以及将所述时钟同步信号环回发送给所述第二PLL。

本申请实施例中，所述时钟同步信号还用于测量所述第二PLL和所述业务芯片之间的延时。

本申请实施例中，所述时钟同步信号还用于测量所述第二PLL和所述业务芯片之间的延时，包括：

所述时钟同步信号用于测量所述第二PLL的延时以及所述第二PLL和所述业务芯片之间的走线的延时；

其中，测量到的所述第二PLL延时以及所述第二PLL和所述业务芯片之间的走线的延时用于确定所述第二PLL和所述业务芯片之间的延时。

本申请实施例中，所述第二PLL具有第三外环走线和第四外环走线，所述第三外环走线和所述第四外环走线从所述第二PLL的输出环回到所述第二PLL的输入；其中，

所述第二PLL输出第五路时钟同步信号经所述第三外环走线的环回输入到所述第二PLL，所述第二PLL输出第六路时钟同步信号经所述第四外环走线的环回输入到所述第二PLL，所述第五路时钟同步信号和所述第六路时钟同步信号用于所述第二PLL测量所述第二PLL的延时。

本申请实施例中，所述第二PLL基于接收到的来自所述业务芯片的所述时钟同步信号测量所述第二PLL和所述业务芯片之间的走线的延时。

本申请实施例中，所述第一PLL与所述第二PLL之间的时延，以及所述第二PLL与所述业务芯片之间的延时，用于确定所述第一PLL与所述业务芯片之间的延时。

本申请实施例中，编码在所述时钟同步信号上的所述RTC信息通过总线通道从所述第一模块传输到所述第二模块。

本申请实施例中，所述第一模块侧的RTC信息采用所述时钟同步信号作为驱动时钟信号，所述驱动时钟信号用于所述第一模块按照所述时钟同步信号的周期对所述RTC信息进行增加。

本申请实施例中，所述第二模块侧的RTC信息采用所述第二模块侧的时钟信号作为驱动时钟信号，所述驱动时钟信号用于所述第二模块按照所述时钟信号的周期对所述RTC信息进行增加。

本申请实施例提供的电子设备，包括：第一模块、第二模块；其中，

所述第一模块，用于分别发送时钟同步信号和第一RTC信息；

其中，所述时钟同步信号用于测量第一模块与至少一个第二模块之间的延时，所述延时用于对所述第二模块侧接收到的时钟同步信号进行相位补偿，相位补偿后的所述时钟同步信号用于触发所述第二模块将本地的第二RTC信息更新为到所述第一RTC信息。

本申请实施例中，所述时钟同步信号在所述第一模块和所述至少一个第二模块之间环回传输，其中，所述环回传输用于测量所述第一模块与所述至少一个第二模块之间的延时。

本申请实施例中，所述第一模块包括第一锁相回路PLL和逻辑器件，

所述第一PLL，用于向所述第二模块发送所述时钟同步信号，以及接收所述第二模块环回发送的所述时钟同步信号；

所述逻辑器件，用于接收所述第一PLL发送的所述时钟同步信号，将所述RTC信息编码在所述时钟同步信号上发送给所述第二模块。

本申请实施例中，所述第一模块还包括端口扩展器件和复用选择器件，其中，

所述端口扩展器件用于扩展所述第一PLL的输出端口的数目，所述端口扩展器件接收所述第一PLL发送的所述时钟同步信号，向多个所述第二模块发送多路所述时钟同步信号；

所述复用选择器件用于接收多个所述第二模块环回发送的多路所述时钟同步信号，从多路所述时钟同步信号中选择一路时钟同步信号环回发送给所述第一PLL。

本申请实施例中，所述第二模块包括第二PLL和业务芯片，

所述第二PLL接收所述第一PLL发送的所述时钟同步信号，以及向所述第一PLL环回发送给所述时钟同步信号；

所述业务芯片接收所述第二PLL发送的所述时钟同步信号，以及将所述时钟同步信号环回发送给所述第二PLL。

本申请实施例的技术方案中，分别发送时钟同步信号和第一RTC信息；其中，所述时钟同步信号用于测量第一模块与至少一个第二模块之间的延时，所述延时用于对所述第二模块侧接收到的时钟同步信号进行相位补偿，相位补偿后的所述时钟同步信号用于触发所述第二模块将本地的第二RTC信息更新为到所述第一RTC信息。采用本申请实施例的技术方案，时钟同步信号和RTC信息分两路来传输，避免了时钟同步信号编解码导致的延时不确定性，与此同时，基于时钟同步信号测量两个模块之间的延时，来对时钟同步信号进行相位补偿，使得延迟的数量级极小，从而提升了时间同步精度。

附图说明

附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1是满足G.8273.2的CLASS A/B的系统内的RTC分发方案的框图；

图2为本申请实施例提供的时间同步方法的流程示意图；

图3是本申请实施例提供的系统内的RTC分发方案的框图；

图4是本申请实施例提供的环回传输测量时延的示意图；

图5是本申请实施例提供的线卡的延时测量的示意图；

图6是本申请实施例提供的时延的示意图；

图7为本申请实施例提供的电子设备的结构组成示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在没有特别说明的情况下，本申请实施例中的时间是指RTC信息。

对于时间同步网络中的节点设备，RTC信息在节点设备系统内的分发方式是：通过现场可编程逻辑阵列(FPGA，Field－Programmable Gate Array)将RTC信息编码在1pps(1pulse per second)信号上，通过系统背板(backlane)采用总线分发给各个线卡(linecard)；然后，线卡通过解码重新生成1pps和RTC信息，线卡的业务芯片使用这个重新生成的1pps的上升边沿来表征整秒时间信息，并且1pps的上升边沿用于触发业务芯片更新RTC信息，而RTC信息包含具体的时间信息。这个方案，路径上存在较多延时不确定性，包括：驱动器的延时不确定性、背板延时不确定性、RTC信息的编解码的延时不确定性。其中：

1)驱动器的延时不确定性

传统的驱动器的延时不确定性(受环境、电压等影响)会带来2ns左右的不确定性，即使是采用特定工艺的缓冲驱动器(buffer)，相同品牌的延时不确定性也是在30ps左右，不同品牌之间延时差达到300ps-2ns；而业界互补金属氧化物半导体(CMOS)工艺的buffer的延时不确定性在300ps-2ns范围。这个误差上述RTC信息分发方案中无法补偿。

2)背板延时的不确定性

对于背板走线采用总线多分支结构，根据系统配置，槽位的插卡数量差异会导致这个总线上的时钟信号延时不确定性达到2ns；此外，根据系统的配置情况，延时不确定性有所不同。这个延时不确定性在上述RTC信息分发方案中无法消除。

3)RTC信息的编解码的延时不确定性

在FPGA对RTC信息进行编解码时，由于buffer等延时的不确定性带来的解码出(也即重生的)的1pps的边沿延时的不确定性误差接近2ns。

此外，还有主控中心的FPGA对RTC信息的采样误差：主控中心的RTC信息的驱动采用的时钟与同步更新采用的时钟(本申请实施例将同步更新采用的时钟对应的信号称为时钟同步信号)不统一，导致在基于时钟同步信号更新RTC信息时，会带来数ns的采样误差。

以上延时不确定性带来的不可补偿的误差达十多ns，对于后续5G的节点设备要求延时在5ns以下，上述延时不确定性就需要考虑消除或者补偿。

参照图1，图1是满足G.8273.2的CLASS A/B的系统内的RTC分发方案的框图，这个方案对于数纳秒到10纳秒的RTC分发误差是可以忽略的。G.8273.2的最高的T-BC级别(CLASS B)的要求是+/-70ns的精度要求。

具体实现过程中，时钟单元(timing card)包括PLL和FPGA，其中，时钟单元也称为主控中心，主控中心的PLL锁定于外部标准时钟，比如全球定位系统(GPS，GlobalPositioning System)提供的1pps，PLL滤除1pps的抖动，产生1pps的时钟信号(1pps_clk)，以及倍频后的参考时钟信号(ref_clk)，PLL将1pps_clk和ref_clk发送给FPGA。FPGA根据1pps_clk和ref_clk维护RTC信息，这个RTC信息可以通过FPGA的对外接口(rtc_modify)调整。FPGA将RTC信息编码在1pps的时钟信号(称为1pps_rtc信号)上，然后通过总线(1pps_rtc_bus)下发给系统的各线卡(line card)，需要说明的是，图1是以线卡为例，不局限于此，线卡还可以替换成接口卡单元。而后，线卡的FPGA解码1pps_rtc信号，重新生成1pps的时钟信号和RTC信息，这个RTC信息包含具体的时间信息，而1pps的时钟信号的边沿，比如上升沿表征准确的整秒时刻。

图1所示的方案对于传输路径中的驱动器的延时是忽略的，这导致会有数纳秒的误差；考虑总线下发延时使用的典型值，总线会带来2纳秒的误差；对于1pps的时钟信号的解码，会导致1pps的边沿损伤数纳秒的误差。

图2为本申请实施例提供的时间同步方法的流程示意图，如图2所示，所述时间同步方法包括以下步骤：

步骤201：分别发送时钟同步信号和第一RTC信息；其中，所述时钟同步信号用于测量第一模块与至少一个第二模块之间的延时，所述延时用于对所述第二模块侧接收到的时钟同步信号进行相位补偿，相位补偿后的所述时钟同步信号用于触发所述第二模块将本地的第二RTC信息更新为到所述第一RTC信息。

本申请实施例中，所述时间同步方法应用于电子设备中，该电子设备可以但不局限于是时间同步网络中的节点设备。进一步，所述电子设备包括第一模块和第二模块，其中，第一模块是指时钟单元(timing card)，用于向一个或多个第二模块分发RTC信息，从而使得一个或多个第二模块基于所述第一模块的RTC信息同步更新本地的RTC信息。第二模块是指线卡(line card)或接口卡单元，需要明确的是，第一模块可以输出一路或多路时钟同步信号，每路时钟同步信号对应一个第二模块。

本申请实施例中，第一模块通过两条单独的通道分别向第二模块发送时钟同步信号和RTC信息，其中，RTC信息编码在所述时钟同步信号上。其中，所述时钟同步信号用于测量第一模块与至少一个第二模块之间的延时，所述延时用于对所述第二模块侧接收到的时钟同步信号进行相位补偿，相位补偿后的所述时钟同步信号用于触发所述第二模块将本地的第二RTC信息更新为到所述第一RTC信息。这里，时钟同步信号和RTC信息分两路来传输，避免时钟同步信号解码产生的上升沿的延迟；与此同时，基于时钟同步信号测量两个模块之间的延时来对时钟同步信号进行相位补偿，使得延迟的数量级更小。本申请实施例的技术方案，实现了系统内RTC信息的准确分发(误差100ps以下)。

本申请实施例中，所述时钟同步信号在所述第一模块和所述至少一个第二模块之间环回传输，其中，所述环回传输用于测量所述第一模块与所述至少一个第二模块之间的延时。

举个例子：第一模块向第二模块发送时钟同步信号，第二模块接收到时钟同步信号后，再将时钟同步信号回传给第一模块，第一模块基于接收到的时钟同步信号可以确定出第一模块和第二模块之间的延时。

以下结合第一模块的具体实现来说明如何测量延时。

所述第一模块包括第一PLL和逻辑器件，其中，所述第一PLL向所述第二模块和所述逻辑器件分别发送所述时钟同步信号，以及接收所述第二模块环回发送的所述时钟同步信号；所述逻辑器件接收所述第一PLL发送的所述时钟同步信号，将所述RTC信息编码在所述时钟同步信号上发送给所述第二模块。

这里，第一PLL可以具有一个输出端口或者具有多个输出端口，每个输出端口可以输出一路时钟同步信号。如果第二模块的数量较多，第一PLL的输出端口小于第二模块的数量，可以在第一模块中增加端口扩展器件和复用选择器件，其中，所述端口扩展器件用于扩展所述第一PLL的输出端口的数目，所述端口扩展器件接收所述第一PLL发送的所述时钟同步信号，向多个所述第二模块发送多路所述时钟同步信号；所述复用选择器件用于接收多个所述第二模块环回发送的多路所述时钟同步信号，从多路所述时钟同步信号中选择一路时钟同步信号环回发送给所述第一PLL。

参照图3，图3是本申请实施例提供的系统内的RTC分发方案的框图，在图3中，timing card对应第一模块，line card对应第二模块，PLL对应第一PLL，FPGA对应逻辑器件，buffer对应端口扩展器件，mux对应复用选择器件，backlane对应第一模块和第二模块之间的背板，其中，line card有n个，记作line card(1:n)，PLL向buffer输出时钟同步信号(rtc_clk)，buffer输出n路时钟同步信号(rtc_clk_b(1:n))，分别对应n个line card(linecard(1:n))，然后，n个line card(line card(1:n))给mux环回发送n路时钟同步信号(rtc_clk_loop(1:n))，mux选择一路时钟同步信号(例如line card 2对应的rtc_clk_loop2)环回发送给PLL，PLL就可以测量line card 2相对于timing card中PLL的延时，mux可以轮训选择各路时钟同步信号，如此，PLL就可以测量每个line card相对于timing card中PLL的延时。

与此同时，PLL向FPGA发送时钟同步信号(rtc_clk)，FPGA将维护的RTC信息编码在该时钟同步信号上，通过系统总线(rtc_bus)发送给line card。

在图3中，timing card(也即主控中心)中的PLL，除了提供系统必要的系统时钟(ref_clk)外，还产生具有很好的短稳特性的时钟同步信号(rtc_clk)。PLL还需对环回延时进行测量，同时需要完成可能使用到的buffer和mux的器件延时的测量。此外，timing card(也即主控中心)中的FPGA，除了维护系统的基准RTC信息外，还需提供RTC信息的编码下发功能，这个下发频率和时钟同步信号(rtc_clk)对应的时钟一致。再者，iming card(也即主控中心)中的PLL除了提供传统线卡时钟的功能外(比如无缝切换)，还需要：

A)PLL需要输入输出固定延时，并且需要自动测试其本身的延时。

B)需要环回主控下发的同步时钟。

C)测试线卡内的同步时钟的延时。

D)如果PLL的输入输出端口不够，则使用mux/buffer来进行扩展。

相比较图1中，图1采用1pps的时钟信号作为时钟同步信号，在该1pps上编码RTC信息，采用总线方式发送给line card，1pps的信号边沿由于线卡在位数量，也就是负载数量导致延时变化带来同步误差，且这个误差没有规律，无法补偿，图3采用点对点的拓扑形式，避免负载随机变化带来的延时变化的影响，即time card通过多输出与line card一一对应的走线方式，图3中以1到n个line card为例，记作line card(1:n)。另一方面，图1采用1pps的时钟信号作为时钟同步信号，由于在该时钟信号上进行了RTC信息的传递，所以该时钟信号在主控中心的FPGA进行编码，在线卡的FPGA进行解码，重新生成1pps，用这个1pps的边沿表征整秒信息；但是由于编解码导致这个边沿受到了损伤，即延时的波动，这个波动无法补偿；为此图3采用时钟同步信号与RTC信息分开传输，时钟同步信号不再经过编码，而是直接驱动到线卡。再一方面，图1采用1pps的时钟信号作为时钟同步信号，该时钟同步信号的传输延时使用的是实测的典型值，这个测试由于实际的测试仪器、测试人员、后续设备运行的环境的变化等等都会导致这个测试值的准确度的偏离；为此图3使用环回实时测试时钟同步信号的传输延时，消除以上缺陷。又一方面，图1中的主控中心的FPGA的RTC维护是通过高频时钟采样时钟同步信号(也称为同步更新脉冲)来更新的，存在采样误差，采样误差取决于采样时钟的频率，根据当前的FPGA的工作的最高时钟，可能带来2-3纳秒的误差；图3采用时钟同步信号直接驱动RTC信息的递增，时钟同步信号表征的同步更新时钟以下的时间通过软件修正，可以消除采样带来的误差。

新的业务需求是单节点设备时间同步精度不能低于5ns，为此对于分布式系统，其中系统内的RTC信息的分发误差需要克服在可忽略的水平，图3所示的方案可以使得分发误差小于100ps，可以为系统留出设计余量，用于系统的别的环节。

以下对延时如何测量进行详细说明。

1)第一PLL的延时

所述第一PLL具有第一外环走线和第二外环走线，所述第一外环走线和所述第二外环走线从所述第一PLL的输出环回到所述第一PLL的输入；其中，所述第一PLL输出第一路时钟同步信号经所述第一外环走线的环回输入到所述第一PLL，所述第一PLL输出第二路时钟同步信号经所述第二外环走线的环回输入到所述第一PLL，所述第一路时钟同步信号和所述第二路时钟同步信号用于所述第一PLL测量所述第一PLL的延时。

这里，所述第一PLL锁定到参考时钟信号，其中，在所述第一PLL锁定时，所述第一路时钟同步信号的边沿和所述参考时钟信号的边沿对齐。

2)复用选择器件的延时

所述端口扩展器件输出第三路时钟同步信号经所述复用选择器件环回输入到所述第一PLL，其中，所述端口扩展器件输出的所述第三路时钟同步信号与所述第一路时钟同步信号之间具有确定的延时，所述第一PLL基于接收到的所述第三路时钟同步信号测量所述复用选择器件的延时。

3)端口扩展器件的延时

所述端口扩展器件输出第四路时钟同步信号且环回输入到所述第一PLL，其中，所述第一PLL基于接收到的所述第四路时钟同步信号测量所述端口扩展器件的延时。

4)背板时延

所述复用选择器件从多路所述时钟同步信号中选择一路时钟同步信号环回发送给所述第一PLL，则：所述第所述第一PLL基于接收到的所述一路时钟同步信号测量所述第一模块和所述第二模块之间的背板时延。

5)在第一模块没有所述端口扩展器件和所述复用选择器件的情况下，所述时钟同步信号用于测量以下器件的延时：所述第一PLL、背板。在所述第一模块有所述端口扩展器件和所述复用选择器件的情况下，所述时钟同步信号用于测量以下器件的延时：所述第一PLL、所述端口扩展器件、所述复用选择器件、背板；其中，所述背板是指所述第一模块和所述第二模块之间的背板；测量到的各个器件的延时用于确定所述第一PLL与所述第二模块之间的延时。

参照图4，图4是本申请实施例提供的环回传输测量时延的示意图，其中，PLL、buffer、mux均位于timing card(也即主控中心)内，timing card对应第一模块，PLL对应第一PLL，buffer对应端口扩展器件，mux对应复用选择器件，clk_b_in为PLL向buffer输出的时钟同步信号，clk_buff_fb_a为buffer向PLL环回发送的第一路时钟同步信号，clk_buff_fb_b为buffer向PLL环回发送的第二路时钟同步信号。clk_buff_2至clk_buff_n为buffer向line card2到line cardn分别输出的时钟同步信号。clk_buff_loop_2至clk_buff_loop_n为line card2到line cardn向mux环回发送的时钟同步信号。clk_m_in为buffer向mux发送的第三路时钟同步信号，clk_m_out为mux向PLL环回发送的第三路时钟同步信号。图4未示意出第四路时钟同步信号，需要说明的是，第四路时钟同步信号的环回方式与clk_buff_fb_b同理。

在图4中，PLL锁定到外部高等级参考时钟信号(ext_ref_clk)，通过外环的方式，使得PLL的输入输出延时稳定；受限于PLL的输入和输出端口，通过buffer来增加扇出，通过mux来选择环回的输入到PLL的输入口。图4采用实时测量PLL的输入输出延时(简称为PLL的延时)，mux的延时，buffer的延时，为此，对buffer，mux采用环回测试，环回走线按照约定的方式走线，则可以获得各器件的实际延时值。此外，PLL还完成backlane的延时的测量。在图4中，buffer作为PLL的输出扩展端口，PLL的外环从buffer的输出环回到PLL的输入，其中，环回信号clk_buff_fb_a在PLL锁定时，边沿比如上升沿是和ext_ref_clk对齐的。PLL后续测试相差都是以clk_buff_fb_a边沿作为参考的。以下结合图4对各个器件的延时如何测量进行举例说明。

1)PLL的延时

输出到line card的时钟同步信号，比如clk_buff_2的初始相位和clk_buff_fb_a在PLL输入相位测量不是对齐的，有一个clk_buff_fb_a的走线延时，这个走线延时也即PLL的延时，本申请实施例采用自动测试PLL的延时。需要说明的是，这需要对待测的信号在电路板的走线按照一定的约束进行设计，从而保证测量的时延的稳定。

clk_buff_fb_b是从buffer输出到PLL输入，本申请实施例使用PLL的相位差测量功能—时间数字转换器(TDC，Time Number Convert)，来测量相差(也即延时)，相差(clk_buff_fb_b-clk_buff_fb_a)就是clk_buff_fb_a信号环回走线的延时，假设为TDC0。在后续的TDC测量中都需要使用这个值进行修正补偿。

2)buffer、mux器件的延时

通过环回方式测试测量延时，需要发送、环回线对称，在延时测量环回方向，插入了mux，引入了延时的非对称，需要获取mux的延时，用于修正发送方向的延时。

mux的延时需要实际实时自动测量。在测量mux和clk_m_out走线的延时时，配置mux选择clk_m_in输入作为输出，其中信号clk_m_in的走线和clk_buff_fb_a的走线需要有已知的约束关系，TDC测得的延时为delay(mux+clk_m_out)，假设为TDC1。buffer的延时与mux的延时同理。

3)backlane的延时

以从主控中心的buffer输出到line card的PLL输入处的延时测量为例，配置mux选择clk_buff_loop_2输出到主控中心的PLL，此时测得的相位差假设为TDC2(通过读取PLL的寄存器得到)，则主控中心的PLL到line card2(假设line card2环回的时钟同步信号为clk_buff_loop_2)的延时如下：(TDC2-TDC1)/2+TDC0。

本申请实施例中，所述第二模块包括第二PLL和业务芯片，所述第二PLL接收所述第一PLL发送的所述时钟同步信号，以及向所述第一PLL环回发送给所述时钟同步信号；所述业务芯片接收所述第二PLL发送的所述时钟同步信号，以及将所述时钟同步信号环回发送给所述第二PLL。其中，所述时钟同步信号还用于测量所述第二PLL和所述业务芯片之间的延时。具体地，所述时钟同步信号用于测量所述第二PLL的延时以及所述第二PLL和所述业务芯片之间的走线的延时；其中，测量到的所述第二PLL延时以及所述第二PLL和所述业务芯片之间的走线的延时用于确定所述第二PLL和所述业务芯片之间的延时。以下对如何测量第二模块内的时延进行详细说明。

1)第二PLL的延时

所述第二PLL具有第三外环走线和第四外环走线，所述第三外环走线和所述第四外环走线从所述第二PLL的输出环回到所述第二PLL的输入；其中，

所述第二PLL输出第五路时钟同步信号经所述第三外环走线的环回输入到所述第二PLL，所述第二PLL输出第六路时钟同步信号经所述第四外环走线的环回输入到所述第二PLL，所述第五路时钟同步信号和所述第六路时钟同步信号用于所述第二PLL测量所述第二PLL的延时。

2)第二PLL和所述业务芯片之间的走线的延时

所述第二PLL基于接收到的来自所述业务芯片的所述时钟同步信号测量所述第二PLL和所述业务芯片之间的走线的延时。

本申请实施例中，第一PLL与所述第二PLL之间的时延，以及所述第二PLL与所述业务芯片之间的延时，用于确定所述第一PLL与所述业务芯片之间的延时。

参照图5，图5是本申请实施例提供的线卡的延时测量的示意图，其中，线卡中以具有两个业务芯片为例，分别为asic_1、asic_n，PLL、asic_1、asic_n均位于line card内，line card对应第二模块，PLL对应第二PLL，asic_1和asic_n对应业务芯片。clk_bp_a_loop和clk_bp_b_loop为PLL向timing card环回发送的时钟同步信号，clk_a_loop为PLL的输出向PLL的输入环回发送的第四路时钟同步信号，clk_b_loop为PLL的输出向PLL的输入环回发送的第五路时钟同步信号，clk_as_1为PLL向asic_1发送的时钟同步信号，clk_as_1_loop为asic_1向PLL环回发送的时钟同步信号，clk_as_n为PLL向asic_n发送的时钟同步信号，clk_as_n_loop为asic_n向PLL环回发送的时钟同步信号。

以下结合图5对line card内的延时如何测量进行举例说明。需要说明的是，图5中的line card的PLL假定输出端口满足要求，不需要新增buffer和mux。

PLL使用外环来锁定主控中心下发的时钟同步信号，TDC的测试以clk_a_loop上升沿作为参考，通过有约束关系的走线环回来测试PLL外环的走线延时；假设这个延时为TDC_l0。为了测试line card的PLL到业务芯片的延时，需要比如clk_as_1和从业务芯片处环回的clk_as_1_loop走线对称，此时测试得到的环回延时为TDC_l1；则从PLL到业务芯片的延时为：TDC_l1/2+TDC_l0。基于此，主控中心下发到line card的业务芯片的RTC对应的说时钟同步信号的传输延时为：

&t2＝-[(TDC2-TDC1)/2+TDC0+TDC_l1/2+TDC_l0]

本申请实施例中，编码在所述时钟同步信号上的所述RTC信息通过总线通道从所述第一模块传输到所述第二模块。

本申请实施例中，所述第一模块侧的RTC信息采用所述时钟同步信号作为驱动时钟信号，所述驱动时钟信号用于所述第一模块按照所述时钟同步信号的周期对所述RTC信息进行增加。所述第二模块侧的RTC信息采用所述第二模块侧的时钟信号作为驱动时钟信号，所述驱动时钟信号用于所述第二模块按照所述时钟信号的周期对所述RTC信息进行增加。

具体地，RTC信息同步分发更新为：假定主控制中心的FPGA的RTC的值为R(t)，R(t)＝m*T，其中T为时钟同步信号的周期。主控中心的FPGA的RTC值直接使用时钟同步信号驱动，T周期以下的时间信息，根据协议，如ptp，在同步时钟的边沿更新从端口的RTC时加上这个offset偏差值，而从端口和主控的RTC计数器在同步时钟的边沿这个时间是同步的。由于实际设备对外呈现的是接口单元的RTC，不受主控FPGA的RTC的低频同步时钟的分辨率影响。而主控的RTC尽管更新周期T，但是由于在这个同步时钟在T周期的边沿外不使用；仅在T周期的边沿使用，而这个边沿下发到line card接口单元是准确的(通过点对点的独立通道)。参见图6，PLL或者buffer输出的同步时钟，其中的1路引入到FPGA，用于RTC的驱动自增，这个信号假定为fpga_Tk，相对于PLL输出端的有&t1的延时，但是这个延时不重要；因为这个RTC维护的是一个数据，即多少个T周期，这个数据传递给line card接口单元延时不重要，只要不超过一个T周期，这是容易满足的。此外，RTC信息的下发延时不敏感，所以可以走通常的逻辑器件驱动，器件选型具有很强的主动性，高精度定时分配设备产品不会因为系统内的RTC的分发导致瓶颈。

假定line card的业务芯片的RTC的值为A(t)，A(t)＝k ns，假定计数器时钟为1Ghz，RTC的位宽等和主空中心的RTC一致。在下一个Tkhz时钟边沿，比如上升沿的时候，则主控的RTC：R(t)＝(m+1)*T；在同步更新时钟的上升沿延时&t2后，则是line card本地的RTC：A(t)＝k ns+T+&t2ns，这个值在同步更新时钟的边沿被锁存。当收到主控下发的RTC的编码信息，解析后比较，即A(t)-R(t)-&t2＝&t3；则由于A(t)、R(t)、&t2都是已知的，所以主控和line card接口单元的RTC的offset可以得到；然后在下个周期先更新这个偏差后，再进行比较，从而获得同步。由于其中的&t2，属于固定的线路延时，以及PLL的稳定延时之和，其最后测试的精度小于100ps，即同步精度在100ps以下；相对于传统方案具有两个数量级的提升。

本申请实施例的技术方案提出一种基于点对点的延时固定可知的时钟边沿来分发系统内部的RTC信息，同时对于引入的buffer，mux等器件的延时和背板走线延时实现了实时自动测量。本申请实施例通过对背板，line card，接口卡的同步时钟的走线延时，驱动器/复用器的延时自动测量补偿，PLL的延时自动补偿；RTC信息编码信息和更新时钟采用独立通道，使用同步更新时钟作为主控RTC信息计数器的驱动时钟等创新措施使得同步分配精度误差最大不超过100ps。另外，采用同步时钟边沿表征定时信息的时间间隔，比如同步时钟单独点对点的进行发送，不和RTC信息编码信息在一条信号线上，这样就可以避免因为RTC信息的编解码重生同步时钟带来的边沿延时误差，为了自动测试这个同步时钟的延时则需要这个信号对称环回(背板，line card，接口卡等分别进行返回，中间使用PLL节点进行延时中继)；而RTC信息的编码数据对于延时不敏感，依然可以走原来的总线通道，节约背板走线。

本申请实施例的技术方案不仅可以用于在基于多插卡槽位的分布式单框系统，也可以应用在单板卡的box集中系统，该系统的分发同步定时端口分布于不同的业务芯片上，即各业务芯片独立维护RTC信息。

对于单板卡的系统，主控中心的PLL选型设计，需要满足：

A)PLL需要输入输出固定延时，并且需要自动测试其本身的延时。

B)主控中心下发给本板的个业务芯片的同步时钟。

C)测试本板卡内的业务芯片的同步时钟的延时。

D)如果PLL的输入输出端口不够，则需要mux/buffer来进行扩展。

对于单板卡的系统，同样可以测试获取外环设计的PLL的延时，以及测试业务芯片环回的时钟同步信号的延时。另一方面，维护主控中心的RTC值，同步于设备与上级时钟获取定时的RTC计数器端口。在同步时钟的触发下，利用同步时钟以及主控的RTC信息来更新业务芯片的RTC信息。

本申请实施例的技术方案不仅可以用于在基于多插卡槽位的分布式单框系统，也可以应用在复杂的多机框集群系统，该多框集群系统除了应用图2至图6所示的方法外，需要新增框间延时的测量。对于多框集群系统，通常指定其中一个框为主框，使用电缆进行框间的RTC信息同步分发；需要获取电缆延时值用于补偿从框的RTC信息。

对于多框集群系统，主框主控中心和从框主控中心通过主控单板面板的时钟时间电缆连接，这个电缆用于RTC的同步分；对应主从框的电缆需要收发对称。

对于多框集群系统，主控中心面板分发驱动和接收器件的延时自动测量，可以按照图2至图6所示的方法中队buffer/mux的测试方法进行测量。

对于多框集群系统，通过框间的RTC信息分发电缆的延时测量，并根据获得的驱动接收器件的延时进行补偿和修正；从框的主控中心就可以同步主框的主控中心的RTC信息。

对于多框集群系统，框间主控中心的RTC信息同步后，框内的各业务口的各RTC信息的同步依照图2至图6所示的方法，则可以获得框内的RTC信息同步。

通过上述方案，多框集群系统就完成了各端口的RTC信息的同步。

本申请实施例的技术方案不仅可以用于在基于多插卡槽位的分布式单框系统，也可以应用在承载的交换，路由，传输等设备；还可以应用在数据中心的刀片式服务器，该服务器也是属于多槽位分布式系统。其中，对于主控中心的PLL选型设计，需要满足：

A)PLL需要输入输出固定延时，并且需要自动测试其本身的延时。

B)主控中心下发给本板的个业务芯片的同步时钟。

C)测试线卡内的业务芯片的同步时钟的延时。

D)如果PLL的输入输出端口不够，则需要MX/buffer来进行扩展。

此外，时延的测试可以依据图2至图6所示的方法。

本申请实施例的技术方案，使用时钟同步信号的边沿来分发系统内的RTC信息。时钟同步信号的边沿的传输延时使用环回方式自动测试。RTC信息和时钟同步信号采用独立的道通传输，避免了RTC编解码对时钟同步信号的边沿的延时的不确定性的损伤。此外，PLL采用外环锁定模式，获得更稳定的确定的延时。PLL的延时以及buffer，mux的器件的延时实时自动测量，消除由于buffer，mux等器件引入的延时评估的误差，这个实时测量克服了由于PVT带来的器件的延时变化，从而带来了时间同步精度的大幅提升(至少两个数量级)。主控中心的FPGA的RTC信息的驱动时钟直接使用延时测量的时钟同步信号对应的时钟，这个时钟频率根据系统选择。

图7为本申请实施例提供的电子设备的结构组成示意图，如图7所示，所述电子设备包括：第一模块701、第二模块702；其中，

所述第一模块701，用于分别发送时钟同步信号和第一RTC信息；

其中，所述时钟同步信号用于测量第一模块701与第二模块702之间的延时，所述延时用于对所述第二模块702侧接收到的时钟同步信号进行相位补偿，相位补偿后的所述时钟同步信号用于触发所述第二模块702将本地的第二RTC信息更新为到所述第一RTC信息。

在一实施方式中，所述时钟同步信号在所述第一模块701和所述第二模块702之间环回传输，其中，所述环回传输用于测量所述第一模块701与所述第二模块702之间的延时。

在一实施方式中，所述第一模块701包括第一PLL 7011和逻辑器件7012，

所述第一PLL 7011，用于向所述第二模块702发送所述时钟同步信号，以及接收所述第二模块702环回发送的所述时钟同步信号；

所述逻辑器件7012，用于接收所述第一PLL 7011发送的所述时钟同步信号，将所述RTC信息编码在所述时钟同步信号上发送给所述第二模块702。

在一实施方式中，所述第一模块701还包括端口扩展器件7013和复用选择器件7014，其中，

所述端口扩展器件7013用于扩展所述第一PLL 7011的输出端口的数目，所述端口扩展器件7013接收所述第一PLL 7011发送的所述时钟同步信号，向多个所述第二模块702发送多路所述时钟同步信号；

所述复用选择器件7014用于接收多个所述第二模块702环回发送的多路所述时钟同步信号，从多路所述时钟同步信号中选择一路时钟同步信号环回发送给所述第一PLL7011。

在一实施方式中，所述第二模块702包括第二PLL 7021和业务芯片7022，

所述第二PLL 7021接收所述第一PLL 7011发送的所述时钟同步信号，以及向所述第一PLL 7011环回发送给所述时钟同步信号；

所述业务芯片7022接收所述第二PLL 7021发送的所述时钟同步信号，以及将所述时钟同步信号环回发送给所述第二PLL 7021。

具体实现时，第一模块701为时钟卡(timing card)，称为主控中心。

具体实现时，第一PLL 7011为主控中心的PLL，PLL除了产生系统的各业务系统时钟外(sets功能)，还产生多个稳定的时钟同步信号，这个时钟同步信号的边沿，比如上升沿用于更新和同步各线卡的RTC信息；这个时钟同步信号同时也是主控中心的FPGA的RTC信息的计数器的驱动时钟，即主控中心的RTC值是按照这个时钟同步信号的时钟周期递增；而线卡(或者接口卡)的业务芯片则采用根据时钟同步信号的时钟倍频后的高频时钟或者等效高频时钟驱动本地的RTC信息，这个分辨率可以达到ns以下；同时这个同步时钟也用于系统内的RTC信息分发的延时测量。主控中心的PLL还需要测试根据配置的两路输入时钟的相位差。这个一般是可能会占用一个PLL；这种情况下主控中心的PLL需要是多通道PLL。另外为延时的准确测量，需要PLL本身输出稳定，为此需要PLL有极高的检相分辨率。为了PLL的延时稳定，需要设计为外环，即选型的PLL的器件需要支持外环；同时在系统硬件电路设计上需要能够支持这个PLL的本身的延时的自动测量。

具体实现时，逻辑器件7012为主控中心的FPGA。主控中心的FPGA使用PLL提供的同步时钟维护一个RTC，这个RTC是按照同步时钟周期翻转递增，假设这个周期为T，这个RTC与设备的从端口的RTC同步，计数器的T以下部分通过软件修改同步，修改同步颗粒度可以到PS(皮秒)，这个修正值通过协议，比如PTP修改从端口的RTC，同时也修改了主控的FPGA的RTC，实际执行的时候是先修改主控的RTC。

具体实现时，端口扩展器件7013为主控中心的buffer，复用选择器件7014为主控中心的mux。由于分布式系统的插卡槽位数可能超过PLL的输出端口(不同的分布式系统的插卡槽位数存在较大的不同，PLL的输出端口不大可能完全满足)，这个时候需要使用多输出驱动器(也即buffer)来扩展输出端口；由于驱动器的buffer输入输出延时在不同的批次，以及PVT(工艺，电压，温度)影响下，延时存在差异；所以需要实时测量这个驱动器的延时，做为整个延时测量的修正数据。同样的mux器件也是需要测量器延时，mux的使用同样是由于PLL的输入端口限制，在多槽位的分布式系统里需要使用mux选择，轮流测试延时，即时分复用。

本申请实施例中，时钟同步信号在第一模块和第二模块之间的背板上传输，背板走线为点对点的走线。为了自动测量背板走线的延时，所以增加了对称环回线。

具体实现时，第二模块702为line card，第二PLL 7021为line card内的PLL，业务芯片7022也位于line card内。其中，line card内的PLL用于将主控中心的时钟同步信号环回，此外，还测试line card内的时钟同步信号的延时。line card内的业务芯片在本地维护一个RTC信息，这个RTC信息根据时钟同步信号的边沿以及主控中心下发的TOD信息，定时的更新同步到主控的RTC信息。这个RTC信息的驱动时钟采用业务芯片提供的时钟，与主控中心的驱动时钟不同。

在实际应用过程中，第一步：选型主控中心的PLL，这个PLL除了系统设备需要的SETS功能外还需要配置和完成以下功能：1)配置中心控制PLL产生多路同步时钟，然后通过点对点的方式连接至线卡。2)如果线卡插卡槽位数超过主控的输出通道，则需要增加驱动器用于扩展主控的输出通道。3)同样的，对于测量延时，环回输入超过PLL的输入端口数时，需要选择mux来轮流选择测试。4)系统硬件电路设计需要提供PLL工作在外环模式的功能。5)系统硬件电路设计需要提供能够提供自动测试PLL本身的延时的功能。6)系统硬件电路需要设计为能提供各线卡的同步时钟延时测量的功能。7)系统硬件电路需要设计为能够提供测试扩展输出端口的驱动器的延时测量功能。8)系统硬件电路设计需要提供输入时钟相位差的测试，以及测试记过查询功能。其中，PLL输出的其中一路同步时钟是送给中心控制器作为RTC计数器的自增驱动时钟，以及触发RTC计数器值向线卡分发。送往线卡的同步时钟功能之一是更新RTC值，具体步骤：在当前同步时钟边沿锁存业务接口单元的RTC值，这个锁存的RTC值会用于后续的中心控制器下发的编码的RTC值进行比较，并锁存比较值；然后在下一个同步时钟的边沿根据上周期锁存的比较结果修正本地的RTC后，再与下发的RTC值进行比较，锁存比较值用于下次的修正；经过多次迭代，本地的RTC值与主控中心的RTC值精准同步。第二步：主控中心维护一个RTC的计数器，这个计数器需要满足长期的时间计数以及分辨率的要求；该计数器在同步时钟驱动下以周期T自增(T为同步时钟的周期)，并锁存该RTC的值，编码下发给线卡以及接口卡的接口单元。周期T以下的根据软件协议(比如ptp，实际参与协议计算的是设备线卡的从端口的RTC值)，如果存在偏差，在同步时钟的时钟边沿下，RTC计数器修正这个偏差值，然后编码下发。第三步：各线卡接口单元的RTC的维护模块，使用本地时钟进行驱动，这个本地时钟和业务芯片相关；RTC值采样同步时钟，锁存RTC值，然后和接收到的中心控制器下发的RTC值进行比较，然后修正。第四步：补偿同步时钟下发的背板延时，线卡或者接口卡的延时；主控中心根据特定的槽位会自动测试并补偿下发的同步更新时钟的延时。

本申请实施例的技术方案，使得分布式系统的RTC信息的同步分发误差降低两个数量级，系统内的RTC信息的同步分发误差不再成为整个设备高精度同步指标要求的瓶颈。

本领域技术人员应当理解，图7所示的电子设备中的各单元的实现功能可参照前述时间同步方法的相关描述而理解。图7所示的电子设备中的各单元的功能可通过运行于处理器上的程序而实现，也可通过具体的逻辑电路而实现。

本申请实施例还提供了一种计算机可读存储介质，用于存储计算机程序。

可选的，该计算机可读存储介质可应用于本申请实施例中的网络设备，并且该计算机程序使得计算机执行本申请实施例的各个方法中由网络设备实现的相应流程，为了简洁，在此不再赘述。

可选地，该计算机可读存储介质可应用于本申请实施例中的移动终端/终端设备，并且该计算机程序使得计算机执行本申请实施例的各个方法中由移动终端/终端设备实现的相应流程，为了简洁，在此不再赘述。

本申请实施例还提供了一种计算机程序产品，包括计算机程序指令。

可选的，该计算机程序产品可应用于本申请实施例中的网络设备，并且该计算机程序指令使得计算机执行本申请实施例的各个方法中由网络设备实现的相应流程，为了简洁，在此不再赘述。

可选地，该计算机程序产品可应用于本申请实施例中的移动终端/终端设备，并且该计算机程序指令使得计算机执行本申请实施例的各个方法中由移动终端/终端设备实现的相应流程，为了简洁，在此不再赘述。

本申请实施例还提供了一种计算机程序。

可选的，该计算机程序可应用于本申请实施例中的网络设备，当该计算机程序在计算机上运行时，使得计算机执行本申请实施例的各个方法中由网络设备实现的相应流程，为了简洁，在此不再赘述。

可选地，该计算机程序可应用于本申请实施例中的移动终端/终端设备，当该计算机程序在计算机上运行时，使得计算机执行本申请实施例的各个方法中由移动终端/终端设备实现的相应流程，为了简洁，在此不再赘述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，)ROM、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (24)

1.一种时间同步方法，其特征在于，所述方法包括：

第一模块分别发送时钟同步信号和第一实时时间计数器RTC信息；

其中，所述时钟同步信号用于测量所述第一模块与至少一个第二模块之间的延时，所述延时用于对所述第二模块侧接收到的时钟同步信号进行相位补偿，相位补偿后的所述时钟同步信号用于触发所述第二模块将本地的第二RTC信息更新为到所述第一RTC信息。

2.根据权利要求1所述的方法，其特征在于，所述时钟同步信号在所述第一模块和所述至少一个第二模块之间环回传输，其中，所述环回传输用于测量所述第一模块与所述至少一个第二模块之间的延时。

3.根据权利要求2所述的方法，其特征在于，所述第一模块包括第一锁相回路PLL和逻辑器件，

所述第一PLL向所述第二模块和所述逻辑器件分别发送所述时钟同步信号，以及接收所述第二模块环回发送的所述时钟同步信号；

所述逻辑器件接收所述第一PLL发送的所述时钟同步信号，将所述第一RTC信息编码在所述时钟同步信号上发送给所述第二模块。

4.根据权利要求3所述的方法，其特征在于，所述第一模块还包括端口扩展器件和复用选择器件，其中，

所述端口扩展器件用于扩展所述第一PLL的输出端口的数目，所述端口扩展器件接收所述第一PLL发送的所述时钟同步信号，向多个所述第二模块发送多路所述时钟同步信号；

所述复用选择器件用于接收多个所述第二模块环回发送的多路所述时钟同步信号，从多路所述时钟同步信号中选择一路时钟同步信号环回发送给所述第一PLL。

5.根据权利要求4所述的方法，其特征在于，所述时钟同步信号用于测量第一模块与至少一个第二模块之间的延时，包括：

所述时钟同步信号用于测量以下器件的延时：

所述第一PLL以及背板；或者，

所述第一PLL、所述端口扩展器件、所述复用选择器件以及背板；

其中，所述背板是指所述第一模块和所述第二模块之间的背板；测量到的各个器件的延时用于确定所述第一PLL与所述第二模块之间的延时。

6.根据权利要求5所述的方法，其特征在于，所述第一PLL具有第一外环走线和第二外环走线，所述第一外环走线和所述第二外环走线从所述第一PLL的输出环回到所述第一PLL的输入；其中，

所述第一PLL输出第一路时钟同步信号经所述第一外环走线的环回输入到所述第一PLL，所述第一PLL输出第二路时钟同步信号经所述第二外环走线的环回输入到所述第一PLL，所述第一路时钟同步信号和所述第二路时钟同步信号用于所述第一PLL测量所述第一PLL的延时。

7.根据权利要求6所述的方法，其特征在于，所述第一PLL锁定到参考时钟信号，其中，在所述第一PLL锁定时，所述第一路时钟同步信号的边沿和所述参考时钟信号的边沿对齐。

8.根据权利要求6所述的方法，其特征在于，所述端口扩展器件输出第三路时钟同步信号经所述复用选择器件环回输入到所述第一PLL，其中，所述端口扩展器件输出的所述第三路时钟同步信号与所述第一路时钟同步信号之间具有确定的延时，所述第一PLL基于接收到的所述第三路时钟同步信号测量所述复用选择器件的延时。

9.根据权利要求5所述的方法，其特征在于，所述端口扩展器件输出第四路时钟同步信号且环回输入到所述第一PLL，其中，所述第一PLL基于接收到的所述第四路时钟同步信号测量所述端口扩展器件的延时。

10.根据权利要求5所述的方法，其特征在于，所述复用选择器件从多路所述时钟同步信号中选择一路时钟同步信号环回发送给所述第一PLL，则：所述第一PLL基于接收到的所述一路时钟同步信号测量所述第一模块和所述第二模块之间的背板时延。

11.根据权利要求3所述的方法，其特征在于，所述第二模块包括第二PLL和业务芯片，

所述第二PLL接收所述第一PLL发送的所述时钟同步信号，以及向所述第一PLL环回发送给所述时钟同步信号；

所述业务芯片接收所述第二PLL发送的所述时钟同步信号，以及将所述时钟同步信号环回发送给所述第二PLL。

12.根据权利要求11所述的方法，其特征在于，所述时钟同步信号还用于测量所述第二PLL和所述业务芯片之间的延时。

13.根据权利要求12所述的方法，其特征在于，所述时钟同步信号还用于测量所述第二PLL和所述业务芯片之间的延时，包括：

所述时钟同步信号用于测量所述第二PLL的延时以及所述第二PLL和所述业务芯片之间的走线的延时；

其中，测量到的所述第二PLL延时以及所述第二PLL和所述业务芯片之间的走线的延时用于确定所述第二PLL和所述业务芯片之间的延时。

14.根据权利要求13所述的方法，其特征在于，所述第二PLL具有第三外环走线和第四外环走线，所述第三外环走线和所述第四外环走线从所述第二PLL的输出环回到所述第二PLL的输入；其中，

所述第二PLL输出第五路时钟同步信号经所述第三外环走线的环回输入到所述第二PLL，所述第二PLL输出第六路时钟同步信号经所述第四外环走线的环回输入到所述第二PLL，所述第五路时钟同步信号和所述第六路时钟同步信号用于所述第二PLL测量所述第二PLL的延时。

15.根据权利要求13所述的方法，其特征在于，所述第二PLL基于接收到的来自所述业务芯片的所述时钟同步信号测量所述第二PLL和所述业务芯片之间的走线的延时。

16.根据权利要求12所述的方法，其特征在于，所述第一PLL与所述第二PLL之间的时延，以及所述第二PLL与所述业务芯片之间的延时，用于确定所述第一PLL与所述业务芯片之间的延时。

17.根据权利要求1所述的方法，其特征在于，编码在所述时钟同步信号上的所述第一RTC信息通过总线通道从所述第一模块传输到所述第二模块。

18.根据权利要求1所述的方法，其特征在于，所述第一模块侧的第一RTC信息采用所述时钟同步信号作为驱动时钟信号，所述驱动时钟信号用于所述第一模块按照所述时钟同步信号的周期对所述第一RTC信息进行增加。

19.根据权利要求1所述的方法，其特征在于，所述第二模块侧的第二RTC信息采用所述第二模块侧的时钟信号作为驱动时钟信号，所述驱动时钟信号用于所述第二模块按照所述时钟信号的周期对所述第二RTC信息进行增加。

20.一种电子设备，其特征在于，所述电子设备包括：第一模块、第二模块；其中，

所述第一模块，用于分别发送时钟同步信号和第一RTC信息；

其中，所述时钟同步信号用于测量第一模块与至少一个第二模块之间的延时，所述延时用于对所述第二模块侧接收到的时钟同步信号进行相位补偿，相位补偿后的所述时钟同步信号用于触发所述第二模块将本地的第二RTC信息更新为到所述第一RTC信息。

21.根据权利要求20所述的电子设备，其特征在于，所述时钟同步信号在所述第一模块和所述至少一个第二模块之间环回传输，其中，所述环回传输用于测量所述第一模块与所述至少一个第二模块之间的延时。

22.根据权利要求21所述的电子设备，其特征在于，所述第一模块包括第一锁相回路PLL和逻辑器件，

所述第一PLL，用于向所述第二模块发送所述时钟同步信号，以及接收所述第二模块环回发送的所述时钟同步信号；

所述逻辑器件，用于接收所述第一PLL发送的所述时钟同步信号，将所述第一RTC信息编码在所述时钟同步信号上发送给所述第二模块。

23.根据权利要求22所述的电子设备，其特征在于，所述第一模块还包括端口扩展器件和复用选择器件，其中，

所述端口扩展器件用于扩展所述第一PLL的输出端口的数目，所述端口扩展器件接收所述第一PLL发送的所述时钟同步信号，向多个所述第二模块发送多路所述时钟同步信号；

所述复用选择器件用于接收多个所述第二模块环回发送的多路所述时钟同步信号，从多路所述时钟同步信号中选择一路时钟同步信号环回发送给所述第一PLL。

24.根据权利要求22所述的电子设备，其特征在于，所述第二模块包括第二PLL和业务芯片，

所述第二PLL接收所述第一PLL发送的所述时钟同步信号，以及向所述第一PLL环回发送给所述时钟同步信号；

所述业务芯片接收所述第二PLL发送的所述时钟同步信号，以及将所述时钟同步信号环回发送给所述第二PLL。

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