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CN110313028B - 信号产生方法、信号发生电路以及显示装置 - Google Patents

信号产生方法、信号发生电路以及显示装置 Download PDF

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CN110313028B CN201980000650.7A CN201980000650A CN110313028B CN 110313028 B CN110313028 B CN 110313028B CN 201980000650 A CN201980000650 A CN 201980000650A CN 110313028 B CN110313028 B CN 110313028B
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Abstract

一种信号产生方法、信号发生电路以及显示装置。该信号产生方法用于移位寄存器，移位寄存器包括N个级联的移位寄存器单元，信号产生方法包括：使得N个级联的移位寄存器单元分别输出N个预输出信号；对N个预输出信号分别进行反相以获得N个预输出反相信号；以及将N个预输出反相信号中的第n个预输出反相信号和N个预输出信号中的第n+1个预输出信号组合以产生第n个输出信号，由此得到N‑1个输出信号；n为满足1≤n≤N‑1的整数，N为大于等于2的整数。该信号产生方法产生的输出信号可以用于驱动像素电路。

Description

信号产生方法、信号发生电路以及显示装置
技术领域
本公开的实施例涉及一种信号产生方法、信号发生电路以及显示装置。
背景技术
在显示技术领域，为了改善显示画面的质量，提高用户体验，高PPI(Pixels PerInch，每英寸像素数量)和窄边框的实现逐渐成为研究的方向。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，可以将驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate driver On Array)来对显示面板进行驱动。GOA技术有助于实现显示面板的窄边框设计，并且可以降低显示面板的生产成本。
发明内容
本公开至少一实施例提供一种信号产生方法，用于移位寄存器，所述移位寄存器包括N个级联的移位寄存器单元，所述信号产生方法包括：使得N个级联的移位寄存器单元分别输出N个预输出信号；对所述N个预输出信号分别进行反相以获得N个预输出反相信号；以及将所述N个预输出反相信号中的第n个预输出反相信号和所述N个预输出信号中的第n+1个预输出信号组合以产生第n个输出信号，由此得到N-1个输出信号；n为满足1≤n≤N-1的整数，N为大于等于2的整数。
例如，在本公开一实施例提供的信号产生方法中，相邻级移位寄存器单元输出的预输出信号之间相差一个系统时钟周期。
例如，在本公开一实施例提供的信号产生方法中，所述N个预输出反相信号中的第n个预输出反相信号与第n+1个预输出反相信号之间相差一个系统时钟周期。
例如，在本公开一实施例提供的信号产生方法中，所述移位寄存器中的第2k+1级移位寄存器单元和第2k-1级移位寄存器单元连接以接收所述N个预输出信号中的第2k-1个预输出信号，所述移位寄存器中的第2k+2级移位寄存器单元和第2k级移位寄存器单元连接以接收所述N个预输出信号中的第2k个预输出信号；k为满足1≤k≤(N/2)的整数。
例如，本公开一实施例提供的信号产生方法还包括：向所述移位寄存器中的奇数级移位寄存器单元提供第一时钟信号以及第二时钟信号；以及向所述移位寄存器中的偶数级移位寄存器单元提供第三时钟信号以及第四时钟信号。
例如，在本公开一实施例提供的信号产生方法中，所述第一时钟信号与所述第三时钟信号相差一个所述系统时钟周期，且所述第二时钟信号与所述第四时钟信号相差一个系统时钟周期。
例如，在本公开一实施例提供的信号产生方法中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号中至少一个的占空比大于50％。
例如，在本公开一实施例提供的信号产生方法中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的占空比均大于50％。
例如，在本公开一实施例提供的信号产生方法中，所述N个预输出反相信号中的第n个预输出反相信号和所述N个预输出信号中的第n+1个预输出信号被配置为控制显示面板的显示区域中的至少两个晶体管导通或截止。
例如，在本公开一实施例提供的信号产生方法中，所述至少两个晶体管包括两种类型不同的晶体管。
本公开至少一实施例还提供一种信号发生电路，包括移位寄存器和反相电路，所述移位寄存器包括N个级联的移位寄存器单元，所述N个级联的移位寄存器单元被配置为分别输出N个预输出信号；所述反相电路被配置为对所述N个预输出信号分别进行反相以获得N个预输出反相信号；将所述N个预输出反相信号中的第n个预输出反相信号和所述N个预输出信号中的第n+1个预输出信号组合以产生第n个输出信号，由此得到所述信号发生电路的N-1个输出信号；n为满足1≤n≤N-1的整数，N为大于等于2的整数。
例如，在本公开一实施例提供的信号发生电路中，所述反相电路包括N个反相子电路，第m个反相子电路和所述第m级移位寄存器单元连接，且被配置为对所述N个预输出信号中的第m个预输出信号进行反相以获得所述N个预输出反相信号中的第m个预输出反相信号，m为满足0≤m≤N的整数。
例如，在本公开一实施例提供的信号发生电路中，所述移位寄存器中的第2k+1级移位寄存器单元和第2k-1级移位寄存器单元连接以接收所述N个预输出信号中的第2k-1个预输出信号，所述移位寄存器中的第2k+2级移位寄存器单元和第2k级移位寄存器单元连接以接收所述N个预输出信号中的第2k个预输出信号；k为满足1≤k≤(N/2)的整数。
例如，在本公开一实施例提供的信号发生电路中，相邻级移位寄存器单元输出的预输出信号之间相差一个系统时钟周期。
例如，本公开一实施例提供的信号发生电路还包括第一时钟信号线、第二时钟信号线、第三时钟信号线以及第四时钟信号线，所述第一时钟信号线与所述移位寄存器中的奇数级移位寄存器单元连接以提供第一时钟信号，所述第二时钟信号线与所述移位寄存器中的所述奇数级移位寄存器单元连接以提供第二时钟信号；所述第三时钟信号线与所述移位寄存器中的偶数级移位寄存器单元连接以提供第三时钟信号，所述第四时钟信号线与所述移位寄存器中的所述偶数级移位寄存器单元连接以提供第四时钟信号。
例如，在本公开一实施例提供的信号发生电路中，所述第一时钟信号与所述第三时钟信号相差一个所述系统时钟周期，且所述第二时钟信号与所述第四时钟信号相差一个系统时钟周期。
例如，在本公开一实施例提供的信号发生电路中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号中至少之一的占空比大于50％。
本公开至少一实施例还提供一种显示装置，包括本公开的实施例提供的任一信号发生电路。
例如，本公开一实施例提供的显示装置还包括显示面板，所述显示面板包括呈阵列排布的多个像素电路，所述多个像素电路和所述信号发生电路连接，第n行像素电路被配置为接收所述信号发生电路的所述N-1个输出信号中的第n个输出信号，n为满足1≤n≤N-1的整数，N为大于等于2的整数。
例如，在本公开一实施例提供的显示装置中，所述像素电路包括数据写入子电路、驱动子电路、补偿子电路、复位子电路、发光控制子电路以及发光元件，所述第n行像素电路中的补偿子电路以及数据写入子电路被配置为接收所述信号发生电路的所述第n个输出信号。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为一种像素电路的电路图；
图2为对应于图1所示的像素电路工作时的信号时序图；
图3为本公开至少一实施例提供的一种信号产生方法的示意图；
图4为本公开至少一实施例提供的一种移位寄存器单元和反相子电路的电路图；
图5为对应于图4所示的电路工作时的一种信号时序图；
图6为本公开至少一实施例提供的一种时钟信号的示意图；
图7为对应图6的关于充电时间的示意图；
图8为对应于图4所示的电路工作时的另一种信号时序图；
图9为本公开至少一实施例提供的另一种时钟信号的示意图；
图10为对应图9的关于充电时间的示意图；
图11为本公开至少一实施例提供的一种信号发生电路的示意图；
图12为本公开至少一实施例提供的另一种信号发生电路的示意图；
图13为本公开至少一实施例提供的显示装置的示意图；以及
图14为本公开至少一实施例提供的一种像素电路的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
随着显示装置分辨率的不断提高，用于显示装置中的每个像素单元中的像素电路的布局空间越来越小。例如，图1示出了一种像素电路，该像素电路包括6个晶体管和1个存储电容，可以简称为6T1C像素电路。6T1C像素电路相对于7T1C像素电路(包括7个晶体管和1个存储电容)所占用的布局空间更小，所以可以满足显示装置对于更高分辨率的设计要求。
例如，如图1所示，该像素电路包括六个晶体管，它们分别为第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6，第一晶体管T1为驱动晶体管，其它晶体管为开关晶体管。该像素电路还包括一个存储电容CST，该像素电路用于驱动发光元件进行发光，例如，如图1所示，发光元件可以采用有机发光二极管(OLED)或量子点发光二极管(QLED)。该OLED或QLED可以为各种类型，例如顶发射、底发射等，可以发红光、绿光、蓝光或白光等，本公开的实施例对此不作限制。
如图1所示，第一晶体管T1的栅极和第一节点D1连接，第一晶体管T1的第一极和第二节点D2连接，第一晶体管T1的第二极和第三节点D3连接。第二晶体管T2的栅极被配置为接收第一扫描信号Gate1，第二晶体管T2的第一极被配置为接收数据信号DATA，第二晶体管T2的第二极和第二节点D2连接。第三晶体管T3的栅极被配置为接收第二扫描信号Gate2，第三晶体管T3的第一极和第三节点D3连接，第三晶体管T3的第二极和第一节点D1连接。第四晶体管T4的栅极被配置为接收第二扫描信号Gate2，第四晶体管T4的第一极被配置为接收复位电压Vinit，第四晶体管T4的第二极和第四节点D4连接。第五晶体管T5的栅极被配置为接收第一发光控制信号EM1，第五晶体管T5的第一极被配置为接收第一电源电压VDD，第五晶体管T5的第二极和第二节点D2连接。第六晶体管T6的栅极被配置为接收第二发光控制信号EM2，第六晶体管T6的第一极和第三节点D3连接，第六晶体管T6的第二极和第四节点D4连接。发光元件OLED的阳极和第四节点D4连接，发光元件OLED的阴极被配置为接收第二电源电压VSS。
需要说明的是，在图1所示的像素电路中，第一晶体管T1、第二晶体管T2、第五晶体管T5以及第六晶体管T6为P型晶体管，而第三晶体管T3和第四晶体管T4为N型晶体管，下面结合图2所示的信号时序图对图1所示的像素电路的工作原理进行描述。
在第一阶段P1中，第三晶体管T3和第四晶体管T4在高电平的第二扫描信号Gate2的控制下被导通，第六晶体管T6在低电平的第二发光控制信号EM2的控制下被导通。第二晶体管T2在高电平的第一扫描信号Gate1的控制下被截止，第五晶体管T5在高电平的第一发光控制信号EM1的控制下被截止。在第一阶段P1中，导通的第四晶体管T4、第六晶体管T6以及第三晶体管T3形成一条复位路径，从而使得存储电容CST可以通过该复位路径放电，从而将第一节点D1、第三节点D3以及第四节点D4的电平同时复位。存储电容CST被复位，使得存储在存储电容CST中的电荷被释放，从而使得后续阶段中的数据信号可以被更迅速、更可靠地存储在存储电容CST中；同时，第四节点D4也被复位，即OLED被复位，从而可以使OLED在发光之前显示为黑态，即不发光，这将改善采用上述像素电路的显示装置的对比度等显示效果。
在第二阶段P2中，第三晶体管T3和第四晶体管T4在高电平的第二扫描信号Gate2的控制下被导通，第二晶体管T2在低电平的第一扫描信号Gate1的控制下被导通。另外，由于第三晶体管T3导通，第一晶体管T1为二极管连接方式，所以第一晶体管T1保持导通状态。第五晶体管T5在高电平的第一发光控制信号EM1的控制下被截止，第六晶体管T6在高电平的第二发光控制信号EM2的控制下被截止。
在第二阶段P2中，导通的第二晶体管T2、第一晶体管T1以及第三晶体管T3形成一条数据写入路径，从而可以利用第二晶体管T2接收的数据信号DATA对存储电容CST进行充电，从而使得第一节点D1的电平逐渐变大。容易理解，第二节点D2的电平为数据信号DATA对应的电压Vdata，同时根据第一晶体管T1的自身特性，当第一节点D1的电平增大到Vdata+Vth时，第一晶体管T1截止，上述充电过程结束。需要说明的是，Vth表示第一晶体管的阈值电压，由于第一晶体管T1是以P型晶体管为例就行说明的，所以此处阈值电压Vth可以是个负值。经过第二阶段P2后，第一节点D1和第三节点D3的电平均为Vdata+Vth，也就是说将带有数据信号DATA和阈值电压Vth的电压信息存储在了存储电容CST中，以用于后续OLED进行发光时，提供灰度显示数据和对第一晶体管T1自身的阈值电压进行补偿。
在第三阶段P3中，第二晶体管T2在低电平的第一扫描信号Gate1的控制下被导通，其余晶体管均被截止。第三阶段P3为空白阶段，不进行操作。
在第四阶段P4中，第五晶体管T5在低电平的第一发光控制信号EM1的控制下被导通，第二晶体管T2在高电平的第一扫描信号Gate1的控制下被截止，第三晶体管T3以及第四晶体管T4在低电平的第二扫描信号Gate2的控制下被截止，第六晶体管T6在高电平的第二发光控制信号EM2的控制下被截止。在第四阶段P4中，导通的第五晶体管T5可以将接收到的第一电源电压VDD提供至第二节点D2，从而使得第二节点D2的电平变为第一电源电压VDD。由于存储电容CST的作用，第一晶体管T1的栅极(即第一节点D1)的电平可以继续保持为Vdata+Vth，第一晶体管T1的第一极(例如，为源极)的电平为第一电源电压VDD，所以第一晶体管T1的栅极的电平和第一极的电平的差的绝对值为|Vgs|＝|VDD-(Vdata+Vth)|>|Vth|，从而使得第一晶体管T1被导通。
在第五阶段P5中，第五晶体管T5在低电平的第一发光控制信号EM1的控制下被导通，第六晶体管T6在低电平的第二发光控制信号EM2的控制下被导通，第一晶体管T1继续保持导通状态。第二晶体管T2在高电平的第一扫描信号Gate1的控制下被截止，第三晶体管T3和第四晶体管T4在低电平的第二扫描信号Gate2的控制下被截止。
在第五阶段P5中，导通的第五晶体管T5、第一晶体管T1以及第六晶体管T6形成了一条驱动发光路径。发光元件OLED的阳极和阴极分别接入了第一电源电压VDD(例如，高电平电压)和第二电源电压VSS(例如，低电平电压)，从而使得发光元件OLED在流经第一晶体管T1的驱动电流的作用下发光。第一节点D1的电平可以继续保持为Vdata+Vth，第二节点D2和第三节点D3的电平为第一电源电压VDD。
具体地，流经发光元件OLED的驱动电流IOLED的值可以根据下述公式得出：
IOLED＝K(Vgs-Vth)2
＝K[(Vdata+Vth-VDD)-Vth]2
＝K(Vdata-VDD)2
在上述公式中，Vth表示第一晶体管T1的阈值电压，Vgs表示第一晶体管T1的栅极和第一极例如源极之间的电压，K为一常数值。从上述公式可以看出，流经发光元件OLED的驱动电流IOLED不再与第一晶体管T1的阈值电压Vth有关，而只与控制该像素电路发光灰度的数据信号DATA对应的电压Vdata有关，由此可以实现对该像素电路的补偿，解决了驱动晶体管(第一晶体管T1)由于工艺制程及长时间的操作造成阈值电压漂移的问题，消除其对驱动电流IOLED的影响，从而可以改善显示效果。
如图1和图2所示，由于在图1所示的像素电路中，第二晶体管T2采用P晶体管，所以当该第二晶体管T2的栅极接收的第一扫描信号Gate1为低电平时，第二晶体管T2导通，而当第一扫描信号Gate1为高电平时，第二晶体管T2截止。另外，第三晶体管T3和第四晶体管T4采用N型晶体管，所以当第二扫描信号Gate2为高电平时，第三晶体管T3和第四晶体管T4导通，而当第二扫描信号Gate2为低电平时，第三晶体管T3和第四晶体管T4截止。
例如，如图2所示，第一阶段P1、第二阶段P2、第三阶段P3、第四阶段P4和第五阶段P5持续的时间均为一个系统时钟周期H。需要说明的是，在本公开的实施例中，系统时钟周期H例如为显示装置中产生的用于控制该显示装置工作的驱动时序的最小基准单元，其它所有控制信号或时钟信号均是基于该系统时钟周期H的。以下各实施例与此相同，不再赘述。
如图2所示，在第一阶段P1和第二阶段P2中，第三晶体管T3和第四晶体管T4导通，在第二阶段P2和第三阶段P3中，第二晶体管T2导通，只有在第二阶段P2中，第二晶体管T2、第三晶体管T3和第四晶体管T4同时导通，从而可以实现对存储电容CST进行充电操作。为了驱动图1中的像素电路正常工作，需要向该像素电路提供如图2所示的第一扫描信号Gate1和第二扫描信号Gate2，该第一扫描信号Gate1和第二扫描信号Gate2并不是彼此互为反相信号，例如，该第一扫描信号Gate1和第二扫描信号Gate2可以分别采用移位寄存器提供。例如，在显示面板技术中，为了实现低成本和窄边框，可以采用GOA(Gate driver On Array)技术将该移位寄存器通过薄膜晶体管工艺集成在显示面板上，从而可以实现窄边框和降低成本等优势。
综上所述，为了使得图1中的6T1C像素电路可以正常工作，需要向该6T1C像素电路提供如图2中所示的第一扫描信号Gate1和第二扫描信号Gate2。本公开的至少一实施例提供一种信号产生方法，该信号产生方法例如用于移位寄存器，该移位寄存器包括N个级联的移位寄存器单元，该信号产生方法包括：使得N个级联的移位寄存器单元分别输出N个预输出信号；对N个预输出信号分别进行反相以获得N个预输出反相信号；以及将N个预输出反相信号中的第n个预输出反相信号和N个预输出信号中的第n+1个预输出信号组合以产生第n个输出信号，由此得到N-1个输出信号；n为满足1≤n≤N-1的整数，N为大于等于2的整数。
本公开的至少一实施例还提供一种对应于上述信号产生方法的信号发生电路和显示装置。
下面结合附图对本公开的实施例及其示例进行详细说明。
本公开的至少一实施例提供一种信号产生方法，该信号产生方法用于移位寄存器，移位寄存器包括N个级联的移位寄存器单元，该信号产生方法包括如下操作步骤。
步骤S100：使得N个级联的移位寄存器单元分别输出N个预输出信号；
步骤S200：对N个预输出信号分别进行反相以获得N个预输出反相信号；
步骤S300：将N个预输出反相信号中的第n个预输出反相信号和N个预输出信号中的第n+1个预输出信号组合以产生第n个输出信号，由此得到N-1个输出信号。
这里，n为满足1≤n≤N-1的整数，N为大于等于2的整数。
例如，如图3所示，左侧示出了用于例如栅极驱动电路的一个移位寄存器，该移位寄存器包括N个级联的移位寄存器单元，例如，分别为移位寄存器单元G(0)、G(1)、G(2)、G(3)、G(4)…G(N-2)、G(N-1)，在步骤S100中，使得该N个级联的移位寄存器单元分别输出N个预输出信号，例如，分别为POUT(0)、POUT(1)、POUT(2)、POUT(3)、POUT(4)…POUT(N-2)、POUT(N-1)。例如，相邻级移位寄存器单元输出的预输出信号之间相差一个系统时钟周期H。
在步骤S200中，对移位寄存器输出的N个预输出信号分别进行反相以获得N个预输出反相信号，例如，分别为NOUT(0)、NOUT(1)、NOUT(2)、NOUT(3)、NOUT(4)…NOUT(N-2)、NOUT(N-1)。例如，相邻的预输出反相信号之间相差一个系统时钟周期H。
在步骤S300中，将上述N个预输出反相信号中的第n个预输出反相信号NOUT(n-1)和上述N个预输出信号中的第n+1个预输出信号POUT(n)组合以产生第n个输出信号，由此得到N-1个输出信号。
通过上述信号产生方法所获得的N-1个输出信号例如可以被用于采用如图1所示的像素电路的像素阵列(即采用图1所示的像素电路的像素单元的阵列)，例如，第n个输出信号中包括的第n个预输出反相信号NOUT(n-1)可以被用作第二扫描信号Gate2以驱动像素电路中的第三晶体管T3以及第四晶体管T4，第n个输出信号中包括的第n+1个预输出信号POUT(n)可以被用作第一扫描信号Gate1以驱动像素电路中的第二晶体管T2。例如，当多个如图1中所示的像素电路呈阵列排布时，例如，该阵列包括N-1行像素电路，则上述信号产生方法所获的第n个输出信号可以被用于驱动第n行像素电路。n为满足1≤n≤N-1的整数，N为大于等于2的整数。
本公开的至少一实施例提供的信号产生方法产生的输出信号可以用于驱动6T1C像素电路，例如，可以用于驱动如图1所示的6T1C像素电路。需要说明的是，在本公开的实施例中，图1所示的6T1C像素电路仅是用于说明本公开的实施例提供的信号产生方法，而并不表明本公开的实施例提供的信号产生方法只能用于图1所示的6T1C像素电路，只要是采用图2所示的第一扫描信号Gate1和第二扫描信号Gate2进行驱动的像素电路均可以适用于该信号产生方法。
例如，在一些实施例中，上述移位寄存器中的N个级联的移位寄存器单元中的每一个可以采用如图4所示的示例性移位寄存器单元G(n)。如图4所示，该移位寄存器单元G(n)包括八个晶体管(第一晶体管M1至第八晶体管M8)以及两个电容(第一电容C1和第二电容C2)。
如图4所示，第一晶体管M1的栅极被配置接收第一控制信号CR1，第一晶体管M1的第一极被配置为接收输入信号IN，第一晶体管T1的第二极和第一节点N1连接。第二晶体管M2的栅极和第一节点N1连接，第二晶体管M2的第一极被配置为接收第一控制信号CR1，第二晶体管M2的第二极和第二节点N2连接。第三晶体管M3的栅极被配置为接收第一控制信号CR1，第三晶体管M3的第一极被配置为接收第二电平电压VL，第三晶体管M3的第二极和第二节点N2连接。第四晶体管M4的栅极和第二节点N2连接，第四晶体管M4的第一极被配置为接收第一电平电压VH，第四晶体管M4的第二极和第一输出端PT连接。第五晶体管M5的栅极和第四节点N4连接，第五晶体管M5的第一极被配置为接收第二控制信号CR2，第五晶体管M5的第二极和第一输出端PT连接。第六晶体管M6的栅极和第二节点N2连接，第六晶体管M6的第一极被配置为接收第一电平电压VH，第六晶体管M6的第二极和第三节点N3连接。第七晶体管M7的栅极被配置为接收第二控制信号CR2，第七晶体管M7的第一极和第三节点N3连接，第七晶体管M7的第二极和第一节点N1连接。第八晶体管M8的栅极被配置为接收第二电平电压VL，第八晶体管M8的第一极和第一节点N1连接，第八晶体管M8的第二极和第四节点N4连接。第一电容C1的第一极和第四节点N4连接，第一电容C1的第二极和第一输出端PT连接。第二电容C2的第一极和第二节点N2连接，第二电容C2的第二极被配置为接收第一电平电压VH。第一输出端PT被配置为输出预输出信号POUT(n)。
例如，图4还示出了一种示例性的反相子电路IP(n)，该反相子电路IP(n)包括四个晶体管(第九晶体管M9至第十二晶体管M12)以及一个第三电容C3。
如图4所示，第九晶体管M9的栅极和第一输出端PT连接，第九晶体管M9的第一极被配置为接收第一电平电压VH，第九晶体管M9的第二极和第五节点N5连接。第十晶体管M10的栅极被配置为接收第一控制信号CR1，第十晶体管M10的第一极和第五节点N5连接，第十晶体管M10的第二极被配置为接收第二电平电压VL。第十一晶体管M11的栅极和第一输出端PT连接，第十一晶体管M11的第一极被配置为接收第一电平电压VH，第十一晶体管M11的第二极和第二输出端NT连接。第十二晶体管M12的栅极和第五节点N5连接，第十二晶体管M12的第一极被配置为接收第二电平电压VL，第十二晶体管M12的第二极和第二输出端NT连接。第三电容C3的第一极和第五节点N5连接，第三电容C3的第二极被配置为接收第二控制信号CR2。第二输出端NT被配置为输出预输出反相信号NOUT(n)。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开的实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开的实施例中所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。
此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。
另外，在本公开的实施例中，例如，第一电源电压VDD和第一电平电压VH为高电平电压，例如该高电平电压可以使得N型晶体管导通，而使得P型晶体管截止；第二电源电压VSS和第二电平电压VL为低电平电压，例如该低电平电压可以使得P型晶体管导通，而使得N型晶体管截止。以下各实施例与此相同，不再赘述。
在本公开的实施例中，高电平和低电平是相对而言的。高电平表示一个较高的电压范围(例如，高电平可以采用5V、10V或其他合适的电压)，且多个高电平可以相同也可以不同。类似地，低电平表示一个较低的电压范围(例如，低电平可以采用0V、-5V、-10V或其他合适的电压)，且多个低电平可以相同也可以不同。例如，高电平的最小值比低电平的最大值大。
另外，图4所示的晶体管(第一晶体管M1至第十二晶体管M12)均以P型晶体管为例进行示意，本公开的实施例包括但不限于此，例如图4中的部分晶体管也可以采用N型晶体管。
下面结合图5所示的信号时序对图4中的移位寄存器单元G(n)以及反相子电路IP(n)的工作原理进行说明。需要说明的是，如图5所示，第一阶段Q1、第二阶段Q2、第三阶段Q3以及第四阶段Q4的持续时间均为两个系统时钟周期即2H。
如图4和图5所示，在第一阶段Q1中，第一控制信号CR1和输入信号IN为低电平，第二控制信号CR2为高电平。第一晶体管M1在低电平的第一控制信号CR1的控制下被导通，第八晶体管M8在低电平的第二电平电压VL的控制下被导通，从而使得低电平的输入信号IN通过导通的第一晶体管M1和第八晶体管M8传输至第四节点N4，从而拉低第四节点N4的电平，第五晶体管M5被导通。高电平的第二控制信号CR2通过第五晶体管M5传输至第一输出端PT。
第三晶体管M3在低电平的第一控制信号CR1的控制下被导通，低电平的第二电平电压VL通过导通的第三晶体管M3传输至第二节点N2，第四晶体管M4被导通，高电平的第一电平电压VH通过导通的第四晶体管M4传输至第一输出端PT。
高电平的第一电平电压VH以及高电平的第二控制信号CR2都被传输至第一输出端PT，所以在第一阶段Q1中第一输出端PT输出高电平的预输出信号POUT(n)。
由于第一输出端PT为高电平，所以第九晶体管M9和第十一晶体管M11被截止。第十晶体管M10在低电平的第一控制信号CR1的控制下被导通，低电平的第二电平电压VL通过导通的第十晶体管M10传输至第五节点N5，从而拉低第五节点N5的电平，第十二晶体管M12被导通。低电平的第二电平电压VL通过导通的第十二晶体管M12传输至第二输出端NT，从而使得第二输出端NT输出低电平的预输出反相信号NOUT(n)。
在第二阶段Q2中，输入信号IN和第一控制信号CR1为高电平，第二控制信号CR2为低电平。第八晶体管M8在低电平的第二电平电压VL的控制下保持导通，由于第一电容C1的作用，第四节点N1和第一节点N1可以保持上一阶段的低电平。第二晶体管M2被导通，高电平的第一控制信号CR1通过导通的第二晶体管M2传输至第二节点N2，从而拉高第二节点N2的电平，第四晶体管M4和第六晶体管M6被截止。
由于第四节点N4为低电平，第五晶体管M5保持导通，低电平的第二控制信号CR2通过导通的第五晶体管M5传输至第一输出端PT，所以在第二阶段Q2中第一输出端PT输出低电平的预输出信号POUT(n)。
由于第一输出端PT为低电平，所以第九晶体管M9和第十一晶体管M11被导通。高电平的第一电平电压VH通过导通的第九晶体管M9被传输至第五节点N5，第十二晶体管M12被截止。高电平的第一电平电压VH通过导通的第十一晶体管M11被传输至第二输出端NT，所以在第二阶段Q2中第二输出端NT输出高电平的预输出反相信号NOUT(n)。
在第三阶段Q3中，输入信号IN和第二控制信号CR2为高电平，第一控制信号CR1为低电平。第三晶体管M3在低电平的第一控制信号CR1的控制下被导通，低电平的第二电平电压VL通过导通的第三晶体管M3传输至第二节点N2，所以第四晶体管M4被导通，高电平的第一电平电压VH通过导通的第四晶体管M4被传输至第一输出PT，所以在第三阶段Q3中第一输出端PT输出高电平的预输出信号POUT(n)。
同时在第三阶段Q3中，第一晶体管M1在低电平的第一控制信号CR1的控制下被导通，高电平的输入信号IN通过导通的第一晶体管M1传输至第一节点N1和第四节点N4，第五晶体管M5截止。
由于第一输出端PT为高电平，所以第九晶体管M9和第十一晶体管M11被截止。第十晶体管M10在低电平的第一控制信号CR1的控制下被导通，低电平的第二电平电压通过导通的第十晶体管M10传输至第五节点N5，第十二晶体管M12被导通，低电平的第二电平电压VL通过导通的第十二晶体管M12传输至第二输出端NT，从而在第三阶段Q3中使得第二输出端NT输出低电平的预输出反相信号NOUT(n)。
在第四阶段Q4中，输入信号IN和第一控制信号CR1为高电平，第二控制信号CR2为低电平。由于第二电容C2的作用，第二节点N2可以保持上一阶段的低电平，所以第四晶体管M4继续保持导通，高电平第一电平电VH通过导通的第四晶体管M4被传输至第一输出端PT。另外，由于第四电容C4的作用，第四节点N4可以保持上一阶段的高电平，所以第五晶体管M5保持截止，从而在第四阶段Q4中使得第一输出端PT继续输出高电平的预输出信号POUT(n)。
和上一阶段类似的，在第四阶段Q4中使得第二输出端NT输出低电平的预输出反相信号NOUT(n)。
如图5所示，第一输出端PT输出的预输出信号POUT(n)和第二输出端NT输出的预输出反相信号NOUT(n)彼此互为反相信号，即图4中所示的反相子电路IP(n)用于将图4中所示的移位寄存器单元G(n)输出的预输出信号POUT(n)进行反相从而输出预输出反相信号NOUT(n)。
需要说明的是，图4中所示的反相子电路IP(n)仅是示例性的，本公开的实施例对反相子电路IP(n)采用的具体电路结构不作限定，只要是可以将POUT(n)进行反相从而获得预输出反相信号NOUT(n)即可。
另外，图4中所示的移位寄存器单元G(n)也是示例性的，本公开的实施例对移位寄存器单元G(n)采用的具体电路结构不作限定，只要是第一输出端PT可以输出如图5所示的信号即可。另外，也可以将图4中所示的反相子电路IP(n)当作移位寄存器单元G(n)的一部分，本公开的实施例对此不作限定。
如图3所示，当N个移位寄存器单元进行级联时，移位寄存器中的第2k+1级移位寄存器单元G(2k+1)和第2k-1级移位寄存器单元G(2k-1)连接以接收N个预输出信号中的第2k-1个预输出信号POUT(2k-1)，例如，第2k+1级移位寄存器单元G(2k+1)和第2k-1级移位寄存器单元G(2k-1)的第一输出端PT连接，从而使得第2k-1个预输出信号POUT(2k-1)作为输出信号IN输入第2k+1级移位寄存器单元G(2k+1)。
第2k+2级移位寄存器单元G(2k+2)和第2k级移位寄存器单元G(2k)连接以接收N个预输出信号中的第2k个预输出信号POUT(2k)。例如，第2k+2级移位寄存器单元G(2k+2)和第2k级移位寄存器单元G(2k)的第一输出端PT连接，从而使得第2k个预输出信号POUT(2k)作为输出信号IN输入第2k+2级移位寄存器单元G(2k+2)。k为满足1≤k≤(N/2)的整数。
也就是说，图3中的移位寄存器中的N个移位寄存器单元按照奇数级和偶数级分别进行级联。
本公开的至少一实施例提供的信号产生方法还包括如下操作步骤。
步骤S400：向移位寄存器中的奇数级移位寄存器单元提供第一时钟信号CK1以及第二时钟信号CK2；
步骤S500：向移位寄存器中的偶数级移位寄存器单元提供第三时钟信号CK3以及第四时钟信号CK4。
例如，提供至奇数级移位寄存器单元的第一时钟信号CK1可以作为第一控制信号CR1，提供至奇数级移位寄存器单元的第二时钟信号CK2可以作为第二控制信号CR2。提供至偶数级移位寄存器单元的第三时钟信号CK3可以作为第一控制信号CR1，提供至偶数级移位寄存器单元的第四时钟信号CK4可以作为第二控制信号CR2。
如图6所示，第一时钟信号CK1与第二时钟信号CK2相差两个系统时钟周期H，第一时钟信号CK1与第三时钟信号CK3相差一个系统时钟周期H，第三时钟信号CK3与第四时钟信号CK4相差两个系统时钟周期2H，且第二时钟信号CK2与第四时钟信号CK4相差一个系统时钟周期H。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3以及第四时钟信号CK4的占空比均为50％。
当N个如图4所示的移位寄存器单元级联构成的移位寄存器采用图6所示的时钟信号时，第n级移位寄存器单元G(n-1)输出的预输出信号POUT(n-1)经过反相后的预输出反相信号NOUT(n-1)以及第n+1级移位寄存器单元G(n)输出的预输出信号POUT(n)的时序关系如图7所示，例如，当多个如图1中所示的像素电路呈阵列排布时，例如，该阵列包括N-1行像素电路，则图7所示的预输出反相信号NOUT(n-1)以及预输出信号POUT(n)可以被用于驱动第n行像素电路。n为满足1≤n≤N-1的整数，N为大于等于2的整数。如图7所示，用于向像素电路中的存储电容CST进行充电的充电时间CT为一个系统时钟周期H。
在本公开的其它一些实施例中，图4中所示的电路还可以采用图8所示的信号时序。如图8所示，在第一阶段W1中，输入信号IN和第一控制信号CR1为低电平，第二控制信号CR2为高电平，第一输出端PT输出高电平的预输出信号POUT(n)，第二输出端NT输出低电平的预输出反相信号NOUT(n)，关于第一阶段W1的工作原理可以参考上述第一阶段Q1的工作原理，这里不再赘述。
在第二阶段W2中，上述第二阶段Q2类似，第一输出端PT输出低电平的预输出信号POUT(n)，第二输出端NT输出高电平的预输出反相信号NOUT(n)。
在第三阶段W3中，第二控制信号CR2由低电平变为高电平，第一输出端PT输出的预输出信号POUT(n)也由低电平变为高电平，第九晶体管M9和第十一晶体管M11被截止。此时由于第一控制信号CR1仍为高电平，所以第十晶体管M10也被截止。由于第三电容C3的作用，第五节点N5仍然为上一阶段的高电平，所以第十二晶体管M12也截止，第二输出端NT输出的预输出反相信号NOUT(n)不会被下拉仍然为高电平。
关于第四阶段W4的工作原理可以参考上述第三阶段Q3的工作原理，关于第五阶段W5的工作原理可以参考上述第四阶段Q4的工作原理，这里不再赘述。
例如，提供至奇数级移位寄存器单元的第一时钟信号CK1可以作为第一控制信号CR1，提供至奇数级移位寄存器单元的第二时钟信号CK2可以作为第二控制信号CR2。提供至偶数级移位寄存器单元的第三时钟信号CK3可以作为第一控制信号CR1，提供至偶数级移位寄存器单元的第四时钟信号CK4可以作为第二控制信号CR2。
如图9所示，第一时钟信号CK1与第三时钟信号CK3相差一个系统时钟周期H，第二时钟信号CK2与第四时钟信号CK4相差一个系统时钟周期H，且第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3以及第四时钟信号CK4的占空比均大于50％。
当N个如图4所示的移位寄存器单元级联构成的移位寄存器采用图9所示的时钟信号时，第n级移位寄存器单元G(n-1)输出的预输出信号POUT(n-1)经过反相后的预输出反相信号NOUT(n-1)以及第n+1级移位寄存器单元G(n)输出的预输出信号POUT(n)的时序关系如图10所示，例如，当多个如图1中所示的像素电路呈阵列排布时，例如，该阵列包括N-1行像素电路，则图9所示的预输出反相信号NOUT(n)以及预输出信号POUT(n+1)可以被用于驱动第n行像素电路。n为满足1≤n≤N-1的整数，N为大于等于2的整数。如图10所示，用于向像素电路中的存储电容CST进行充电的充电时间CT大于一个系统时钟周期H。
在本公开的上述实施例提供的信号产生方法中，当采用的时钟信号的占空比大于50％时，可以提高向像素电路中的存储电容CST进行充电的充电时间CT。
更进一步地，为了进一步提高像素电路中的存储电容CST进行充电的充电时间CT，图4中的第十晶体管M10的栅极还可以被配置为接收不同于第一控制信号CR1的其它控制信号，使得第十晶体管M10被导通的时间更晚，从而使得图4所示的移位寄存器单元的第二输出端NT输出的预输出反相信号的脉冲宽度更宽，从而可以提高充电时间CT。
例如，在本公开的一些实施例提供的信号产生方法中，N个预输出反相信号中的第n个预输出反相信号和N个预输出信号中的第n+1个预输出信号被配置为控制显示面板的显示区域中的至少两个晶体管导通或截止。例如，第n个预输出反相信号NOUT(n-1)可以被用作第二扫描信号Gate2以驱动如图1所示的像素电路中的第三晶体管T3以及第四晶体管T4，第n+1个预输出信号POUT(n)可以被用作第一扫描信号Gate1以驱动如图1所示的像素电路中的第二晶体管T2。例如，第二晶体管T2为P型晶体管，而第三晶体管T3和第四晶体管T4为N型晶体管。
本公开的至少一实施例还提供一种信号发生电路100，如图11所示，该信号发生电路100包括移位寄存器110和反相电路120。
例如，该移位寄存器110包括N个级联的移位寄存器单元(例如图12中所示的G(0)、G(1)、G(2)、G(3)…G(N-1))，N个级联的移位寄存器单元被配置为分别输出N个预输出信号，例如为POUT(0)、POUT(1)…POUT(n)…POUT(N-1)。例如，该移位寄存器单元可以采用图4中所示的移位寄存器单元G(n)。
例如，该反相电路120被配置为对N个预输出信号分别进行反相以获得N个预输出反相信号，例如为NOUT(0)、NOUT(1)…NOUT(n)…NOUT(N-1)。
将N个预输出反相信号中的第n个预输出反相信号NOUT(n-1)和N个预输出信号中的第n+1个预输出信号POUT(n)组合以产生第n个输出信号，由此得到信号发生电路100的N-1个输出信号。n为满足1≤n≤N-1的整数，N为大于等于2的整数。
本公开的至少一实施例提供的信号发生电路100产生的输出信号可以用于驱动6T1C像素电路，例如，可以用于驱动如图1所示的6T1C像素电路。
例如，在本公开的一些实施例提供的信号发生电路100中，如图12所示，反相电路120包括N个反相子电路，例如为IP(0)、IP(1)、IP(2)、IP(3)…IP(N-1)，第m个反相子电路IP(m)和第m级移位寄存器单元G(m)连接，且被配置为对N个预输出信号中的第m个预输出信号POUT(m)进行反相以获得N个预输出反相信号中的第m个预输出反相信号NOUT(m)，m为满足0≤m≤N的整数。例如，该反相子电路可以采用图4中所示的反相子电路IP(n)。
例如，如图12所示，移位寄存器中的第2k+1级移位寄存器单元G(2k+1)和第2k-1级移位寄存器单元G(2k-1)连接以接收N个预输出信号中的第2k-1个预输出信号POUT(2k-1)，例如，第2k+1级移位寄存器单元G(2k+1)和第2k-1级移位寄存器单元G(2k-1)的第一输出端PT连接，从而使得第2k-1个预输出信号POUT(2k-1)作为输出信号IN输入第2k+1级移位寄存器单元G(2k+1)。
第2k+2级移位寄存器单元G(2k+2)和第2k级移位寄存器单元G(2k)连接以接收N个预输出信号中的第2k个预输出信号POUT(2k)。例如，第2k+2级移位寄存器单元G(2k+2)和第2k级移位寄存器单元G(2k)的第一输出端PT连接，从而使得第2k个预输出信号POUT(2k)作为输出信号IN输入第2k+2级移位寄存器单元G(2k+2)。k为满足1≤k≤(N/2)的整数。
例如，如图12所示，移位寄存器单元G(0)可以接收第一帧信号STV0以作为输入信号IN，移位寄存器单元G(1)可以接收第二帧信号STV1以作为输入信号IN。
也就是说，图12中的移位寄存器中的N个移位寄存器单元按照奇数级和偶数级分别进行级联。
例如，相邻级移位寄存器单元输出的预输出信号之间相差一个系统时钟周期H。
需要说明的是，关于图12中的移位寄存器单元以及反相子电路的工作原理可以参考上述关于图4所示的电路的工作原理，这里不再赘述。
本公开的一些实施例提供的信号发生电路100还包括第一时钟信号线、第二时钟信号线、第三时钟信号线以及第四时钟信号线。第一时钟信号线与移位寄存器中的奇数级移位寄存器单元连接以提供第一时钟信号CK1，第二时钟信号线与移位寄存器中的奇数级移位寄存器单元连接以提供第二时钟信号CK2；第三时钟信号线与移位寄存器中的偶数级移位寄存器单元连接以提供第三时钟信号CK3，第四时钟信号线与移位寄存器中的偶数级移位寄存器单元连接以提供第四时钟信号CK4。
例如，第一时钟信号CK1与第三时钟信号CK3相差一个系统时钟周期H，且第二时钟信号CK2与第四时钟信号CK4相差一个系统时钟周期H。
例如，在一些实施例中，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3以及第四时钟信号CK4的占空比均为50％。
例如，在一些实施例中，第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3以及第四时钟信号CK4的占空比均大于50％。
关于第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3以及第四时钟信号CK4的详细描述可以参考上述关于信号产生方法的实施例中的相应描述，这里不再赘述。
本公开的至少一实施例还提供一种显示装置10，如图13所示，该显示装置10包括信号发生电路100，例如该信号发生电路100可以采用上述实施例中提供的信号发生电路。
例如，在一些实施例中，如图13所示，该显示装置10还包括显示面板200。显示面板200包括呈阵列排布的多个像素电路300，多个像素电路300和信号发生电路100连接。例如，在显示面板200中可以设置多个呈阵列排布的像素单元PI，在每个像素单元PI中均设置有像素电路300。例如，该显示面板200包括N-1行像素电路300，则第n行像素电路被配置为接收信号发生电路100的N-1个输出信号中的第n个输出信号。
例如，在本公开的一些实施例中，图13中所示的像素电路300可以采用图14所示的像素电路，如图14所示，该像素电路300包括数据写入子电路320、驱动子电路310、补偿子电路330、复位子电路340、发光控制子电路以及发光元件360。例如，发光控制电路包括第一发光控制子电路351和第二发光控制子电路352。例如，图14所示的像素电路可以实现为图1中所示的电路结构，但本公开的实施例包括但不限于此，图14所示的像素电路也可以实现为其它电路结构。
例如，如图14所示，第n行像素电路中的补偿子电路330、复位子电路340以及数据写入子电路320被配置为接收信号发生电路100的第n个输出信号。例如，补偿子电路330和复位子电路340被配置为接收第n个输出信号中的预输出反相信号NOUT(n)，数据写入子电路被配置为接收第n个输出信号中的预输出信号POUT(n+1)。
需要说明的是，本公开至少一实施例提供的显示装置10可以为：液晶面板、液晶电视、显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开的实施例提供的显示装置10的技术效果，可以参考上述实施例中关于信号产生方法和信号发生电路100的相应描述，这里不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种信号产生方法，用于移位寄存器，其中，所述移位寄存器包括N个级联的移位寄存器单元，所述信号产生方法包括：
使得N个级联的移位寄存器单元分别输出N个预输出信号；
对所述N个预输出信号分别进行反相以获得N个预输出反相信号；以及
将所述N个预输出反相信号中的第n个预输出反相信号和所述N个预输出信号中的第n+1个预输出信号组合以产生第n个输出信号，由此得到N-1个输出信号；
其中，所述移位寄存器中的第2k+1级移位寄存器单元和第2k-1级移位寄存器单元连接以接收所述N个预输出信号中的第2k-1个预输出信号，所述移位寄存器中的第2k+2级移位寄存器单元和第2k级移位寄存器单元连接以接收所述N个预输出信号中的第2k个预输出信号；
其中，n为满足1≤n≤N-1的整数，N为大于等于2的整数，k为满足1≤k≤(N/2)的整数。
2.根据权利要求1所述的信号产生方法，其中，相邻级移位寄存器单元输出的预输出信号之间相差一个系统时钟周期。
3.根据权利要求1所述的信号产生方法，其中，所述N个预输出反相信号中的第n个预输出反相信号与第n+1个预输出反相信号之间相差一个系统时钟周期。
4.根据权利要求1-3任一项所述的信号产生方法，还包括：
向所述移位寄存器中的奇数级移位寄存器单元提供第一时钟信号以及第二时钟信号；以及
向所述移位寄存器中的偶数级移位寄存器单元提供第三时钟信号以及第四时钟信号。
5.根据权利要求4所述的信号产生方法，其中，所述第一时钟信号与所述第三时钟信号相差一个系统时钟周期，且所述第二时钟信号与所述第四时钟信号相差一个系统时钟周期。
6.根据权利要求5所述的信号产生方法，其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号中至少一个的占空比大于50％。
7.根据权利要求6所述的信号产生方法，其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的占空比均大于50％。
8.根据权利要求1所述的信号产生方法，其中，所述N个预输出反相信号中的第n个预输出反相信号和所述N个预输出信号中的第n+1个预输出信号被配置为控制显示面板的显示区域中的至少两个晶体管导通或截止。
9.根据权利要求8所述的信号产生方法，其中，所述至少两个晶体管包括两种类型不同的晶体管。
10.一种信号发生电路，包括移位寄存器和反相电路，其中，
所述移位寄存器包括N个级联的移位寄存器单元，
所述N个级联的移位寄存器单元被配置为分别输出N个预输出信号；
所述反相电路被配置为对所述N个预输出信号分别进行反相以获得N个预输出反相信号；
将所述N个预输出反相信号中的第n个预输出反相信号和所述N个预输出信号中的第n+1个预输出信号组合以产生第n个输出信号，由此得到所述信号发生电路的N-1个输出信号；
所述移位寄存器中的第2k+1级移位寄存器单元和第2k-1级移位寄存器单元连接以接收所述N个预输出信号中的第2k-1个预输出信号，所述移位寄存器中的第2k+2级移位寄存器单元和第2k级移位寄存器单元连接以接收所述N个预输出信号中的第2k个预输出信号；
其中，n为满足1≤n≤N-1的整数，N为大于等于2的整数，k为满足1≤k≤(N/2)的整数。
11.根据权利要求10所述的信号发生电路，其中，所述反相电路包括N个反相子电路，第m个反相子电路和所述第m级移位寄存器单元连接，且被配置为对所述N个预输出信号中的第m个预输出信号进行反相以获得所述N个预输出反相信号中的第m个预输出反相信号，
其中，m为满足0≤m≤N的整数。
12.根据权利要求10所述的信号发生电路，其中，相邻级移位寄存器单元输出的预输出信号之间相差一个系统时钟周期。
13.根据权利要求12所述的信号发生电路，还包括第一时钟信号线、第二时钟信号线、第三时钟信号线以及第四时钟信号线，
所述第一时钟信号线与所述移位寄存器中的奇数级移位寄存器单元连接以提供第一时钟信号，所述第二时钟信号线与所述移位寄存器中的所述奇数级移位寄存器单元连接以提供第二时钟信号；
所述第三时钟信号线与所述移位寄存器中的偶数级移位寄存器单元连接以提供第三时钟信号，所述第四时钟信号线与所述移位寄存器中的所述偶数级移位寄存器单元连接以提供第四时钟信号。
14.根据权利要求13所述的信号发生电路，其中，所述第一时钟信号与所述第三时钟信号相差一个所述系统时钟周期，且所述第二时钟信号与所述第四时钟信号相差一个系统时钟周期。
15.根据权利要求14所述的信号发生电路，其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号中至少一个的占空比大于50％。
16.一种显示装置，包括如权利要求10-15任一项所述的信号发生电路。
17.根据权利要求16所述的显示装置，还包括显示面板，其中，
所述显示面板包括N-1行呈阵列排布的多个像素电路，所述多个像素电路和所述信号发生电路连接，
第n行像素电路被配置为接收所述信号发生电路的所述N-1个输出信号中的第n个输出信号，
其中，n为满足1≤n≤N-1的整数，N为大于等于2的整数。
18.根据权利要求17所述的显示装置，其中，所述像素电路包括数据写入子电路、驱动子电路、补偿子电路、复位子电路、发光控制子电路以及发光元件，
所述第n行像素电路中的补偿子电路、复位子电路以及数据写入子电路被配置为接收所述信号发生电路的所述第n个输出信号。
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