CN110060616B - 移位寄存器单元及其驱动方法、栅极驱动电路 - Google Patents

Abstract

本发明属于显示技术领域，具体涉及移位寄存器单元及其驱动方法、栅极驱动电路。该移位寄存器单元中：输入模块用于在第一时钟信号端的第一时钟信号的控制下将输入信号输出至上拉节点；输出模块用于在上拉节点的电位的控制下，将第二时钟信号端的第二时钟信号输出至输出端；复位模块用于在下拉节点的电位的控制下，复位上拉节点和输出端的电位；复位控制模块用于控制下拉节点的电位，以复位上拉节点和输出端的电位至第一电平信号。该移位寄存器单元及其相应的驱动方法，通过自身电路结构实现自复位，不需要下一个移位寄存器单元给上一个移位寄存器单元复位信号，功耗低，信号线数量少，简化电路结构和布局布线，利于窄边框设计。

Description

移位寄存器单元及其驱动方法、栅极驱动电路

技术领域

本发明属于显示技术领域，具体涉及一种移位寄存器单元及其驱动方法、栅极驱动电路。

背景技术

目前的显示市场由平板显示占据，常见的平板显示装置以LCD(Liquid CrystalDisplay：液晶显示装置)、OLED(Organic Light Emitting Diode:有机发光二极管)显示装置为代表。

在平板显示装置中，各像素通过移位寄存器(Shift Register)逐行或隔行驱动。每一行像素由一个移位寄存器单元进行驱动，多行移位寄存器单元构成栅极驱动电路。每一移位寄存器单元均包括多个薄膜晶体管(Thin Film Transistor：简称TFT)或存储电容(Storage Capacitor，简称Cs)。目前的栅极驱动电路多采用GOA(Gate driver On Array)技术，即在基板上集成薄膜晶体管组成的栅极驱动电路，由于GOA技术具有降低成本、提升模组工艺产量等优点，因此得到越来越广泛的应用。

发明内容

本发明所要解决的技术问题是针对现有技术中上述不足，提供一种移位寄存器单元及其驱动方法、栅极驱动电路及其驱动方法和显示基板，该移位寄存器单元通过自身电路结构实现自复位，不需要下一个移位寄存器单元给上一个移位寄存器单元复位信号，功耗低，信号线数量少，简化电路结构和布局布线，利于窄边框设计。

解决本发明技术问题所采用的技术方案是该移位寄存器单元，包括输入模块、输出模块、复位模块和复位控制模块，其中：

所述输入模块，连接所述输出模块、输入信号端和第一时钟信号端，用于在所述第一时钟信号端的第一时钟信号的控制下将输入信号输出至上拉节点；

所述输出模块，连接输出端和第二时钟信号端，用于在上拉节点的电位的控制下，将所述第二时钟信号端的第二时钟信号输出至所述输出端；

所述复位模块，连接所述输出端、下拉节点、上拉节点和第一电平信号端，用于在下拉节点的电位的控制下，复位所述上拉节点和所述输出端的电位；

所述复位控制模块，分别连接下拉节点、输入信号端、所述第一时钟信号端和第一电平信号端，用于控制下拉节点的电位，以复位所述上拉节点和所述输出端的电位至第一电平信号。

优选的是，所述输入模块包括第一晶体管和第二晶体管，其中：

所述第一晶体管，其控制极和第一极与所述输入信号端连接，其第二极与所述第二晶体管的第一极连接；

所述第二晶体管，其控制极与第一时钟信号端连接，其第二极与所述上拉节点连接。

优选的是，所述输出模块包括第三晶体管和第一电容，其中：

所述第三晶体管，其控制极与所述上拉节点连接，其第一极与所述第二时钟信号端连接，其第二极与输出端连接，

所述第一电容，其第一端与所述第三晶体管的控制极连接，其第二端与所述第三晶体管的第二极连接。

优选的是，所述复位模块包括第四晶体管和第七晶体管，其中：

所述第四晶体管，其控制极与所述下拉节点连接，其第一极与所述输出端连接，其第二极与所述第一电平信号端连接；

所述第七晶体管，其控制极与所述下拉节点连接，其第一极与所述上拉节点连接，其第二极与所述第一电平信号端连接。

优选的是，所述复位控制模块包括第五晶体管、第六晶体管和第二电容，其中：

所述第五晶体管，其控制极和第一极与所述第一时钟信号端连接，其第二极与所述下拉节点连接；

所述第六晶体管，其控制极与所述输入信号端连接，其第一极与所述第五晶体管的第二极连接，其第二极与所述第一电平信号端连接；

所述第二电容，其第一端与所述第六晶体管的第一极连接，其第二端与所述第六晶体管的第二极连接。

一种上述的移位寄存器单元的驱动方法，包括：

在第一时钟信号和输入信号的控制下，通过输入模块将输入信号输出至上拉节点；

在上拉节点的电位的控制下，通过输出模块将第二时钟信号输出至所述输出端；

在所述第一时钟信号和输入信号的控制下，控制所述下拉节点的电位，在所述下拉节点的电位的控制下，通过复位模块复位上拉节点和输出端的电位；

在第一时钟信号和输入信号的控制下，控制下拉节点的电位，通过复位控制模块控制复位模块复位上拉节点和输出端的电位至第一电平信号。

优选的是，所述第一时钟信号和所述第二时钟信号为互补脉冲信号。

优选的是，前一级所述移位寄存器单元的输出信号为本级所述移位寄存器单元的所述输入模块和所述复位控制模块的输入信号。

一种栅极驱动电路，包括上述移位寄存器单元，多级所述移位寄存器单元级联连接。

优选的是，前一级所述移位寄存器单元的输出端与本级所述移位寄存器单元的所述输入模块和所述复位控制模块连接。

本发明的有益效果是：该移位寄存器单元及其相应的驱动方法，通过在复位阶段和保持阶段设置与输入阶段相同的输入信号Input，不需要下一级移位寄存器单元给上一级移位寄存器单元复位信号，而是通过自身电路结构实现自复位，使得该移位寄存器单元可实现持续复位，减弱上下移位寄存器单元的级联关系，功耗低，信号线数量少，简化电路结构和布局布线。

附图说明

图1为现有的栅极驱动电路的级联示意图；

图2为本发明实施例中的移位寄存器单元结构框图；

图3为本发明实施例中移位寄存器单元的结构示意图；

图4为本发明实施例中栅极驱动电路的时序图；

图5为本发明实施例中栅极驱动电路的级联示意图；

附图标识中：

1－输入模块；2-输出模块；3-复位模块；4-复位控制模块。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明移位寄存器单元及其驱动方法、栅极驱动电路及其驱动方法和显示基板作进一步详细描述。

由于栅极驱动电路必须保证像素具备一定的充电时间，因此需要设置一些低电平或高电平的保持点；另外，如图1所示，各级移位寄存器单元通常级联连接后设置在显示区周边的非显示区，即对某一移位寄存器单元而言，采用上一级的输出信号作为输入信号、下一级的输出信号作为复位信号，各级间互相紧密关联。上述的原因导致GOA的面积和功耗的增加，阻碍了窄边框的实现。

随着科技的进步和生产力的发展，对于栅极驱动电路的稳定性、功耗和窄边框的需求越来越高，欲实现这些的功能，改变电路结构、减少GOA电路的TFT数量和信号线数目是最直接的路径。

本实施例针对现有技术中的移位寄存器单元的复位信号通常由上一个移位寄存器单元提供导致浪费GOA的面积和增加功耗的问题，提供一种移位寄存器单元通过自身电路结构实现自复位，不需要下一个移位寄存器单元给上一个移位寄存器单元复位信号，功耗低，信号线数量少，简化电路结构和布局布线。

如图2所示，该移位寄存器单元包括输入模块1、输出模块2、复位模块3和复位控制模块4，其中：

输入模块1，连接输出模块2、输入信号端和第一时钟信号端，用于在第一时钟信号端的第一时钟信号CLKA的控制下将输入信号Input输出至上拉节点PU；

输出模块2，连接输出端和第二时钟信号端，用于在上拉节点PU的电位的控制下，将第二时钟信号端的第二时钟信号CLKB输出至输出端；

复位模块3，连接输出端、下拉节点PD、上拉节点PU和第一电平信号端，用于在下拉节点PD的电位的控制下，复位上拉节点PU和输出端的电位；

复位控制模块4，分别连接下拉节点PD、输入信号端、第一时钟信号端和第一电平信号端，用于控制下拉节点PD的电位，以复位上拉节点PU和输出端的电位至第一电平信号VGL。

该移位寄存器单元中，输入模块1与输出模块2的连接点为上拉节点PU，复位控制模块4与复位模块3的连接点为下拉节点PD。

在该移位寄存器单元中，输入模块1和复位控制模块4使用相同的输入信号Input，不需要下一个移位寄存器单元给上一个移位寄存器单元复位信号，信号线数量少，简化电路结构和布局布线。

参考图3，以下将对各功能模块的结构进行详细说明：

输入模块1引入输入信号Input，实现对上拉节点PU充电。输入模块1包括第一晶体管M1和第二晶体管M2，其中：

第一晶体管M1，其控制极和第一极与输入信号端(用于接收输入信号Input)连接，其第二极与第二晶体管M2的第一极连接；

第二晶体管M2，其控制极与第一时钟信号端(用于接收第一时钟信号CLKA)连接，其第二极与上拉节点PU连接，也即与输出模块2连接。

输出模块2输出本级栅极驱动信号，输出模块2包括第三晶体管M3和第一电容C1，其中：

第三晶体管M3，其控制极与上拉节点连接，其第一极与第二时钟信号端(用于接收第二时钟信号CLKB连接)，其第二极与输出端(用于传输输出信号OUT)连接；

第一电容C1，其第一端与第三晶体管M3的控制极连接，其第二端与第三晶体管M3的第二极连接。

复位模块3实现复位功能，复位模块3包括第四晶体管M4和第七晶体管M7，其中：

第四晶体管M4，其控制极与下拉节点PD连接，其第一极与输出端连接，其第二极与第一电平信号端(用于接收第一电平信号VGL)连接；

第七晶体管M7，其控制极与下拉节点PD连接，其第一极与上拉节点PU连接，其第二极与第一电平信号端(用于接收第一电平信号VGL)连接。

复位控制模块4通过与输入模块1相同的输入信号Input和第一时钟信号CKLA，在实现复位后通过下拉节点PD持续复位，保持下拉节点PD和上拉节点PU的电位，以保持输出端的电位。复位控制模块4包括第五晶体管M5、第六晶体管M6和第二电容C2，其中：

第五晶体管M5，其控制极和第一极与第一时钟信号端连接，其第二极与下拉节点PD连接，也即与第七晶体管M7的控制极连接；

第六晶体管M6，其控制极与输入信号端连接，其第一极与第五晶体管M5的第二极连接，其第二极与第一电平信号端连接；

第二电容C2，其第一端与第六晶体管M6的第一极连接，其第二端与第六晶体管M6的第二极连接。

优选的是，上述各功能模块的晶体管均为N型晶体管。事实上，上述各功能模块中的晶体管可以为N型薄膜晶体管或者P型薄膜晶体管，此时，其第一极或第二极可以分别对应源极或者漏极；或者为N型薄膜晶体管与P型薄膜晶体管的组合。根据不同的应用场合，可以选用不同类型的薄膜晶体管，只需同时将选定类型的晶体管的端口极性按本实施例晶体管的端口极性在连接上做相应的改变即可，从而实现灵活控制，这里不再详述。

相应的，本实施例还提供一种上述移位寄存器单元的驱动方法，该驱动方法包括第一阶段、第二阶段、第三阶段和第四阶段，其中：

第一阶段，在第一时钟信号和输入信号的控制下，通过输入模块1将输入信号输出至上拉节点。第一阶段即输入阶段，用于根据输入信号Input和第一时钟信号CLKA，将上拉节点PU的电平上拉为高电平，同时将下拉节点PD的电位下拉为低电平；

第二阶段，在上拉节点的电位的控制下，通过输出模块2将第二时钟信号输出至输出端。第二阶段即输出阶段，用于在上拉节点为高电平的情况下，根据第二时钟信号CLKB，输出本级栅极驱动信号；

第三阶段，在第一时钟信号的控制下，控制下拉节点PD的电位，在下拉节点PD的电位的控制下，通过复位模块3复位上拉节点PU和输出端的电位。第三阶段即复位阶段，用于根据输入信号Input和第一时钟信号CLKA，对下拉节点PD充电，以及对上拉节点PU和输出端复位；

第四阶段，在第一时钟信号CLKA和输入信号Input的控制下，控制下拉节点PD的电位，通过复位控制模块4复位上拉节点PU和输出端的电位至第一电平信号VGL。第四阶段即保持阶段，用于在下拉节点PD为高电平的情况下，将上拉节点PU和输出端保持为低电平。

优选的是，第一时钟信号CLKA和第二时钟信号CLKB为互补脉冲信号。根据第一时钟信号CLKA和第二时钟信号CLKB的时序，可直接采用现有的时钟时序，避免复杂的时钟设计。

其中，前一级移位寄存器单元的输出信号为本级移位寄存器单元的输入模块1和复位模块3的输入信号Input。由于输入阶段和保持阶段均采用相同的输入信号Input，因此不需要下一个移位寄存器单元给上一个移位寄存器单元提供复位信号，简化线路。

如图4所示，以所有晶体管为N型晶体管作为示例，该移位寄存器单元的驱动方法的具体驱动过程包括：

对应T1的输入阶段：输入信号Input和第一时钟信号CLKA为高电平，第二时钟信号CLKB为低电平，Input、CLKA有效，第一晶体管M1、第二晶体管M2导通，第一电容C1对上拉节点PU充电；同时，第六晶体管M6导通，由于M6导通，第二电容C2通过M6放电，即对下拉节点PD放电，PD由高电平变为无法使晶体管开启的电位，从而第四晶体管M4、第七晶体管M7关断，保证移位寄存器单元正常输入；由于M1、M2导通，第一电容C1充电，即对上拉节点PU充电，PU变为高电平，此时第三晶体管M3导通，由于此时第二时钟信号CLKB为低电平，所以输出端输出低电平。

对应T2的输出阶段：第一时钟信号CLKA、输入信号Input为低电平，第二时钟信号CLKB为高电平，CLKB有效，由于第一电容C1的保持作用，上拉节点PU保持为高电平，第三晶体管M3导通，输出端输出高电平的输出信号OUT，该移位寄存器单元输出本级栅极驱动信号。

对应T3的复位阶段：第一时钟信号CLKA为高电平，第二时钟信号CLKB、输入信号Input为低电平。由于Input为低电平，第一晶体管M1、第六晶体管M6关断；CLKA有效，第五晶体管M5导通，第二电容C2通过M5对下拉节点PD充电，此时下拉节点PD为高电平，第四晶体管M4和第七晶体管M7导通，上拉节点PU和输出端被拉低至低电平实现复位，从而实现自复位功能。

对应T4的保持阶段：输入信号Input保持为低电平，当第二时钟信号CLKB为高电平时，由于上拉节点PU为低电平，因此输出端无输出信号；当第一时钟信号CLKA为高电平时，第五晶体管M5导通，第二电容C2通过M5充电，下拉节点PD为高电平，第四晶体管M4和第七晶体管M7导通，此时上拉节点PU和输出端保持低电平的状态，直至下一帧输入信号Input有效。

该移位寄存器单元中为包括7T2C的栅极驱动电路(GOA)的移位寄存器设计，晶体管数量和信号线数量均大大减少，简化了电路结构和布局布线，结构简单；在相应的驱动方法中，保持阶段将PU、Output保持为低电平，下一帧来之前，该级移位寄存器单元一直处于此阶段，实现持续复位。

可见，该移位寄存器单元及其相应的驱动方法，通过在复位阶段和保持阶段设置与输入阶段相同的输入信号Input，不需要下一级移位寄存器单元给上一级移位寄存器单元复位信号，而是通过自身电路结构实现自复位，使得该移位寄存器单元可实现持续复位，减弱上下移位寄存器单元的级联关系，功耗低，信号线数量少，简化电路结构和布局布线。

本实施例还提供一种栅极驱动电路及其相应的驱动方法，该栅极驱动电路包括上述的移位寄存器单元，多级移位寄存器单元级联连接，从而形成多行驱动。

如图5所示，该栅极驱动电路中前一级移位寄存器单元的输出端与本级移位寄存器单元之间仅存在上一级输出端到本级输入端之间的连接，前一级移位寄存器单元的输出端与本级移位寄存器单元的输入模块和复位模块连接。

在上述移位寄存器单元的驱动方法的基础上，该栅极驱动电路的驱动方法中，前一级移位寄存器单元的输出信号Output为本级移位寄存器单元的输入模块和复位模块的输入信号Input。

根据多个移位寄存器单元的输入信号关系，与现有的GOA电路设计相比，可知该栅极驱动电路中除了前一级移位寄存器单元的输出信号作为下一级移位寄存器单元的输入信号，不需要额外的极间信号连接，能保证功耗低、节省面积，信号线数量少，简化电路结构和布局布线，使得显示面板的边框可以变得更窄，从而更利于窄边框设计。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (8)

1.一种移位寄存器单元，其特征在于，包括输入模块、输出模块、复位模块和复位控制模块，其中：

所述输入模块，连接所述输出模块、输入信号端和第一时钟信号端，用于在所述第一时钟信号端的第一时钟信号的控制下将输入信号输出至上拉节点；

所述输出模块，连接输出端和第二时钟信号端，用于在上拉节点的电位的控制下，将所述第二时钟信号端的第二时钟信号输出至所述输出端；

所述复位控制模块，分别连接下拉节点、输入信号端、所述第一时钟信号端和第一电平信号端，用于控制下拉节点的电位；

所述复位模块，连接所述输出端、下拉节点、上拉节点和第一电平信号端，用于在下拉节点的电位的控制下，复位所述上拉节点和所述输出端的电位；

所述复位模块包括第四晶体管和第七晶体管，其中：

所述第四晶体管，其控制极与所述下拉节点连接，其第一极与所述输出端连接，其第二极与所述第一电平信号端连接；

所述第七晶体管，其控制极与所述下拉节点连接，其第一极与所述上拉节点连接，其第二极与所述第一电平信号端连接；

所述复位控制模块包括第五晶体管、第六晶体管和第二电容，其中：

所述第五晶体管，其控制极和第一极与所述第一时钟信号端连接，其第二极与所述下拉节点连接；

所述第六晶体管，其控制极与所述输入信号端连接，其第一极与所述第五晶体管的第二极连接，其第二极与所述第一电平信号端连接；

所述第二电容，其第一端与所述第六晶体管的第一极连接，其第二端与所述第六晶体管的第二极连接。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一晶体管和第二晶体管，其中：

所述第一晶体管，其控制极和第一极与所述输入信号端连接，其第二极与所述第二晶体管的第一极连接；

所述第二晶体管，其控制极与第一时钟信号端连接，其第二极与所述上拉节点连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块包括第三晶体管和第一电容，其中：

所述第三晶体管，其控制极与所述上拉节点连接，其第一极与所述第二时钟信号端连接，其第二极与输出端连接，

所述第一电容，其第一端与所述第三晶体管的控制极连接，其第二端与所述第三晶体管的第二极连接。

4.一种权利要求1-3任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：

在第一时钟信号和输入信号的控制下，通过输入模块将输入信号输出至上拉节点；

在上拉节点的电位的控制下，通过输出模块将第二时钟信号输出至所述输出端；

在所述第一时钟信号和输入信号的控制下，控制所述下拉节点的电位，在所述下拉节点的电位的控制下，通过复位模块复位上拉节点和输出端的电位；

在第一时钟信号和输入信号的控制下，控制下拉节点的电位，通过复位控制模块控制复位模块复位上拉节点和输出端的电位至第一电平信号。

5.根据权利要求4所述的移位寄存器单元的驱动方法，其特征在于，所述第一时钟信号和所述第二时钟信号为互补脉冲信号。

6.根据权利要求4所述的移位寄存器单元的驱动方法，其特征在于，前一级所述移位寄存器单元的输出信号为本级所述移位寄存器单元的所述输入模块和所述复位控制模块的输入信号。

7.一种栅极驱动电路，其特征在于，包括权利要求1-3任一项的所述移位寄存器单元，多级所述移位寄存器单元级联连接。

8.根据权利要求7所述的栅极驱动电路，其特征在于，前一级所述移位寄存器单元的输出端与本级所述移位寄存器单元的所述输入模块和所述复位控制模块连接。

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