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CN114613417A - 第一移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

第一移位寄存器及其驱动方法、栅极驱动电路、显示装置 Download PDF

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CN114613417A
CN114613417A CN202011449221.9A CN202011449221A CN114613417A CN 114613417 A CN114613417 A CN 114613417A CN 202011449221 A CN202011449221 A CN 202011449221A CN 114613417 A CN114613417 A CN 114613417A
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CN
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signal
transistor
signal output
voltage
terminal
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许卓
白雅杰
陈帅
马晓峰
金亨奎
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Chongqing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chongqing BOE Optoelectronics Technology Co Ltd
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Abstract

本公开提供了一种第一移位寄存器及其驱动方法、栅极驱动电路、显示装置，第一移位寄存器包括一个第一单元、M个第二单元、N个第三单元；第一单元的第一信号输出端与M个第二单元的M个第二信号输入端连接；每一第二单元的第二信号输出端分别与N/M个第三单元的第三信号输入端连接，第一单元在第一信号输入端和第二时钟信号端的控制下，将第一时钟信号端的电压输出至第一信号输出端和第四信号输出端，并在第一复位信号端和第二时钟信号端的控制下，将第一电压端的电压输出至第一信号输出端和第四信号输出端。本公开减少了LED驱动芯片的引脚数量，同时减少了扇出区的扇出引线数量，实现了更窄的下边框和更高分辨率的区域调光。

Description

第一移位寄存器及其驱动方法、栅极驱动电路、显示装置
技术领域
本公开涉及但不限于显示技术领域，尤其涉及一种第一移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
随着显示技术的不断发展，次毫米发光二极管(Mini Light Emitting Diode，Mini LED)技术逐渐成为显示技术领域中的一个研究热点。例如，Mini LED可以用于液晶显示(Liquid Crystal Display，LCD)装置中的背光模组中，作为背光模组的发光元件。这样，通过利用Mini LED的优点，背光模组可以实现分区调光(Local Dimming)、快速响应、结构简单和寿命长等优点。
图1为一种示例性的Mini LED阵列基板的结构示意图，如图1所示，Mini LED阵列基板包括阵列发光区和位于阵列发光区周围的边框区，边框区包括LED驱动芯片(DriverIC)区、扇出(Fanout)区以及FPC引脚区，其中，驱动芯片区和扇出区均位于下边框区，占据了较大的下边框尺寸。
发明内容
本公开实施例提供了一种第一移位寄存器及其驱动方法、栅极驱动电路、显示装置，能够实现更窄的下边框和更高分辨率的区域调光。
本公开实施例提供了一种第一移位寄存器，包括：一个第一单元、M个第二单元、N个第三单元，其中，M、N为正整数，且N为M的整数倍，2≤M，2≤N/M；所述第一单元分别与第一信号输入端、第一时钟信号端、第二时钟信号端、第一电压端、第一复位信号端、第一信号输出端和第四信号输出端连接，用于在所述第一信号输入端和所述第二时钟信号端的控制下，将所述第一时钟信号端的电压输出至所述第一信号输出端和所述第四信号输出端，并在所述第一复位信号端和所述第二时钟信号端的控制下，将所述第一电压端的电压输出至所述第一信号输出端和所述第四信号输出端；所述第二单元分别与第二信号输入端、第二信号输出端、控制时钟信号端连接，用于在所述第二信号输入端的控制下，将所述控制时钟信号端的电压输出至所述第二信号输出端；所述第三单元分别与输出时钟信号端、第三信号输入端、第三信号输出端连接，用于在所述第三信号输入端的控制下，将所述输出时钟信号端的电压输出至所述第三信号输出端；所述第一移位寄存器中，所述第一单元的第一信号输出端与M个第二单元的M个第二信号输入端连接；每一所述第二单元的第二信号输出端分别与N/M个所述第三单元的第三信号输入端连接，不同的第二信号输出端连接不同的第三信号输入端；不同的所述第二单元与不同的所述控制时钟信号端连接，不同的所述第三单元与不同的所述输出时钟信号端连接。
在示例性实施例中，所述第一单元包括：输入模块、储能模块、第一输出模块、第一复位模块、下拉控制模块和下拉模块，其中：所述输入模块与所述第一信号输入端、所述第二时钟信号端和上拉节点连接，用于在所述第二时钟信号端的控制下将所述第一信号输入端的信号输出至所述上拉节点；所述储能模块与所述上拉节点连接，用于将所述上拉节点的电压进行存储，或者对所述上拉节点进行充电；所述第一输出模块与所述上拉节点、所述第一时钟信号端、所述第一信号输出端和所述第四信号输出端连接，用于在所述上拉节点的控制下将所述第一时钟信号端的信号输出至所述第一信号输出端和所述第四信号输出端；所述第一复位模块与所述第一复位信号端、所述第一电压端、所述上拉节点连接，用于在所述第一复位信号端的控制下将所述第一电压端的电压输出至所述上拉节点；所述下拉控制模块与所述第二时钟信号端、所述第一电压端、所述上拉节点、下拉节点连接，用于在所述第二时钟信号端、所述第一电压端、所述上拉节点的控制下，将所述第二时钟信号端的信号输出至所述下拉节点；所述下拉模块与所述下拉节点、所述第一电压端、所述第一信号输出端和所述第四信号输出端连接，用于在所述下拉节点的控制下将所述第一电压端的电压输出至所述第一信号输出端和所述第四信号输出端。
在示例性实施例中，所述输入模块包括第一晶体管，所述第一晶体管的栅极与所述第二时钟信号端连接，所述第一晶体管的第一极与所述第一信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；所述储能模块包括第一电容，所述第一电容的一端与所述上拉节点连接，所述第一电容的另一端与所述第一信号输出端连接；所述第一输出模块包括第二晶体管和第七晶体管，所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第一极与所述第一时钟信号端连接，所述第二晶体管的第二极与所述第一信号输出端连接；所述第七晶体管的栅极与所述上拉节点连接，所述第七晶体管的第一极与所述第一时钟信号端连接，所述第七晶体管的第二极与所述第四信号输出端连接；所述第一复位模块包括第三晶体管，所述第三晶体管的栅极与所述第一复位信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；所述下拉控制模块包括第四晶体管和第五晶体管，所述第四晶体管的栅极和第一极与所述第二时钟信号端连接，所述第四晶体管的第二极与所述下拉节点连接；所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第一极与所述第一电压端连接，所述第五晶体管的第二极与所述下拉节点连接；所述下拉模块包括第六晶体管和第八晶体管，所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与所述第一电压端连接，所述第六晶体管的第二极与所述第一信号输出端连接，所述第八晶体管的栅极与所述下拉节点连接，所述第八晶体管的第一极与所述第一电压端连接，所述第八晶体管的第二极与所述第四信号输出端连接。
在示例性实施例中，所述第二单元包括第九晶体管，所述第九晶体管的栅极与所述第二信号输入端连接，所述第九晶体管的第一极与所述控制时钟信号端连接，所述第九晶体管的第二极与所述第二信号输出端连接；所述第三单元包括第十晶体管，所述第十晶体管的栅极与所述第三信号输入端连接，第一极与所述输出时钟信号端连接，第二极与所述第三信号输出端连接。
在示例性实施例中，所述第一单元还包括降噪信号输出端，用于在各信号端的控制下，将所述第二时钟信号端的电压作为降噪电压输出至所述降噪信号输出端；所述第二单元包括中间降噪模块，所述中间降噪模块与所述降噪信号输出端、所述第一电压端、所述第二信号输出端连接，用于在所述降噪信号输出端的控制下，将所述第一电压端的电压输出至所述第二信号输出端进行降噪；所述第三单元包括输出降噪模块，所述输出降噪模块与所述降噪信号输出端、所述第一电压端、所述第三信号输出端连接，用于在所述降噪信号输出端的控制下，将所述第一电压端的电压输出至所述第三信号输出端进行降噪。
在示例性实施例中，所述降噪信号输出端与所述下拉节点连接；所述中间降噪模块包括第十一晶体管，所述第十一晶体管的栅极与所述降噪信号输出端连接，所述第十一晶体管的第一极与所述第一电压端连接，所述第十一晶体管的第二极与所述第二信号输出端连接；所述输出降噪模块包括第十二晶体管，所述第十二晶体管的栅极与所述降噪信号输出端连接，所述第十二晶体管的第一极与所述第一电压端连接，所述第十二晶体管的第二极与所述第三信号输出端连接。
在示例性实施例中，M≤4，N/M≤6。
本公开实施例提供了一种栅极驱动电路，包括：两个栅极驱动单元；其中一个所述栅极驱动单元包括至少两级级联的如前所述的第一移位寄存器；另一个所述栅极驱动单元包括至少两级级联的第二移位寄存器，所述第二移位寄存器包括：一个第四单元、M个如前所述的第二单元、N个如前所述的第三单元，所述第四单元分别与第一信号输入端、第一时钟信号端、第二时钟信号端、第一电压端、第一复位信号端和第一信号输出端连接，用于在所述第二时钟信号端的控制下，将所述第一时钟信号端的电压输出至所述第一信号输出端，并在所述第一复位信号端和所述第二时钟信号端的控制下，将所述第一电压端的电压输出至所述第一信号输出端；所述第四单元的第一信号输出端与M个第二单元的M个第二信号输入端连接；所述栅极驱动单元中的第三信号输出端用于与依次排布的栅线连接；其中，所述栅线按照N个一组划分为不同的栅线组，所述两个栅极驱动单元中，其中一个所述栅极驱动单元与依次排布的奇数栅线组中的栅线连接，另一个所述栅极驱动单元与依次排布的偶数栅线组中的栅线连接；
每个所述栅极驱动单元中：第一级移位寄存器的第一信号输入端与起始信号端相连接；除了所述第一级移位寄存器以外，任一级移位寄存器的第一信号输入端与该级移位寄存器的上一级移位寄存器的第一信号输出端相连接；除了最后一级移位寄存器以外，任一级移位寄存器的第一复位信号端与该级移位寄存器的下一级移位寄存器的第一信号输出端相连接。
本公开实施例还提供了一种显示装置，包括如前所述的栅极驱动电路，还包括背光模组和驱动芯片，所述背光模组包括阵列排布的多个点光源，所述驱动芯片用于为所述点光源提供通道驱动信号，所述第四信号输出端用于为所述点光源提供复用驱动信号。
在示例性实施例中，所述点光源为次毫米发光二极管或微毫米发光二极管。
本公开实施例还提供了一种用于驱动如前所述的第一移位寄存器的驱动方法，所述驱动方法包括：第一单元在第一信号输入端和第二时钟信号端的控制下，将第一时钟信号端的电压输出至第一信号输出端和第四信号输出端；M个第二单元在第一信号输出端的控制下，将M个控制时钟信号端的电压分别输出至M个第二信号输出端；N个第三单元在M个第二信号输出端的控制下，将N个输出时钟信号端的电压分别输出至N个第三信号输出端；所述第一单元在第一复位信号端和所述第二时钟信号端的控制下，将第一电压端的电压输出至所述第一信号输出端和所述第四信号输出端；其中，所述第二时钟信号与所述第一时钟信号为相反的一组时钟信号；与同一所述第二单元连接的N/M个所述第三单元的N/M个输出时钟信号端对应的电压时段，位于该第二单元的控制时钟信号端对应的电压时段内；与第一单元连接的M个第二单元的M个控制时钟信号端对应的电压时段，位于所述第一单元的第一时钟信号端对应的电压时段内。
本公开实施例的第一移位寄存器及其驱动方法、栅极驱动电路、显示装置，通过在显示基板上设置第四信号输出端，为LED阵列基板提供了MUX驱动信号，减少了LED阵列基板上的LED驱动芯片的引脚数量，同时减少了扇出区的扇出引线数量，实现了更窄的下边框和更高分辨率的区域调光。
本公开的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。
图1为一种示例性的Mini LED阵列基板的结构示意图；
图2为一种传统的Mini-LED驱动电路的原理示意图；
图3为本公开实施例提供的一种第一移位寄存器的结构示意图；
图4为本公开实施例提供的一种第一移位寄存器各单元的结构示意图；
图5为本公开实施例提供的一种第一移位寄存器中第一单元的电路结构图；
图6为本公开实施例提供的另一种第一移位寄存器各单元的结构示意图；
图7为本公开实施例提供的一种栅极驱动电路的结构示意图；
图8为本公开实施例提供的一种第二移位寄存器各单元的结构示意图；
图9为本公开实施例提供的另一种第二移位寄存器各单元的结构示意图；
图10为本公开实施例提供的一种栅极驱动电路的信号时序图；
图11a和图11b为本公开实施例提供的两种LED阵列基板的结构示意图；
图12为本公开实施例提供的一种移位寄存器的输出信号模拟图。
附图标记：
10-第一单元；101-输入模块；102-储能模块；103-第一输出模块；104-第一复位模块；105-下拉控制模块；106-下拉模块；20-第二单元；201-中间降噪模块；30-第三单元；301-输出降噪模块；CLK1-第二时钟信号端；CLK2-第二时钟信号端；CLKm-控制时钟信号端；CLKn-输出时钟信号端；Output1-第一信号输出端；Output2-第二信号输出端；Output3-第三信号输出端；Output4-第四信号输出端；Output’-降噪信号输出端；Input1-第一信号输入端；Input2-第二信号输入端；Input3-第三信号输入端；VGL-第一电压端；PU-上拉节点；PD-下拉节点；Reset1-第一复位信号端。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
除非另外定义，本公开实施例公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者误检。
本领域技术人员可以理解，本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本公开实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
图2为一种传统的Mini-LED驱动电路的原理示意图，其中，时序控制(Tcon)器上设置有时序控制电路、升压(boost)电路和降压(buck)电路等，升压(boost)电路和降压(buck)电路为LED驱动芯片提供不同的电压信号，时序控制电路为LED驱动芯片提供各种控制信号与图像数据信号，LED阵列基板包含8*72＝576个发光区，相应的，LED驱动芯片需输出8+72＝80个引脚(PIN)，其中，8个引脚为复用(MUX)引脚，72个引脚为通道(CH)引脚，并需在LED阵列基板的扇出区上进行对应的80根扇出引线布线。因此，当前的驱动芯片区和扇出区占据了较大的下边框尺寸
本公开实施例提供一种第一移位寄存器，参考图3，包括一个第一单元10、M个第二单元20、N个第三单元30，其中，M、N均为正整数，且N为M的整数倍，2≤M，2≤N/M。
在一种示例性实施例中，考虑到实际的布线以及移位寄存器的信号控制，M≤4，N/M≤6。
示例性的，如图3所示，M＝2，N＝8，也即N/M＝4；以下实施例均以M＝2，N＝8为例，对本公开实施例做进一步的说明，但是，本公开实施例对此不作限制。
如图3和图4所示，第一单元10包括第一信号输入端Input1、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电压端VGL、第一复位信号端Reset1、第一信号输出端Output1和第四信号输出端Output4，用于在第一信号输入端Input1和第二时钟信号端CLK2的控制下，将第一时钟信号端CLK1的电压作为工作电压输出至第一信号输出端Output1和第四信号输出端Output4，并在第一复位信号端Reset1和第二时钟信号端CLK2的控制下，将第一电压端VGL的电压作为关闭电压输出至第一信号输出端Output1和第四信号输出端Output4。
第二单元20包括第二信号输入端Input2、第二信号输出端Output2、控制时钟信号端CLKm，用于在第二信号输入端Input2的控制下，将控制时钟信号端CLKm的电压作为工作电压输出至第二信号输出端Output2。
第三单元30包括输出时钟信号端CLKn、第三信号输入端Input3、第三信号输出端Output3，用于在第三信号输入端Input3的控制下，将输出时钟信号端CLKn的电压作为工作电压输出至第三信号输出端Output3。
另外，参考图4，该第一移位寄存器中：第一单元10的第一信号输出端Output1与2(或M)个第二单元20的2(或M)个第二信号输入端Input2连接(不同的第二单元设置不同的第二信号输入端)。
每一第二单元20的第二信号输出端Output2分别与4(或N/M)个第三单元30的第三信号输入端Input3连接，不同的第二信号输出端Output2连接不同的第三信号输入端Input3。
不同的第二单元20与不同的控制时钟信号端CLKm连接，不同的第三单元30与不同的输出时钟信号端CLKn连接。
其中，图4仅示出了一个第一单元10、一个第二单元20、一个第三单元30之间的连接关系，对于其他的第二单元20和第三单元30可以参考图4中相应单元之间的连接关系。
另外，应当理解到，本公开中的工作电压是指，有效控制某个单元进行工作(或者开启)状态时的电压，根据具体单元的设置结构，该工作电压可能存在差异，本公开对此不作限定。
本公开实施例提供的第一移位寄存器，可以通过第四信号输出端Output4为LED阵列基板提供复用(MUX)驱动信号，从而减少了LED驱动芯片的驱动引脚数，同时大幅减小了LED阵列基板上的扇出区所需的布线空间，进而可以在显示区实现更高分辨率的区域调光功能，提升了显示品质。
此外，本公开实施例的第一移位寄存器中独立设置多个第三单元，从而在用于栅极驱动电路时，通过独立设置多个第三单元中的第三信号输出端与栅线连接，使得相邻的栅线之间为独立的连接关系，相比于现有技术的栅极驱动电路，相邻栅线与相邻两个级联的移位寄存器连接而言，一方面，本公开实施例中一个第一移位寄存器通过多个并列独立设置的第三单元分别与栅线单独连接，能够从很大程度上降低信号发生不良传递的概率；另一方面，尽管本公开实施例的第一移位寄存器用于栅极驱动电路时，第一单元之间也会进行级联，但是，该第一移位寄存器在驱动时，第一单元中输入的第一时钟信号的脉宽要远大于现有技术中移位寄存器上连接的时钟信号的脉宽，由于时钟信号的脉宽越大，其出现信号错乱的几率就越低，从而也就更进一步的降低了信号发生不良传递的概率。
在一种示例性实施例中，图5为本公开实施例提供的第一单元的结构示意图，如图5所示，本公开实施例提供的第一单元包括：输入模块101、储能模块102、第一输出模块103、第一复位模块104、下拉控制模块105和下拉模块106。
其中，输入模块101与第一信号输入端Input1、第二时钟信号端CLK2和上拉节点PU连接，用于在第二时钟信号端CLK2的控制下，将第一信号输入端Input1的信号输出至上拉节点PU。
储能模块102与上拉节点PU连接，用于将上拉节点PU的电压进行存储，或者对上拉节点PU进行充电。
第一输出模块103与上拉节点PU、第一时钟信号端CLK1、第一信号输出端Output1和第四信号输出端Output4连接，用于在上拉节点PU的控制下，将第一时钟信号端CLK1的信号输出至第一信号输出端Output1和第四信号输出端Output4。
第一复位模块104与第一复位信号端Reset1、第一电压端VGL、上拉节点PU连接，用于在第一复位信号端Reset1的控制下将第一电压端VGL的电压输出至上拉节点PU。
下拉控制模块105与第二时钟信号端CLK2、第一电压端VGL、上拉节点PU、下拉节点PD连接，用于在第二时钟信号端CLK2、第一电压端VGL、上拉节点PU的控制下，将第二时钟信号端CLK2的信号输出至下拉节点PD。
下拉模块106与下拉节点PD、第一电压端VGL、第一信号输出端Output1和第四信号输出端Output4连接，用于在下拉节点PD的控制下将第一电压端VGL的电压输出至第一信号输出端Output1和第四信号输出端Output4。
在一种示例性实施例中，如图5所示，本公开实施例提供的输入模块101包括：第一晶体管M1。
其中，第一晶体管M1的栅极与第二时钟信号端CLK2连接，第一晶体管M1的第一极与第一信号输入端Input1连接，第一晶体管M1的第二极与上拉节点PU连接。
在一种示例性实施例中，如图5所示，本公开实施例提供的储能模块102包括：第一电容C1。
其中，第一电容C1的一端与上拉节点PU连接，第一电容C1的另一端与第一信号输出端Output1连接。
在一种示例性实施例中，如图5所示，本公开实施例提供的第一输出模块103可以包括：第二晶体管M2和第七晶体管M7。
其中，第二晶体管M2的栅极与上拉节点PU连接，第二晶体管M2的第一极与第一时钟信号端CLK1连接，第二晶体管M2的第二极与第一信号输出端Output1连接；
第七晶体管M7的栅极与上拉节点PU连接，第七晶体管M7的第一极与第一时钟信号端CLK1连接，第七晶体管M7的第二极与第一信号输出端Output1连接。
在一种示例性实施例中，如图5所示，本公开实施例提供的第一复位模块104可以包括：第三晶体管M3。
其中，第三晶体管M3的栅极与第一复位信号端Reset1连接，第三晶体管M3的第一极与第一电压端VGL连接，第三晶体管M3的第二极与上拉节点PU连接。
在一种示例性实施例中，如图5所示，本公开实施例提供的下拉控制模块105可以包括：第四晶体管M4和第五晶体管M5。
其中，第四晶体管M4的栅极和第一极与第二时钟信号端CLK2连接，第四晶体管M4的第二极与下拉节点PD连接；
第五晶体管M5的栅极与上拉节点PU连接，第五晶体管M5的第一极与第一电压端VGL连接，第五晶体管M5的第二极与下拉节点PD连接。
在一种示例性实施例中，如图5所示，本公开实施例提供的下拉模块106可以包括：第六晶体管M6和第八晶体管M8。
其中，第六晶体管M6的栅极与下拉节点PD连接，第六晶体管M6的第一极与第一电压端VGL连接，第六晶体管M6的第二极与第一信号输出端Output1连接；
第八晶体管M8的栅极与下拉节点PD连接，第八晶体管M8的第一极与第一电压端VGL连接，第八晶体管M8的第二极与第四信号输出端Output4连接。
图5中具体示出了输入模块101、储能模块102、第一输出模块103、第一复位模块104、下拉控制模块105和下拉模块106的一种示例性结构。本领域技术人员容易理解是，输入模块101、储能模块102、第一输出模块103、第一复位模块104、下拉控制模块105和下拉模块106的实现方式不限于此，只要能够实现其各自的功能即可。
在一种示例性实施例中，参考图4，第二单元20可以包括第九晶体管M9，其中，第九晶体管M9的栅极与第二信号输入端连接INPUT2(也即与第一信号输出端Output1连接)，第九晶体管M9的第一极与控制时钟信号端CLKm连接，第九晶体管M9的第二极与第二信号输出端Output2连接。
在一种示例性实施例中，参考图4，第三单元可以包括第十晶体管M10，其中，第十晶体管M10的栅极与第三信号输入端Input3连接(也即与第二信号输出端Output2连接)，第十晶体管M10的第一极与输出时钟信号端CLKn连接，第十晶体管M10的第二极与第三信号输出端Output3连接，该第三信号输出端Output3在实际的应用时，与栅线G连接。
在此基础上，为了降低该第一移位寄存器在应用时输出信号的噪音，参考图6，在一种示例性实施例中，第一单元10还包括降噪信号输出端Output’，用于在各信号端的控制下，将第二时钟信号端CLK2的电压作为降噪电压输出至降该噪信号输出端Output’。
第二单元20还可以包括中间降噪模块201，该中间降噪模块201与降噪信号输出端Output’、第一电压端VGL、第二信号输出端Output2连接，用于在降噪信号输出端Output’的控制下，将第一电压端VGL输出至第二信号输出端Output2进行降噪；当然，实际中，可以有选择的在第二单元20中第九晶体管M9的栅极和第二信号输出端Output2之间设置存储电容(如图6中的第二电容C2)，以降低第九晶体管M9因自身的寄生电容产生的噪音，从而进一步的降低输出信号的噪音，当然不设置该存储电容也不会影响正常工作。
第三单元30还可以包括输出降噪模块301，该输出降噪模块301与降噪信号输出端Output’、第一电压端VGL、第三信号输出端Output3连接，用于在降噪信号输出端Output’的控制下，将所述第一电压端VGL输出至第三信号输出端Output3进行降噪。
同样实际中，可以有选择的在第三单元30中第十晶体管M10的栅极和第三信号输出端Output3之间设置存储电容(图6中未示出)，以降低第十晶体管M10因自身的寄生电容产生的噪音，从而进一步的降低输出信号的噪音，当然不设置该存储电容也不会影响正常工作。
在一种示例性实施例中，在第一单元10采用上述图5的电路的基础上，可以直接设置降噪信号输出端Output’与下拉节点PD连接(参考图6)，以实现在下拉节点PD的控制下，将第二时钟信号端CLK2的电压作为降噪电压输出至降噪信号输出端Output’，并通过噪信号输出端OUTPUT’控制中间降噪模块201和输出降噪模块301以进行逐级降噪。
在一种示例性实施例中，参考图6，中间降噪模块201可以包括第十一晶体管M11，第十一晶体管M11的栅极与降噪信号输出端Output’连接，第十一晶体管M11的第一极与第一电压端VGL连接，第十一晶体管M11的第二极与第二信号输出端Output2连接。
输出降噪模块301可以包括第十二晶体管M12，第十二晶体管M12的栅极与降噪信号输出端Output’连接，第十二晶体管M12的第一极与第一电压端VGL连接，第十二晶体管M12的第二极与第三信号输出端Output3连接。
第二单元的中间降噪模块201以及第三单元的输出降噪模块301也可以通过增加薄膜晶体管的数量进行强化输出稳定性，本公开对此不作限制。
综上所述，一方面，参考图6，可以理解到，在下拉节点PD的控制下，将第二时钟信号端CLK2的电压作为降噪电压输出至降噪信号输出端Output’，并该降噪信号输出端Output’输出的信号(也即第二时钟信号端CLK2的信号)能够分别对第二单元和第三单元(通过第一电压端VGL)进行横向逐级降噪，也即在该第一移位寄存器用于栅极驱动电路时，栅极驱动电路内部的噪音能够横向逐级衰减(可参考图12的输出信号模拟图)，并且不会发生纵向传递，从而有利于实际显示的稳定性，满足了产品低风险和高可控性的要求。
另一方面，对于本公开中提供的第一移位寄存器的等效电路而言，以图6中提供的具体电路为例，第一单元10为8T1C(即6个晶体管1个电容)，第二单元20为2T0C(当然，也可以为2T1C)，第三单元30为2T0C(当然，也可以为2T1C)，应当理解到，其输出的信号的信噪比(参考图12的输出信号模拟图)基本上可以达到与现有的逐级驱动的栅极驱动电路中12T1C的移位寄存器同样的输出水平。但是本公开中的每一第一移位寄存器采用28个晶体管，最多采用11个电容(可以为第一单元中的1个电容)控制8条栅线，也即28T11C，也即平均对于每一栅线而言，基本上达到3.5T1C。
也就是说，本公开中的第一移位寄存器在满足现有12T1C的移位寄存器的同样的输出水平的同时，能够大幅降低晶体管的使用数量，从而简化了制作工艺，降低了制作成本；同时还减小了栅极驱动电路的分布空间(栅极驱动电路一般设置在产品的边框位置)，从而降低了产品的边框宽度(也即提高显示装置的屏占比)，进而有利于产品的窄边框设计；同时还减少了阵列基板上的LED驱动芯片的引脚数量，同时减少了扇出区的扇出引线数量，实现了更窄的下边框和更高分辨率的区域调光。
本公开实施例还提供一种栅极驱动电路，如图7所示，该栅极驱动电路包括两个栅极驱动单元(栅极驱动单元S和栅极驱动单元S’)；栅极驱动单元S包括至少两级级联的如前述任一项所述的第一移位寄存器，栅极驱动单元S’包括至少两级级联的第二移位寄存器。其中，图7中的两个栅极驱动单元中分别仅示出了一个移位寄存器(本公开中所述的移位寄存器可以为第一移位寄存器或第二移位寄存器)，具体可参考图7中，位于栅极驱动单元S中采用实线示出的第一移位寄存器A，以及位于栅极驱动单元S’中采用虚线示出的第二移位寄存器B。
如图7和图8所示，第二移位寄存器包括：一个第四单元40、M个如前任一项所述的第二单元20、N个如前任一项所述的第三单元30，第四单元40分别与第一信号输入端Input1、第一时钟信号端CLK1、第二时钟信号端CLK2、第一电压端VGL、第一复位信号端Reset1和第一信号输出端Output1连接，用于在第二时钟信号端CLK2的控制下，将第一时钟信号端CLK1的电压作为工作电压输出至第一信号输出端Output1，并在第一复位信号端Reset1和第二时钟信号端CLK2的控制下，将第一电压端VGL的电压作为关闭电压输出至第一信号输出端Output1。第四单元40的第一信号输出端Output1与M个第二单元20的M个第二信号输入端连接INPUT2。第二单元20、第三单元30的结构均与本公开前文所述第二单元20、第三单元30的结构相同，此处不再赘述。
参考图4和图8，与前述的第一单元10相比，第四单元40只是缺少了第七晶体管M7、第八晶体管M8和第四信号输出端Output4，其它结构相同，因此，与前文所述的第一移位寄存器的工作原理类似，本公开中的第二移位寄存器在满足现有12T1C的移位寄存器的同样的输出水平的同时，能够大幅降低晶体管的使用数量，从而简化了制作工艺，降低了制作成本；同时还减小了栅极驱动电路的分布空间(栅极驱动电路一般设置在产品的边框位置)，从而降低了产品的边框宽度(也即提高显示装置的屏占比)，进而有利于产品的窄边框设计。
在此基础上，为了降低该第二移位寄存器在应用时输出信号的噪音，参考图9，在一种示例性实施例中，第四单元40还可以包括降噪信号输出端Output’，用于在各信号端的控制下，将第二时钟信号端CLK2的电压作为降噪电压输出至降该噪信号输出端Output’。
综上所述，该栅极驱动电路与前述的第一移位寄存器具有相同的有益效果，此处不再赘述。
应当理解到，在实际的应用中栅极驱动电路中的第三信号输出端Output3(也即移位寄存器中第三单元的第三信号输出端)用于与依次排布的栅线连接，可参考图7中栅线G(n)～G(n+15)。
对于本公开中的栅极驱动电路而言，其内部设置有两组分别由前述的第一移位寄存器和第二移位寄存器级联的两个栅极驱动单元(S和S’)，考虑到实际的控制以及驱动信号的设计，本公开中设置两个不同的栅极驱动单元(S和S’)中，一个栅极驱动单元S与依次排布的奇数栅线组中的栅线连接，另一个栅极驱动单元S’与依次排布的偶数栅线组中的栅线连接；其中，栅线组为：将依次排布的栅线按照8(或N)个一组划分为不同的栅线组(当然，不同的栅线组由不同的栅线构成)，例如，图7中前8个实线的栅线G(n)～G(n+7)为一组，与栅极驱动单元S连接；后8个虚线的栅线G(n+8)～G(n+15)为一组，与栅极驱动单元S’连接；应当理解，栅线组G(n+8)～G(n+15)的下一栅线组为实线，与栅极驱动单元S连接；再下一栅线组为虚线，与栅极驱动单元S’连接。
此处还应当理解到，依次排布的偶数栅线组中的栅线，应依次按照顺序与对应的栅极驱动单元中的移位寄存器级联次序一一对应连接(也即依次排列的偶数栅线组与依次级联的移位寄存器一一对应连接)，例如，第一个偶数栅线组中的栅线与栅极驱动单元中第i级移位寄存器的第三信号输出端连接，则第二个偶数栅线组中的栅线应与该栅极驱动单元中第i+2级移位寄存器的第三信号输出端连接；对于奇数栅线组中的栅线的连接与此类似，此处不再赘述。
还需要说明的是，图7中是以两个栅极驱动单元中的移位寄存器按照偶数栅线组和奇数栅线组的依次交替排序关系，进行同样的交替排序，此处应当理解到，图7仅是为了清楚的对连接关系进行示意，并不应看作是对本公开的限定，在实际的加工制作中，需要依据实际的布线需求，各移位寄存器之间相对的设置位置可能会发生改变，但只要保证其连接关系与图7中一致即可。
另外，以下对每个栅极驱动单元中移位寄存器的级联情况做进一步的说明：
第一级移位寄存器的第一信号输入端Input1与起始信号端STV相连接，当然，本公开中具有两个栅极驱动单元则应设置两个起始信号端，例如图10中的STV(A)和STV(B)，分别与两个栅极驱动单元中第一级移位寄存器的第一信号输入端Input1连接。
除了第一级移位寄存器以外，任一级移位寄存器的第一信号输入端Input1与该级移位寄存器的上一级移位寄存器的第一信号输出端Output1相连接；也即本级移位寄存器的第一信号输出端Output1的输出信号作为下一级移位寄存器的第一信号输入端Input1的输入信号。
除了最后一级移位寄存器以外，任一级移位寄存器的第一复位信号端Reset1与该级移位寄存器的下一级移位寄存器的第一信号输出端Output1相连接；也即本级移位寄存器的第一信号输出端Output1的输出信号作为上一级移位寄存器的第一复位信号端Reset1的输入信号。
当然，此处应当理解到，对于第一级移位寄存器的第一信号输入端Input1一般均单独设置起始信号端STV，但本公开并不限制于此，也可以将最后一级移位寄存器的第一信号输出端Output1与第一级移位寄存器的第一信号输入端Input1连接，也即将最后一级移位寄存器的第一信号输出端Output1的输出信号作为第一级移位寄存器的第一信号输入端Input1的起始信号。
同样，对于最后一级移位寄存器的第一复位信号端Reset1而言，可以单独设置第一复位信号端Reset1，也可以第一级移位寄存器的第一信号输出端Output1与最后一级移位寄存器的第一复位信号端Reset1连接，本公开对此均不作限定。
另外，还需要说明的是，对于两个栅极驱动单元一般需要设置不同的信号线，以图7中示出的栅极驱动单元S中的第一移位寄存器A和栅极驱动单元S’中的第二移位寄存器B为例，具体的：
例如，图7中栅极驱动单元S(第一单元10)中第一时钟信号连接信号线1(对应图10中CLK1(A)信号)和第二时钟信号连接信号线3(对应图10中CLK2(A)信号)；而栅极驱动单元S’(第四单元40)中第一时钟信号连接信号线2(对应图10中CLK1(B)信号)和第二时钟信号连接信号线4(对应图10中CLK2(B)信号)。
同样对于不同的栅极驱动单元(第二单元20)中控制时钟信号端CLKm连接不同的信号线，例如图7中的信号线9、10、11、12；具体的，栅极驱动单元S中第一移位寄存器A的两个控制时钟信号端分别连接信号线9和信号线10，栅极驱动单元S’中第二移位寄存器B的两个控制时钟信号端分别连接信号线11和信号线12。
而对于同一栅极驱动单元中：同一移位寄存器中不同的第二单元的控制时钟信号端连接不同的信号线，不同级移位寄存器中的第二单元的控制时钟信号端可以相应的进行共用，例如，图7中第一级第一移位寄存器A中两个第二单元对应的两个控制时钟信号端分别连接信号线9和信号线10，而该栅极驱动单元S中的下一级第一移位寄存器(图中未示出)中第二单元的两个控制时钟信号端同样分别对应连接信号线9和信号线10。
但是，对于两个栅极驱动单元中输出时钟信号端连接的信号线而言，可以同上述与控制时钟信号端连接的信号线一样，对不同栅极驱动单元的输出时钟信号端设置不同的信号线；不同之处在于，可以根据实际的信号设计，两个栅极驱动单元中输出时钟信号端连接可以选择共用信号线；当然优选的，选用共用信号线的设计方案。
具体的，对于两个栅极驱动单元中输出时钟信号端共用信号线，示意的，可以参考图7，栅极驱动单元S中第一移位寄存器A的8个输出时钟信号端(CLKn1、CLKn2、CLKn3、CLKn4、CLKn5、CLKn6、CLKn7、CLKn8)分别连接不同的8个信号线(信号线17-24)，同样栅极驱动单元S’中第二移位寄存器B的8个输出时钟信号端也可以分别连接该8个信号线(信号线17-24)，当然，应保证该8个信号线(信号线17-24)上加载的时钟信号的时序关系，以保证电路的正常驱动。
在此基础上，同样以图7中示出的栅极驱动单元S中的第一移位寄存器A和栅极驱动单元S’中的第二移位寄存器B为例，以下对图7中的其他信号线进行简要的说明。
信号线5为第二移位寄存器B中第四单元40的第一信号输入端Input1连接的信号线，当然该信号线还与栅极驱动单元S’中第二移位寄存器B上一级的第二移位寄存器中第四单元40的第一信号输出端Output1连接。
信号线6为第一移位寄存器A中第一单元10的第一信号输入端Input1连接的信号线；当然，该信号线还与栅极驱动单元S中第一移位寄存器A上一级的第一移位寄存器中第一单元10的第一信号输出端Output1连接。
信号线7为第一移位寄存器A中第一单元10的第一信号输出端Output1连接的信号线，当然该信号线还与栅极驱动单元S中该第一移位寄存器A上一级的第一移位寄存器中第一单元10的第一复位信号端Reset1连接，与下一级第一移位寄存器中第一单元10的第一信号输入端Input1连接；同时该信号线还与该第一移位寄存器A中第二单元20的第二信号输入端Input2(通过图5中的线13)连接。
信号线8为第二移位寄存器B中第四单元40的第一信号输出端Output1连接的信号线，当然该信号线还与栅极驱动单元S’中该第二移位寄存器B上一级的第二移位寄存器中第四单元40的第一复位信号端Reset1连接，与下一级第二移位寄存器中第四单元40的第一信号输入端Input1连接；同时该信号线还与该第二移位寄存器B中第二单元20的第二信号输入端Input2连接。
第一移位寄存器的第一单元10中和第二移位寄存器的第四单元40中的降噪信号输出端Output’分别通过信号线27和信号线14对第二单元20和第三单元30进行降噪。
信号线16为向各单元中第一电压端VGL提供电压的信号线。
信号线26为第二单元20的第二信号输出端Output2与对应的第三单元30的第三信号输入端Input3之间的连接信号线。
其他信号线此处不再一一赘述，具体可以参考图4-图6中相关的连接线。
本公开实施例还提供一种显示装置，包括前述的栅极驱动电路，还包括背光模组和驱动芯片，背光模组包括阵列排布的多个点光源，驱动芯片用于为多个点光源提供通道驱动信号，第四信号输出端用于为多个点光源提供复用驱动信号。
本公开实施例提供的显示装置，同样具有与前述实施例提供的第一移位寄存器相同的结构和有益效果。由于前述实施例已经对第一移位寄存器的结构和有益效果进行了详细的描述，此处不再赘述。
在示例性实施例中，点光源可以为次毫米发光二极管或微毫米发光二极管。
本公开实施例的显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
图11a和图11b是本公开实施例提供的两种LED阵列基板的阵列驱动原理示意图，图11a中的LED阵列基板包含24*24＝576个发光区，对应的LED驱动芯片区仅需输出24个PIN，并需在LED阵列基板的扇出区上进行对应的24根扇出引线布线，相比于传统的阵列驱动方式，大幅减小了扇出区所需的布线空间，并简化了LED驱动芯片区的驱动电路。图11b中的LED阵列基板包含72*72＝5184个发光区，可以实现更高分辨率的区域调光功能，提升画质，同时，对应的LED驱动芯片区仅需输出72个PIN，并需在LED阵列基板的扇出区上进行对应的72根扇出引线布线，同样减小了布线空间以及简化了驱动电路。
本公开实施例中，当N＝8时，移位寄存器的数量为输出栅线数量的1/8，而每两级移位寄存器引出一级复用驱动信号(Output4)，因此，复用驱动信号的输出数量为显示屏像素行数的1/16，即1080分辨率下只能输出67行MUX驱动信号。
当所需MUX驱动信号为24个时，屏幕最低Y向分辨率为24*16＝384，当所需MUX驱动信号为72个时，屏幕最低Y向分辨率为72*16＝1152。随着显示屏分辨率的提升，能提供的MUX信号数量也越多，这里不再赘述。
当栅线输出采用4CLK(即N＝4)、6CLK(即N＝6)、10CLK(即N＝10)、12CLK(即N＝12)级联时，相应的MUX驱动信号数以及级联电路图也要做相应的调整，本公开不做一一说明。
以下提供一种前述的第一移位寄存器的驱动方法，参考图10，并结合图6和图7，其中，图10中实线的时序信号与图7中第一移位寄存器A对应，虚线的时序信号与图7中第二移位寄存器B对应。
该驱动方法包括：
向第一单元10的第一信号输入端Input1输入第一输入信号，向第二时钟信号端CLK2输入第二时钟信号，向第一时钟信号端CKL1输入第一时钟信号，在第一信号输入端Input1和第二时钟信号端CLK2的控制下，将该第一时钟信号作为工作电压输出至第一信号输出端Output1和第四信号输出端Output4。
向2(或M)个第二单元的2(或M)个控制时钟信号端(CLKm1和CLKm2)分别输入不同的控制时钟信号，并在第一信号输出端Output1输出的工作电压的控制下，将不同的控制时钟信号作为工作电压分别输出至2(或M)个第二信号输出端Output2。
向8(N)个第三单元30的输出时钟信号端(CLKn1～CLKn8)分别输入8(N)个不同的输出时钟信号，并在第二信号输出端Output2输出的工作电压的控制下，将8(N)个不同的输出时钟信号作为工作电压分别输出至8(N)个第三信号输出端Output3。
其中，向与同一第二单元20连接的4(或N/M)个第三单元30输入的4(或N/M)个输出时钟信号对应的工作电压时段(也即4个输出时钟信号作为工作电压的输出时段)，位于向该第二单元输入的控制时钟信号对应的工作电压时段(也即控制时钟信号作为工作电压的输出时段)内。
具体的，可参考图10，以第一移位寄存器A对应的时序信号(实线)为例，与一个第二单元20连接的4个第三单元30输入的CLKn1～CLKn4对应的工作电压时段t1位于该第二单元20输入的控制时钟信号CLKm1(A)对应的工作电压时段T1～T3时段，该工作电压时段也即第二单元20中控制时钟信号端CLKm1(A)作为工作电压的输出时段；同理，与另一个第二单元20连接的4个第三单元30输入的CLKn5～CLKn8对应的工作电压时段t2位于该第二单元20输入的控制时钟信号CLKm2(A)对应的工作电压时段T2～T4时段，该工作电压时段也即第二单元20中控制时钟信号端CLKm2(A)作为工作电压的输出时段。
另外，向与第一单元10连接的2(或M)个第二单元20输入的2(或M)个控制时钟信号对应的工作电压时段(也即2个控制时钟信号作为工作电压的输出时段)，位于向第一单元10输入的第一时钟信号对应的工作电压时段(也即第一时钟信号作为工作电压的输出时段)内。
具体的，可参考图10中，以第一移位寄存器A对应的时序信号(实线)为例，两个第二单元20分别输入的2个控制时钟信号CLKm1(A)和CLKm2(A)对应的工作电压时段t3，位于第一单元10输入的第一时钟信号CLK1(A)对应的工作电压时段T1～T5内。
当然，该驱动方法还包括：
向第一单元10的第一复位信号端Reset1输入第一复位信号，向第二时钟信号端CLK2输入第二时钟信号，并在第一复位信号的控制下，将第一电压端VGL的电压作为关闭电压输出至第一信号输出端Output1和第四信号输出端Output4；其中，第二时钟信号与第一时钟信号为相反的一组时钟信号，例如，参考图10中的CLK1(A)和CLK2(A)，也即CLK1(A)为高电平时，CLK2(A)为低电平，CLK1(A)为低电平时，CLK2(A)为高电平。
另外，如前述，为了降低该移位寄存器在应用时输出信号的噪音，实际中优选的，第一移位寄存器采用图6中的设计方式，也即第一单元10还包括降噪信号输出端Output’，第二单元20包括中间降噪模块201，第三单元30包括输出降噪模块301，通过该降噪信号输出端Output’横向逐级对第二单元和第三单元进行降噪。
在此情况下，在上述向第一单元10的第一复位信号端Reset1输入第一复位信号，向第二时钟信号端CLK2输入第二时钟信号，并在第一复位信号的控制下，将第一电压端VGL的电压作为关闭电压输出至第一信号输出端Output1的同时，还会控制将该第二时钟信号通过降噪信号输出端Output’输出至第二单元20的中间降噪模块201，以及第三单元30的输出降噪模块301，以对第二信号输出端Output2和第三信号输出端Output3进行降噪。
以下以图6中给出的第一移位寄存器(对应图7中的第一移位寄存器A)的具体电路为例，结合其中晶体管的通断(结合图10的时序信号)对整个驱动过程做进一步的说明。
需要说明的是，以下关于图6中的晶体管通、断过程均是以所有晶体管为N型晶体管为例进行的说明，但本公开并不限制于此，图6中的所有晶体管也可以为P型晶体管，当然，此时需要对图10中各个控制信号进行翻转，并将与第一电压端VGL相连接的模块或者晶体管连接至第二电压端VGH。以下实施例均是以各晶体管为N型晶体管，也即前述的工作电压也均高电平电压为例进行具体说明的。
第一阶段：(参考图6)
第一信号输入端Input1输入的第一输入信号为高电平(对于第一级移位寄存器，即输入初始信号STV为高电平，可参考图10中的STV(A))，第二时钟信号端CLK2输入的第二时钟信号为高电平(可参考图10中的CLK2(A))，第一晶体管M1导通，并将该高电平充入至第一电容C1，第四晶体管M4导通，并将该第二时钟信号的高电平输出至下拉节点PD，在下拉节点PD的高电位控制下，第六晶体管M6和第八晶体管M8导通，以通过第一电压端VGL(也即关闭电压)对第一信号输出端Output1和第四信号输出端Output4进行复位，同时第二时钟信号端CLK2的信号会通过降噪信号输出端Output’将第十一晶体管M11和第十二晶体管M12导通，对第二信号输出端Output2和第三信号输出端Output3进行逐级降噪。
第二阶段：
第一电容C1中与上拉节点PU连接的极板，在上一阶段的存储电容下处于高电位(也可以认为，第一电容C1对上拉节点PU进行放电，使得上拉节点PU处于高电位)，并且此时第一时钟信号端CLK1由低电位上升到高电位，通过第二晶体管M2的栅源极电容耦合进一步抬高第二晶体管M2的栅极电位(即PU点的电位进一步抬升)，第二晶体管M2导通，并将第一时钟信号端CLK1的高电位(参考图10中的CLK1(A)中T1～T5时段)输出至第一信号输出端Output1；同理，第七晶体管M7导通，并将第一时钟信号端CLK1的高电位(参考图10中的CLK1(A)中T1～T5时段)输出至第四信号输出端Output4。
在第一信号输出端Output1的控制下，第九晶体管M9导通，将控制时钟信号端CLKm(参考图10中针对同一移位寄存器中的两个控制时钟信号端CLKm1(A)和CLKm2(A))的信号输出至第二信号输出端Output2。应该理解到，在此情况下，必然有第一时钟信号的脉宽大于两个控制时钟信号的脉宽，并且CLKm1(A)和CLKm2(A)的整体脉宽时段t3均处于CLK1(A)的脉宽(T1～T5)内。
并且，在两个第二信号输出端Output2输出的信号(也即CLKm1(A)和CLKm2(A)的信号)控制下，第三单元中第十晶体管M10导通，将输出时钟信号端CLKn(参考图10中针对同一移位寄存器中的8个控制时钟信号端CLKn1～CLKn4、CLKn5～CLKn8)的信号输出至第三信号输出端Output3。应该理解到，在此情况下，必然有，控制时钟信号的脉宽大于输出时钟信号的脉宽，并且CLKn1～CLKn4的整体脉宽时段t1处于CLKm1(A)的脉宽(T1～T3)内，CLKn5～CLKn8整体脉宽时段t2处于CLKm2(A)的脉宽(T2～T4)内。
同时，在该阶段中，在上拉节点PU的高电位控制下，第五晶体管M5导通，从而能够通过第一电压端VGL的低电平保证下拉节点PD维持在低电位。
第三阶段：
第一复位信号端Reset1输入高电平，第三晶体管M3导通，第一电压端VGL的低电平将上拉节点PU的高电位拉低，第五晶体管M5截止；同时在该阶段，第二时钟信号端CLK2输出高电位(参考图10中的CLK2(A)中T5～T7时段)，第四晶体管M4导通，并将该第二时钟信号的高电平输出至下拉节点PD，在下拉节点PD的高电位控制下，第六晶体管M6和第八晶体管M8导通，以通过第一电压端VGL(也即关闭电压)对第一信号输出端Output1和第四信号输出端Output4进行复位，同时第二时钟信号端CLK2的信号会通过降噪信号输出端Output’将第十一晶体管M11和第十二晶体管M12导通，对第二信号输出端Output2和第三信号输出端Output3进行逐级降噪。
在此基础上，以下提供一种优选的，上述时钟信号的具体脉宽数值，以及相应的占空比；其中，H为像素电压的写入脉宽。
具体的，第一时钟信号和第二时钟信号的脉宽为16H，占空比为50％；其中，对于栅极驱动电路来说，两个栅极驱动单元中第一时钟信号和第二时钟信号分别相对均延迟8H(即其脉宽的一半)，可参考图10中的CLK1(B)相对于CLK1(A)延迟其脉宽的一半，CLK2(B)相对于CLK2(A)延迟其脉宽的一半。
控制时钟信号的脉宽为8H(也即为第一时钟信号和第二时钟信号脉宽的一半)，占空比为50％；其中，同一移位寄存器的两个控制时钟信号CLKm1和CLKm2相对均延迟4H(即其脉宽的一半)，参考图10中CLKm2(A)相对CLKm1(A)延迟其脉宽的一半，CLKm2(B)相对CLKm1(B)延迟其脉宽的一半；对于两个栅极驱动单元中连接相邻栅线组的移位寄存器而言，当前栅线组对应的移位寄存器的CLKm1(B)相对于前一栅线组对应的移位寄存器的CLKm2(A)延迟其脉宽的一半。
输出时钟信号的脉宽为4H(也即为控制时钟信号脉宽的一半)，占空比小于或等于50％；其中，与依次相邻的8条栅线连接的8个第三单元上的8个输出时钟信号依次延迟1H，具体的，可以参考图10中CLKn1～CLKn8依次延迟1H。
此处需要说明的是，设置与依次相邻的8条栅线连接的8个第三单元上的8个输出时钟信号依次延迟1H，并且保证H为像素电压的最小写入脉宽，其目的是为了在通过栅极驱动电路驱动栅线时，在不改变现有显示面板中数据线设置方式的基础上，通过数据线能够逐行的对相应开启行的亚像素写入像素数据。
当然，也可以设置H大于像素电压的最小写入脉宽；但是，如果设置H小于像素电压的最小写入脉宽，此时现有的数据线设计方式则不能保证像素数据的正常写入，在此情况下，如果需要采用本公开中的栅极驱动电路进行栅线驱动，则需要针对一列亚像素设置多条数据线，当然，同时需要对上述各信号进行适应性的调整，本公开对此不作限定，此处不再一一赘述。
另外，本领域的技术人员应当理解到，采用本公开中栅极驱动电路在实际的显示时，是通过驱动栅线对显示面板的有效显示区中的亚像素中的薄膜晶体管T进行驱动，同样采用高电平为工作电压，也即该薄膜晶体管T为N型晶体管，则该晶体管具有一开启电压V(H)，和一关闭电压V(L)(一般的，该关闭电压为前述第一电压端VGL的低电平电压)，基于此，关于上述时钟信号，以下提供一种优选的时钟信号设计方案来实现电路的高低电平控制，并结合采用该优选的时钟信号设计方案下的各单元的输出模拟信号图(图12)，对相关的信号控制做进一步的解释说明。
优选的，输出时钟信号(对应CKLn)的高电平为有效显示区中薄膜晶体管T的开启电压V(H)，其低电平(LVGL)小于有效显示区中薄膜晶体管的关闭电压V(L)。这样一来，通过第三信号输出端Output3输出的信号在关闭薄膜晶体管T时，能够减小薄膜晶体管T从开启电压V(H)到关闭电压V(L)的下降延时间(Falling Time)。
具体的，参考图12，在一个第二信号输出端Output2输出工作电压的时段内，例如T1～T3的时段内，则由该第二信号输出端Output2控制的4个第三单元的中第十晶体管M10全部打开，且4个第三单元的第三信号输出端Output3在T1～T3的时段内(参考图12)，依次输出CKLn1～CKLn4的信号；参考图12，由于CKLn1～CKLn4的信号中高电平为有效显示区中薄膜晶体管T的开启电压V(H)，低电平VGL(例如，-12v)小于有效显示区中薄膜晶体管的关闭电压V(L)(例如，-8V)，此时第三信号输出端Output3连接的栅线(Gate)对应的实际有效的Gate Falling Time从V(H)下降到V(L)的时间减小(即减小下降延时间)；另外，参考图12，以T3时刻为例，一个第二单元中的第二信号输出端Output2停止输出工作电压，此时，与该第二单元连接的第三单元的中第十晶体管M10关闭，第三单元的第三信号输出端Output3在降噪输出端Output’的控制下，电位逐渐复位到第一电压端VGL的电压(-8v)，从而保证了显示区在保持阶段的正常低电位水平(-8v)，减小漏电流。
此处需要说明的是，参考图12，受第三单元中第三信号输出端Output3输出信号(对应依次输入的CKLn1～CKLn4的信号)的耦合影响，第二单元的第二信号输出端Output2输出的信号不再是标准方波，根据CKLn1～CKLn4的依次输入，先上升沿耦合再下降沿耦合，整体呈阶梯状峰型脉冲，这种波形由于被耦合以后被抬到较高的电压水平，能保证第三单元中第十晶体管M10具有较高的开启电流，对第三信号输出端Output3的输出(也即GateOutput)影响程度较小，尤其对Falling Time的影响小。
进一步优选的，第二单元20的控制时钟信号(对应CLKm)中的高电平大于有效显示区中薄膜晶体管的开启电压V(H)，这样一来，能够提高第三单元中第十晶体管M10的开启电流。
此处需要说明的是，本公开中优选的设置第二单元20的控制时钟信号的高电平大于有效显示区中薄膜晶体管的开启电压V(H)，但本领域的技术人员应当理解到，即使设置第二单元20的控制时钟信号的高电平较低时，可能会因第三单元中第十晶体管M10的开启电流差异，造成第三信号输出端Output3的输出(也即Gate Output)的上升时间(RisingTime)的差异，但是本公开中优选的设计输出时钟信号的脉宽为4H，其中前3H为预充电时间，因而能够保证Gate Output的Rising Time差异并不会对像素实际充电造成影响。
进一步优选的，第一单元10中第一时钟信号(对应CLK1)和第二时钟信号(对应CLK2)中的高电平小于有效显示区中薄膜晶体管的开启电压V(H)，这样一来，参考图6，能够降低第一单元10中第六晶体管M6、第二单元20中的第十一晶体管M11以及第三单元30中的第十二晶体管M12的偏压(电压越大，偏压则越大)，从而提高晶体管的寿命，同时不会影响第三单元中第十晶体管M10的开启电流。
另外，在采用上述优选的时钟信号设计方案的基础上，参考图12对应的各单元的输出模拟信号，第一信号输出端Output1输出的信号(包括初始阶段和保持阶段，也即输出脉冲前、后)具有较大的噪音，采用本公开中的电路以及信号设计，通过第一单元对第二单元和第三单元进行逐级降噪，如图12所示，可以看出，第二信号输出端Output2输出的信号(包括初始阶段和保持阶段，也即输出脉冲前、后)的噪音明显减小，第三信号输出端Output3输出的信号(包括初始阶段和保持阶段，也即输出脉冲前、后)基本上达到无噪音的效果；也即采用本公开中栅极驱动电路基本(第一移位寄存器平均为3.5T1C，第二移位寄存器平均为3.25T1C，总体平均为3.375T1C)输出的信号的信噪比基本上可以达到与现有的12T1C的栅极驱动电路同样的水平，不仅降低了晶体管的实用数量，降低了制作成本，同时还保证了产品的窄边框设计；同时还减少了阵列基板上的LED驱动芯片的引脚数量，同时减少了扇出区的扇出引线数量，实现了更窄的下边框和更高分辨率的区域调光。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
有以下几点需要说明：
本公开实施例附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (11)

1.一种第一移位寄存器，其特征在于，包括：一个第一单元、M个第二单元、N个第三单元，其中，M、N为正整数，且N为M的整数倍，2≤M，2≤N/M；
所述第一单元分别与第一信号输入端、第一时钟信号端、第二时钟信号端、第一电压端、第一复位信号端、第一信号输出端和第四信号输出端连接，用于在所述第一信号输入端和所述第二时钟信号端的控制下，将所述第一时钟信号端的电压输出至所述第一信号输出端和所述第四信号输出端，并在所述第一复位信号端和所述第二时钟信号端的控制下，将所述第一电压端的电压输出至所述第一信号输出端和所述第四信号输出端；
所述第二单元分别与第二信号输入端、第二信号输出端、控制时钟信号端连接，用于在所述第二信号输入端的控制下，将所述控制时钟信号端的电压输出至所述第二信号输出端；
所述第三单元分别与输出时钟信号端、第三信号输入端、第三信号输出端连接，用于在所述第三信号输入端的控制下，将所述输出时钟信号端的电压输出至所述第三信号输出端；
所述第一移位寄存器中，所述第一单元的第一信号输出端与M个第二单元的M个第二信号输入端连接；每一所述第二单元的第二信号输出端分别与N/M个所述第三单元的第三信号输入端连接，不同的第二信号输出端连接不同的第三信号输入端；不同的所述第二单元与不同的所述控制时钟信号端连接，不同的所述第三单元与不同的所述输出时钟信号端连接。
2.根据权利要求1所述的第一移位寄存器，其特征在于，所述第一单元包括：输入模块、储能模块、第一输出模块、第一复位模块、下拉控制模块和下拉模块，其中：
所述输入模块与所述第一信号输入端、所述第二时钟信号端和上拉节点连接，用于在所述第二时钟信号端的控制下将所述第一信号输入端的信号输出至所述上拉节点；
所述储能模块与所述上拉节点连接，用于将所述上拉节点的电压进行存储，或者对所述上拉节点进行充电；
所述第一输出模块与所述上拉节点、所述第一时钟信号端、所述第一信号输出端和所述第四信号输出端连接，用于在所述上拉节点的控制下将所述第一时钟信号端的信号输出至所述第一信号输出端和所述第四信号输出端；
所述第一复位模块与所述第一复位信号端、所述第一电压端、所述上拉节点连接，用于在所述第一复位信号端的控制下将所述第一电压端的电压输出至所述上拉节点；
所述下拉控制模块与所述第二时钟信号端、所述第一电压端、所述上拉节点、下拉节点连接，用于在所述第二时钟信号端、所述第一电压端、所述上拉节点的控制下，将所述第二时钟信号端的信号输出至所述下拉节点；
所述下拉模块与所述下拉节点、所述第一电压端、所述第一信号输出端和所述第四信号输出端连接，用于在所述下拉节点的控制下将所述第一电压端的电压输出至所述第一信号输出端和所述第四信号输出端。
3.根据权利要求2所述的第一移位寄存器，其特征在于，
所述输入模块包括第一晶体管，所述第一晶体管的栅极与所述第二时钟信号端连接，所述第一晶体管的第一极与所述第一信号输入端连接，所述第一晶体管的第二极与所述上拉节点连接；
所述储能模块包括第一电容，所述第一电容的一端与所述上拉节点连接，所述第一电容的另一端与所述第一信号输出端连接；
所述第一输出模块包括第二晶体管和第七晶体管，所述第二晶体管的栅极与所述上拉节点连接，所述第二晶体管的第一极与所述第一时钟信号端连接，所述第二晶体管的第二极与所述第一信号输出端连接；所述第七晶体管的栅极与所述上拉节点连接，所述第七晶体管的第一极与所述第一时钟信号端连接，所述第七晶体管的第二极与所述第四信号输出端连接；
所述第一复位模块包括第三晶体管，所述第三晶体管的栅极与所述第一复位信号端连接，第一极与所述第一电压端连接，第二极与所述上拉节点连接；
所述下拉控制模块包括第四晶体管和第五晶体管，所述第四晶体管的栅极和第一极与所述第二时钟信号端连接，所述第四晶体管的第二极与所述下拉节点连接；所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第一极与所述第一电压端连接，所述第五晶体管的第二极与所述下拉节点连接；
所述下拉模块包括第六晶体管和第八晶体管，所述第六晶体管的栅极与所述下拉节点连接，所述第六晶体管的第一极与所述第一电压端连接，所述第六晶体管的第二极与所述第一信号输出端连接，所述第八晶体管的栅极与所述下拉节点连接，所述第八晶体管的第一极与所述第一电压端连接，所述第八晶体管的第二极与所述第四信号输出端连接。
4.根据权利要求1所述的第一移位寄存器，其特征在于，
所述第二单元包括第九晶体管，所述第九晶体管的栅极与所述第二信号输入端连接，所述第九晶体管的第一极与所述控制时钟信号端连接，所述第九晶体管的第二极与所述第二信号输出端连接；
所述第三单元包括第十晶体管，所述第十晶体管的栅极与所述第三信号输入端连接，第一极与所述输出时钟信号端连接，第二极与所述第三信号输出端连接。
5.根据权利要求1所述的第一移位寄存器，其特征在于，
所述第一单元还包括降噪信号输出端，用于在各信号端的控制下，将所述第二时钟信号端的电压作为降噪电压输出至所述降噪信号输出端；
所述第二单元包括中间降噪模块，所述中间降噪模块与所述降噪信号输出端、所述第一电压端、所述第二信号输出端连接，用于在所述降噪信号输出端的控制下，将所述第一电压端的电压输出至所述第二信号输出端进行降噪；
所述第三单元包括输出降噪模块，所述输出降噪模块与所述降噪信号输出端、所述第一电压端、所述第三信号输出端连接，用于在所述降噪信号输出端的控制下，将所述第一电压端的电压输出至所述第三信号输出端进行降噪。
6.根据权利要求5所述的第一移位寄存器，其特征在于，
所述降噪信号输出端与下拉节点连接；
所述中间降噪模块包括第十一晶体管，所述第十一晶体管的栅极与所述降噪信号输出端连接，所述第十一晶体管的第一极与所述第一电压端连接，所述第十一晶体管的第二极与所述第二信号输出端连接；
所述输出降噪模块包括第十二晶体管，所述第十二晶体管的栅极与所述降噪信号输出端连接，所述第十二晶体管的第一极与所述第一电压端连接，所述第十二晶体管的第二极与所述第三信号输出端连接。
7.根据权利要求1所述的第一移位寄存器，其特征在于，M≤4，N/M≤6。
8.一种栅极驱动电路，其特征在于，包括：两个栅极驱动单元；其中一个所述栅极驱动单元包括至少两级级联的如权利要求1-7任一项所述的第一移位寄存器；另一个所述栅极驱动单元包括至少两级级联的第二移位寄存器，所述第二移位寄存器包括：一个第四单元、M个如权利要求1-7任一项所述的第二单元、N个如权利要求1-7任一项所述的第三单元，所述第四单元分别与第一信号输入端、第一时钟信号端、第二时钟信号端、第一电压端、第一复位信号端和第一信号输出端连接，用于在所述第二时钟信号端的控制下，将所述第一时钟信号端的电压输出至所述第一信号输出端，并在所述第一复位信号端和所述第二时钟信号端的控制下，将所述第一电压端的电压输出至所述第一信号输出端；所述第四单元的第一信号输出端与M个第二单元的M个第二信号输入端连接；
所述栅极驱动单元中的第三信号输出端用于与依次排布的栅线连接；其中，所述栅线按照N个一组划分为不同的栅线组，所述两个栅极驱动单元中，其中一个所述栅极驱动单元与依次排布的奇数栅线组中的栅线连接，另一个所述栅极驱动单元与依次排布的偶数栅线组中的栅线连接；
每个所述栅极驱动单元中：
第一级移位寄存器的第一信号输入端与起始信号端相连接；
除了所述第一级移位寄存器以外，任一级移位寄存器的第一信号输入端与该级移位寄存器的上一级移位寄存器的第一信号输出端相连接；
除了最后一级移位寄存器以外，任一级移位寄存器的第一复位信号端与该级移位寄存器的下一级移位寄存器的第一信号输出端相连接。
9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路，还包括背光模组和驱动芯片，所述背光模组包括阵列排布的多个点光源，所述驱动芯片用于为所述点光源提供通道驱动信号，所述第四信号输出端用于为所述点光源提供复用驱动信号。
10.根据权利要求9所述的显示装置，其特征在于，所述点光源为次毫米发光二极管或微毫米发光二极管。
11.一种用于驱动如权利要求1-7任一项所述的第一移位寄存器的驱动方法，其特征在于，所述驱动方法包括：
第一单元在第一信号输入端和第二时钟信号端的控制下，将第一时钟信号端的电压输出至第一信号输出端和第四信号输出端；
M个第二单元在第一信号输出端的控制下，将M个控制时钟信号端的电压分别输出至M个第二信号输出端；
N个第三单元在M个第二信号输出端的控制下，将N个输出时钟信号端的电压分别输出至N个第三信号输出端；
所述第一单元在第一复位信号端和所述第二时钟信号端的控制下，将第一电压端的电压输出至所述第一信号输出端和所述第四信号输出端；
其中，所述第二时钟信号与所述第一时钟信号为相反的一组时钟信号；与同一所述第二单元连接的N/M个所述第三单元的N/M个输出时钟信号端对应的电压时段，位于该第二单元的控制时钟信号端对应的电压时段内；与第一单元连接的M个第二单元的M个控制时钟信号端对应的电压时段，位于所述第一单元的第一时钟信号端对应的电压时段内。
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