CN118919538A - 显示基板和显示装置 - Google Patents

Abstract

本发明提供一种显示基板和显示装置，涉及显示技术领域，为解决解决采用屏下摄像头技术的显示产品，容易出现显示亮度不均匀的问题。所述显示基板中，第一目标扫描线与对应的目标驱动电路行中的各目标虚拟子像素驱动电路和各第一目标子像素驱动电路分别耦接；导电连接线在衬底基板上的正投影与第一目标扫描线在衬底基板上的正投影至少部分交叠；目标驱动电路行包括的至少部分子像素驱动电路中驱动晶体管的栅极被配置为：结束充电后与非目标驱动电路行包括的至少部分子像素驱动电路中驱动晶体管的栅极具有大致相同的电位。

Description

显示基板和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种显示基板和显示装置。

背景技术

屏下摄像头技术(英文：Full Display With Camera，简称：FDC)是将前置摄像头隐藏于显示屏下，且该设置有摄像头的区域能够正常显示画面，完全消除了显示产品中的刘海和边框，从而实现真正意义上的全屏显示。但是显示产品在采用这种技术时，容易出现显示亮度不均匀的问题。

发明内容

本发明的目的在于提供一种显示基板和显示装置，用于解决采用屏下摄像头技术的显示产品，容易出现显示亮度不均匀的问题。

为了实现上述目的，本发明提供如下技术方案：

本发明的第一方面提供一种显示基板，包括衬底基板，所述衬底基板包括第一显示区和第二显示区；所述显示基板还包括：多个第一子像素，多个第二子像素和多个虚拟子像素驱动电路；所述第一子像素和所述虚拟子像素驱动电路位于所述第一显示区，所述第一子像素包括相耦接的第一子像素驱动电路和第一发光元件；所述第二子像素包括位于所述第二显示区的第二发光元件；所述多个虚拟子像素驱动电路包括多个目标虚拟子像素驱动电路和多个非目标虚拟子像素驱动电路，部分所述目标虚拟子像素驱动电路通过导电连接线与对应的所述第二发光元件耦接；

所述多个第一子像素包括的多个第一子像素驱动电路中，能够划分为多个第一目标子像素驱动电路和多个第一非目标子像素驱动电路；所述多个目标虚拟子像素驱动电路，能够与所述多个第一目标子像素驱动电路共同划分为多行目标驱动电路行，每行所述目标驱动电路行均包括第一目标子像素驱动电路和目标虚拟子像素驱动电路；所述多个第一非目标子像素驱动电路和所述多个非目标虚拟子像素驱动电路划分为多行非目标驱动电路行，每行所述非目标驱动电路行均包括第一非目标子像素驱动电路和非目标虚拟子像素驱动电路；

所述显示基板还包括多条第一目标扫描线和多条第一非目标扫描线，所述第一目标扫描线与对应的目标驱动电路行中的各所述目标虚拟子像素驱动电路和各所述第一目标子像素驱动电路分别耦接；所述第一非目标扫描线与对应的非目标驱动电路行中的各所述非目标虚拟子像素驱动电路和各所述第一非目标子像素驱动电路分别耦接；

所述导电连接线在所述衬底基板上的正投影与所述第一目标扫描线在所述衬底基板上的正投影至少部分交叠；

所述目标驱动电路行包括的至少部分子像素驱动电路中驱动晶体管的栅极被配置为：结束充电后与所述非目标驱动电路行包括的至少部分子像素驱动电路中驱动晶体管的栅极具有大致相同的电位。

可选的，所述显示基板包括数据线和电源线；

至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路包括：

所述驱动晶体管和数据写入晶体管，所述数据写入晶体管的第一极与对应的所述数据线耦接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极耦接；

第一补偿图形和第二补偿图形，所述第一补偿图形与所述驱动晶体管的第一极耦接，所述第二补偿图形与对应的所述电源线耦接，所述第一补偿图形在所述衬底基板上的正投影与所述第二补偿图形在所述衬底基板上的正投影至少部分交叠。

可选的，所述数据写入晶体管包括第四有源层，所述第四有源层包括有源主体部和有源突出部，所述有源主体部沿第一方向延伸，所述有源突出部沿第二方向突出于所述有源主体部；所述第一方向与所述第二方向相交；

所述第一补偿图形与所述有源突出部耦接，所述第一补偿图形位于所述有源突出部背向所述衬底基板的一侧。

可选的，所述显示基板包括沿远离所述衬底基板的方向依次层叠设置的遮光层，有源层，第一栅金属层，第二栅金属层，第一源漏金属层，补偿源漏金属层和第二源漏金属层，所述第一补偿图形与所述第一源漏金属层同层同材料设置。

可选的，所述第二补偿图形与其耦接的所述电源线形成为一体结构。

可选的，至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路还包括：存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第一极板位于所述衬底基板和所述第二极板之间；

所述第二极板在所述衬底基板上的正投影与所述有源突出部在所述衬底基板上的正投影部分交叠；或者，所述第二极板在所述衬底基板上的正投影与所述有源突出部在所述衬底基板上的正投影不交叠。

可选的，所述第二极板在所述衬底基板上的正投影，与所述第一补偿图形在所述衬底基板上的正投影至少部分交叠。

可选的，所述第一目标扫描线形成的耦合电容，与所述第一非目标扫描线形成的耦合电容之间的差值A满足：A≤80fF。

可选的，A≤60fF；或者，A≤30fF。

可选的，所述显示基板还包括遮光层；所述第一目标扫描线在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影具有第一交叠面积；所述第一非目标扫描线在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影具有第二交叠面积；所述第一交叠面积小于所述第二交叠面积。

可选的，在至少一个第一目标子像素驱动电路布局区和/或在至少一个目标虚拟子像素驱动电路布局区中，所述第一目标扫描线的面积，小于在一个第一非目标子像素驱动电路布局区和/或一个非目标虚拟子像素驱动电路布局区中所述第一非目标扫描线的面积。

可选的，至少部分所述第一目标子像素驱动电路，至少部分所述目标虚拟子像素驱动电路，以及所述第一非目标子像素驱动电路和所述非目标虚拟子像素驱动电路均包括数据写入晶体管，所述数据写入晶体管包括第四有源层；

所述第一目标扫描线包括第一目标主体部和第一目标突出部，所述第一目标主体部包括沿第二方向延伸的至少部分，所述第一目标突出部沿第一方向突出于所述第一目标主体部，所述第一方向与所述第二方向相交；

所述第一非目标扫描线包括第一非目标主体部和第一非目标突出部，所述第一非目标主体部包括沿所述第二方向延伸的至少部分，所述第一非目标突出部沿所述第一方向突出于所述第一非目标主体部；

所述第一目标突出部在所述衬底基板上的正投影，与其所属的子像素驱动电路布局区中的第四有源层在所述衬底基板上的正投影至少部分交叠；所述第一非目标突出部在所述衬底基板上的正投影，与其所属的子像素驱动电路布局区中的第四有源层在所述衬底基板上的正投影至少部分交叠；

所述第一目标突出部的面积小于所述第一非目标突出部的面积。

可选的，沿所述第二方向所述第一目标突出部的宽度小于所述第一非目标突出部的宽度。

可选的，所述第一目标子像素驱动电路，所述目标虚拟子像素驱动电路，所述第一非目标子像素驱动电路，以及所述非目标虚拟子像素驱动电路均包括：存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第一极板位于所述衬底基板和所述第二极板之间；

在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，沿所述第一方向，所述第一目标突出部在所述衬底基板上的正投影与所述第二极板在所述衬底基板上的正投影之间具有第一距离；在第一非目标子像素驱动电路布局区和/或非目标虚拟子像素驱动电路布局区中，沿所述第一方向，所述第一非目标突出部在所述衬底基板上的正投影与所述第二极板在所述衬底基板上的正投影之间具有第二距离；所述第一距离大于所述第二距离。

可选的，至少部分所述第一非目标子像素驱动电路和/或至少部分非目标虚拟子像素驱动电路包括：

驱动晶体管和补偿晶体管，所述补偿晶体管的第一极与所述驱动晶体管的第二极耦接，所述补偿晶体管的第二极通过第一导电连接部与所述驱动晶体管的栅极耦接；

第三补偿图形，所述第三补偿图形与所述第一导电连接部耦接，所述第三补偿图形在所述衬底基板上的正投影，与所述第一非目标扫描线在所述衬底基板上的正投影之间具有第三交叠面积。

可选的，在最靠近所述第二显示区的至少两行非目标驱动电路行中，沿第一方向，且沿远离所述第一显示区的方向，所述第三交叠面积逐渐变大。

可选的，所述第三补偿图形与所述第一导电连接部形成为一体结构。

可选的，所述显示基板包括电源线；所述第一目标子像素驱动电路，所述目标虚拟子像素驱动电路和所述第一非目标子像素驱动电路均包括：存储电容和驱动晶体管，所述存储电容的第一极板与所述驱动晶体管的栅极耦接，所述存储电容的第二极板与对应的电源线耦接；

至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路中的存储电容的电容值，小于至少部分所述第一非目标子像素驱动电路中的存储电容的电容值。

可选的，至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路中所述第一极板的面积，小于至少部分所述第一非目标子像素驱动电路中所述第一极板的面积。

可选的，所述显示基板还包括遮光层；在至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路中，所述第一极板在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影之间具有第四交叠面积；在至少部分所述第一非目标子像素驱动电路中，所述第一极板在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影之间具有第五交叠面积；所述第四交叠面积小于所述第五交叠面积。

可选的，在至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路中，所述第二极板在所述衬底基板上的正投影与所述电源线在所述衬底基板上的正投影之间具有第六交叠面积；在至少部分所述第一非目标子像素驱动电路中，所述第二极板在所述衬底基板上的正投影与所述电源线在所述衬底基板上的正投影之间具有第七交叠面积；所述第六交叠面积小于所述第七交叠面积。

可选的，在最靠近所述第二显示区的至少两行非目标驱动电路行中，沿第一方向，且沿靠近所述第二显示区的方向，所述存储电容的电容值逐渐变大。

可选的，所述显示基板还包括补偿平坦层，所述补偿平坦层的至少部分位于所述导电连接线与所述第一目标扫描线之间。

可选的，所述显示基板还包括电源线；在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，所述电源线在所述衬底基板上的正投影与所述第一目标扫描线在所述衬底基板上的正投影之间具有第八交叠面积，所述第八交叠面积大于该第一目标子像素驱动电路布局区中第一目标扫描线的面积的80％，或者，所述第八交叠面积大于该目标虚拟子像素驱动电路布局区中第一目标扫描线的面积的80％。

可选的，所述显示基板还包括虚拟数据线；在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，所述虚拟数据线在所述衬底基板上的正投影与所述第一目标扫描线在所述衬底基板上的正投影之间具有第九交叠面积，所述第九交叠面积大于该第一目标子像素驱动电路布局区中第一目标扫描线的面积的80％，或者，所述第九交叠面积大于该目标虚拟子像素驱动电路布局区中第一目标扫描线的面积的80％。

基于上述显示基板的技术方案，本发明的第二方面提供一种显示装置，包括上述显示基板。

本发明提供的技术方案中，所述导电连接线在所述衬底基板上的正投影与所述第一目标扫描线在所述衬底基板上的正投影至少部分交叠，会影响子像素驱动电路的充电时间，通过设置在所述目标驱动电路行和所述非目标驱动电路行结束充电后，所述目标驱动电路行包括的至少部分子像素驱动电路中驱动晶体管的栅极电位，等于所述非目标驱动电路行包括的至少部分子像素驱动电路中驱动晶体管的栅极电位，补偿了充电时间不足带来的影响，能够有效改善所述第二显示区所在行的横纹Mura，保证了显示基板的亮度均一性。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例提供的子像素驱动电路的电路结构的第一示意图；

图2为本发明实施例提供的显示基板的结构示意图；

图3为本发明实施例提供的目标驱动电路行中的子像素驱动电路的第一布局示意图；

图4为图3中有源层和第一栅金属层的布局示意图；

图5为图3中有源层和第二栅金属层和层间绝缘层和第一源漏金属层的布局示意图；

图6为图3中有源层和层间绝缘层和第一源漏金属层和补偿源漏金属层的布局示意图；

图7为图3中层间绝缘层上形成的过孔的示意图；

图8为图3中遮光层的布局示意图；

图9为图3中有源层的布局示意图；

图10为图3中第二栅金属层的布局示意图；

图11为图3中第一源漏金属层的布局示意图；

图12为图3中补偿源漏金属层的布局示意图；

图13为图3中第二源漏金属层的布局示意图；

图14为本发明实施例提供的目标驱动电路行中的子像素驱动电路的第二布局示意图；

图15为图14中遮光层和第一栅金属层的布局示意图；

图16为图14中第一栅金属层和第二栅金属层的布局示意图；

图17为图14中补偿源漏金属层和第二源漏金属层的布局示意图；

图18为图14中第一栅金属层的布局示意图；

图19为图14中层间绝缘层上的过孔和第一源漏金属层的布局示意图；

图20为本发明实施例提供的非目标驱动电路行中的子像素驱动电路的第一布局示意图；

图21为图20中第一栅金属层和第一源漏金属层的布局示意图；

图22为图20中有源层的布局示意图；

图23为图20中第一栅金属层的布局示意图；

图24为图20中第二栅金属层的布局示意图；

图25为图20中第一源漏金属层的布局示意图；

图26为本发明实施例提供的目标驱动电路行中的子像素驱动电路的第三布局示意图；

图27为图26中第一栅金属层和第二栅金属层的布局示意图；

图28为在图27的基础上增加遮光层和补偿源漏金属层的布局示意图；

图29为图26中遮光层的布局示意图；

图30为图26中补偿源漏金属层的布局示意图；

图31为本发明实施例提供的非目标驱动电路行中的子像素驱动电路的第二布局示意图；

图32为图31中第一栅金属层和第二栅金属层的布局示意图；

图33为在图32的基础上增加遮光层和补偿源漏金属层的布局示意图；

图34为图31中第一栅金属层的布局示意图；

图35为图31中第二栅金属层的布局示意图；

图36为图31中补偿源漏金属层的布局示意图；

图37为本发明实施例提供的目标驱动电路行中的子像素驱动电路的第四布局示意图；

图38为图37中第一栅金属层和补偿源漏金属层的布局示意图；

图39为图37中第一栅金属层和第二源漏金属层的布局示意图；

图40为图37中补偿源漏金属层的布局示意图；

图41为图37中第二源漏金属层的布局示意图；

图42为本发明实施例提供的显示基板中各膜层的截面示意图；

图43为本发明实施例提供的子像素驱动电路的电路结构的第二示意图。

具体实施方式

为了进一步说明本发明实施例提供的显示基板和显示装置，下面结合说明书附图进行详细描述。

基于背景技术存在的技术问题，经研究发现显示产品在采用FDC技术时，设置有摄像头的FDC区域仅保留发光元件，控制该发光元件发光的信号由横向的同行子像素驱动电路提供，该子像素驱动电路位于正常显示区，正常显示区位于所述FDC区域的周边。位于FDC区域的发光元件需要通过较长的导电连接线与所述子像素驱动电路耦接。而该导电连接线会与子像素驱动电路耦接的扫描线之间交叠，形成耦合电容(电容大小一般为560fF～750fF)，进而增加扫描线的loading，使充电时间减小，导致N1节点(即子像素驱动电路中驱动晶体管的栅极)电压不足，进而导致与FDC区域位于同一行的正常显示区的发光亮度偏亮，出现FDC区域所在行的横纹Mura。

进一步验证发现，120Hz时(充电时间2.6μs)，FDC区域所在行对应的横纹mura发亮；90Hz时(充电时间3.5μs)，横纹mura和正常的显示亮度相近；60Hz时(充电时间4.8μs)，横纹mura稍微发暗，即横纹mura与充电时间、扫描线的loading强度相关。

请参阅图1和图2，本发明实施例提供了一种显示基板，包括衬底基板，所述衬底基板包括第一显示区101和第二显示区102；所述显示基板还包括：多个第一子像素，多个第二子像素和多个虚拟子像素驱动电路；所述第一子像素和所述虚拟子像素驱动电路位于所述第一显示区101，所述第一子像素包括相耦接的第一子像素驱动电路和第一发光元件；所述第二子像素包括位于所述第二显示区102的第二发光元件EL2；所述多个虚拟子像素驱动电路包括多个目标虚拟子像素驱动电路202和多个非目标虚拟子像素驱动电路212，部分所述目标虚拟子像素驱动电路202通过导电连接线30与对应的所述第二发光元件EL2耦接；

所述多个第一子像素包括的多个第一子像素驱动电路中，能够划分为多个第一目标子像素驱动电路201和多个第一非目标子像素驱动电路211；所述多个目标虚拟子像素驱动电路202，能够与所述多个第一目标子像素驱动电路201共同划分为多行目标驱动电路行20，每行所述目标驱动电路行20均包括第一目标子像素驱动电路201和目标虚拟子像素驱动电路202；所述多个第一非目标子像素驱动电路211和所述多个非目标虚拟子像素驱动电路212划分为多行非目标驱动电路行21，每行所述非目标驱动电路行21均包括第一非目标子像素驱动电路211和非目标虚拟子像素驱动电路212；

所述显示基板还包括多条第一目标扫描线G10和多条第一非目标扫描线G11，所述第一目标扫描线G10与对应的目标驱动电路行20中的各所述目标虚拟子像素驱动电路202和各所述第一目标子像素驱动电路201分别耦接；所述第一非目标扫描线G11与对应的非目标驱动电路行21中的各所述非目标虚拟子像素驱动电路212和各所述第一非目标子像素驱动电路211分别耦接；

所述导电连接线30在所述衬底基板上的正投影与所述第一目标扫描线G10在所述衬底基板上的正投影至少部分交叠；

所述目标驱动电路行20包括的至少部分子像素驱动电路中驱动晶体管的栅极203g被配置为：结束充电后与所述非目标驱动电路行21包括的至少部分子像素驱动电路中驱动晶体管的栅极203g具有大致相同的电位。

示例性的，所述衬底基板包括第一显示区101和第二显示区102，所述第二显示区102包括所述FDC区域，所述第二显示区102用于设置传感器，所述传感器位于所述显示基板的非显示面一侧，所述传感器在所述显示基板的正投影与所述显示基板的第二显示区102存在交叠。所述传感器包括摄像头、感光元件、感光器件、传感器、光学构件、光学器件、相机、感光组件、光学传感器、感测模块、闪光灯，接近传感器、照度传感器。

示例性的，所述第一显示区101位于所述第二显示区102的周边，所述第一显示区101可以位于所述第二显示区102的一侧，或者所述第一显示区101至少部分包围所述第二显示区102，或者所述第一显示区101完全包围所述第二显示区102。

示例性的，所述第一发光元件和所述第二发光元件EL2均包括层叠设置的阳极层，发光功能层和阴极层。所述阳极层与对应的子像素驱动电路耦接，接收所述子像素驱动电路提供的驱动信号。

示例性的，所述导电连接线30包括透明导电连接线30，这样有利于提升所述第二显示区102的透过率。所述导电连接线30采用透明导电材料制作，例如：氧化铟锡材料，但不仅限于此。

示例性的，所述第一目标子像素驱动电路201与所述第一非目标子像素驱动电路的电路211结构相同，仅是在所述第一显示区101的布局位置不同。

示例性的，所述目标虚拟子像素驱动电路202与所述非目标虚拟子像素驱动电路212的电路结构相同，仅是在所述第一显示区101的布局位置不同。值得注意，与所述第二发光元件EL2耦接的目标虚拟子像素驱动电路202，与能够传输数据信号的数据线DATA耦接。其他目标虚拟子像素驱动电路202和非目标虚拟子像素驱动电路212均耦接虚拟数据线，该虚拟数据线与电源线VDD耦接。

示例性的，所述多行目标驱动电路行20沿第一方向排列，每行所述目标驱动电路行20均包括多个第一目标子像素驱动电路201和多个目标虚拟子像素驱动电路202。

示例性的，所述多行非目标驱动电路行21位于所述多行目标驱动电路行20的一侧。或者，所述多行非目标驱动电路行21划分为两组，所述多行目标驱动电路行20位于该两组之间。

示例性的，所述目标驱动电路行20采用二压一或四压一等布局方式布局，二压一即为两个第一目标子像素驱动电路201和一个目标虚拟子像素驱动电路202交替排布，四压一即为四个第一目标子像素驱动电路201和一个目标虚拟子像素驱动电路202交替排布。同理，所述非目标驱动电路行21也可以采用上述二压一或四压一等布局方式布局，但不仅限于此。

示例性的，所述第一目标扫描线G10与对应的目标驱动电路行20中各所述目标虚拟子像素驱动电路202包括的补偿晶体管的栅极，以及数据写入晶体管的栅极分别耦接。所述第一目标扫描线G10还与对应的目标驱动电路行20中各所述第一目标子像素驱动电路201包括的补偿晶体管的栅极，以及数据写入晶体管的栅极分别耦接。

示例性的，所述第一非目标扫描线G11与对应的非目标驱动电路行21中各所述第一非目标子像素驱动电路211包括的补偿晶体管的栅极，以及数据写入晶体管的栅极分别耦接。所述第一非目标扫描线G11与对应的非目标驱动电路行21中各所述非目标虚拟子像素驱动电路212包括的补偿晶体管的栅极，以及数据写入晶体管的栅极分别耦接。

示例性的，所述导电连接线30包括沿第二方向延伸的至少部分。所述第一目标扫描线G10包括沿第二方向延伸的至少部分。所述第一非目标扫描线G11包括沿第二方向延伸的至少部分。所述第一方向与所述第二方向相交。所述第一方向包括纵向，所述第二方向包括横向。

示例性的，每一行目标驱动电路行20对应至少一条所述导电连接线30。每一行目标驱动电路行20对应的全部导电连接线30中，至少一条导电连接线30在所述衬底基板上的正投影与所述第一目标扫描线G10在所述衬底基板上的正投影至少部分交叠。

示例性的，在所述目标驱动电路行20和所述非目标驱动电路行21结束充电后，所述目标驱动电路行20包括的至少部分子像素驱动电路中驱动晶体管的栅极203g电位，大致等于所述非目标驱动电路行21包括的至少部分子像素驱动电路中驱动晶体管的栅极203g电位。需要说明，所述目标驱动电路行20包括的至少部分子像素驱动电路包括目标虚拟子像素驱动电路202和/或第一目标子像素驱动电路201。所述非目标驱动电路行21包括的至少部分子像素驱动电路包括非目标虚拟子像素驱动电路212和/或第一非目标子像素驱动电路211。

根据上述显示基板的具体结构可知，本发明实施例提供的显示基板中，所述导电连接线30在所述衬底基板上的正投影与所述第一目标扫描线G10在所述衬底基板10上的正投影至少部分交叠，会影响子像素驱动电路的充电时间，通过设置在所述目标驱动电路行20和所述非目标驱动电路行21结束充电后，所述目标驱动电路行20包括的至少部分子像素驱动电路中驱动晶体管的栅极203g电位，等于所述非目标驱动电路行21包括的至少部分子像素驱动电路中驱动晶体管的栅极203g电位，补偿了充电时间不足带来的影响，能够有效改善所述第二显示区102所在行的横纹Mura，保证了显示基板的亮度均一性。

如图1至图13，图43所示，在一些实施例中，所述显示基板包括数据线DATA和电源线VDD；

至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202包括：

驱动晶体管(即第三晶体管T3)和数据写入晶体管(即第四晶体管T4)，所述数据写入晶体管的第一极与对应的所述数据线耦接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极耦接；

第一补偿图形41和第二补偿图形42，所述第一补偿图形41与所述驱动晶体管的第一极耦接，所述第二补偿图形42与对应的所述电源线VDD耦接，所述第一补偿图形41在所述衬底基板10上的正投影与所述第二补偿图形42在所述衬底基板上的正投影至少部分交叠。

示例性的，所述显示基板包括多条数据线DATA和多条电源线VDD，所述多条数据线DATA沿所述第二方向排列，所述多条电源线VDD沿所述第二方向排列。所述数据线包括沿所述第一方向延伸的至少部分，所述电源线VDD包括沿所述第一方向延伸的至少部分。

示例性的，设置至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202包括：所述第一补偿图形41和所述第二补偿图形42，使得至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202形成为7T2C(包括7个晶体管和2个电容)的电路结构。如图43所示，相当于增加了电容C1。

上述实施例提供的显示基板中，通过设置所述第一补偿图形41和所述第二补偿图形42，在所述第一补偿图形41和所述第二补偿图形42之间形成电容结构，该电容结构连接在电源线VDD和驱动晶体管的第一极之间，使得数据线传输的数据信号能够被存储在所述电容结构中，在数据线传输的数据信号无法写入驱动晶体管的栅极203g后，存储在所述电容结构中的电容还可以持续写入到所述驱动晶体管的栅极203g，使所述驱动晶体管的栅极203g电压增加。因此，设置至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202包括：所述第一补偿图形41和所述第二补偿图形42，相当于延长了所述目标驱动电路行20的充电时间，提升了驱动晶体管的栅极203g电位，从而有效改善了横纹发亮现象。

如图1至图13所示，在一些实施例中，所述数据写入晶体管包括第四有源层54，所述第四有源层54包括有源主体部540和有源突出部541，所述有源主体部540沿第一方向延伸，所述有源突出部541沿第二方向突出于所述有源主体部540；所述第一方向与所述第二方向相交；

所述第一补偿图形41与所述有源突出部541耦接，所述第一补偿图形41位于所述有源突出部541背向所述衬底基板10的一侧。

示例性的，所述有源主体部540形成所述数据写入晶体管的第一极，第二极和沟道部分，所述有源突出部541与所述第二极耦接。

示例性的，所述第一补偿图形41在所述衬底基板上的正投影，与所述有源突出部541在所述衬底基板上的正投影具有交叠区，所述第一补偿图形41与所述有源突出部541在所述交叠区通过过孔耦接。

示例性的，所述显示基板包括沿远离所述衬底基板的方向依次层叠设置的遮光层，有源层，第一栅金属层，第二栅金属层，第一源漏金属层，补偿源漏金属层和第二源漏金属层，所述第一补偿图形41与所述第一源漏金属层同层同材料设置。这样所述第一补偿图形41能够与所述第一源漏金属层在同一次构图工艺中同时形成。

示例性的，所述第二补偿图形42与其耦接的所述电源线VDD形成为一体结构。

上述实施例提供的显示基板中，合理利用了有限的布局空间，降低了显示基板的布局难度。

如图1至图13，图42所示，在一些实施例中，至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202还包括：存储电容Cst，所述存储电容Cst包括相对设置的第一极板Cst1和第二极板Cst2，所述第一极板Cst1位于所述衬底基板10和所述第二极板Cst2之间；

所述第二极板Cst2在所述衬底基板10上的正投影与所述有源突出部541在所述衬底基板10上的正投影部分交叠；或者，所述第二极板Cst2在所述衬底基板10上的正投影与所述有源突出部541在所述衬底基板10上的正投影不交叠。

示例性的，所述第一极板Cst1复用为所述驱动晶体管的栅极203g。

示例性的，所述第二极板Cst2在所述衬底基板10上的正投影，与所述第一补偿图形41在所述衬底基板10上的正投影至少部分交叠。

示例性的，通过缩小所述第二极板Cst2的面积，实现所述第二极板Cst2在所述衬底基板10上的正投影与所述有源突出部541在所述衬底基板10上的正投影部分交叠，或者，实现所述第二极板Cst2在所述衬底基板10上的正投影与所述有源突出部541在所述衬底基板10上的正投影不交叠。

上述设置方式有效降低了所述第二极板Cst2与所述有源突出部541之间形成的耦合电容，有利于子像素驱动电路工作的稳定性。

需要说明的是，如图9所示，图中示意了第一有源层51，第二有源层52，第三有源层53，第四有源层54，第五有源层55，第六有源层56和第七有源层57。如图4和图9所示，图9中的各有源层在衬底基板上的正投影与图4中第一栅金属层在衬底基板上的正投影的交叠部分，形成相应的沟道部分，图9中的各有源层在衬底基板上的正投影与图4中第一栅金属层在衬底基板上的正投影的不交叠部分，形成相应的晶体管的第一极和第二极，以及部分双栅晶体管中用于连接沟道部分的导体部分。

参见图5，图6，图12和图13，第一导电连接部61通过第五过孔Via5与第一晶体管T1的第二极耦接，所述第一导电连接部61通过第八过孔Via8与所述第三晶体管T3的栅极203g耦接。第二导电连接部62通过第一过孔Via1与第二初始化信号线Vinit2耦接，第二导电连接部62通过第三过孔Via3与第七晶体管T7的第一极耦接。第三导电连接部63通过第四过孔Via4与第一晶体管T1的第一极耦接，第三导电连接部63通过第二过孔Via2与第一初始化信号线Vinit1耦接。第四导电连接部64通过第六过孔Via6与第四晶体管的第一极耦接，第四导电连接部64还通过第八导电连接部71与数据线DATA耦接。第五导电连接部65通过第十过孔Via10与第六晶体管T6的第二极耦接，第五导电连接部65还依次通过第九导电连接部72和第十导电连接部73与阳极图形耦接。第六导电连接部66通过第九过孔Via9与第二极板Cst2耦接，第六导电连接部66通过第十一过孔Via11与第五晶体管T5的第一极耦接。第六导电连接部66和与电源线VDD耦接。第一补偿图形41通过第七过孔Via7与第四有源层54耦接。

如图19所示，第六导电连接部66通过第十一过孔Via11与第五晶体管T5的第一极耦接。第七导电连接部67通过第九过孔Via9与第二极板Cst2耦接。

值得注意，各实施例中，相同的单层图可以相互参见，没有在附图中重复示意。

在一些实施例中，所述第一目标扫描线G10形成的耦合电容，与所述第一非目标扫描线G11形成的耦合电容大致相同。

需要说明，所述“大致相同”是指：在所述第一目标扫描线G10形成的耦合电容下所述目标驱动电路行20对应驱动的发光元件的亮度，与在所述第一非目标扫描线G11形成的耦合电容下所述非目标驱动电路行21对应驱动的发光元件的亮度之间的差异小于5％。

上述设置方式避免了由于所述第一目标扫描线G10形成的耦合电容与所述第一非目标扫描线G11形成的耦合电容不同，而导致的充电时间差异，保证了显示基板的亮度均一性。

可以通过减小所述第一目标扫描线G10形成的耦合电容，或者增加所述第一非目标扫描线G11形成的耦合电容，使得所述第一目标扫描线G10形成的耦合电容，与所述第一非目标扫描线G11形成的耦合电容大致相同。

可以通过沿所述第一方向，且沿所述第二显示区102指向所述第一显示区101的方向，逐渐减小所述第一目标扫描线G10形成的耦合电容；或者，可以通过沿所述第一方向，且沿所述第一显示区101指向所述第二显示区102的方向，逐渐增加所述第一非目标扫描线G11形成的耦合电容；从而实现对所述第一目标扫描线G10形成的耦合电容或者所述第一非目标扫描线G11形成的耦合电容进行过渡式补偿，使得发亮边界的亮度呈渐变趋势，来减小横纹发亮和其他区域的亮度差异。

在一些实施例中，所述第一目标扫描线形成的耦合电容，与所述第一非目标扫描线形成的耦合电容之间的差值A满足：A≤80fF。

在一些实施例中，A≤60fF；或者，A≤30fF。

如图1，图2，图14至图19，图20至图25，图42所示，在一些实施例中，所述显示基板还包括遮光层BSM；所述第一目标扫描线G10在所述衬底基板10上的正投影与所述遮光层BSM在所述衬底基板10上的正投影具有第一交叠面积；所述第一非目标扫描线G11在所述衬底基板10上的正投影与所述遮光层BSM在所述衬底基板10上的正投影具有第二交叠面积；所述第一交叠面积小于所述第二交叠面积。

示例性的，所述遮光层BSM位于显示基板的有源层与所述衬底基板10之间。

示例性的，可以通过调节所述遮光层BSM的面积或者布局结构，来实现所述第一交叠面积小于所述第二交叠面积。

示例性的，可以通过减小所述第一交叠面积和/或增加所述第二交叠面积，实现所述第一交叠面积小于所述第二交叠面积。

上述设置方式减小了所述第一目标扫描线G10形成的耦合电容，使得所述第一目标扫描线G10形成的耦合电容，与所述第一非目标扫描线G11形成的耦合电容大致相同，避免了由于所述第一目标扫描线G10形成的耦合电容与所述第一非目标扫描线G11形成的耦合电容不同，而导致的充电时间差异，保证了显示基板的亮度均一性。

如图1，图2，图14至图19，图20至图25，图42所示，在一些实施例中，在至少一个第一目标子像素驱动电路布局区和/或在至少一个目标虚拟子像素驱动电路布局区中，所述第一目标扫描线G10的面积，小于在一个第一非目标子像素驱动电路布局区和/或非目标虚拟子像素驱动电路布局区中所述第一非目标扫描线G11的面积。

需要说明，所述布局区是指用于布局子像素驱动电路的区域，该区域可以为能够容纳所述子像素驱动电路的矩形区域，但不仅限于此。

通过设置所述第一目标扫描线G10的面积，小于在一个第一非目标子像素驱动电路布局区和/或非目标虚拟子像素驱动电路布局区中所述第一非目标扫描线G11的面积，实现所述第一交叠面积小于所述第二交叠面积。

如图1，图2，图14至图19，图20至图25，图42所示，在一些实施例中，至少部分所述第一目标子像素驱动电路201，至少部分所述目标虚拟子像素驱动电路202，以及所述第一非目标子像素驱动电路211和所述非目标虚拟子像素驱动电路212均包括数据写入晶体管，所述数据写入晶体管包括第四有源层54；

所述第一目标扫描线G10包括第一目标主体部G101和第一目标突出部G102，所述第一目标主体部G101包括沿第二方向延伸的至少部分，所述第一目标突出部G102沿第一方向突出于所述第一目标主体部G101，所述第一方向与所述第二方向相交；

所述第一非目标扫描线G11包括第一非目标主体部G110和第一非目标突出部G111，所述第一非目标主体部G110包括沿所述第二方向延伸的至少部分，所述第一非目标突出部G111沿所述第一方向突出于所述第一非目标主体部G110；

所述第一目标突出部G102在所述衬底基板10上的正投影，与其所属的子像素驱动电路布局区(第一目标子像素驱动电路布局区和/或目标虚拟子像素驱动电路布局区)中的第四有源层54在所述衬底基板10上的正投影至少部分交叠；所述第一非目标突出部G111在所述衬底基板10上的正投影，与其所属的子像素驱动电路布局区(第一非目标子像素驱动电路布局区和/或非目标虚拟子像素驱动电路布局区)中的第四有源层54在所述衬底基板10上的正投影至少部分交叠；

所述第一目标突出部G102的面积小于所述第一非目标突出部G111的面积。

示例性的，所述第一子像素驱动电路中的数据写入晶体管的沟道部分的面积，等于所述目标虚拟子像素驱动电路202中的数据写入晶体管的沟道部分的面积。

示例性的，所述第一子像素驱动电路中的补偿晶体管的沟道部分的面积，等于所述目标虚拟子像素驱动电路202中的补偿晶体管的沟道部分的面积。

示例性的，通过设置沿所述第二方向所述第一目标突出部G102的宽度d1小于所述第一非目标突出部G111的宽度d3，实现所述第一目标突出部G102的面积小于所述第一非目标突出部G111的面积。

如图1，图2，图14至图19，图20至图25，图42所示，在一些实施例中，所述第一目标子像素驱动电路201，所述目标虚拟子像素驱动电路202，所述第一非目标子像素驱动电路211，以及所述非目标虚拟子像素驱动电路212均包括：存储电容Cst，所述存储电容Cst包括相对设置的第一极板Cst1和第二极板Cst2，所述第一极板Cst1位于所述衬底基板10和所述第二极板Cst2之间；

在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，沿所述第一方向，所述第一目标突出部G102在所述衬底基板10上的正投影与所述第二极板Cst2在所述衬底基板10上的正投影之间具有第一距离d2；在第一非目标子像素驱动电路布局区和/或非目标虚拟子像素驱动电路布局区中，沿所述第一方向，所述第一非目标突出部G111在所述衬底基板10上的正投影与所述第二极板Cst2在所述衬底基板10上的正投影之间具有第二距离d4(参见图32)；所述第一距离d2大于所述第二距离d4。

示例性的，在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，可以通过缩小所述第二极板Cst2的面积，和/或，改变所述第二极板Cst2的布局结构，实现所述第一距离大于所述第二距离。

上述设置所述第一距离大于所述第二距离，减小了所述第一目标扫描线G10形成的耦合电容，使得所述第一目标扫描线G10形成的耦合电容，与所述第一非目标扫描线G11形成的耦合电容大致相同，避免了由于所述第一目标扫描线G10形成的耦合电容与所述第一非目标扫描线G11形成的耦合电容不同，而导致的充电时间差异，保证了显示基板的亮度均一性。

如图1，图2，图20至图25，图42所示，在一些实施例中，至少部分所述第一非目标子像素驱动电路211和/或至少部分非目标虚拟子像素驱动电路212包括：

驱动晶体管和补偿晶体管(即第二晶体管T2)，所述补偿晶体管的第一极与所述驱动晶体管的第二极耦接，所述补偿晶体管的第二极通过第一导电连接部61与所述驱动晶体管的栅极203g耦接；

第三补偿图形43，所述第三补偿图形43与所述第一导电连接部61耦接，所述第三补偿图形43在所述衬底基板10上的正投影，与所述第一非目标扫描线G11在所述衬底基板10上的正投影之间具有第三交叠面积。

示例性的，所述第三补偿图形43与所述第一导电连接部61形成为一体结构。

上述设置方式增加了至少部分所述第一非目标扫描线G11与所述第一导电连接部61之间的电容，相当于增加了至少部分所述第一非目标扫描线G11与N1节点之间的电容，即增加了至少部分所述第一非目标扫描线G11的耦合电容。

上述设置至少部分所述第一非目标子像素驱动电路211和/或至少部分非目标虚拟子像素驱动电路212包括所述第三补偿图形43，增加了所述第一非目标扫描线G11形成的耦合电容，使得所述第一目标扫描线G10形成的耦合电容，与所述第一非目标扫描线G11形成的耦合电容大致相同，避免了由于所述第一目标扫描线G10形成的耦合电容与所述第一非目标扫描线G11形成的耦合电容不同，而导致的充电时间差异，保证了显示基板的亮度均一性。

示例性的，一行目标驱动电路行20中，导电连接线30与第一目标扫描线G10之间形成的耦合电容大小在560fF～750fF之间。一个子像素驱动电路布局区中(即一个dot中)，通过上述实施例提供的方案，可以增加或减小2fF的电容值，因此，改变280～375个dot的电容即可补偿耦合电容的差异。每行目标驱动电路行20和每行非目标驱动电路行21中包括的子像素驱动电路的数量足够满足耦合电容的补偿。

在一些实施例中，在最靠近所述第二显示区102的至少两行非目标驱动电路行21中，沿第一方向，且沿远离所述第一显示区101的方向，所述第三交叠面积逐渐变大。

示例性的，除所述至少两行非目标驱动电路行21之外的其他非目标驱动电路行21中，所述第一非目标扫描线G11形成的耦合电容与所述第一目标扫描线G10形成的耦合电容大致相同。

上述设置所述第三交叠面积逐渐变大，使得在最靠近所述第二显示区102的至少两行非目标驱动电路行21中，沿第一方向，且沿远离所述第一显示区101的方向，所述第一非目标扫描线G11形成的耦合电容逐渐变大，直至达到或接近所述第一目标扫描线G10形成的耦合电容。

如图1，图2，图26至图30，以及图31至图36所示，在一些实施例中，所述显示基板包括电源线VDD；所述第一目标子像素驱动电路201，所述目标虚拟子像素驱动电路202和所述第一非目标子像素驱动电路211均包括：存储电容Cst和驱动晶体管，所述存储电容Cst的第一极板Cst1与所述驱动晶体管的栅极203g耦接，所述存储电容Cst的第二极板Cst2与对应的电源线VDD耦接；

至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202中的存储电容Cst的电容值，小于至少部分所述第一非目标子像素驱动电路211中的存储电容Cst的电容值。

示例性的，至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202中的存储电容Cst的电容值，小于所述第一非目标子像素驱动电路211中的存储电容Cst的电容值。

示例性的，所述第一目标子像素驱动电路201和/或所述目标虚拟子像素驱动电路202中的存储电容Cst的电容值，小于至少部分所述第一非目标子像素驱动电路211中的存储电容Cst的电容值。

示例性的，减小至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202中的存储电容Cst的电容值，以提升N1节点电压。

示例性的，增加至少部分所述第一非目标子像素驱动电路211中的存储电容Cst的电容值，以降低N1节点电压。

上述设置方式能够实现所述目标驱动电路行20对应的N1节点的电压与所述非目标驱动电路行21对应的N1节点的电压大致相同，能够有效改善所述第二显示区102所在行的横纹Mura，保证了显示基板的亮度均一性。

如图1，图2，图26至图30，以及图31至图36所示，在一些实施例中，至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202中所述第一极板Cst1的面积，小于至少部分所述第一非目标子像素驱动电路211中所述第一极板Cst1的面积。

如图1，图2，图26至图30，以及图31至图36所示，在一些实施例中，至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202中所述第二极板Cst2的面积，小于至少部分所述第一非目标子像素驱动电路211中所述第二极板Cst2的面积。示例性的，可以通过减小所述第一非目标子像素驱动电路211中所述第二极板Cst2的开孔的尺寸，实现增加至少部分所述第一非目标子像素驱动电路211中所述第二极板Cst2的面积。

如图1，图2，图26至图30，以及图31至图36所示，在一些实施例中，所述显示基板还包括遮光层BSM；在至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202中，所述第一极板Cst1在所述衬底基板10上的正投影与所述遮光层BSM在所述衬底基板10上的正投影之间具有第四交叠面积；在至少部分所述第一非目标子像素驱动电路211中，所述第一极板Cst1在所述衬底基板10上的正投影与所述遮光层BSM在所述衬底基板10上的正投影之间具有第五交叠面积；所述第四交叠面积小于所述第五交叠面积。

如图1，图2，图26至图30，以及图31至图36所示，在一些实施例中，在至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202中，所述第二极板Cst2在所述衬底基板10上的正投影与所述电源线VDD在所述衬底基板10上的正投影之间具有第六交叠面积；在至少部分所述第一非目标子像素驱动电路211中，所述第二极板Cst2在所述衬底基板10上的正投影与所述电源线VDD在所述衬底基板10上的正投影之间具有第七交叠面积；所述第六交叠面积小于所述第七交叠面积。

通过上述设置方式均能够实现：至少部分所述第一目标子像素驱动电路201和/或至少部分所述目标虚拟子像素驱动电路202中的存储电容Cst的电容值，小于至少部分所述第一非目标子像素驱动电路211中的存储电容Cst的电容值。

在一些实施例中，沿第一方向，且沿靠近所述第一显示区101的方向，目标驱动电路行20中所述存储电容Cst的电容值逐渐变大。

在一些实施例中，在最靠近所述第二显示区的至少两行非目标驱动电路行21中，沿第一方向，且沿靠近所述第二显示区102的方向，所述存储电容Cst的电容值逐渐变大。

示例性的，所述至少两行非目标驱动电路行21中，最靠近所述第二显示区102的非目标驱动电路行21中的所述存储电容Cst，与所述目标驱动电路行20中所述存储电容Cst的电容值相等或接近。

上述设置所述存储电容Cst的电容值逐渐变大，有效改善了所述第二显示区102所在行的横纹Mura，保证了显示基板的亮度均一性。

在一些实施例中，设置所述显示基板还包括补偿平坦层，所述补偿平坦层的至少部分位于所述导电连接线30与所述第一目标扫描线G10之间。

上述设置方式可以通过增加补偿平坦层的厚度，来降低所述导电连接线30与所述第一目标扫描线G10之间的耦合电容，进而减小所述第一目标扫描线G10的loading。

如图42所示，在一些实施例中，所述显示基板包括沿远离所述衬底基板10的方向依次层叠设置的遮光层BSM，有源层poly，第一栅极绝缘层GI1，第一栅金属层gate1，第二栅极绝缘层GI2，第二栅金属层gate2，层间绝缘层ILD，第一源漏金属层SD1，第一平坦层PLN1，补偿源漏金属层SDM，第二平坦层PLN2，第二源漏金属层SD2，第三平坦层PLN3，阳极层ANO，像素界定层PDL，发光功能层EL0，阴极层cath，第一无机封装层CVD1，有机封装层IJP和第二无机封装层CVD2等。所述显示基板还可以包括钝化层PVX，但不仅限于。

示例性的，所述导电连接线30可以与阳极层ANO同层同材料设置，或者增加专门的构图工艺形成所述导电连接线30。所述导电连接线30位于第二源漏金属层SD2背向所述衬底基板的一侧。

所述补偿平坦层可以设置于第一源漏金属层SD1与所述导电连接线30之间的任意一层。

如图37至图42所示，在一些实施例中，所述显示基板还包括电源线VDD；在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，所述电源线VDD在所述衬底基板10上的正投影与所述第一目标扫描线G10在所述衬底基板10上的正投影之间具有第八交叠面积，所述第八交叠面积大于该第一目标子像素驱动电路布局区中第一目标扫描线G10的面积的80％，或者，所述第八交叠面积大于该目标虚拟子像素驱动电路布局区中第一目标扫描线G10的面积的80％。

示例性的，可以通过调整所述电源线VDD的面积和布局结构，实现所述第八交叠面积大于该第一目标子像素驱动电路布局区中第一目标扫描线G10的面积的80％，或者，所述第八交叠面积大于该目标虚拟子像素驱动电路布局区中第一目标扫描线G10的面积的80％。

示例性的，所述第八交叠面积等于该第一目标子像素驱动电路布局区中第一目标扫描线G10的面积的80％，85％，90％，95％或100％。

示例性的，所述第八交叠面积等于该目标虚拟子像素驱动电路布局区中第一目标扫描线G10的面积的80％，85％，90％，95％或100％。

示例性的，在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，所述电源线VDD在所述衬底基板10上的正投影，完全覆盖所述第一目标扫描线G10在所述衬底基板10上的正投影。

上述设置方式使得所述电源线VDD能够隔开所述第一目标扫描线G10和所述导电连接线30，进而减小所述第一目标扫描线G10与所述导电连接线30之间的耦合电容。

在一些实施例中，所述显示基板还包括虚拟数据线DUM-DATA；在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，所述虚拟数据线DUM-DATA在所述衬底基板10上的正投影与所述第一目标扫描线G10在所述衬底基板10上的正投影之间具有第九交叠面积，所述第九交叠面积大于该第一目标子像素驱动电路布局区中第一目标扫描线G10的面积的80％，或者，所述第九交叠面积大于该目标虚拟子像素驱动电路布局区中第一目标扫描线G10的面积的80％。

示例性的，可以通过调整所述虚拟数据线DUM-DATA的面积和布局结构，实现所述第九交叠面积大于该第一目标子像素驱动电路布局区中第一目标扫描线G10的面积的80％，或者，所述第九交叠面积大于该目标虚拟子像素驱动电路布局区中第一目标扫描线G10的面积的80％。

示例性的，所述第九交叠面积等于该第一目标子像素驱动电路布局区中第一目标扫描线G10的面积的80％，85％，90％，95％或100％。

示例性的，所述第九交叠面积等于该目标虚拟子像素驱动电路布局区中第一目标扫描线G10的面积的80％，85％，90％，95％或100％。

示例性的，在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，所述虚拟数据线DUM-DATA在所述衬底基板10上的正投影，完全覆盖所述第一目标扫描线G10在所述衬底基板10上的正投影。

上述设置方式使得所述虚拟数据线DUM-DATA能够隔开所述第一目标扫描线G10和所述导电连接线30，进而减小所述第一目标扫描线G10与所述导电连接线30之间的耦合电容。

如图1所示，在一些实施例中，所述第一目标子像素驱动电路201，部分所述目标虚拟子像素驱动电路202，以及所述第一非目标子像素驱动电路211可以采用7T1C(包括7个晶体管和1和存储电容Cst)的电路结构，但不仅限于此。

所述7T1C电路结构包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和存储电容Cst；第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7均可采用P型晶体管。

第一晶体管T1的栅极201g与对应的第一复位信号线RST1耦接，第一晶体管T1的源极S1与对应的第一初始化信号线Vinit1耦接，第一晶体管T1的漏极D1与第三晶体管T3的栅极203g耦接。

第二晶体管T2的栅极202g与对应的第一扫描线耦接，第二晶体管T2的源极S2与第三晶体管T3的漏极D3耦接，第二晶体管T2的漏极D2与第三晶体管T3的栅极203g耦接。

第四晶体管T4的栅极204g与对应的所述第一扫描线耦接，第四晶体管T4的源极S4与对应的数据线DATA耦接，第四晶体管T4的漏极D4与第三晶体管T3的源极S3耦接。

第五晶体管T5的栅极205g与对应的发光控制信号线EM1耦接，第五晶体管T5的源极S5与对应的电源线VDD耦接，第五晶体管T5的漏极D5与第三晶体管T3的源极S3耦接。

第六晶体管T6的栅极206g与对应的发光控制信号线EM1耦接，第六晶体管T6的源极S6与第三晶体管T3的漏极D3耦接，第六晶体管T6的漏极D6与发光元件EL的阳极耦接。

第七晶体管T7的栅极207g与第二复位信号线RST2耦接，第七晶体管T7的漏极D7与所述发光元件EL的阳极耦接，第七晶体管T7的源极S7与对应的第二初始化信号线Vinit2耦接。

存储电容Cst的第一极板Cst1与第三晶体管T3的栅极203g耦接，因此，可直接将第三晶体管T3的栅极203g复用为存储电容Cst的第一极板Cst1，存储电容Cst的第二极板Cst2与对应的电源线VDD耦接。

本发明实施例还提供了一种显示装置，包括上述实施例提供的显示基板。

所述显示装置包括柔性有机发光二极管显示装置，但不仅限于此。

需要说明的是，所述显示装置可以为：电视、显示器、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板等。

上述实施例提供的显示基板中，所述导电连接线30在所述衬底基板10上的正投影与所述第一目标扫描线G10在所述衬底基板10上的正投影至少部分交叠，会影响子像素驱动电路的充电时间，通过设置所述目标驱动电路行20的充电时间与所述非目标驱动电路行21的充电时间大致相同，能够有效改善所述第二显示区102所在行的横纹Mura，保证了显示基板的亮度均一性。本发明实施例提供的显示装置在包括上述显示基板时，同样具有上述有益效果，此处不再赘述。

需要说明，信号线沿X方向延伸是指：信号线包括主要部分和与所述主要部分连接的次要部分，所述主要部分是线、线段或条形状体，所述主要部分沿X方向延展，且所述主要部分沿X方向延展的长度大于次要部分沿其它方向伸展的长度。

需要说明的是，本发明实施例的“同层”可以指的是处于相同结构层上的膜层。或者例如，处于同层的膜层可以是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺对该膜层图案化所形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的。这些特定图形还可能处于不同的高度或者具有不同的厚度。

在本发明各方法实施例中，所述各步骤的序号并不能用于限定各步骤的先后顺序，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，对各步骤的先后变化也在本发明的保护范围之内。

需要说明，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”、“耦接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (26)

1.一种显示基板，其特征在于，包括衬底基板，所述衬底基板包括第一显示区和第二显示区，所述第一显示区至少位于所述第二显示区的一侧；所述显示基板还包括：多个第一子像素，多个第二子像素和多个虚拟子像素驱动电路；所述第一子像素和所述虚拟子像素驱动电路位于所述第一显示区，所述第一子像素包括相耦接的第一子像素驱动电路和第一发光元件；所述第二子像素包括位于所述第二显示区的第二发光元件；所述多个虚拟子像素驱动电路包括多个目标虚拟子像素驱动电路和多个非目标虚拟子像素驱动电路，部分所述目标虚拟子像素驱动电路通过导电连接线与对应的所述第二发光元件耦接；

所述多个第一子像素包括的多个第一子像素驱动电路中，能够划分为多个第一目标子像素驱动电路和多个第一非目标子像素驱动电路；所述多个目标虚拟子像素驱动电路，能够与所述多个第一目标子像素驱动电路共同划分为多行目标驱动电路行，每行所述目标驱动电路行均包括第一目标子像素驱动电路和目标虚拟子像素驱动电路；所述多个第一非目标子像素驱动电路和所述多个非目标虚拟子像素驱动电路划分为多行非目标驱动电路行，每行所述非目标驱动电路行均包括第一非目标子像素驱动电路和非目标虚拟子像素驱动电路；

所述显示基板还包括多条第一目标扫描线和多条第一非目标扫描线，所述第一目标扫描线与对应的目标驱动电路行中的各所述目标虚拟子像素驱动电路和各所述第一目标子像素驱动电路分别耦接；所述第一非目标扫描线与对应的非目标驱动电路行中的各所述非目标虚拟子像素驱动电路和各所述第一非目标子像素驱动电路分别耦接；

所述导电连接线在所述衬底基板上的正投影与所述第一目标扫描线在所述衬底基板上的正投影至少部分交叠；

所述目标驱动电路行包括的至少部分子像素驱动电路中驱动晶体管的栅极被配置为：结束充电后与所述非目标驱动电路行包括的至少部分子像素驱动电路中驱动晶体管的栅极具有大致相同的电位。

2.根据权利要求1所述的显示基板，其特征在于，所述显示基板包括数据线和电源线；

至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路包括：

驱动晶体管和数据写入晶体管，所述数据写入晶体管的第一极与对应的所述数据线耦接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极耦接；

第一补偿图形和第二补偿图形，所述第一补偿图形与所述驱动晶体管的第一极耦接，所述第二补偿图形与对应的所述电源线耦接，所述第一补偿图形在所述衬底基板上的正投影与所述第二补偿图形在所述衬底基板上的正投影至少部分交叠。

3.根据权利要求2所述的显示基板，其特征在于，所述数据写入晶体管包括第四有源层，所述第四有源层包括有源主体部和有源突出部，所述有源主体部沿第一方向延伸，所述有源突出部沿第二方向突出于所述有源主体部；所述第一方向与所述第二方向相交；

所述第一补偿图形与所述有源突出部耦接，所述第一补偿图形位于所述有源突出部背向所述衬底基板的一侧。

4.根据权利要求3所述的显示基板，其特征在于，所述显示基板包括沿远离所述衬底基板的方向依次层叠设置的遮光层，有源层，第一栅金属层，第二栅金属层，第一源漏金属层，补偿源漏金属层和第二源漏金属层，所述第一补偿图形与所述第一源漏金属层同层同材料设置。

5.根据权利要求3所述的显示基板，其特征在于，所述第二补偿图形与其耦接的所述电源线形成为一体结构。

6.根据权利要求3所述的显示基板，其特征在于，至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路还包括：存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第一极板位于所述衬底基板和所述第二极板之间；

所述第二极板在所述衬底基板上的正投影与所述有源突出部在所述衬底基板上的正投影部分交叠；或者，所述第二极板在所述衬底基板上的正投影与所述有源突出部在所述衬底基板上的正投影不交叠。

7.根据权利要求3所述的显示基板，其特征在于，所述第二极板在所述衬底基板上的正投影，与所述第一补偿图形在所述衬底基板上的正投影至少部分交叠。

8.根据权利要求1所述的显示基板，其特征在于，所述第一目标扫描线形成的耦合电容，与所述第一非目标扫描线形成的耦合电容之间的差值A满足：A≤80fF。

9.根据权利要求8所述的显示基板，其特征在于，A≤60fF；或者，A≤30fF。

10.根据权利要求8所述的显示基板，其特征在于，所述显示基板还包括遮光层；所述第一目标扫描线在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影具有第一交叠面积；所述第一非目标扫描线在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影具有第二交叠面积；所述第一交叠面积小于所述第二交叠面积。

11.根据权利要求8所述的显示基板，其特征在于，在至少一个第一目标子像素驱动电路布局区和/或在至少一个目标虚拟子像素驱动电路布局区中，所述第一目标扫描线的面积，小于在一个第一非目标子像素驱动电路布局区和/或一个非目标虚拟子像素驱动电路布局区中所述第一非目标扫描线的面积。

12.根据权利要求11所述的显示基板，其特征在于，至少部分所述第一目标子像素驱动电路，至少部分所述目标虚拟子像素驱动电路，以及所述第一非目标子像素驱动电路和所述非目标虚拟子像素驱动电路均包括数据写入晶体管，所述数据写入晶体管包括第四有源层；

所述第一目标扫描线包括第一目标主体部和第一目标突出部，所述第一目标主体部包括沿第二方向延伸的至少部分，所述第一目标突出部沿第一方向突出于所述第一目标主体部，所述第一方向与所述第二方向相交；

所述第一非目标扫描线包括第一非目标主体部和第一非目标突出部，所述第一非目标主体部包括沿所述第二方向延伸的至少部分，所述第一非目标突出部沿所述第一方向突出于所述第一非目标主体部；

所述第一目标突出部在所述衬底基板上的正投影，与其所属的子像素驱动电路布局区中的第四有源层在所述衬底基板上的正投影至少部分交叠；所述第一非目标突出部在所述衬底基板上的正投影，与其所属的子像素驱动电路布局区中的第四有源层在所述衬底基板上的正投影至少部分交叠；

所述第一目标突出部的面积小于所述第一非目标突出部的面积。

13.根据权利要求12所述的显示基板，其特征在于，沿所述第二方向所述第一目标突出部的宽度小于所述第一非目标突出部的宽度。

14.根据权利要求12所述的显示基板，其特征在于，所述第一目标子像素驱动电路，所述目标虚拟子像素驱动电路，所述第一非目标子像素驱动电路，以及所述非目标虚拟子像素驱动电路均包括：存储电容，所述存储电容包括相对设置的第一极板和第二极板，所述第一极板位于所述衬底基板和所述第二极板之间；

在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，沿所述第一方向，所述第一目标突出部在所述衬底基板上的正投影与所述第二极板在所述衬底基板上的正投影之间具有第一距离；在第一非目标子像素驱动电路布局区和/或非目标虚拟子像素驱动电路布局区中，沿所述第一方向，所述第一非目标突出部在所述衬底基板上的正投影与所述第二极板在所述衬底基板上的正投影之间具有第二距离；所述第一距离大于所述第二距离。

15.根据权利要求8所述的显示基板，其特征在于，至少部分所述第一非目标子像素驱动电路和/或至少部分非目标虚拟子像素驱动电路包括：

驱动晶体管和补偿晶体管，所述补偿晶体管的第一极与所述驱动晶体管的第二极耦接，所述补偿晶体管的第二极通过第一导电连接部与所述驱动晶体管的栅极耦接；

第三补偿图形，所述第三补偿图形与所述第一导电连接部耦接，所述第三补偿图形在所述衬底基板上的正投影，与所述第一非目标扫描线在所述衬底基板上的正投影之间具有第三交叠面积。

16.根据权利要求15所述的显示基板，其特征在于，在最靠近所述第二显示区的至少两行非目标驱动电路行中，沿第一方向，且沿远离所述第一显示区的方向，所述第三交叠面积逐渐变大。

17.根据权利要求15所述的显示基板，其特征在于，所述第三补偿图形与所述第一导电连接部形成为一体结构。

18.根据权利要求2所述的显示基板，其特征在于，所述显示基板包括电源线；所述第一目标子像素驱动电路，所述目标虚拟子像素驱动电路和所述第一非目标子像素驱动电路均包括：存储电容和驱动晶体管，所述存储电容的第一极板与所述驱动晶体管的栅极耦接，所述存储电容的第二极板与对应的电源线耦接；

至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路中的存储电容的电容值，小于至少部分所述第一非目标子像素驱动电路中的存储电容的电容值。

19.根据权利要求18所述的显示基板，其特征在于，至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路中所述第一极板的面积，小于至少部分所述第一非目标子像素驱动电路中所述第一极板的面积。

20.根据权利要求18所述的显示基板，其特征在于，所述显示基板还包括遮光层；在至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路中，所述第一极板在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影之间具有第四交叠面积；在至少部分所述第一非目标子像素驱动电路中，所述第一极板在所述衬底基板上的正投影与所述遮光层在所述衬底基板上的正投影之间具有第五交叠面积；所述第四交叠面积小于所述第五交叠面积。

21.根据权利要求18所述的显示基板，其特征在于，在至少部分所述第一目标子像素驱动电路和/或至少部分所述目标虚拟子像素驱动电路中，所述第二极板在所述衬底基板上的正投影与所述电源线在所述衬底基板上的正投影之间具有第六交叠面积；在至少部分所述第一非目标子像素驱动电路中，所述第二极板在所述衬底基板上的正投影与所述电源线在所述衬底基板上的正投影之间具有第七交叠面积；所述第六交叠面积小于所述第七交叠面积。

22.根据权利要求18所述的显示基板，其特征在于，在最靠近所述第二显示区的至少两行非目标驱动电路行中，沿第一方向，且沿靠近所述第二显示区的方向，所述存储电容的电容值逐渐变大。

23.根据权利要求8所述的显示基板，其特征在于，所述显示基板还包括补偿平坦层，所述补偿平坦层的至少部分位于所述导电连接线与所述第一目标扫描线之间。

24.根据权利要求8所述的显示基板，其特征在于，所述显示基板还包括电源线；在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，所述电源线在所述衬底基板上的正投影与所述第一目标扫描线在所述衬底基板上的正投影之间具有第八交叠面积，所述第八交叠面积大于该第一目标子像素驱动电路布局区中第一目标扫描线的面积的80％，或者，所述第八交叠面积大于该目标虚拟子像素驱动电路布局区中第一目标扫描线的面积的80％。

25.根据权利要求8所述的显示基板，其特征在于，所述显示基板还包括虚拟数据线；在至少部分第一目标子像素驱动电路布局区和/或至少部分目标虚拟子像素驱动电路布局区中，所述虚拟数据线在所述衬底基板上的正投影与所述第一目标扫描线在所述衬底基板上的正投影之间具有第九交叠面积，所述第九交叠面积大于该第一目标子像素驱动电路布局区中第一目标扫描线的面积的80％，或者，所述第九交叠面积大于该目标虚拟子像素驱动电路布局区中第一目标扫描线的面积的80％。

26.一种显示装置，其特征在于，包括如权利要求1～25中任一项所述的显示基板。