CN118841402A - 一种半导体测试结构及半导体测试方法 - Google Patents

Abstract

本发明提供一种半导体测试结构及半导体测试方法，半导体测试结包括：衬底，设置有阱区和多个浅沟槽隔离区，多个浅沟槽隔离区位于阱区上，阱区的底部连续；多个测量结构组，测量结构组包括待测栅极和有源区，待测栅极设置于浅沟槽隔离区的表面上，有源区设置于阱区的顶部且位于浅沟槽隔离区的一侧；以及测试电压端，多个待测栅极电性连接于测试电压端上，于有源区上测量电流值，并基于测量电流值确定待测栅极的漏电位置。本发明可确定出发生漏电现象的测量结构组及未发生漏电现象的测量结构组。

Description

一种半导体测试结构及半导体测试方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体测试结构及半导体测试方法。

背景技术

在半导体制程中，常采用浅沟槽隔离（STI，shallow trench isolation）进行工艺隔离，会使得浅沟槽隔离区与有源区的交界位置形成凹陷区。在多晶硅薄膜层形成后，凹陷区位置处的多晶硅薄膜层发生扭曲，在对多晶硅薄膜层刻蚀形成栅极后，凹陷区位置处容易出现多晶硅的残留。在当栅极与有源区之间间距较小时，凹陷区位置处残留的多晶硅会使得栅极与有源区发生短路产生漏电现象，导致电路失效。但是在现有技术中，无法判断出栅极漏电的具体位置。因此，存在待改进之处。

发明内容

本发明提供一种半导体测试结构及半导体测试方法，以解决现有技术中无法判断出栅极漏电的具体位置的技术问题。

本发明提供的一种半导体测试结构，包括：

衬底，设置有阱区和多个浅沟槽隔离区，多个所述浅沟槽隔离区位于所述阱区上，所述阱区的底部连续；

多个测量结构组，所述测量结构组包括待测栅极和有源区，待测栅极设置于所述浅沟槽隔离区的表面上，所述有源区设置于所述阱区的顶部且位于所述浅沟槽隔离区的一侧；以及

测试电压端，多个所述待测栅极电性连接于所述测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述待测栅极的漏电位置。

在本发明的一个实施例中，所述待测栅极包括第一栅极和第二栅极，多个所述第一栅极和/或多个所述第二栅极电性连接于所述测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述第一栅极和/或所述第二栅极的漏电位置。

在本发明的一个实施例中，在所述测量结构组中，沿着所述第一栅极、所述有源区、所述第二栅极的路径方向记为对位方向；

当多个所述第一栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，或者当多个所述第二栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，确定所述第一栅极或者所述第二栅极在对位方向上发生偏差。

在本发明的一个实施例中，当多个所述第一栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，并且当多个所述第二栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，确定所述测量结构组在刻蚀工艺上发生偏差。

在本发明的一个实施例中，在所述测量结构组中，所述有源区位于所述第一栅极和所述第二栅极之间。

在本发明的一个实施例中，在所述测量结构组中，所述有源区与所述第一栅极或者所述第二栅极之间的距离设置为零或者为10nm~100nm。

本发明还提出一种半导体测试方法，包括：

提供一衬底，在所述衬底的表面上形成阱区，在所述阱区上形成多个浅沟槽隔离区，所述阱区的底部连续；

在所述浅沟槽隔离区的表面上形成待测栅极，在所述阱区表面形成有源区，所述有源区设置于所述阱区的顶部且位于所述浅沟槽隔离区的一侧；

将多个所述待测栅极和多个所述有源区进行分组记为多个测量结构组，所述测量结构组包括所述待测栅极和所述有源区；

将多个所述待测栅极电性连接于一测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述待测栅极的漏电位置。

在本发明的一个实施例中，所述将多个所述待测栅极和多个所述有源区进行分组记为多个测量结构组，所述测量结构组包括所述待测栅极和所述有源区的步骤，包括：

位于相邻两个所述待测栅极之间，在所述阱区的表面形成有源区，使得相邻两个所述有源区之间具有两个所述待测栅极；

将所述有源区一侧的所述待测栅极记为第一栅极，将所述有源区另一侧的所述待测栅极记为第二栅极；

将所述第一栅极、所述有源区和所述第二栅极记为一个测量结构组，将多个所述第一栅极、多个所述有源区和多个所述第二栅极分组为多个所述测量结构组。

在本发明的一个实施例中，所述将多个所述待测栅极电性连接于一测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述待测栅极的漏电位置的步骤，包括：

在所述测量结构组中，沿着所述第一栅极、所述有源区、所述第二栅极的路径方向记为对位方向；

将多个所述第一栅极电性连接于所述测试电压端上，当所述有源区上的测量电流值大于正常电流值时，或者将多个所述第二栅极电性连接于所述测试电压端上，当所述有源区上的测量电流值大于正常电流值时，确定所述第一栅极或者所述第二栅极在对位方向上发生偏差。

在本发明的一个实施例中，所述将多个所述待测栅极电性连接于一测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述待测栅极的漏电位置的步骤，包括：

将多个所述第一栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，并且将多个所述第二栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，确定所述测量结构组在刻蚀工艺上发生偏差。

本发明的有益效果：本发明提出的一种半导体测试结构及半导体测试方法，意想不到的技术效果是通过将多个测量结构组中的待测栅极电性连接于测试电压端上，并于有源区上测量电流值。若测量结构组中的待测栅极发生漏电现象，则待测栅极、阱区与有源区之间是导通的，会产生漏电电流。若测量结构组中的待测栅极不发生漏电现象，则待测栅极、阱区与有源区之间是不导通的，不会产生漏电电流。本发明对多个测量结构组进行电性测试，以确定出发生漏电现象的测量结构组及未发生漏电现象的测量结构组。

附图说明

为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的半导体结构中栅极与有源区的电镜示意图。

图2为现有技术提供的半导体结构中栅极与有源区之间漏电电流50的示意图。

图3为现有技术提供的一半导体结构中栅极与有源区的位置示意图。

图4为现有技术提供的又一半导体结构中栅极与有源区的位置示意图。

图5为本发明一实施例提供的一半导体测试结构的连接示意图。

图6为本发明一实施例提供的又一半导体测试结构的连接示意图。

图7为本发明一实施例提供的图5中的A-A的剖面示意图。

图8为本发明一实施例提供的衬底的结构示意图。

图9为本发明一实施例提供的对衬底进行刻蚀形成浅沟槽隔离区的结构示意图。

图10为本发明一实施例提供的对浅沟槽隔离区进行淀积的结构示意图。

图11为本发明一实施例提供的对浅沟槽隔离区进行抛光的结构示意图。

图12为本发明一实施例提供的对阱区进行离子注入形成有源区的结构示意图。

图13为本发明一实施例提供的在有源区及浅沟槽隔离区的表面上形成多晶硅薄膜层的结构示意图。

图14为本发明一实施例提供的在多晶硅薄膜层表面上形成光刻胶的结构示意图。

图15为本发明一实施例提供的对多晶硅薄膜层进行刻蚀形成栅极的结构示意图。

图16为本发明一实施例提供的在有源区、浅沟槽隔离区和栅极的表面上形成介质层的结构示意图。

图17为本发明一实施例提供的对介质层进行干法刻蚀形成侧墙的结构示意图。

图18为本发明一实施例提供的图17中栅极与有源区之间漏电电流50的示意图。

图19为本发明一实施例提供的半导体测试方法的步骤示意图。

图20为本发明一实施例提供的图19中步骤S30的步骤示意图。

图21为本发明一实施例提供的图19中步骤S40的步骤示意图。

附图标号说明

10、衬底；110、阱区；120、浅沟槽隔离区；20、多晶硅薄膜层；210、凹陷区；220、待测栅极；230、介质层；240、侧墙；30、有源区；310、接触孔；410、第一测试电压；420、第二测试电压；50、漏电电流50；510、间隙；60、光刻胶。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

在下文描述中，探讨了大量细节，以提供对本发明实施例的更透彻的解释，然而，对本领域技术人员来说，可以在没有这些具体细节的情况下实施本发明的实施例是显而易见的，在其他实施例中，以方框图的形式而不是以细节的形式来示出公知的结构和设备，以避免使本发明的实施例难以理解。

请参阅图5至图21，本发明提出一种半导体测试结构及半导体测试方法，可应用在半导体的浅沟槽隔离（STI，shallow trench isolation）工艺领域，通过对待测栅极220和有源区30之间的电流值进行测量，可确定待测栅极220的漏电位置。本发明对于待测栅极220与有源区30之间凹陷区210位置处残留的多晶硅，是否会导致待测栅极220和有源区30之间发生短路进行分析。下面通过具体的实施例进行详细的分析。

请参阅图5、图6和图7，在本发明的一个实施例中，本发明提出一种半导体测试结构，可包括衬底10、测量结构组和测试电压端。其中，衬底10上可设置有阱区110和浅沟槽隔离区120，浅沟槽隔离区120位于阱区110上，阱区110的底部是连续的。测量结构组可包括待测栅极220和有源区30，待测栅极220可设置在浅沟槽隔离区120的表面上，有源区30可设置在阱区110的顶部且位于浅沟槽隔离区120的一侧。将待测栅极220电性连接于测试电压端上，并且在有源区30上测量电流值。

具体的，如图7所示，衬底10（Sub，substrate）作为基准面和机械支撑，可在衬底10表面上形成阱区110、浅沟槽隔离区120、待测栅极220和有源区30等器件结构。在互补金属氧化物半导体领域中，当在一块衬底10上需要同时做多个N型金属氧化物半导体和P型金属氧化物半导体时，为其中一类晶体管做一个局部衬底，称之为阱区110。本实施例中，在衬底10上形成阱区110，并且使得阱区110的底部是连续的。

具体的，如图7所示，浅沟槽隔离区（STI，shallow trench isolation）120用于0.25um以下工艺，可利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物，以使得淀积氧化物与硅相互隔离。在本实施例中，浅沟槽隔离区120可用于避免其顶部的待测栅极220产生漏电流。

请参阅图5和图6，在本发明的一个实施例中，测量结构组的数量可为多个，可对多个测量结构组进行电性测试，以确定出发生漏电现象的测量结构组及未发生漏电现象的测量结构组。将多个测量结构组中的待测栅极220电性连接于测试电压端上，并于有源区（AA，Active Area）30上测量电流值。例如，将多个测量结构组中的全部待测栅极220或者部分待测栅极220电性连接于测试电压端上，测试电压端用于向待测栅极220提供电压，并于有源区30上测量电流值。

当然，测试电压端也可为两个以上，例如测试电压端包括第一测试电压410和第二测试电压420。将多个测量结构组中的部分待测栅极220电性连接于第一测试电压410上，将多个测量结构组中的其他待测栅极220电性连接于第二测试电压420上，并可于有源区30上分别获取第一测试电压410和第二测试电压420对应的测量电流值。

其中，由于阱区110的底部是相连续的，测试电压端用于向待测栅极220提供电压，若待测栅极220、阱区110与有源区30之间是导通的，则测量结构组中的待测栅极220会发生漏电现象，并产生漏电电流50。测试电压端用于向待测栅极220提供电压，若则待测栅极220、阱区110与有源区30之间是不导通的，则测量结构组中的待测栅极220不会发生漏电现象，不产生漏电电流50。

具体的，如图5和图7所示，将待测栅极220沿着源极、漏极（图中未示出）方向的尺寸称为待测栅极220的长度（L），将待测栅极220垂直源极、漏极方向的尺寸称为待测栅极220的宽度（W）。将多个测量结构组中的待测栅极220电性连接于测试电压端上，并于有源区30上测量电流值。若一些测量结构组中有源区30上的测量电流值大于正常电流值，而另一些测量结构组中有源区30上的测量电流值等于正常电流值时，则说明只有测量电流值大于正常电流值所对应的测量结构组发生漏电现象，可确定是这些测量结构组中的待测栅极220在其长度方向上出现对位偏差。

具体的，将多个测量结构组中的待测栅极220电性连接于测试电压端上，并于有源区30上测量电流值。若全部测量结构组中有源区30上的测量电流值都大于正常电流值，则说明全部测量结构组都发生漏电现象，可确定是全部测量结构组在刻蚀工艺上发生偏差。

在本发明的一个实施例中，测量结构组中的待测栅极220和有源区30的数量不加以限制。例如，在一个测量结构组中，待测栅极220的数量为一个，有源区30的数量为一个。在对多个测量结构组中的待测栅极220进行电性测试时，一个待测栅极220与一个有源区30相对应。

又例如，如图7所示，在一个测量结构组中，待测栅极220的数量为两个，有源区30的数量为一个。有源区30可位于两个待测栅极220之间，将有源区30一侧的待测栅极220记为第一栅极，将有源区30另一侧的待测栅极220记为第二栅极。在对多个测量结构组中的待测栅极220进行电性测试时，将多个第一栅极或者多个第二栅极电性连接于测试电压端上，于有源区30上测量电流值，以提高待测栅极220的测试效率。在其他的实施例中，可视情况的对一个测量结构组中的待测栅极220、有源区30的数量进行相应的调整。

请参阅图5、图6和图7所示，在本发明的一个实施例中，在测量结构组中，沿着第一栅极、有源区30、第二栅极的路径方向记为对位方向。将多个待测栅极220电性连接于测试电压端上，例如，可在多个第一栅极上设定第一测试电压410，在多个第二栅极上设定第二测试电压420。在多个第一栅极上设定第一测试电压410，有源区30上的测量电流值大于正常电流值，并且在多个第二栅极上设定第二测试电压420，有源区30上的测量电流值等于正常电流值时，表明第一栅极在对位方向上发生偏差。第一栅极、阱区110、有源区30之间是导通的，产生漏电电流50。

或者，在多个第二栅极上设定第二测试电压420，有源区30上的测量电流值大于正常电流值，并且在多个第一栅极上设定第一测试电压410，有源区30上的测量电流值等于正常电流值时，表明第二栅极在对位方向上发生偏差。第二栅极、阱区110、有源区30之间是导通的，产生漏电电流50。

请参阅图5、图6和图7所示，在本发明的一个实施例中，在多个第一栅极上设定第一测试电压410，有源区30上的测量电流值大于正常电流值，并且在多个第二栅极上设定第二测试电压420，有源区30上的测量电流值大于正常电流值时，表明测量结构组在刻蚀工艺上发生偏差。第一栅极、阱区110、有源区30之间是导通的，并且第二栅极、阱区110、有源区30之间是导通的，从而产生漏电电流50。

请参阅图5、图6和图7所示，在本发明的一个实施例中，在测量结构组中，有源区30与待测栅极220之间的距离设置为零或者为10nm~100nm，阱区110的底部是连续的，相邻的有源区30之间是通过底部的阱区110相连接的，相邻的有源区30在水平方向上是被浅沟槽隔离区120分隔开的。

请参阅图8至图18，为本发明提出的半导体测试结构，其具体的制备流程可如下所示。

请参阅图8，在本发明的一个实施例中，在互补金属氧化物半导体领域中，当在一块衬底10上需要同时做多个N型金属氧化物半导体和P型金属氧化物半导体时，为其中一类晶体管做一个局部衬底，称之为阱区110。本实施例中，衬底10（Sub，substrate）作为基准面和机械支撑，可在衬底10表面上形成阱区110，并且使得阱区110的底部连续的。在阱区110的表面上可形成光刻胶（PR，Photo Resist）60，光刻胶60可使得阱区110表面的被曝光部分在刻蚀过程中被去除。

请参阅图9，在本发明的一个实施例中，对阱区110、光刻胶60进行光刻和刻蚀处理，以使得阱区110上形成浅沟槽隔离区（STI，shallow trench isolation）120，浅沟槽隔离区120的数量可为多个。

请参阅图10，在本发明的一个实施例中，可在浅沟槽隔离区120中填充淀积氧化物，以使得淀积氧化物与硅相互隔离。即通过在阱区110上开设浅沟槽隔离区120，可使得在后续制程过程中，避免浅沟槽隔离区120顶部的待测栅极220产生漏电流。在浅沟槽隔离区120中填充淀积氧化物之后，可将光刻胶60去除。

请参阅图11，在本发明的一个实施例中，在将光刻胶60去除之后，可对阱区110及浅沟槽隔离区120进行化学机械抛光（CMP，Chemical Mechanical Polishing）处理，以使得阱区110及浅沟槽隔离区120表面平坦化。

请参阅图12，在本发明的一个实施例中，通过离子注入（IMP，Ion implantation）的方式，可在阱区110的表面上形成有源区（AA，Active Area）30，在有源区30上可形成场效应管的源极、漏极和栅极等结构，并且相邻两个有源区30之间是通过浅沟槽隔离区120来隔离的。

请参阅图13，在本发明的一个实施例中，在阱区110、浅沟槽隔离区120、有源区30的表面上形成多晶硅薄膜层20。如图14所示，在多晶硅薄膜层20的表面上可形成光刻胶60，光刻胶60可位于浅沟槽隔离区120的上方，并且光刻胶60的宽度小于浅沟槽隔离区120的宽度。光刻胶60可使得多晶硅薄膜层20表面的被曝光部分在刻蚀过程中被去除。

请参阅图15，在本发明的一个实施例中，对多晶硅薄膜层20、光刻胶60进行光刻、刻蚀处理，以使得浅沟槽隔离区120的顶部形成待测栅极220，并且待测栅极220的宽度小于浅沟槽隔离区120的宽度。

请参阅图16，在本发明的一个实施例中，将光刻胶60去除掉，并在有源区30、阱区110、待测栅极220的表面上形成介质层230。如图17所示，利用干法刻蚀各向异性的特点，对介质层230进行干法刻蚀，可使得待测栅极220与阱区110之间的台阶位置处形成侧墙（spacer）240。侧墙240起到对待测栅极220侧壁的保护作用，可用来防止待测栅极220表面受到损伤，延长待测栅极220的使用时间。

请参阅图18，在有源区30、待测栅极220上开通接触孔310，并且在接触孔310中连接金属线，可通过金属线对有源区30、待测栅极220进行电性测试，并基于测量电流值确定待测栅极220的漏电位置。

请参阅图5、图7和图18，在本发明的一个实施例中，若待测栅极220在其长度（L）方向上不发生偏差，或者待测栅极220在刻蚀工艺上不发生偏差，即待测栅极220是在正常的制程工艺形成的，则在多个待测栅极220电性连接于一测试电压端上，有源区30上的测量电流值是等于正常电流值的。当待测栅极220在其长度（L）方向上发生偏差，或者当待测栅极220在刻蚀工艺上发生偏差时，即待测栅极220是在有偏差的制程工艺形成的，如图3和图4所示，待测栅极220与有源区30之间的间隙510过小，致使待测栅极220与有源区30之间导通。在多个待测栅极220电性连接于一测试电压端上，如图2所示，待测栅极220、凹陷区210、有源区30之间形成漏电电流50，凹陷区210位于待测栅极220与有源区30之间，则有源区30上的测量电流值是大于正常电流值的。

具体的，当待测栅极220在其长度（L）方向上发生偏差时，即使改变待测栅极220的刻蚀工艺，仍会发生待测栅极220与有源区30之间导通的短路情况。因此，可通过在半导体制程工艺中，改变待测栅极220的位置及对位精度，从而可使得待测栅极220与有源区30之间的间隙510正常，从而使得待测栅极220与有源区30之间分隔。

具体的，当待测栅极220在刻蚀工艺上发生偏差时，不是由于待测栅极220在其长度（L）方向上发生偏差，而导致待测栅极220与有源区30之间导通，因此通过改变待测栅极220的位置及对位精度，仍会发生待测栅极220与有源区30之间导通的短路情况。因此，可通过在半导体制程工艺中，改变待测栅极220的刻蚀工艺，从而可使得待测栅极220与有源区30之间的间隙510正常，从而使得待测栅极220与有源区30之间分隔。

由于待测栅极220在其长度（L）方向上发生偏差，待测栅极220在刻蚀工艺上发生偏差，是两种完全不同的技术问题，并且其解决方法也完全不同。因此在待测栅极220与有源区30之间导通的短路情况下，是需要判断出待测栅极220与有源区30之间导通的具体原因的，并做出不同的改进措施。

请参阅图7至图19，在本发明的一个实施例中，本发明可提出一种半导体测试方法，可包括以下的具体步骤。

步骤S10、提供一衬底，在衬底的表面上形成阱区，在阱区上形成多个浅沟槽隔离区，阱区的底部连续。

步骤S20、在浅沟槽隔离区的表面上形成待测栅极，在阱区表面形成有源区，有源区设置于阱区的顶部且位于浅沟槽隔离区的一侧。

步骤S30、将多个待测栅极和多个有源区进行分组记为多个测量结构组，测量结构组包括待测栅极和有源区。

步骤S40、将多个待测栅极电性连接于一测试电压端上，于有源区上测量电流值，并基于测量电流值确定待测栅极的漏电位置。

下面通过具体的实施例进行描述分析。

步骤S10、提供一衬底，在衬底的表面上形成阱区，在阱区上形成多个浅沟槽隔离区，阱区的底部连续。

在本发明的一个实施例中，如图8所示，可在衬底10表面上形成阱区110，并且使得阱区110的底部连续。如图9所示，对阱区110进行光刻和刻蚀处理，以使得阱区110上形成浅沟槽隔离区120，浅沟槽隔离区120的数量可为多个。

步骤S20、在浅沟槽隔离区的表面上形成待测栅极，在阱区表面形成有源区，有源区设置于阱区的顶部且位于浅沟槽隔离区的一侧。

在本发明的一个实施例中，如图12所示，通过离子注入的方式，可在阱区110的表面上形成有源区30，有源区30设置于阱区110的顶部且位于浅沟槽隔离区120的一侧，相邻两个有源区30之间是通过浅沟槽隔离区120来隔离的。如图13所示，在阱区110、浅沟槽隔离区120、有源区30的表面上形成多晶硅薄膜层20。如图14和图15所示，对多晶硅薄膜层20进行光刻、刻蚀处理，以使得浅沟槽隔离区120的顶部形成待测栅极220，并且待测栅极220的宽度小于浅沟槽隔离区120的宽度。

步骤S30、将多个待测栅极和多个有源区进行分组记为多个测量结构组，测量结构组包括待测栅极和有源区。

在本发明的一个实施例中，测量结构组的数量可为多个，可对多个测量结构组进行电性测试，以确定出发生漏电现象的测量结构组及未发生漏电现象的测量结构组。将多个测量结构组中的待测栅极220电性连接于测试电压端上，并于有源区30上测量电流值。由于阱区110的底部是相连接的，若测量结构组中的待测栅极220发生漏电现象，则待测栅极220、阱区110与有源区30之间是导通的，会产生漏电电流50。若测量结构组中的待测栅极220不发生漏电现象，则待测栅极220、阱区110与有源区30之间是不导通的，不会产生漏电电流50。

步骤S40、将多个待测栅极电性连接于一测试电压端上，于有源区上测量电流值，并基于测量电流值确定待测栅极的漏电位置。

在本发明的一个实施例中，将多个测量结构组中的待测栅极220电性连接于测试电压端上，并于有源区30上测量电流值。

具体的，若一些测量结构组中有源区30上的测量电流值大于正常电流值，而另一些测量结构组中有源区30上的测量电流值等于正常电流值时，则说明只有测量电流值大于正常电流值所对应的测量结构组发生漏电现象，可确定是这些测量结构组中的待测栅极220在其长度方向上出现对位偏差。

具体的，若全部测量结构组中有源区30上的测量电流值大于正常电流值，则说明全部测量结构组都发生漏电现象，可确定是全部测量结构组在刻蚀工艺上发生偏差。

请参阅图20，在本发明的一个实施例中，步骤S30可包括步骤S310、步骤S320和步骤S330。其中，步骤S310可表示为位于相邻两个待测栅极220之间，在阱区110的表面形成有源区30，使得相邻两个有源区30之间具有两个待测栅极220。步骤S320可表示为将有源区30一侧的待测栅极220记为第一栅极，将有源区30另一侧的待测栅极220记为第二栅极。步骤S330可表示为将第一栅极、有源区30、第二栅极记为一个测量结构组，将多个第一栅极、多个有源区30、多个第二栅极分组为多个测量结构组。

具体的，在一个测量结构组中，待测栅极220的数量为两个，有源区30的数量为一个。有源区30可位于两个待测栅极220之间，将有源区30一侧的待测栅极220记为第一栅极，将有源区30另一侧的待测栅极220记为第二栅极。在对多个测量结构组中的待测栅极220进行电性测试时，多个第一栅极或者多个第二栅极电性连接于测试电压端上，于有源区30上测量电流值，以提高待测栅极220的测试效率。

请参阅图21，在本发明的一个实施例中，步骤S40可包括步骤S410、步骤S420和步骤S430。其中，步骤S410可表示为在测量结构组中，沿着第一栅极、有源区30、第二栅极的路径方向记为对位方向。步骤S420可表示为将多个第一栅极电性连接于测试电压端上，当有源区30上的测量电流值大于正常电流时，或者将多个第二栅极电性连接于测试电压端上，当有源区30上的测量电流值大于正常电流时，确定测量结构组在对位方向上发生偏差。步骤S430可表示为将多个第一栅极电性连接于测试电压端上，有源区30上的测量电流值大于正常电流时，并且将多个第二栅极电性连接于测试电压端上，有源区30上的测量电流值大于正常电流时，确定测量结构组在刻蚀工艺上发生偏差。

综上所述，本发明提出一种半导体测试结构及半导体测试方法，意想不到的技术效果是通过将多个测量结构组中的待测栅极电性连接于测试电压端上，并于有源区上测量电流值。若测量结构组中的待测栅极发生漏电现象，则待测栅极、阱区与有源区之间是导通的，会产生漏电电流。若测量结构组中的待测栅极不发生漏电现象，则待测栅极、阱区与有源区之间是不导通的，不会产生漏电电流。本发明对多个测量结构组进行电性测试，以确定出发生漏电现象的测量结构组及未发生漏电现象的测量结构组。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个”、和“该”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中”的意思包括“在…中”和“在…上”。

Claims (10)

1.一种半导体测试结构，其特征在于，包括：

衬底，设置有阱区和多个浅沟槽隔离区，多个所述浅沟槽隔离区位于所述阱区上，所述阱区的底部连续；

多个测量结构组，所述测量结构组包括待测栅极和有源区，所述待测栅极设置于所述浅沟槽隔离区的表面上，所述有源区设置于所述阱区的顶部且位于所述浅沟槽隔离区的一侧；以及

测试电压端，多个所述待测栅极电性连接于所述测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述待测栅极的漏电位置。

2.根据权利要求1所述的半导体测试结构，其特征在于，所述待测栅极包括第一栅极和第二栅极，多个所述第一栅极和/或多个所述第二栅极电性连接于所述测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述第一栅极和/或所述第二栅极的漏电位置。

3.根据权利要求2所述的半导体测试结构，其特征在于，在所述测量结构组中，沿着所述第一栅极、所述有源区、所述第二栅极的路径方向记为对位方向；

当多个所述第一栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，或者当多个所述第二栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，确定所述第一栅极或者所述第二栅极在对位方向上发生偏差。

4.根据权利要求2所述的半导体测试结构，其特征在于，当多个所述第一栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，并且当多个所述第二栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，确定所述测量结构组在刻蚀工艺上发生偏差。

5.根据权利要求2所述的半导体测试结构，其特征在于，在所述测量结构组中，所述有源区位于所述第一栅极和所述第二栅极之间。

6.根据权利要求5所述的半导体测试结构，其特征在于，在所述测量结构组中，所述有源区与所述第一栅极或者所述第二栅极之间的距离设置为零或者为10nm~100nm。

7.一种半导体测试方法，其特征在于，包括：

提供一衬底，在所述衬底的表面上形成阱区，在所述阱区上形成多个浅沟槽隔离区，所述阱区的底部连续；

在所述浅沟槽隔离区的表面上形成待测栅极，在所述阱区表面形成有源区，所述有源区设置于所述阱区的顶部且位于所述浅沟槽隔离区的一侧；

将多个所述待测栅极和多个所述有源区进行分组记为多个测量结构组，所述测量结构组包括所述待测栅极和所述有源区；

将多个所述待测栅极电性连接于一测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述待测栅极的漏电位置。

8.根据权利要求7所述的半导体测试方法，其特征在于，所述将多个所述待测栅极和多个所述有源区进行分组记为多个测量结构组，所述测量结构组包括所述待测栅极和所述有源区的步骤，包括：

位于相邻两个所述待测栅极之间，在所述阱区的表面形成有源区，使得相邻两个所述有源区之间具有两个所述待测栅极；

将所述有源区一侧的所述待测栅极记为第一栅极，将所述有源区另一侧的所述待测栅极记为第二栅极；

将所述第一栅极、所述有源区和所述第二栅极记为一个测量结构组，将多个所述第一栅极、多个所述有源区和多个所述第二栅极分组为多个所述测量结构组。

9.根据权利要求8所述的半导体测试方法，其特征在于，所述将多个所述待测栅极电性连接于一测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述待测栅极的漏电位置的步骤，包括：

在所述测量结构组中，沿着所述第一栅极、所述有源区、所述第二栅极的路径方向记为对位方向；

将多个所述第一栅极电性连接于所述测试电压端上，当所述有源区上的测量电流值大于正常电流值时，或者将多个所述第二栅极电性连接于所述测试电压端上，当所述有源区上的测量电流值大于正常电流值时，确定所述第一栅极或者所述第二栅极在对位方向上发生偏差。

10.根据权利要求8所述的半导体测试方法，其特征在于，所述将多个所述待测栅极电性连接于一测试电压端上，于所述有源区上测量电流值，并基于所述测量电流值确定所述待测栅极的漏电位置的步骤，包括：

将多个所述第一栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，并且将多个所述第二栅极电性连接于所述测试电压端上，所述有源区上的测量电流值大于正常电流值时，确定所述测量结构组在刻蚀工艺上发生偏差。