TW201320212A - 測試鍵結構與使用此測試鍵結構以量測階段高度的方法 - Google Patents

Abstract

一種量測階段高度的測試鍵結構，包含基材與一組測試接觸。基材具有絕緣區與擴散區，而一組測試接觸則包含用來測量電阻之第一測試接觸與第二測試接觸。第一測試接觸位於擴散區，而第二測試接觸則位於絕緣區。

Description

測試鍵結構與使用此測試鍵結構以量測階段高度的方法

本發明大致上關於一種測試鍵結構，與使用此測試鍵結構以量測階段高度(step-height)的方法。特別是，本發明關於一種用來測量電阻之測試鍵結構，與使用此測試鍵結構以量測階段高度的方法。

光滑平坦的矽晶圓是用來製作積體電路的基礎。矽晶圓中各元件所形成階層(levels)的差異，例如金屬氧化半導電晶體(MOSFET)的淺溝渠隔離層(shallow trench isolation,STI)與鄰近電晶體主動區域(active region)的高度差，會造成基材表面凹凸不平的起伏，稱之為階段高度。此等階段高度對於半導體製程的良窳，起著關鍵性的影響。

此等關鍵性的影響可以涵蓋多個方面。例如，在製程上，基材表面凹凸的程度對於微影曝光的精確度造成重大的影響，例如造成對焦不良(defocus)或是失真等問題。而在元件特性上，會影響元件的可靠度。例如，基材表面的凹凸程度與元件隔離特性的接面漏電流(junction leakage)及元件之其他特性，包含短通道效應(short channel effect,SCE)、窄通道效應(narrow width effect,NWE)都具有高度的相關性。因此，如果想要有穩定的製程控制，例如化學機械研磨或是黃光製程，就需要一種能得知基材的階段高度，既快速又不破壞基材的方法。

目前已知有一些方法，可以得知基材的階段高度。例如，使用原子力顯微鏡技術(atomic force microscope,AFM)雖然可以窺知基材表面的狀況，但是卻不能夠在有限的時間內觀察到足夠範圍的表面。

另一種已知方法，也可以得知基材的階段高度，稱為穿透式電子顯微鏡(Transmission Electron Microscopy,TEM)。雖然使用穿透式電子顯微鏡比起原子力顯微鏡技術較為省時，卻需要以破壞性的方式取得基材樣品。有鑑於現行技術並沒有一種得知基材階段高度兩全其美的方法，所以目前想要得知基材階段高度的方法仍有改善的空間。

本發明於是提出一種測試鍵結構，與使用此測試鍵結構以量測階段高度的方法。本發明至少具有快速、準確又非破壞性取得階段高度之特徵。

本發明首先提出一種測試鍵結構。本發明之測試鍵結構，包含基材與一組測試接觸(test contact)。基材具有絕緣區與擴散區，而一組測試接觸則包含用來測量電阻之第一測試接觸與第二測試接觸。第一測試接觸位於擴散區，而第二測試接觸則位於絕緣區。經由此測試鍵結構，即可間接地得知基材表面的階段高度。

本發明於是又提出一種使用此測試鍵結構以量測基材表面階段高度的方法。首先，提供一測試鍵結構。此測試鍵結構包含第一測試接觸與第二測試接觸，且第一測試接觸與第二測試接觸具有一階段高度。其次，經由第一測試接觸與第二測試接觸分別量得第一測試電阻值與第二測試電阻值。然後，參考一資料庫，而分別獨立地得到對應第一測試電阻值之第一測試高度與對應第二測試電阻值之第二測試高度。接著，計算第一測試高度與第二測試高度，即可以非破壞性地方式得到階段高度。

在本發明一實施例中，量測階段高度的方法，還可以包含以下之步驟。首先，提供多組高度不同之測試接觸。其次，經由多組測試接觸分別量得多組之測試電阻值。然後，測量多組測試接觸之多組高度。再來，彚整(integrate)對應多組高度之多組測試電阻值，即可以建立資料庫。

由於本發明可以經由測試鍵結構中之第一測試接觸與第二測試接觸，分別獨立地得到對應之第一測試高度與對應之第二測試高度。另外，利用計算第一測試高度與第二測試高度，即可以非破壞性的方式得到一階段高度，因此，本發明能夠以既快速又不破壞基材的方法得知基材的階段高度。本發明測量基材階段高度的方法具有兩全其美的優點，使得製程的穩定控制可以在既快速又不破壞基材的方法下順利進行。

本發明係提供一種測試鍵結構，用以非破壞性量測一基材表面凹凸起伏的階段高度，例如淺溝渠隔離凸出基材表面所造成的階段高度。

請參考第1圖至第3圖，第1圖至第3圖繪示形成本發明測試鍵結構之方法。首先，如第1圖所示，使用硬遮罩102在基材101中蝕刻出複數個用來形成淺溝渠隔離的溝渠103。其中，基材101可以包含有晶片區104與測試鍵區105，且晶片區104與測試鍵區105又可分別包含絕緣區106與擴散區107。此外，硬遮罩102可為單一薄膜層或堆疊薄膜層，包含有氮矽化合物或矽氧化合物等材料。

隨後，如第2圖所示，將絕緣材料填入溝渠103，並於平坦化形成淺溝渠隔離110之後，移除硬遮罩102。由於硬遮罩102厚度的緣故，所以絕緣區106中的淺溝渠隔離110會分別相對凸出於晶片區104與測試鍵區105的基材101表面，而具有一階段高度。此外，在其他實施例中，絕緣區106中的淺溝渠隔離110亦可替換成其他絕緣物件，例如直接在基材101表面使用氧化法來局部形成場氧化層(圖未示)。

接著如第3圖所示，進行所需之半導體製程，例如在基材101上形成離子井(圖未示)、矽閘極結構、源極摻雜區(圖未示)與汲極摻雜區(圖未示)等，並使用絕緣材料覆蓋矽閘極結構形成層間絕緣層108，隨後再使用化學機械研磨等平坦化製程來移除多餘的絕緣材料，直到矽閘極結構暴露出來為止。此時，位於晶片區104中的矽閘極結構115即為金氧半導體(MOS)元件的閘極，而位於淺溝渠隔離110上之矽閘極結構117則可以是過路閘極(passing gate)、電阻或電熔絲(eFuse)等元件。

值得注意的是，伴隨該等半導體製程而同時形成於測試鍵區105中的矽閘極結構則成為本發明一組測試接觸120。此組測試接觸120包含第一測試接觸121與第二測試接觸125。第一測試接觸121與第二測試接觸125在測試鍵區105中的位置並不相同，例如，分別位於擴散區107與絕緣區106上。由於淺溝渠隔離110的表面凸出於基材101的表面，而具有一階段高度，且經過化學機械研磨，本發明之第一測試接觸121的頂面與第二測試接觸125的頂面共享平面，所以在本實施例中，第一測試接觸121與第二測試接觸125的厚度不同，如第3圖所示，位於基材101表面之第一測試接觸121的厚度大於位於淺溝渠隔離110的表面之第二測試接觸125的厚度，而且兩者的厚度差即為此階段高度。

視情況需要，還可以將晶片區104或是測試鍵區105中的至少一矽閘極結構以後置閘極(Gate-last)等製程，選擇性轉換為金屬閘極結構，並在矽閘極結構的周圍形成必要之源極接觸插塞(圖未示)或是汲極接觸插塞(圖未示)以及形成分別與第一測試接觸121與第二測試接觸125電連接之接觸插塞(圖未示)。例如，可以將第一測試接觸121與第二測試接觸125其中一者或是全部都轉換為金屬閘極結構。而轉換為金屬閘極結構的方法可以是，先在矽閘極結構中經由蝕刻步驟形成所需的閘極溝渠，隨後將適當的金屬，例如功函數金屬層、阻障層、鋁、銅等金屬，填入閘極溝渠中同時一併覆蓋層間絕緣層108，再使用化學機械研磨移除多餘的金屬，直到層間絕緣層108暴露出來為止，即可以形成金屬閘極結構。經過上述步驟，第一測試接觸121與/或第二測試接觸125可獨立為金屬閘極結構或是矽閘極結構。

經過前述之步驟，即可得到位於晶片區104中的矽閘極結構與/或金屬閘極結構，還有位於測試鍵區105中，對應於晶片區104中矽閘極結構與金屬閘極結構的本發明之測試鍵結構120。因為測試鍵區105中與晶片區104中的各閘極結構與各測試接觸的厚度差，都是淺溝渠隔離110凸出的階段高度，所以本發明之測試鍵結構100可以對應地模擬並測量位於晶片區104中的階段高度。本發明之測試鍵結構100包含基材101與一組測試接觸(test contact)120。基材101具有晶片區104與鄰近晶片區104之測試鍵區105。晶片區104與測試鍵區105均分別包含絕緣區106與擴散區107。絕緣區106可以是嵌入基材101中之淺溝渠隔離110或是場氧化層(Fox)等。

仍如第3圖所示，本較佳實施例之該組測試接觸120包含兩個用來測量電阻之第一測試接觸121與第二測試接觸125。例如，第一測試接觸121位於離子井、源極摻雜區與汲極摻雜區等之擴散區107上方但不接觸絕緣區106。也就是說，第一測試接觸121會被擴散區域(diffusion region)所包圍，而第二測試接觸125則位於絕緣區106上方但不接觸擴散區107，而且第一測試接觸121與第二測試接觸125其中之一者會被另一者圍繞，而在第一測試接觸121與第二測試接觸125之間則有層間絕緣層108。本發明測試鍵結構100可以用來進行晶圓測試(wafer acceptance test,WAT)，且經由此測試鍵結構100，即可間接地得知基材表面的階段高度。

如果第一測試接觸121具有高度H₁而第二測試接觸125具有高度H₂，則第一測試接觸121與第二測試接觸125間的落差ΔH即為階段高度(ΔH=H₁-H₂)。

此外，本發明之測試鍵結構100中之第一測試接觸121與第二測試接觸125可以有多種不同之佈局(layout)方式。請參閱第4圖，第4圖繪示本發明測試鍵結構一種實施例之上視圖。本發明之測試鍵結構100，包含一組測試接觸120。此組測試接觸120則包含用來測量電阻之第一測試接觸121與第二測試接觸125。第一測試接觸121成直條狀(strip)，且第一測試接觸121被擴散區107所包圍。再者，第二測試接觸125係位於第一測試接觸121周圍，並同時包圍呈直條狀之第一測試接觸121與擴散區域107。第一測試接觸121與第二測試接觸125分別具有向外電連接用之導電插塞131/135。

需要注意的是，第4圖僅為例示，導電插塞131/135的位置並不限於第一測試接觸121與第二測試接觸125的末端。第一測試接觸121與第二測試接觸125的相對長度也並無限制。

由於閘極中之閘極導體會具有一種電阻性質，例如片電阻(sheet resistance)，而且片電阻與導體材料的厚度，也就是閘極導體的高度，彼此間高度相關。因此，理論上，在相同的通道長度下，閘極導體的高度越高，其截面積便越大，而所具有的片電阻值就會越小，所以本發明即係藉由測量測試鍵結構的片電阻，而可以非破壞性的方式來得知閘極導體的高度與基材表面的階段高度。例如，經由導電插塞131量得第一測試接觸121之片電阻為ρ₁，所以可以推算出其高度H₁。類似地，經由導電插塞135則量得第二測試接觸125之片電阻為ρ₂，所以可以推算出其高度H₂。在本實施例中，高度H₁大於高度H₂，因此高度H₁與高度H₂之間的差值即為階段高度ΔH。

本發明於是又提供一種使用測試鍵結構以量測基材表面階段高度的方法。第5圖至第6圖繪示本發明使用測試鍵結構以量測基材表面階段高度方法的一實施方式。首先，請參考第3圖，提供一測試鍵結構100。本發明之測試鍵結構100之說明可以參考前述。其次，請參考第5圖，經由第一測試接觸121與第二測試接觸125分別量得第一測試電阻值ρ₁與第二測試電阻值ρ2。此二測試電阻值ρ1與ρ2可以2點探針量測，但不僅限此量測方法，例如4點探針量測亦可。然後，請參考第6圖，參考一資料庫，其提供測試電阻值ρ與測試高度H間之關連性，而得到對應第一測試電阻值ρ₁之第一測試高度H₁，與對應第二測試電阻值ρ₂之第二測試高度H₂。接著，獨立計算第一測試高度H₁與第二測試高度H₂，即可以非破壞性的方式得到此階段高度ΔH。

用來參考得到測試高度的資料庫，舉例而言，可以經由以下之方式得到。例如，可以先提供多組已知具有不同高度的閘極結構等之導體。而實際閘極結構的高度亦可以使用多種習知的方法來測量，例如原子力顯微鏡技術或是穿透式電子顯微鏡技術等破壞性的方式。同時，又經由測試接觸分別量得個別閘極結構的測試電阻值。當提供足夠的多組樣本之後，即可以彙整得到如第5圖所示，電阻值對應閘極結構高度的資料庫。或是，可以進一步整理資料庫，得到電阻值ρ對應閘極結構高度的公式H。例如：

H=aρ+k

其中，a係數，k為校正常數。此外，測試接觸中之導體亦可以包含不同之導電材料。例如鋁或是矽等。如果測試接觸的材料不同時，可以參考先前所例示之方式，提供材料不同與高度不同之多組樣本，一樣可以彙整得到如第5圖所示，電阻值對應不同高度的資料庫。

另外，也可以分別測量由不同導電材料所形成之測試鍵結構。例如，由矽所形成之測試鍵結構，與由鋁所形成之測試鍵結構。理論上，雖然階段高度ΔH與測試鍵結構的材料無關，但是實際測量的結果卻有可能不同。但是如此一來，分別由不同導電材料所得到之階段高度ΔH可以用來估計階段高度ΔH的誤差範圍。

經由上述的方法所得到的階段高度，例如50奈米(nm)-60 nm，可以用來檢驗半導體結構的可靠度與品質。如果所得到的階段高度不符合預期值，例如超過預期值或是小於預期值時，便可以啟動一後續的元件修正步驟，或是回饋並加以調整前階段的各半導體製程，以確保半導體結構的可靠度與品質。

綜上所述，本發明即提供一種使用測試鍵結構以量測基材表面階段高度的方法暨其測試鍵結構，特徵之一在於包含兩個以上，形成一組之測試接觸，可以設計放在產品元件旁邊，間接、即時且能非破壞性的確認產品元件之階段高度是否符合預期。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．測試鍵結構

101．．．基材

102．．．硬遮罩

103．．．溝渠

104．．．晶片區

105．．．測試鍵區

106．．．絕緣區

107．．．擴散區

108．．．層間絕緣層

110．．．淺溝渠隔離

115．．．矽閘極結構

117．．．矽閘極結構

120．．．一組測試接觸

121．．．第一測試接觸

125．．．第二測試接觸

131/135．．．導電插塞

第1圖至第3圖繪示形成本發明測試鍵結構之方法。

第4圖繪示本發明測試鍵結構一種實施例之上視圖。

第5圖至第6圖繪示本發明使用測試鍵結構以量測基材表面階段高度方法的一實施方式。

100．．．測試鍵結構

101．．．基材

104．．．晶片區

105．．．測試鍵區

106．．．絕緣區

107．．．擴散區

108．．．層間絕緣層

110．．．淺溝渠隔離

115．．．矽閘極結構

117．．．矽閘極結構

120．．．一組測試接觸

121．．．第一測試接觸

125．．．第二測試接觸

Claims (20)

1. 一種測試鍵(testkey)結構，包含：一基材，具有一絕緣區與一擴散區；以及一組測試接觸(test contact)，包含一第一測試接觸與一第二測試接觸，而用來測量電阻，其中該第一測試接觸位於該擴散區，而該第二測試接觸則位於該絕緣區。
2. 如請求項1之測試鍵結構，其中該第一測試接觸包含不接觸該絕緣區且為一金屬閘極與一矽閘極其中一者之一第一閘極結構，該第二測試接觸包含不接觸該擴散區且為一金屬閘極與一矽閘極其中一者之一第二閘極結構。
3. 如請求項1之測試鍵結構，其中該絕緣區與該擴散區具有一階段高度(step height)。
4. 如請求項1之測試鍵結構，其中該第一測試接觸的一頂面與該第二測試接觸的一頂面共享一平面。
5. 如請求項1之測試鍵結構，其中該第一測試接觸的厚度大於該第二測試接觸的厚度。
6. 如請求項1之測試鍵結構，其中該第一測試接觸被該擴散區所包圍。
7. 如請求項1之測試鍵結構，其中該第一測試接觸與該第二測試接觸其中之一者圍繞另一者。
8. 如請求項1之測試鍵結構，其中該第一測試接觸與該第二測試接觸之兩端分別與一接觸插塞電連接。
9. 一種量測階段高度(step height)的方法，包含：提供一測試鍵結構，其包含一第一測試接觸與一第二測試接觸，且該第一測試接觸與該第二測試接觸具有一階段高度；經由該第一測試接觸與該第二測試接觸分別量得一第一測試電阻值與一第二測試電阻值；參考一資料庫，而得到對應該第一測試電阻值之一第一測試高度與對應該第二測試電阻值之一第二測試高度；以及計算該第一測試高度與該第二測試高度之一差值，以非破壞性的方式得到該階段高度。
10. 如請求項9量測階段高度的方法，其中該測試鍵(testkey)結構，更包含：一基材，其包含一絕緣區與一擴散區，其中該第一測試接觸位於該擴散區上方但不接觸該絕緣區，而該第二測試接觸則位於該絕緣區上方但不接觸該擴散區。
11. 如請求項9量測階段高度的方法，其中該絕緣區凸出該基材表面，而與該擴散區形成該階段高度。
12. 如請求項9量測階段高度的方法，其中該第一測試接觸的一頂面與該第二測試接觸的一頂面共享一平面。
13. 如請求項9量測階段高度的方法，其中該第一測試接觸的厚度大於該第二測試接觸的厚度。
14. 如請求項9量測階段高度的方法，其中該第一測試接觸與該第二測試接觸之至少一者為一金屬閘極。
15. 如請求項9量測階段高度的方法，其中該第一閘極結構與該第二閘極結構之至少一者為一矽閘極。
16. 如請求項9量測階段高度的方法，其中該第一測試接觸被該擴散區所包圍。
17. 如請求項9量測階段高度的方法，其中該第一測試接觸與該第二測試接觸其中之一者圍繞另一者。
18. 如請求項9量測階段高度的方法，更包含提供多組高度不同之測試接觸；經由該多組測試接觸分別量得多組測試電阻值；測量該多組測試接觸之多組高度；彚整(integrate)對應該多組高度之多組測試電阻值，以建立該資料庫。
19. 如請求項18量測階段高度的方法，其中使用破壞性的方式以測量該多組測試接觸之該多組高度。
20. 如請求項9量測階段高度的方法，其中當得到之該階段高度不符合預期時，進行一元件修正步驟。