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CN117727689A - 半导体结构和半导体结构的制造方法 - Google Patents

半导体结构和半导体结构的制造方法 Download PDF

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CN117727689A
CN117727689A CN202211105451.2A CN202211105451A CN117727689A CN 117727689 A CN117727689 A CN 117727689A CN 202211105451 A CN202211105451 A CN 202211105451A CN 117727689 A CN117727689 A CN 117727689A
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Changxin Memory Technologies Inc
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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构的制造方法和半导体结构，半导体结构的制造方法包括：提供基底，在所述基底上形成至少两个堆叠结构以及位于至少两个所述堆叠结构之间的连接结构；所述堆叠结构包括多层位线，所述连接结构包括多层连接层，且所述连接层与所述位线同层设置且连接；在所述连接结构中形成多个填充孔，不同所述填充孔露出不同层的所述连接层的顶面；在所述填充孔内形成接触层，所述接触层与所述连接层相连。本公开实施例至少可以提高半导体结构的集成度，并降低半导体结构内的寄生电容。

Description

半导体结构和半导体结构的制造方法
技术领域
本公开属于半导体领域，具体涉及一种半导体结构和半导体结构的制造方法。
背景技术
半导体结构包括多个执行存储功能的堆叠结构，堆叠结构与外围电路连接并受到外围电路的控制。半导体结构的集成度越高，则其可容纳的存储单元的数目越多，半导体结构的性能也更为优异。然而，目前半导体结构内的空间浪费较多；且随着堆叠层数的增多，半导体结构内的寄生电容越来越大
因此，亟需一种新架构的半导体结构，以提高半导体结构的集成度，并降低半导体结构内的寄生电容。
发明内容
本公开实施例提供一种半导体结构和半导体结构的制造方法，至少有利于提高半导体结构的集成度，并降低半导体结构内的寄生电容。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制造方法，其中，半导体结构包括：提供基底，在所述基底上形成至少两个堆叠结构以及位于至少两个所述堆叠结构之间的连接结构；所述堆叠结构包括多层位线，所述连接结构包括多层连接层，且所述连接层与所述位线同层设置且连接；在所述连接结构中形成多个填充孔，不同所述填充孔露出不同层的所述连接层的顶面；在所述填充孔内形成接触层，所述接触层与所述连接层相连。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，半导体结构包括：基底，所述基底上具有至少两个堆叠结构以及位于至少两个所述堆叠结构之间的连接结构；所述堆叠结构包括多层位线，所述连接结构包括多层连接层，且所述连接层与所述位线同层设置且连接；所述连接结构中具有多个接触层，不同接触层与不同连接层的顶面相连。
本公开实施例提供的技术方案至少具有以下优点：至少两个堆叠结构的位线与连接结构内的连接层相连，连接层与接触层相连。因此，两个堆叠结构共用接触层，从而提高半导体结构的集成度。此外，相比于单独形成台阶区以用于承载连接层，本公开实施例直接在连接结构内形成接触层，从而有利于提高连接结构的空间利用率，从而减小半导体结构的体积，并降低半导体结构内的寄生电容。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了一种半导体结构的俯视图；
图2示出了图1所示的半导体结构的局部剖面图；
图3-图23示出了本公开一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；
图24-图28示出了本公开另一实施例提供的半导体结构的制造方法中各步骤对应的结构示意图；
图29-图30示出了本公开又一实施例的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体结构的集成度有待进一步提高，且半导体结构内的寄生电容有待降低。以下将对此进行详细说明。图1为一种半导体结构的俯视图，图2为图1所示的台阶区400的剖面图。参考图1，半导体结构包括堆叠区300和台阶区400。堆叠区300内具有执行存储功能的堆叠结构，堆叠结构包括多层位线。参考图2，台阶区400内具有多个台阶40，台阶40上可设置接触层500，接触层500通过台阶40内的导电结构与位线电连接，从而将位线引出，以便于外围电路向位线提供信号或获取位线上的信号。然而，随着堆叠层数的增加，台阶区400所占用的面积会越来越大，即越底层的台阶40所占用的面积会越大，越底层的台阶40上的接触层500与堆叠结构的距离越远。因此，半导体结构的集成度较差。此外，相邻两层台阶40内的导电结构的正对面积会越大，从而会增大寄生电容。
本公开实施例提供一种半导体结构的制造方法，制造方法包括：在基底上形成至少两个堆叠结构以及连接结构；连接结构内的连接层与堆叠结构内的位线同层设置且连接；在连接结构中形成接触层，不同接触层与不同的连接层相连。即，至少两个堆叠结构的位线通过连接层与接触层相连，由于两个堆叠结构共用接触层，因而可以减少接触层的数量，从而提高半导体结构的集成度。此外，直接利用连接结构的空间位置形成接触层，因而无需单独形成台阶区以及台阶区内的导电结构，从而有利于减小半导体结构的体积，且避免相邻导电结构之间的寄生电容。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
如图3-图23所示，本公开一实施例提供一种半导体结构的制造方法，以下将对半导体结构的制造方法进行详细说明。
首先需要说明的是，半导体结构内具有第一方向X、第二方向Y、第三方向Z，其中，第一方向X为位线11或伪位线111的延伸方向，第二方向Y为两个堆叠结构100或两个初始堆叠结构10的排列方向；第三方向Z为连接层21或伪连接层211的堆叠方向。
参考图3，提供基底5(参考图5)，在基底5上形成多层伪位线111及层叠且交替设置的伪连接层211和第一隔离层22，伪连接层211与伪位线111层同层设置且相连。即，多层伪位线111层与多层伪连接层211一一对应设置。多层伪位线111和第一隔离层22构成初始连接结构20。
伪位线111与伪连接层211的材料可以相同，比如，二者的材料均为硅或均为锗化硅，从而能够便于后续在同一工艺步骤中去除伪位线111和伪连接层211。伪位线111与伪连接层211可以通过沉积工艺(例如外延生长工艺)形成，且二者可在同一沉积工艺中形成。第一隔离层22可以通过化学气相沉积工艺形成。
在一些实施例中，伪位线111与存储单元12相连。具体地，存储单元12可以包括依次相连的第一源漏极121、字线123、第二源漏极122和电容124。多个存储单元12在第三方向Z上堆叠，并构成存储单元组120。多个存储单元组120在第一方向X上排列。其中，字线123沿第三方向Z延伸，并作为同一存储单元组120的多个存储单元12的栅极。位线11在第一方向X上延伸，并连接多个存储单元组120的同一层存储单元12的第一源漏极121。伪位线111和存储单元12构成初始堆叠结构10。此外，初始堆叠结构10还可以包括覆盖存储单元12以及位线11的绝缘层13(参考图13)。
需要说明的是，初始堆叠结构10至少为两个，初始连接结构20位于至少两个初始堆叠结构10之间，即后续在基底5上至少形成两个堆叠结构100以及位于至少两个堆叠结构100之间的连接结构200。
示例地，初始连接结构20连接两个初始堆叠结构10，即后续形成的连接结构200连接两个所述堆叠结构100。
参考图4-图5，图5为图4所示的半导体结构在第一方向X和第三方向Z所构成平面上的剖面图，且图5示出了初始连接结构20。形成贯穿多层伪连接层211的通孔28，以露出多层伪连接层211。即，后续去除伪连接层211的刻蚀试剂能够经过通孔28进入半导体结构的内部。
示例地，通孔28为多个，且多个通孔28的排列方向平行于伪位线111的延伸方向，通孔28的延伸方向平行于两个堆叠结构100的排列方向。如此，可以使得通孔28相对的两个边缘更加靠近伪位线111结构，从而能够有利于减少后续在去除伪位线111时所产生的残留物。
示例地，所有的通孔28在第三方向Z上的深度均相同，且贯穿所有层的伪连接层211。如此，生产工艺更简单，且有利于增大后续的工艺窗口。
在一些实施例中，伪位线111为N层，N为正整数；通孔28为N+1个。值得说明的是，两两通孔28之间的空间用于在后续形成接触层3，以引出N层位线11。因此，N+1个间隔设置的通孔28可以为N个接触层3提供空间。
参考图6-图7，图7为图6所示的半导体结构在第一方向X和第三方向Z所构成平面上的剖面图。去除伪连接层211以形成第一填充区241，去除伪位线111以形成第二填充区242。示例地，可以采用对伪连接层211和第一隔离层22具有高选择刻蚀比的刻蚀试剂，以减少在去除伪连接层211时对第一隔离层22的损伤。
参考图8-图9，在第一填充区241、第二填充区242和通孔28内形成导电层25。示例地，采用化学气相沉积工艺或原子层沉积工艺沉积钨、钼、钴、钛或铜等金属以导电层25。需要说明的是，相比于硅层，金属的电阻更小，从而有利于提高半导体结构的性能。
由前述可知，通孔28在两个堆叠结构100的排列方向上延伸，因此，通孔28的边缘距离第二填充区242更近，从而使得充足的反应气体进入第二填充区242。因此，第二填充区242的导电层25内的孔洞较少，致密度较高。
参考图10-图11，图11为图10所示的半导体结构在第一方向X上的剖面图。去除位于通孔28内的导电层25，位于第一填充区的导电层25作为连接层21，位于第二填充区242的导电层25作为位线11。也就是说，连接层21所占据的空间位置为原伪连接层211的空间位置，位线11所占据的空间位置为原伪位线111的空间位置。去除通孔28内的导电层25可以避免上下层的连接层21以及上下层的位线11相互发生互连。示例地，采用干法刻蚀工艺去除通孔28内的导电层25。
在一些实施例中，在两个堆叠结构100的排列方向上，通孔28的宽度小于两个堆叠结构100之间的距离。若通孔28的宽度等于两个堆叠结构100之间的距离，则通孔28的边缘与第二填充区242的边缘相接触。因此，在去除通孔28内的导电层25时，可能会损伤第二填充区242内的导电层25，即消耗部分位线11。换言之，通孔28的宽度小于堆叠结构100之间的距离时，可以降低对位线11的损伤，从而降低位线11的电阻。
参考图12，在通孔28内形成第二隔离层26。示例地，采用化学气相沉积工艺在通孔28内沉积氮化硅以作为第二隔离层26。
至此，基于图3-图12所示的步骤，可以在基底5上形成至少两个堆叠结构100以及位于至少两个堆叠结构100之间的连接结构200；堆叠结构100包括多层位线11，所述连接结构200包括多层连接层21，且连接层21与位线11同层设置且连接。此外，还形成了位于堆叠结构100内的第二隔离层26。
参考图13-图14，图14为图13所示的半导体结构的俯视图。形成掩膜层4，对掩膜层4进行第一图形化处理以形成第一开口41；第一开口41露出两个相邻第二隔离层26之间的第一隔离层22。需要说明的是，为了更加直观，图13中未完整示出位于连接结构200上的掩膜层4，且仅示出了一个堆叠结构100。示例地，掩膜层4可以包括层叠设置的硬掩膜层和光刻胶层。
参考图15，图15未完整示出位于连接结构200上的掩膜层4。沿第一开口41(参考图14)进行刻蚀处理，以露出第1连接层211。即，刻蚀去除第1连接层21上方的第一隔离层22。需要说明的是，连接层21包括第1连接层211至第N连接层211，其中，第1连接层211为最顶层的连接层21，第N连接层21N为最底层的连接层21。
继续参考图15-图16，图15中未完整示出位于堆叠结构100上的掩膜层4。对掩膜层4进行第二图形化处理以形成第二开口42。第二开口42与第一开口41的位置不同，且第二开口42也露出两个相邻第二隔离层26之间的第一隔离层22。
参考图17，图17中未完整示出位于连接结构200上的掩膜层4。沿第一开口41和第二开口42(参考图16)进行刻蚀处理，以露出第一开口41正下方的第2连接层212，并露出第二开口42正下方的第1连接层211。示例地，可以先采用连接层21的刻蚀试剂沿着第一开口去除第1连接层211。此后，采用第一隔离层22的刻蚀试剂，沿着第一开口41去除第2连接层212上的第一隔离层22，并沿着第二开口42去除第1连接层211上的第一隔离层22。
参考图18，图18为半导体结构在第一方向X和第三方向Z所构成平面上的剖面图。重复前述图形化处理以及刻蚀的步骤，直至形成第1填充孔231至第N填充孔23N，其中，第1填充孔231与第N开口4N正对，并露出第1连接层211，第N填充孔23N与第一开口41正对，并露出第N连接层21N。
至此，基于图13-图18所示的步骤，可以在连接结构200中形成多个填充孔23，不同填充孔23露出不同层的连接层21的顶面。填充孔23包括第1填充孔231至第N填充孔23N，N为正整数。
由于图形化处理以及刻蚀的步骤较多，因此，可以适当增加掩膜层4的厚度，避免掩膜层4被过度消耗而降低图形精度。
继续参考图17-图18，填充孔23可以位于相邻通孔28之间，即填充孔23可以位于相邻第二隔离层26之间。主要原因在于，相邻通孔28之间的连接层21没有被去除，因此，在形成填充孔23的过程中，连接层21可以起到刻蚀停止层的作用，从而便于控制刻蚀深度的作用；此外，填充孔23露出连接层21的顶面，从而可以使得接触层3能够与连接层21的顶面相接触。相比于接触层3与连接层21的侧壁相接触，接触层3与连接层21的顶面相接触能够增大接触面积，从而有利于减小接触电阻。
继续参考图17-图18，在一些实施例中，在两个堆叠结构100的排列方向上，填充孔23的宽度等于通孔28的宽度，即填充孔23的宽度等于第二隔离层26的宽度。如此，生产工艺更简单，且能够避免在形成填充孔23时对位线11造成损伤。
参考图19-图20，图20为半导体结构在第一方向上的剖面图。在填充孔23内形成初始第三隔离层271。示例地，采用化学气相沉积工艺在填充孔23内填充氧化硅以作为初始第三隔离层271。初始第三隔离层271的材料可以与第一隔离层22的材料相同。
参考图21，去除部分初始第三隔离层271以形成接触孔31，剩余的初始第三隔离层271作为第三隔离层27，第三隔离层27环绕接触孔31。也就是说，连接层21的侧壁被第三隔离层27覆盖。
继续参考图21，形成填充接触孔31的接触层3。示例地，在接触孔31里填充铜、钨、钛、钼或钴等金属材料以作为接触层3。
参考图22-图23，图23为图22所示的半导体结构在第一方向X的剖面图。采用化学机械研磨工艺进行平坦化处理，以去除掩膜层4，以及位于掩膜层4中的金属材料，从而露出连接结构200和堆叠结构100。
继续参考图22-图23，接触层3共有N个，且分别与N层连接层21相连。即N个接触层3与N层连接层21一一对应相连。在接触层3的堆叠方向上，多个接触层3的高度不同。
在一些实施例中，多个接触层3之间的距离可以不同，即，多个填充孔23之间的距离可以不同。比如，相邻两个接触层3之间的间距与二者之间的正对面积成正比，如此，有利于减小相邻接触层3之间的寄生电容，从而缩小延时差异。
在一些实施例中，在位线11的延伸方向上，多个接触层3可以按照高度依次进行排列，比如由高到低依次排列。在另一些实施例中，多个接触层3也可以不按照高度进行排列，比如，与第N连接层21相连的接触层3可以与第1连接层21相连的接触层3相邻设置，如此，有利于减小两个接触层3的正对面积，从而减小寄生电容。
至此，基于图19-图23所示的步骤，可以在填充孔23内形成接触层3，接触层3与连接层21相连。即，每个接触层3与一个连接层21的顶面相连，与某一接触层3相连的连接层21称为此接触层3的对应连接层21。接触层3与对应连接层21以外的其他连接层21绝缘设置。
如图24-图28所示，本公开另一实施例提供一种半导体结构的制造方法，该制造方法与前述实施例中的制造方法大致相同，主要区别在于：两种制造方法中形成通孔28的步骤不同。其他的工艺步骤可参考前述实施例的详细说明。
参考图24，提供基底5(参考图5)，基底5上形成多层伪位线111及层叠且交替设置的伪连接层211和第一隔离层22，伪连接层211与伪位线111层同层设置且相连。形成贯穿多层伪连接层211的通孔28，以露出多层伪连接层211。
其中，通孔28为一个，且通孔28的延伸方向平行于伪位线111的延伸方向。如此，制造工艺更加简单。也就是说，通孔28可以将后续形成的连接结构200分割为间隔的第一子连接结构200a和第二子连接结构200b，通孔28位于第一子连接结构200a和第二子连接结构200b之间。第一子连接结构200a与两个堆叠结构100中的一者连接，第二子连接结构200b与两个堆叠结构100中的另一者连接。
在一些实施例中，通孔28与两个堆叠结构100的距离相同。如此，在后续去除伪位线111的过程中，两个堆叠结构100的伪位线111的去除速率可以保持相对一致，从而避免出现过刻蚀或者去除不完全的问题。另外，在后续形成位线11的过程中，两个堆叠结构100的位线11的沉积速率可以保持相对一致。
参考图25，去除伪连接层211形成第一填充区241，去除伪位线111形成第二填充区242。
参考图26，在第一填充区241、第二填充区242和通孔28内形成导电层25。
参考图27，去除位于通孔28内的导电层25，并在通孔28内形成第二隔离层26。位于第一填充区241内的导电层25作为连接层21，位于第二填充区242内的导电层25作为位线11。
参考图28，形成填充孔23，并形成位于填充孔23内的接触层3以及环绕接触层3的第三隔离层27。具体地，形成填充孔23中的初始第三隔离层，去除部分初始第三隔离层，以形成接触孔31，剩余的初始第三隔离层作为第三隔离层27。在接触孔31中形成接触层3。
在两个堆叠结构100的排列方向上，接触层3的宽度大于第二隔离层26的宽度，且接触层3横跨第二隔离层26。也就是说，接触层3能够与同时与第一子连接结构200a和第二子连接结构200b内的连接层21相连，从而同时引出两个堆叠结构100的位线11。
如图29-图30所示，本公开另一实施例提供一种半导体结构的制造方法，该制造方法与前述实施例中的制造方法大致相同，主要区别在于：形成通孔28的步骤与前述实施例不同。其他的工艺步骤可参考前述实施例的详细说明。
在另外一些实施例中，参考图29，通孔28包括一个竖向通孔281和多个间隔设置的横向通孔282，其中，横向通孔282的延伸方向平行于两个堆叠结构100的排列方向，竖向通孔281的延伸方向平行于伪位线111的延伸方向；且竖向通孔281与横向通孔282交叉设置。
如此，有利于增大工艺窗口，从而便于去除伪连接层211和伪位线111，进而减少残留物。另外，工艺窗口增大还能够便于后续沉积位线11和连接层21，从而减少位线11和连接层21中的缺陷，进而降低位线11和连接层21的电阻。
继续参考图29，形成填充通孔28的第二隔离层26，第二隔离层26的材料可以与第一隔离层22的材料相同。
参考图30，在连接结构200中形成多个填充孔23，不同填充孔23露出不同层的所述连接层21的顶面；在填充孔23内形成接触层3，接触层3与连接层21相连。此外，还在填充孔23中形成了环绕接触层3的第三隔离层27。
在一些实施例中，多个填充孔23可以位于相邻横向通孔282之间。因为相邻横向通孔282之间的连接层21未被完全去除，在相邻横向通孔282之间形成接触层3，可以使得接触层3与连接层21的顶面相连，从而增大接触面积。
综上所述，在本公开实施例中，连接层21不仅能够电连接两个堆叠结构100的位线11，还能够用于电连接接触层3。即，多层连接层21还可以作为台阶，以承载接触层3。由于接触层3在基底5上的正投影位于连接层21的正投影内，因而，二者整体在基底5上的投影面积更小，有利于提高半导体结构的集成度。此外，相比于单独在第一方向X上形成与堆叠结构100相对的台阶区，本公开实施例中的连接结构200与堆叠结构100在第二方向Y上排布，使得多个接触层3可以与位线11的距离相同。即接触层3与位线11的距离不会随着堆叠层数的改变而发生变化，因此，相邻两层连接层21之间的正对面积较小，有利于降低寄生电容。
另外，本公开实施例形成通孔28，通孔28作为去除伪位线111、伪连接层211的工艺窗口，还作为形成位线11、连接层21的工艺窗口。由此，可以形成低电阻的位线11和连接层21，从而提高半导体结构的电性能。
如图22-图23、图28以及图30所示，本公开另一实施例提供一种半导体结构。此半导体结构可以采用前述实施例提供的制造方法进行制造。有关此半导体结构的详细说明可以参考前述实施例的详细说明，在此不再赘述。
半导体结构包括：基底5，基底5上具有至少两个堆叠结构100以及位于至少两个堆叠结构100之间的连接结构200；堆叠结构100包括多层位线11，连接结构200包括多层连接层21，且连接层21与位线11同层设置且连接；连接结构200中具有多个接触层3，不同接触层3与不同连接层21的顶面相连。
以下将结合附图对半导体结构进行详细说明。
参考图22-图23、图28以及图30，在一些实施例中，多个接触层3的排列方向平行于位线11的延伸方向。如此，接触层3能够充分利用相邻堆叠结构100之间的空间位置，从而避免空间浪费。
示例的，多个接触层3可以排成直列，如此，半导体结构的均一性更好，工艺更简单。此外，在位线11延伸方向的平行方向上，相邻两个接触层3还可以相互错开，也就是说，在第一方向X上相邻两个接触层3不是正对关系，从而有利于减小相邻接触层3之间的寄生电容。
半导体结构还包括：第二隔离层26。以下将对第二隔离层26进行详细说明。
在一些实施例中，参考图22-图23，连接结构200连接两个堆叠结构100；第二隔离层26为多个，且多个第二隔离层26的排列方向平行于位线11的延伸方向，第二隔离层26的延伸方向平行于两个堆叠结构100的排列方向。
接触层3可以位于相邻第二隔离层26之间，即，接触层3和第二隔离层26在基底5上的正投影可以相互错开。
在另一些实施例中，参考图28，连接结构200包括间隔的第一子连接结构200a和第二子连接结构200b，第一子连接结构200a与两个堆叠结构100中的一者连接，第二子连接结构200b与两个堆叠结构100中的另一者连接。第二隔离层26为一个，且第二隔离层26的延伸方向平行于位线11的延伸方向；第二隔离层26位于第一子连接结构200a和第二子连接结构200b之间。也就是说，第二隔离层26将连接结构200分割为两个。
接触层3可以横跨第二隔离层26，并同时与第一子连接结构200a和第二子连接结构200b中的连接层21相连，从而可以同时引出两个堆叠结构100的位线11。
综上所述，本公开实施例中，接触层3位于两个堆叠结构100之间的连接结构200内，即避免单独形成台阶区，从而可以减小接触层3和连接结构200整体的投影面积，进而实现降低寄生电容的作用。此外，接触层3同时与两个堆叠结构100的位线11相连，从而有利于减少接触层3的数量，降低半导体结构的体积。此外，接触层3在第一方向X上排列，有利于减小连接结构200在第二方向Y上的宽度，从而缩小半导体结构的体积。

Claims (17)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，在所述基底上形成至少两个堆叠结构以及位于至少两个所述堆叠结构之间的连接结构；所述堆叠结构包括多层位线，所述连接结构包括多层连接层，且所述连接层与所述位线同层设置且连接；
在所述连接结构中形成多个填充孔，不同所述填充孔露出不同层的所述连接层的顶面；
在所述填充孔内形成接触层，所述接触层与所述连接层相连。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，在所述基底上形成两个堆叠结构以及位于两个所述堆叠结构之间的连接结构，包括：
在所述基底上形成多层伪位线及层叠且交替设置的伪连接层和第一隔离层，所述伪连接层与所述伪位线同层设置且相连；
形成贯穿多层所述伪连接层的通孔，以露出多层所述伪连接层；
去除所述伪连接层以形成第一填充区，去除所述伪位线以形成第二填充区；
在所述第一填充区内形成连接层，在所述第二填充区内形成位线；
在所述通孔内形成第二隔离层。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述连接结构连接两个所述堆叠结构；所述通孔为多个，且多个所述通孔的排列方向平行于所述伪位线的延伸方向，所述通孔的延伸方向平行于两个所述堆叠结构的排列方向。
4.根据权利要求3所述的半导体结构的制造方法，其特征在于，
所述伪位线为N层，N为正整数；
所述通孔为N+1个，所述填充孔位于相邻所述通孔之间。
5.根据权利要求3所述的半导体结构的制造方法，其特征在于，
在两个所述堆叠结构的排列方向上，所述通孔的宽度小于两个所述堆叠结构之间的距离；
在两个所述堆叠结构的排列方向上，所述填充孔的宽度等于所述通孔的宽度。
6.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述连接结构包括间隔的第一子连接结构和第二子连接结构，所述第一子连接结构与两个所述堆叠结构中的一者连接，所述第二子连接结构与两个所述堆叠结构中的另一者连接；所述通孔为一个，且所述通孔的延伸方向平行于所述伪位线的延伸方向；所述通孔位于所述第一子连接结构和所述第二子连接结构之间。
7.根据权利要求6所述的半导体结构的制造方法，其特征在于，在两个所述堆叠结构的排列方向上，所述接触层的宽度大于所述第二隔离层的宽度，且所述接触层横跨所述第二隔离层。
8.根据权利要求6所述的半导体结构的制造方法，其特征在于，
所述通孔与两个所述堆叠结构的距离相同。
9.根据权利要求2所述的半导体结构的制造方法，其特征在于，
所述通孔包括一个竖向通孔和多个间隔设置的横向通孔，其中，所述横向通孔的延伸方向平行于两个所述堆叠结构的排列方向，所述竖向通孔的延伸方向平行于所述伪位线的延伸方向；且所述竖向通孔与所述横向通孔交叉设置。
10.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述连接层包括第1连接层至第N连接层，所述填充孔包括第1填充孔至第N填充孔，N为正整数；
形成所述填充孔的步骤包括：
形成掩膜层，对所述掩膜层进行第一图形化处理以形成第一开口；
沿所述第一开口进行刻蚀处理，以露出所述第1连接层；
对所述掩膜层进行第二图形化处理以形成第二开口；
沿所述第一开口和所述第二开口进行刻蚀处理，以露出所述第一开口正下方的第2连接层，并露出所述第二开口正下方的所述第1连接层；
重复图形化处理以及刻蚀的步骤，直至形成第1填充孔至第N填充孔，其中，所述第1填充孔与第N开口正对，并露出所述第1连接层，所述第N填充孔与所述第一开口正对，并露出所述第N连接层。
11.根据权利要求1所述的半导体结构的制造方法，其特征在于，在形成所述接触层前，还包括：
在所述填充孔内形成初始第三隔离层；
去除部分所述初始第三隔离层以形成接触孔，剩余的所述初始第三隔离层作为所述第三隔离层，所述第三隔离层环绕所述接触孔；
形成填充所述接触孔的所述接触层。
12.根据权利要求2所述的半导体结构的制造方法，其特征在于，在所述第一填充区内形成连接层，在所述第二填充区内形成位线，包括：
在所述第一填充区、所述第二填充区和所述通孔内形成导电层；
去除位于所述通孔内的所述导电层，位于所述第一填充区的所述导电层作为所述连接层，位于所述第二填充区的所述导电层作为所述位线。
13.一种半导体结构，其特征在于，包括：
基底，所述基底上具有至少两个堆叠结构以及位于至少两个所述堆叠结构之间的连接结构；所述堆叠结构包括多层位线，所述连接结构包括多层连接层，且所述连接层与所述位线同层设置且连接；
所述连接结构中具有多个接触层，不同接触层与不同连接层的顶面相连。
14.根据权利要求13所述的半导体结构，其特征在于，多个所述接触层的排列方向平行于所述位线的延伸方向。
15.根据权利要求13所述的半导体结构，其特征在于，在所述位线延伸方向的平行方向上，相邻两个所述接触层相互错开。
16.根据权利要求13所述的半导体结构，其特征在于，所述连接结构连接两个所述堆叠结构；
所述半导体结构还包括：第二隔离层；所述第二隔离层为多个，且多个所述第二隔离层的排列方向平行于所述位线的延伸方向，所述第二隔离层的延伸方向平行于两个所述堆叠结构的排列方向。
17.根据权利要求13所述的半导体结构，其特征在于，所述连接结构包括间隔的第一子连接结构和第二子连接结构，所述第一子连接结构与两个所述堆叠结构中的一者连接，所述第二子连接结构与两个所述堆叠结构中的另一者连接；
所述半导体结构还包括：一个第二隔离层，且所述第二隔离层的延伸方向平行于所述位线的延伸方向；所述第二隔离层位于所述第一子连接结构和所述第二子连接结构之间。
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