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CN117397043A - 半导体装置 - Google Patents

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CN117397043A
CN117397043A CN202280038383.4A CN202280038383A CN117397043A CN 117397043 A CN117397043 A CN 117397043A CN 202280038383 A CN202280038383 A CN 202280038383A CN 117397043 A CN117397043 A CN 117397043A
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contact
region
trench
semiconductor device
resistor
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三塚要
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

本发明提供一种半导体装置，其具备：栅极沟槽部，其设置在半导体基板；第一沟槽部，其设置在半导体基板，并且与栅极沟槽部邻接；第一导电型的发射区，其在栅极沟槽部与第一沟槽部之间的台面部与栅极沟槽部相接地设置；第二导电型的接触区，其在台面部与第一沟槽部相接地设置；金属层，其设置在半导体基板的上方；以及第一导电型的电阻部，其与金属层和发射区相接地设置，并且第一导电型的电阻部的掺杂浓度比发射区的掺杂浓度低。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在专利文献1中记载有“在半导体装置中提高饱和电流等特性”。
现有技术文献
专利文献
专利文献1：日本特开2018-195798号公报
专利文献2：国际公开第2018/052098号册
发明内容
技术问题
近年来，器件的薄化以及芯片的小型化不断发展，由该体积降低导致的短路耐量降低成为问题。
技术方案
在本发明的第一方式中，提供一种半导体装置。半导体装置具备：栅极沟槽部，其设置在半导体基板；第一沟槽部，其设置在半导体基板，并且与栅极沟槽部邻接；第一导电型的发射区，其在栅极沟槽部与第一沟槽部之间的台面部中与栅极沟槽部相接地设置；第二导电型的接触区，其在台面部中与第一沟槽部相接地设置；金属层，其设置在半导体基板的上方；以及第一导电型的电阻部，其与金属层和发射区相接地设置，并且第一导电型的电阻部的掺杂浓度比发射区的掺杂浓度低。
电阻部的浓度可以为5E17cm-3以上且2E18cm-3以下。
电阻部可以与接触区相接地设置。
电阻部的侧壁可以与发射区相接地设置，电阻部的下端可以与接触区相接地设置。
电阻部的宽度在沟槽排列方向上可以为台面部的宽度的5～25％。
电阻部可以与设置在金属层与半导体基板的正面之间的接触孔相接地设置。
接触区可以在沟槽排列方向上从第一沟槽部跨越接触孔地设置，所述接触孔设置在金属层与半导体基板的正面之间。
接触区可以在沟槽排列方向上与栅极沟槽部分离0.1μm以上。
电阻部可以包括在沟槽排列方向上掺杂浓度从第一沟槽部侧朝向栅极沟槽部侧的端部增加的区域。
电阻部可以在半导体基板的正面与第一沟槽部相接。
电阻部可以在沟槽排列方向上被发射区和接触区夹持地设置。
半导体装置在台面部可以还具备接触沟槽部，该接触沟槽部从半导体基板的正面沿深度方向延伸地设置。
接触区的下端可以比接触沟槽部的下端深。
第一沟槽部可以是被设定为发射极电位的虚设沟槽部。
第一沟槽部可以包括被设定为栅极电位并且不与发射区相接的虚设栅极沟槽部。
第一沟槽部可以是被设定为栅极电位的栅极沟槽部。
发射区可以在台面部具有与栅极沟槽部相接地设置的第一发射区，与第一发射区相接地设置的电阻部可以与第一沟槽部分离，接触区可以在台面部设置在以与第一发射区相接地设置的电阻部的下方。
发射区可以在台面部具有与第一沟槽部相接地设置的第二发射区，与第二发射区相接地设置的电阻部可以与栅极沟槽部分离，接触区可以在台面部还设置在与第二发射区接触设置的电阻部的下方。
在栅极沟槽部的沟槽延伸方向上，第一发射区和第二发射区可以交替地设置。
应予说明，上述发明内容并未列举出本发明的全部特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1A示出半导体装置100的俯视图。
图1B是图1A中的a-a’截面图的一例。
图1C是图1A中的b-b’截面图的一例。
图2示出台面部71的放大的截面图的一例。
图3示出设置有电阻部的情况下的电流-电压曲线的模拟结果的一例。
图4A示出半导体装置100的俯视图的一例。
图4B是图4A中的g-g’截面图的一例。
图5示出台面部71的放大的截面图的一例。
图6A示出半导体装置100的俯视图的一例。
图6B是图6A中的h-h’截面图的一例。
图7A示出半导体装置100的俯视图的一例。
图7B是图7A中的j-j’截面图的一例。
图8A示出半导体装置100的俯视图的一例。
图8B是图8A中的k-k’截面图的一例。
符号说明
10…半导体基板，12…发射区，14…基区，15…接触区，17…阱区，18…漂移区，19…插塞区，20…缓冲区，21…正面，22…集电区，23…背面，24…集电电极，25…连接部，30…虚设沟槽部，31…延伸部分，32…虚设绝缘膜，33…连接部分，34…虚设导电部，38…层间绝缘膜，40…栅极沟槽部，41…延伸部分，42…栅极绝缘膜，43…连接部分，44…栅极导电部，50…栅极金属层，52…发射电极，54…接触孔，55…接触孔，56…接触孔，60…接触沟槽部，62…插塞，64…阻挡金属层，70…晶体管部，71…台面部，80…二极管部，81…台面部，82…阴极区，92…表面区，94…下部区，95…电阻部，100…半导体装置。
具体实施方式
以下，虽然通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求所涉及的发明。另外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为正面，将另一个面称为背面。“上”、“下”、“正”、“背”的方向并不限于重力方向或半导体装置实际安装时的向基板等的安装方向。
在本说明书中，有时使用X轴、Y轴和Z轴的直角坐标轴来说明技术事项。在本说明书中，将与半导体基板的正面平行的面设为XY面，将与X轴和Y轴呈右手系并且与半导体基板的深度方向平行的方向设为Z轴。
在各实施例中示出了将第一导电型设为N型、将第二导电型设为P型的例子，但是也可以将第一导电型设为P型、将第二导电型设为N型。在该情况下，各实施例中的基板、层、区域等的导电型分别成为相反的极性。
在本说明书中，前缀有N或P的层或区域分别是指电子或空穴是多数载流子。另外，对N、P标注的+意味着掺杂浓度高于未标注+的符号的层、区域的掺杂浓度，对N、P标注的-意味着掺杂浓度低于未标注-的符号的层、区域的掺杂浓度。另外，掺杂浓度是指由施主浓度与受主浓度之差表示的净杂质浓度。
图1A示出半导体装置100的俯视图的一例。本例的半导体装置100是具备晶体管部70和二极管部80的半导体芯片。例如，半导体装置100是排列有多个沟槽部的沟槽栅型的RC-IGBT(反向导通绝缘栅型双极晶体管：Reverse Conducting Insulated Gate BipolarTransistor)。在本例中，多个沟槽部是沿X轴方向排列并且沿Y轴方向延伸的条纹状的图案。
晶体管部70是将在图1B中在后进行叙述的设置在半导体基板10的背面侧的集电区22投影到半导体基板10的正面而得的区域。集电区22具有第二导电型。作为一例，本例的集电区22为P+型。晶体管部70包括IGBT等晶体管。
二极管部80是将在图1B中在后进行叙述的设置在半导体基板10的背面侧的阴极区82投影到半导体基板10的上表面而得的区域。阴极区82具有第一导电型。作为一例，本例的阴极区82为N+型。二极管部80包括在半导体基板10的上表面与晶体管部70邻接地设置的续流二极管(FWD：Free Wheel Diode)等二极管。
在图1A中，示出作为半导体装置100的边缘侧的芯片端部周边的区域，并且省略了其他区域。例如，在本例的半导体装置100中的Y轴方向的负侧的区域设置有边缘终端结构部。边缘终端结构部缓解半导体基板10的上表面侧的电场集中。边缘终端结构部例如具有保护环、场板、降低表面电场以及将它们组合而成的结构。应予说明，在本例中，虽然是为了方便而对Y轴方向的负侧的边缘进行说明，但是关于半导体装置100的其它边缘也是同样的。
半导体基板10可以是硅基板，也可以是碳化硅基板，还可以是氮化镓等氮化物半导体基板等。本例的半导体基板10是硅基板。
本例的半导体装置100在半导体基板10的正面具备栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15和阱区17。另外，本例的半导体装置100具备设置在半导体基板10的正面的上方的发射电极52和栅极金属层50。
发射电极52设置在栅极沟槽部40、虚设沟槽部30、发射区12、基区14、接触区15和阱区17的上方。另外，栅极金属层50设置在栅极沟槽部40和阱区17的上方。
发射电极52和栅极金属层50由包含金属的材料形成。例如，发射电极52的至少一部分区域由铝、铝-硅合金或铝-硅-铜合金形成。栅极金属层50的至少一部分区域可以由铝、铝-硅合金或铝-硅-铜合金形成。发射电极52和栅极金属层50可以在由铝等形成的区域的下层具有由钛、钛化合物等形成的阻挡金属。发射电极52和栅极金属层50彼此分离地设置。
发射电极52和栅极金属层50隔着层间绝缘膜38设置在半导体基板10的上方。在图1A中省略了层间绝缘膜38。在层间绝缘膜38贯通地设置有接触孔54、接触孔55以及接触孔56。
接触孔55将栅极金属层50与晶体管部70的栅极沟槽部40内的栅极导电部连接。在接触孔55的内部也可以形成有由钨等形成的插塞。
接触孔56将发射电极52与虚设沟槽部30内的虚设导电部连接。在接触孔56的内部也可以形成有由钨等形成的插塞。
连接部25将发射电极52或栅极金属层50等正面侧电极与半导体基板10电连接。在一例中，连接部25设置在栅极金属层50与栅极导电部之间。连接部25还设置在发射电极52与虚设导电部之间。连接部25是掺杂有杂质的多晶硅等具有导电性的材料。在此，连接部25是掺杂有N型杂质的多晶硅(N+)。连接部25隔着氧化膜等绝缘膜等设置在半导体基板10的正面的上方。
栅极沟槽部40沿着预定的沟槽排列方向(在本例中为X轴方向)以预定的间隔排列。作为一例，栅极沟槽部40以1.5μm的沟槽间隔排列，但是沟槽间隔并不限于该间隔。本例的栅极沟槽部40可以具有两个延伸部分41、以及将两个延伸部分41连接的连接部分43，所述延伸部分沿着与半导体基板10的正面平行且与沟槽排列方向垂直的沟槽延伸方向(在本例中为Y轴方向)延伸。
优选连接部分43的至少一部分形成为曲线状。通过将栅极沟槽部40中的两个延伸部分41的端部连接，从而能够缓解延伸部分41的端部处的电场集中。在栅极沟槽部40的连接部分43，栅极金属层50可以与栅极导电部连接。
本例的虚设沟槽部30是与发射电极52电连接而被设定为发射极电位的沟槽部。虚设沟槽部30与栅极沟槽部40同样地，沿着预定的沟槽排列方向(在本例中为X轴方向)以预定的间隔排列。作为一例，虚设沟槽部30以1.5μm的沟槽间隔排列，但是沟槽间隔并不限于该间隔。特别是，虚设沟槽部30的沟槽间隔可以以与栅极沟槽部40的沟槽间隔不同的方式设置。本例的虚设沟槽部30也可以与栅极沟槽部40同样地在半导体基板10的正面具有U字形状。即，虚设沟槽部30可以具有沿着沟槽延伸方向延伸的两个延伸部分31、以及将两个延伸部分31连接的连接部分33。虚设沟槽部30可以作为浮动电位。虚设沟槽部30是与栅极沟槽部40邻接的第一沟槽部的一例。
本例的晶体管部70具有使具有连接部分43的两个栅极沟槽部40以及不具有连接部分的两个虚设沟槽部30重复排列而得的结构。即，栅极沟槽部40和虚设沟槽部30的排列比可以设定为预先设定的期望的排列比。在本例的晶体管部70，栅极沟槽部40的数量与虚设沟槽部30的数量之比是1：1。本例的晶体管部70在被连接部分43连接的两条延伸部分41之间具有虚设沟槽部30。应予说明，栅极沟槽部40的数量可以是延伸部分41的数量。虚设沟槽部30的数量可以是延伸部分31的数量。
即，在本例中，栅极沟槽部40和虚设沟槽部30在沟槽排列方向上交替地排列。因此，在本例中，与栅极沟槽部40邻接的沟槽部是指虚设沟槽部30。在另一例中，与栅极沟槽部40邻接的沟槽部不仅可以是被设定为发射极电位的虚设沟槽部30，也可以是被设定为栅极电位的栅极沟槽部，还可以是被设定为栅极电位且不与发射区相接的虚设栅极沟槽部。
但是，栅极沟槽部40与虚设沟槽部30的比率不限于本例。栅极沟槽部40与虚设沟槽部30的比率可以是2：3，也可以是2：4。通过增大虚设沟槽部30相对于栅极沟槽部40的数量，从而能够缓解台面部处的电场集中，并能够增大半导体装置100的电压和电流的耐量。另外，通过调整栅极沟槽部40与虚设沟槽部30的比率，从而能够调整用于驱动半导体装置100的栅极电容。如果使虚设沟槽部30相对于栅极沟槽部40增大，则栅极电容增大，饱和电流降低。另外，也可以设为在晶体管部70不设置虚设沟槽部30而全部为栅极沟槽部40的所谓全栅(full gate)结构。应予说明，在本说明书中公开的栅极沟槽部40与虚设沟槽部30的比率也可以解读为栅极沟槽部40与虚设沟槽的比率。虚设沟槽包括如虚设沟槽部30那样在侧壁不形成沟道的沟槽。
阱区17是设置在比后述的漂移区18更靠半导体基板10的正面侧的第二导电型的区域。阱区17是设置在半导体装置100的边缘侧的阱区的一例。作为一例，阱区17为P+型。阱区17从设置有栅极金属层50的一侧的有源区的端部起形成在预定的范围内。阱区17的扩散深度可以比栅极沟槽部40和虚设沟槽部30的深度深。栅极沟槽部40和虚设沟槽部30的栅极金属层50侧的一部分区域形成在阱区17。栅极沟槽部40和虚设沟槽部30的沟槽延伸方向上的端部的底部可以被阱区17覆盖。
在晶体管部70，接触孔54形成在发射区12和接触区15的各区域的上方。在接触孔54内露出有发射区12和接触区15。接触孔54不设置在阱区17的上方，所述阱区17设置在Y轴方向上的两端。如此，在层间绝缘膜形成有一个或多个接触孔54。一个或多个接触孔54可以沿沟槽延伸方向延伸地设置。
台面部71和台面部81是在与半导体基板10的正面平行的面内与沟槽部邻接地设置的台面部。台面部是指半导体基板10的被相邻的两个沟槽部夹持的部分，可以是从半导体基板10的正面起到各沟槽部中最深的底部的深度为止的部分。可以将各沟槽部的延伸部分作为一个沟槽部。即，可以将被两个延伸部分夹持的区域作为台面部
在晶体管部70，台面部71与虚设沟槽部30和栅极沟槽部40中的至少一者邻接地设置。台面部71在半导体基板10的正面具有阱区17、发射区12、基区14、接触区15、和电阻部95。
另一方面，台面部81在二极管部80与虚设沟槽部30邻接地设置。二极管部80中的沟槽部可以通过接触孔56与发射电极52电连接，并被设定为发射极电位。即，设置在二极管部80的沟槽部可以是虚设沟槽部30。
台面部81在半导体基板10的正面具有阱区17和基区14。应予说明，在台面部81的上方也配置有发射电极52。即，发射电极52的金属层可以作为二极管部80中的阳极电极而发挥功能。
基区14是在晶体管部70中设置在半导体基板10的正面侧的第二导电型的区域。作为一例，基区14为P-型。在半导体基板10的正面，基区14可以设置在台面部71的Y轴方向上的两端部。应予说明，图1A仅示出了该基区14的Y轴方向的一个端部。基区14也可以设置在二极管部80。
发射区12是掺杂浓度比在图1B中后述的漂移区的掺杂浓度高的第一导电型的区域。作为一例，本例的发射区12为N+型。例如，发射区12的掺杂剂为磷(P)或砷(As)等。发射区12在台面部71与栅极沟槽部40相接地设置。发射区12从栅极沟槽部40沿沟槽排列方向延伸地设置到电阻部95。
电阻部95是在晶体管部70中设置在半导体基板10的正面的第一导电型的区域。作为一例，本例的电阻部95为N+型。电阻部95的掺杂浓度比发射区12的掺杂低。电阻部95被设置为与发射区12的虚设沟槽部30侧的端部相接。如在图1B中在后叙述的那样，电阻部95也设置在接触孔54的下方。
接触区15是掺杂浓度比基区14的掺杂浓度高的第二导电型的区域。作为一例，本例的接触区15为P+型。接触区15的掺杂剂的一例为硼(B)。本例的接触区15在台面部71与虚设沟槽部30相接地设置。接触区15可以设置为从虚设沟槽部30沿沟槽排列方向从夹持台面部71的两条沟槽部中的一个沟槽部延伸到另一个沟槽部为止。但是，如在图1B中后述的那样，接触区15在设置有发射区12的部分可以不到达虚设沟槽部30而终止，并且接触区15可以与栅极沟槽部40分离。接触区15还设置在接触孔54的下方。应予说明，接触区15也可以设置在台面部81。
图1B是图1A中的a-a’截面图的一例。a-a’截面是在晶体管部70中通过发射区12和电阻部95的XZ面。本例的半导体装置100在a-a’截面具有半导体基板10、层间绝缘膜38、发射电极52和集电电极24。发射电极52形成在半导体基板10和层间绝缘膜38的上方。
发射电极52设置在半导体基板10的正面21和层间绝缘膜38的上表面。发射电极52通过层间绝缘膜38的接触孔54与正面21电连接。在接触孔54的内部也可以经由阻挡金属膜而埋入钨(W)等插塞(未图示)。应予说明，有时将发射电极52和埋入到接触孔54的内部的插塞、阻挡金属等金属统称为金属层。
层间绝缘膜38设置在正面21。在层间绝缘膜38的上方设置有发射电极52。在层间绝缘膜38设置有用于将发射电极52与半导体基板10电连接的一个或多个接触孔54。接触孔55和接触孔56也可以同样地贯通层间绝缘膜38地设置。
漂移区18是设置在半导体基板10的第一导电型的区域。作为一例，本例的漂移区18为N-型。漂移区18可以是在半导体基板10未形成其他掺杂区而残留的区域。即，漂移区18的掺杂浓度可以是半导体基板10的掺杂浓度。
缓冲区20是设置在漂移区18的下方的第一导电型的区域。作为一例，本例的缓冲区20为N型。缓冲区20的掺杂浓度高于漂移区18的掺杂浓度。缓冲区20可以作为防止从基区14的下表面侧扩展的耗尽层到达第二导电型的集电区22和第一导电型的阴极区82的场截止层而发挥功能。
集电区22在晶体管部70设置在缓冲区20的下方。集电电极24形成在半导体基板10的背面23。集电电极24由金属等导电材料形成。
基区14是在台面部71和台面部81设置在漂移区18的上方的第二导电型的区域。基区14与栅极沟槽部40相接地设置。基区14可以与虚设沟槽部30相接地设置。
发射区12在台面部71设置在基区14的上方。发射区12与栅极沟槽部40相接地设置。本例的发射区12可以与虚设沟槽部30相接，也可以不与虚设沟槽部30相接。本例的发射区12与虚设沟槽部30分离。另外，本例的发射区12不在接触孔54的底面露出。
电阻部95的侧壁与发射区12相接地设置，电阻部95的下端与接触区15相接地设置。电阻部95与接触孔54相接地设置。本例的电阻部95从发射区12的端部跨越接触孔54而向虚设沟槽部30侧延伸。电阻部95经由接触孔54与发射电极52电连接。即，发射电极52与发射区12隔着电阻部95而相接，而不直接相接。在本例中，电阻部95的与发射区12相接一侧的相反侧的侧壁与接触区15相接。
接触区15在沟槽排列方向上从虚设沟槽部30跨越接触孔54地设置。本例的接触区15与栅极沟槽部40分离。由此，接触区15不会阻碍栅极沟槽部40的侧壁处的反型层的形成，半导体装置100稳定动作。另外，接触区15被设置得比电阻部95深，并且在上表面与电阻部95相接。
本例的接触区15在沟槽排列方向上横跨虚设沟槽部30的两侧地设置。在本例的接触区15的制造工艺中，可以在半导体基板10设置抗蚀剂，通过离子注入来设置跨越设置有沟槽部的区域的接触区15。可以在设置接触区15之后，对半导体基板10进行蚀刻来设置虚设沟槽部30。
近年来，以半导体装置100的微细化等为目的，进行了缩短台面部71的宽度的所谓工艺间距的微细化。例如，在通过离子注入而在硅的半导体基板10设置扩散区的情况下，掺杂剂容易扩散到一定的范围。由于本例的接触区15的结构，所以即使在工艺间距微细化的情况下，制造与栅极沟槽部40分离的接触区15也变得容易。由此，能够提供不会对电特性造成大的影响且闩锁耐性高的半导体装置100。
一个以上的栅极沟槽部40和一个以上的虚设沟槽部30设置在正面21。各沟槽部从正面21设置到漂移区18。在设置有发射区12、基区14以及接触区15中的至少任一者的区域中，各沟槽部也贯通这些区域而到达漂移区18。沟槽部贯通掺杂区并不限于以形成掺杂区之后形成沟槽部的顺序进行制造。在形成沟槽部之后，在沟槽部之间形成掺杂区的情况也包括在沟槽部贯通掺杂区的情况中。
栅极沟槽部40具有形成在正面21的栅极沟槽、栅极绝缘膜42以及栅极导电部44。栅极绝缘膜42覆盖栅极沟槽的内壁而形成。栅极绝缘膜42可以将栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部形成在比栅极绝缘膜42更靠内侧的位置。栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。栅极沟槽部40在正面21被层间绝缘膜38覆盖。在栅极导电部44施加IGBT等的栅电极的电位。
栅极导电部44包括在半导体基板10的深度方向上与在台面部71侧隔着栅极绝缘膜42邻接的基区14对置的区域。如果在栅极导电部44施加预先设定的栅极电压，则在基区14中的与栅极沟槽相接的界面的表层形成有由电子的反型层形成的沟道。
虚设沟槽部30可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有形成在正面21侧的虚设沟槽、虚设绝缘膜32以及虚设导电部34。虚设绝缘膜32覆盖虚设沟槽的内壁而形成。虚设导电部34形成在虚设沟槽的内部，并且形成在比虚设绝缘膜32更靠内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设沟槽部30在正面21被层间绝缘膜38覆盖。在虚设导电部34施加IGBT等的发射电极的电位。虚设导电部34也可以设为浮动电位。
在二极管部80，在阴极区82的上方设置有缓冲区20，在缓冲区20的上方设置有漂移区18。在台面部81，在漂移区18的上方设置有基区14，在基区14与漂移区18之间形成有PN结。基区14通过接触孔54与发射电极52电连接。
图1C是图1A中的b-b’截面图的一例。b-b’截面是在晶体管部70中不通过发射区12和电阻部95的XZ面。在本例中，晶体管部70中的台面部71在漂移区18的上方具有基区14和接触区15。在二极管部80，台面部81具有与图1B中的例子相同的结构。
b-b’截面的接触区15与设置在电阻部95的下方的接触区15不同，从栅极沟槽部40延伸到虚设沟槽部30。在接触区15的上方设置有接触孔54。经由接触孔54从接触区15抽出空穴。
在设置于电阻部95的下方的接触区15与b-b’截面中的接触区15在同一工艺进行设置的情况下，这些接触区15的深度被设置为同一深度。在该情况下，接触区15被设置到比发射区12深的位置。但是，接触区15也可以以不同的深度设置在发射区12的下方的区域和其他区域。
在接触孔54的下方设置有掺杂浓度比接触区15的掺杂浓度高的P+型的插塞区19。本例的插塞区19设置在半导体基板10的正面21。插塞区19可以设置在接触孔54的下方且接触区15的上方的位置。插塞区19的下端可以设置在比接触区15的下端更浅的位置。经由接触孔54，从接触区15和插塞区19抽出空穴。插塞区19通过改善接触孔54的阻挡金属与接触区15的接触电阻，从而提高闩锁耐量。
插塞区19可以设置在接触孔54的下方且基区14的上方。插塞区19可以设置在台面部71，也可以设置在台面部81。插塞区19可以不设置在接触孔54的下方且不设置在发射区12的上方的位置。在该情况下，在台面部71，插塞区19可以与发射区12和接触区15的重复结构对应地沿着接触孔54分散地设置，在台面部81，插塞区19可以沿着接触孔54在Y轴方向上延伸地设置。
或者，插塞区19也可以设置在接触孔54的下方且发射区12的上方。在该情况下，在台面部71和台面部81，插塞区19可以沿着接触孔54在Y轴方向上延伸地设置。插塞区19的下端可以设置在比发射区12的下端更浅的位置。
图2示出台面部71的放大的截面图的一例。在本例中，示出在晶体管部70通过发射区12和电阻部95的XZ面。在图2中，用矩形大致示出了接触孔54的截面，但是并不限于此。接触孔54的截面也可以是阶梯状或侧壁倾斜的锥状。在该情况下，后述的接触孔54与其他要素之间的距离可以是平均距离，也可以是距代表点的最短距离。
发射区12在沟槽排列方向上从栅极沟槽部40延伸至电阻部95。电阻部95从发射区12的端部跨越接触孔54而向虚设沟槽部30侧延伸。本例的电阻部95与虚设沟槽部30分离，但是在另一例中，电阻部95也可以与虚设沟槽部30相接地设置。在沟槽排列方向上，电阻部95的宽度WR为台面部71的宽度的5～25％。本例的发射区12和电阻部95在半导体基板10具有同一深度。
电阻部95的掺杂浓度为发射区12的掺杂浓度以下。电阻部95的掺杂浓度为5E17cm-3以上且2E18cm-3以下。在通过同一工艺形成发射区12和电阻部95的情况下，可以将在下端与接触区15相接的区域作为电阻部95。
电阻部95可以包括掺杂浓度从虚设沟槽部30侧朝向栅极沟槽部40侧的端部增加的区域。在通过同一工艺形成发射区12和电阻部95的情况下，掺杂剂从栅极沟槽部40侧横向扩散而形成发射区12和电阻部95。因此，在远离栅极沟槽部40的区域、即与电阻部95的接触孔54相接的区域中，掺杂浓度不一样，越靠近接触孔54侧，掺杂浓度越低。
电阻部95在下端与接触区15相接，因此施主的一部分被中和，掺杂浓度相对降低。因此，电阻部95的电阻值比不与接触区15相接的发射区12的电阻值高。
应予说明，虽然也考虑减少向发射区12的掺杂剂注入量来提高整个发射区12的电阻值，但是载流子的产生本身被抑制，即使施加电压，电子电流也有可能不流动。因此，在本实施方式中，在发射区12与接触孔54之间设置掺杂浓度比发射区12的掺杂浓度低的电阻部95。
这样，通过使设置在发射区12与接触孔54之间的电阻部95具有相对高的电阻值，从而作为大电流时的限制电阻而发挥功能来抑制电子电流，提高半导体装置100的短路耐量。
接触区15具有表面区92和位于表面区92下方的下部区94。表面区92是在半导体基板10的正面21露出，并且具有与发射区12和电阻部95同一深度的区域。在本例中，在沟槽排列方向上，在发射区12与表面区92之间夹持有电阻部95。作为一例，表面区92的深度为0.5μm。但是，表面区92的深度也可以设置为不同的深度。在发射区12从栅极沟槽部40延伸至虚设沟槽部30并遍及台面部71地设置的情况下，不设置表面区92。另外，表面区92的掺杂浓度可以为5E19cm-3以上且2E20cm-3以下的范围。
下部区94在表面区92的下方设置在比发射区12深的区域。下部区94在沟槽排列方向上跨越发射区12的栅极沟槽部40侧的端部而向栅极沟槽部40侧延伸。另外，下部区94的掺杂浓度可以为1E19cm-3以上且1E20cm-3以下的范围。
宽度Wc是接触区15的沟槽排列方向上的宽度。宽度Wc是从虚设沟槽部30的中央起到发射区12的栅极沟槽部40侧的端部(即，下部区94的栅极沟槽部40侧的端部)为止的距离。宽度Wc可以为1.2μm以下，也可以为1.1μm以下。在此，表面区92的沟槽排列方向上的宽度相对于相邻的沟槽间的距离(即，沟槽部的中心间距离)可以为15％以上且40％以下的范围。下部区94的沟槽排列方向上的宽度相对于相邻的沟槽间的距离可以为30％以上且70％以下的范围。另外，在沟槽排列方向上，下部区94与发射区12重叠的部分的宽度相对于相邻的沟槽之间的距离可以为0％以上且30％以下的范围，也可以进一步优选为10％以上且20％以下的范围。
厚度Dc是半导体基板10的深度方向上的从半导体基板10的正面到接触区15的下端(即，下部区94的下端)为止的距离。厚度Dc比发射区12的厚度大，并且小于基区14的厚度DB。例如，厚度Dc为0.5μm以上且2.0μm以下。表面区92的厚度可以为0.3μm以上且0.8μm以下的范围。另外，下部区94的厚度可以为0.3μm以上且1.1μm以下的范围。
宽度Ws是发射区12的沟槽排列方向上的宽度。即，宽度Ws相当于接触区15和电阻部95与栅极沟槽部40之间的分离距离。宽度Ws为0.1μm以上。宽度Ws可以为0.6μm以上。宽度Ws相对于相邻的沟槽间的距离可以为10％以上且50％以下的范围。
通过在发射区12的下方使接触区15与栅极沟槽部40分离宽度Ws，从而不会阻碍栅极沟槽部40的侧壁处的沟道的形成。
另外，宽度Ws也可以与电阻部95的宽度WR大致相同。这样，通过在沟槽排列方向上以与发射区12大致相同的距离设置具有相对高的电阻值的电阻部95，从而在大电流时抑制电子电流，提高半导体装置100的短路耐量。
图3示出设置有电阻部的情况下的电流-电压曲线的模拟结果的一例。粗实线是未设置电阻部的以往的半导体装置的电流-电压(Ic-Vce)曲线的模拟结果，细实线是在图1A～图2中说明的设置有电阻部的半导体装置的电流-电压(Ic-Vce)曲线的模拟结果。
在虚线所示的芯片的额定电流以下的低电流侧，几乎看不到由电阻部的有无引起的Ic-Vce的差异。另一方面，在超过芯片的额定电流的大电流侧，随着电压Vce变大，细实线曲线在比粗实线曲线更靠下方的位置延伸，可知在设置有电阻部的半导体装置中电流Ice被抑制。
这样，通过设置电阻部，短路时的短路电流被抑制了10％左右，短路耐量提高。另外，在额定电流以下，由电阻部的有无引起的Ic-Vce的差异很轻微，因此即使设置电阻部也不会使导通电压增大。
图4A示出半导体装置100的俯视图的一例。本例的半导体装置100具备接触沟槽部60。
在台面部71和台面部81，接触沟槽部60从正面21沿半导体基板10的深度方向延伸地设置。接触沟槽部60将发射电极52与半导体基板10电连接。应予说明，在俯视半导体基板10时，接触沟槽部60连续地设置在与图1A～图3的接触孔54相同的位置。为了简化，将本图及其以后的图所示的接触沟槽部60被设为包含接触孔54。在俯视半导体基板10时，接触沟槽部60沿沟槽延伸方向延伸地设置。本例的接触沟槽部60沿着栅极沟槽部40和虚设沟槽部30配置成条纹状。
在晶体管部70，接触沟槽部60形成于电阻部95和接触区15的各区域的上方。在二极管部80，接触沟槽部60形成于基区14的区域的上方。接触沟槽部60不设置在阱区17的上方，所述阱区17设置在Y轴方向两端。
在栅极沟槽部40与接触沟槽部60之间的台面部71，发射区12和电阻部95与接触区15可以在沟槽延伸方向上交替地配置。在沟槽延伸方向上，发射区12和电阻部95的宽度可以比接触区15的宽度大。沟槽延伸方向上的发射区12和电阻部95的宽度可以为0.6μm以上且1.6μm以下。通过适当地控制发射区12和电阻部95与接触区15之间的比率，从而容易抑制闩锁。
发射区12与栅极沟槽部40相接地设置。电阻部95在沟槽排列方向上从发射区12的端部延伸到接触沟槽部60的侧壁地设置。电阻部95可以不设置在虚设沟槽部30与接触沟槽部60之间。
接触区15与虚设沟槽部30相接地设置。与图1A～图3同样地，在设置有发射区12和电阻部95的区域中，接触区15在电阻部95的下方终止，并且与栅极沟槽部40分离，但是在未设置发射区12和电阻部95的区域中，接触区15遍及台面部71地延伸至栅极沟槽部40。
图4B是图4A中的g-g’截面图的一例。本例的接触沟槽部60从半导体基板10的正面21延伸到比发射区12和电阻部95更靠半导体基板10的背面23侧的位置地设置，并且接触沟槽部60的下端与接触区15相接。即，本例的接触沟槽部60的下端比发射区12和电阻部95的下端深。本例的接触沟槽部60的下端比接触区15的下端浅。
发射区12在沟槽排列方向上从栅极沟槽部40向接触沟槽部60的方向延伸，并且与电阻部95的侧壁相接。电阻部95延伸到接触沟槽部60的侧壁地设置。即，在本例中，在接触沟槽部60的内表面露出电阻部95和接触区15，不露出发射区12。因此，发射区12经由电阻部95和接触沟槽部60而与发射电极52连接。
接触沟槽部60具有填充于接触孔54的导电性的材料。接触沟槽部60可以具有与发射电极52相同的材料。在接触沟槽部60和接触孔54的内部可以设置有由钛或钛化合物等形成的阻挡金属层64。进一步地，在接触沟槽部60和接触孔54的内部，可以隔着阻挡金属层64而设置有由钨等形成的插塞62。
与图1B同样地，在接触孔54的下方可以设置有插塞区19。本例的插塞区19与接触沟槽部60的下端相接地设置。插塞区19可以设置在台面部71，也可以设置在台面部81。插塞区19可以设置在接触孔54的下方且设置在基区14的上方。插塞区19可以不设置在接触孔54的下方且不设置在发射区12的上方。在该情况下，在台面部71，插塞区19可以与发射区12和接触区15的重复结构对应地沿着接触沟槽部60分散地设置，在台面部81，也可以沿着接触沟槽部60在Y轴方向上延伸地设置。
或者，插塞区19也可以设置在接触孔54的下方且设置在发射区12的上方。在该情况下，插塞区19可以在台面部71和台面部81沿着接触沟槽部60在Y轴方向上延伸地设置。插塞区19的下端可以设置在接触区15内，也可以设置在基区14内。
图5示出台面部71的放大的截面图的一例。在本例中，示出了在晶体管部70中通过发射区12和电阻部95的XZ面。在图5中，用矩形大致示出接触沟槽部60的截面，但是并不限于此。接触孔54的截面也可以是阶梯状或侧壁倾斜的锥状。在该情况下，后述的接触沟槽部60与其他要素之间的距离可以是平均距离，也可以是距代表点的最短距离。应予说明，由于与图2共用的宽度Wc、宽度WR、宽度Ws、厚度Dc等的数值范围也共用，所以省略说明。
例如，接触沟槽部60通过对层间绝缘膜38进行蚀刻而形成。接触沟槽部60的下端比发射区12和电阻部95的下端深。通过设置接触沟槽部60，基区14的电阻降低，容易抽出少数载流子(例如，空穴)。由此，能够提高由少数载流子引起的闩锁耐量等击穿耐量。
本例的电阻部95在沟槽排列方向上被发射区12和接触沟槽部60的侧壁夹持地设置。接触区15在沟槽排列方向上从虚设沟槽部30跨越接触沟槽部60的下端而延伸，在比接触沟槽部60更靠栅极沟槽部40侧的位置，在上表面与电阻部95相接。
这样，本例的电阻部95与接触沟槽部60的侧壁相接，因此即使形成时的对准或尺寸产生偏差，对接触长度的影响也小。并且，由于该接触区域一样地在下方与接触区15相接，因此能够提供抑制接触电阻的偏差、具有稳定的电特性的半导体装置100。
图6A示出半导体装置100的俯视图的一例。图6B是图6A中的h-h’截面图的一例。在此，对与图4A与图4B之间的不同点进行说明。
本例的电阻部95在沟槽排列方向还设置在接触沟槽部60的侧壁与虚设沟槽部30之间。在本例中，电阻部95与虚设沟槽部30分离，但是在另一例中，电阻部95可以延伸设置到虚设沟槽部30。接触区15在沟槽排列方向上从虚设沟槽部30跨越接触沟槽部60的下端而延伸，在比接触沟槽部60更靠虚设沟槽部30侧的位置，也在上表面与电阻部95相接。
这样，即使在电阻部95还从发射区12的端部跨越接触沟槽部60的侧壁而设置到虚设沟槽部30侧的情况下，也能够得到与图4A和图4B同样的效果。另外，在电阻部95延伸设置到虚设沟槽部30的情况下，能够在同一工艺中使用简单的图案的掩模来形成发射区12和电阻部95。
图7A示出半导体装置100的俯视图的一例。在本例的半导体装置100中，晶体管部70中的栅极沟槽部40的数量与虚设沟槽部30的数量之比为2：1。因此，与栅极沟槽部40邻接的沟槽部有时为虚设沟槽部30，有时为栅极沟槽部40。另外，半导体装置100具有发射区12交错地排列而成的交错结构，另外，半导体装置100具备接触沟槽部60。
邻接地设置的多个栅极沟槽部40在沟槽延伸方向上的不同位置与发射区12相接。即，半导体装置100具有交错结构，具备交错地排列的发射区12。各个发射区12与电阻部95相接地设置，所述电阻部95的结构与图6A和i图6B相同。
在本例中，在相邻的栅极沟槽部40之间的台面部71，设置有与一个栅极沟槽部40相接的发射区12(第一发射区)以及与另一个栅极沟槽部40相接的发射区12(第二发射区)。与第一发射区相接地设置的电阻部95与另一个栅极沟槽部40分离，与第一发射区相接地设置的电阻部95与一个栅极沟槽部40分离。而且，接触区15被设置在包括与第一发射区相接地设置的电阻部95的下方以及与第二发射区相接地设置的电阻部95的下方的区域。另外，在栅极沟槽部40的沟槽延伸方向上，第一发射区和第二发射区隔着接触区15交替地设置。
图7B是图7A中的j-j’截面图的一例。本例的半导体装置100具备比发射区12和电阻部95浅的接触沟槽部60、以及在沟槽排列方向上设置在接触沟槽部60的两端的电阻部95，但是不限于此。即，半导体装置100可以具备比发射区12和电阻部95深的接触沟槽部60，也可以具备仅设置在接触沟槽部60的单侧的电阻部95。
应予说明，虽然在图7B中未被示出，但是在发射区和电阻部95设置在栅极沟槽部40与虚设沟槽部30之间的台面部71的区域中，接触区15与图1A～图6B同样地与栅极沟槽部40分离。
图8A示出半导体装置100的俯视图的一例。本例的半导体装置100与图7A的实施方式的不同点在于，不设置虚设沟槽部30而仅设置有栅极沟槽部40。本例的半导体装置100与图7A的实施方式同样地具有发射区12交错地排列而成的交错结构。本例的半导体装置100的正面21的发射区12的比率比图7A的实施方式的正面21的发射区12的比率大。对于本例的半导体装置100而言，即使在增大了正面21中的发射区12的比率的情况下，由于发射区12的一部分与栅极沟槽部40分离，因此也能够抑制半导体装置100的闩锁。
图8B是图8A中的k-k’截面图的一例。本例的半导体装置100具备比发射区12和电阻部95浅的接触沟槽部60，以及在沟槽排列方向上设置在接触沟槽部60的两端的电阻部95，但是不限于此。本例的电阻部95在沟槽排列方向上隔着栅极沟槽部40地设置在两端。在该情况下，通过将隔着栅极沟槽部40而邻接的发射区12和电阻部95一起图案化，从而即使在台面宽度变小的情况下也能够维持工艺的可靠性。
以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。能够对上述实施方式施加各种变更或改良，这对于本领域技术人员而言是显而易见的。根据权利要求书的记载可知，施加了这样的变更或改良的方式也能够包含在本发明的技术范围内。
应当注意的是，权利要求书、说明书以及附图中所示的装置、系统、程序及方法中的动作、顺序、步骤及阶段等各处理的执行顺序只要没有特别明示“早于”、“预先”等，另外，只要未在后续处理中使用之前的处理结果，则能够以任意的顺序实现。关于权利要求书、说明书及附图中的动作流程，即使为了方便而使用“首先”、“接下来”等进行了说明，也并不意味着必须按照该顺序实施。

Claims (19)

1.一种半导体装置，其特征在于，具备：
栅极沟槽部，其设置在半导体基板；
第一沟槽部，其设置在所述半导体基板，并且与所述栅极沟槽部邻接；
第一导电型的发射区，其在所述栅极沟槽部与所述第一沟槽部之间的台面部中与所述栅极沟槽部相接地设置；
第二导电型的接触区，其在所述台面部中与所述第一沟槽部相接地设置；
金属层，其设置在所述半导体基板的上方；以及
第一导电型的电阻部，其与所述金属层以及所述发射区相接地设置，并且所述第一导电型的电阻部的掺杂浓度比所述发射区的掺杂浓度低。
2.根据权利要求1所述的半导体装置，其特征在于，
所述电阻部的浓度为5E17cm-3以上且2E18cm-3以下。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述电阻部与所述接触区相接地设置。
4.根据权利要求3所述的半导体装置，其特征在于，
所述电阻部的侧壁与所述发射区相接地设置，所述电阻部的下端与所述接触区相接地设置。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述电阻部的宽度在沟槽排列方向上为所述台面部的宽度的5～25％。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述电阻部与设置在所述金属层与所述半导体基板的正面之间的接触孔相接地设置。
7.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
所述接触区在沟槽排列方向上从所述第一沟槽部跨越接触孔地设置，所述接触孔设置在所述金属层与所述半导体基板的正面之间。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
所述接触区在沟槽排列方向上与所述栅极沟槽部分离0.1μm以上。
9.根据权利要求1至8中任一项所述的半导体装置，其特征在于，
所述电阻部包括在沟槽排列方向上掺杂浓度从所述第一沟槽部侧朝向所述栅极沟槽部侧的端部增加的区域。
10.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
所述电阻部在所述半导体基板的正面与所述第一沟槽部相接。
11.根据权利要求1至9中任一项所述的半导体装置，其特征在于，
所述电阻部在沟槽排列方向上被所述发射区和所述接触区夹持地设置。
12.根据权利要求1至10中任一项所述的半导体装置，其特征在于，
所述半导体装置还具备接触沟槽部，所述接触沟槽部在所述台面部从所述半导体基板的正面沿深度方向延伸地设置。
13.根据权利要求12所述的半导体装置，其特征在于，
所述接触区的下端比所述接触沟槽部的下端深。
14.根据权利要求1至13中任一项所述的半导体装置，其特征在于，
所述第一沟槽部是被设定为发射极电位的虚设沟槽部。
15.根据权利要求1至13中任一项所述的半导体装置，其特征在于，
所述第一沟槽部包括被设定为栅极电位并且不与所述发射区相接的虚设栅极沟槽部。
16.根据权利要求1至13中任一项所述的半导体装置，其特征在于，
所述第一沟槽部是被设定为栅极电位的栅极沟槽部。
17.根据权利要求16所述的半导体装置，其特征在于，
所述发射区在所述台面部具有与所述栅极沟槽部相接地设置的第一发射区，与所述第一发射区相接地设置的所述电阻部与所述第一沟槽部分离，
所述接触区在所述台面部设置在与所述第一发射区相接地设置的所述电阻部的下方。
18.根据权利要求17所述的半导体装置，其特征在于，
所述发射区在所述台面部具有与所述第一沟槽部相接地设置的第二发射区，与所述第二发射区相接地设置的所述电阻部与所述栅极沟槽部分离，
所述接触区在所述台面部还设置在与所述第二发射区相接地设置的所述电阻部的下方。
19.根据权利要求18所述的半导体装置，其特征在于，
在所述栅极沟槽部的沟槽延伸方向上，所述第一发射区与所述第二发射区交替地设置。
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JP5526496B2 (ja) * 2008-06-02 2014-06-18 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP2012234848A (ja) * 2011-04-28 2012-11-29 Sanken Electric Co Ltd 半導体装置
JP5562917B2 (ja) * 2011-09-16 2014-07-30 株式会社東芝 半導体装置及びその製造方法
JP5831526B2 (ja) * 2013-01-17 2015-12-09 株式会社デンソー 半導体装置およびその製造方法
JP6950290B2 (ja) * 2017-06-09 2021-10-13 富士電機株式会社 半導体装置および半導体装置の製造方法

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