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CN117316763A - 一种半导体结构及其制造方法 - Google Patents

一种半导体结构及其制造方法 Download PDF

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CN117316763A
CN117316763A CN202311175038.8A CN202311175038A CN117316763A CN 117316763 A CN117316763 A CN 117316763A CN 202311175038 A CN202311175038 A CN 202311175038A CN 117316763 A CN117316763 A CN 117316763A
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CN
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patterned mask
groove
layer
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夏凯睿
谢冬
汪松
任小宁
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Hubei Jiangcheng Laboratory
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Hubei Jiangcheng Laboratory
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Abstract

公开了一种半导体结构及其制造方法，该制造方法包括：提供衬底，在衬底上形成第一图案化掩膜层，以第一图案化掩膜层为掩膜刻蚀衬底，以形成第一沟槽，衬底未被刻蚀的区域构成凸起结构；在衬底上形成第二图案化掩膜层，第二图案化掩膜层至少覆盖凸起结构的侧壁和上表面，第二图案化掩膜层上形成有开口，开口暴露第一沟槽的部分底面；以第二图案化掩膜层为掩膜，从开口刻蚀衬底，以在第一沟槽的下方形成第二沟槽。

Description

一种半导体结构及其制造方法
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
在半导体制造工艺中，通常需要在衬底上形成具有较大高度的光刻胶图案层，接着，以该光刻胶图案层为掩膜刻蚀衬底，以将光刻胶图案层的图形转移到衬底上。
然而，随着半导体结构不断朝着小型化、高集成度的方向发展，当制程微缩时，由于光刻胶图案层的高度较大，且局部区域与衬底的接触面积较小，会导致光刻胶图案层会在局部区域出现倒塌、脱落、断裂等情况，影响后续图形转移精度，进而降低半导体结构性能。
发明内容
本公开提供一种半导体结构的制造方法，包括：
提供衬底，在所述衬底上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀所述衬底，以形成第一沟槽，所述衬底未被刻蚀的区域构成凸起结构；
在所述衬底上形成第二图案化掩膜层，所述第二图案化掩膜层至少覆盖所述凸起结构的侧壁和上表面，所述第二图案化掩膜层上形成有开口，所述开口暴露所述第一沟槽的部分底面；
以所述第二图案化掩膜层为掩膜，从所述开口刻蚀所述衬底，以在所述第一沟槽的下方形成第二沟槽。
在一些实施例中，在所述衬底上形成第二图案化掩膜层，包括：所述第二图案化掩膜层的高度和所述凸起结构的高度的比值的范围在3至5之间；在形成所述第二沟槽之后，剩余的所述第二图案化掩膜层的高度大于所述凸起结构的高度。
在一些实施例中，所述第一沟槽和所述第二沟槽的数量均为多个，多个所述第一沟槽在所述衬底上分立设置，所述凸起结构位于多个所述第一沟槽的周边区域，多个所述第二沟槽对应形成于多个所述第一沟槽的下方。
在一些实施例中，覆盖所述凸起结构侧壁的所述第二图案化掩膜层的宽度的范围在1μm至5μm之间。
在一些实施例中，所述凸起结构和所述第二沟槽的数量均为多个，多个所述凸起结构在所述衬底上分立设置，多个所述凸起结构之间的间隙构成所述第一沟槽，多个所述第二沟槽形成于所述第一沟槽的下方。
在一些实施例中，在所述衬底上形成第二图案化掩膜层之前，还包括：
刻蚀所述衬底，在所述凸起结构上形成至少一个第三沟槽，所述第三沟槽从所述凸起结构的上表面延伸至所述凸起结构的内部，所述第三沟槽的深度小于等于所述第一沟槽的深度；
在所述衬底上形成第二图案化掩膜层，还包括：形成所述第二图案化掩膜层，所述第二图案化掩膜层填充所述第三沟槽。
在一些实施例中，在形成所述第二沟槽之后，所述方法还包括：
形成导电材料层，所述导电材料层填充所述第二沟槽和所述第一沟槽并覆盖所述凸起结构；
去除所述凸起结构，并去除填充所述第一沟槽以及覆盖所述凸起结构的导电材料层，以形成导电层，所述导电层填充所述第二沟槽。
本公开还提供一种半导体结构，包括：
衬底；
第一沟槽，位于所述衬底上，所述衬底未形成所述第一沟槽的区域构成凸起结构；
第二图案化掩膜层，所述第二图案化掩膜层至少覆盖所述凸起结构的侧壁和上表面，所述第二图案化掩膜层上形成有开口，所述开口暴露所述第一沟槽的部分底面。
在一些实施例中，所述第二图案化掩膜层的高度和所述凸起结构的高度的比值的范围在3至5之间。
在一些实施例中，所述半导体结构还包括：至少一个第三沟槽，从所述凸起结构的上表面延伸至所述凸起结构的内部，所述第三沟槽的深度小于等于所述第一沟槽的深度，所述第二图案化掩膜层填充所述第三沟槽。
本公开实施例提供的半导体结构及其制造方法，其中，所述制造方法包括：提供衬底，在所述衬底上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀所述衬底，以形成第一沟槽，所述衬底未被刻蚀的区域构成凸起结构；在所述衬底上形成第二图案化掩膜层，所述第二图案化掩膜层至少覆盖所述凸起结构的侧壁和上表面，所述第二图案化掩膜层上形成有开口，所述开口暴露所述第一沟槽的部分底面；以所述第二图案化掩膜层为掩膜，从所述开口刻蚀所述衬底，以在所述第一沟槽的下方形成第二沟槽。本公开实施例首先在衬底上形成凸起结构，接着形成第二图案化掩膜层，第二图案化掩膜层覆盖凸起结构的侧壁，一方面增大了第二图案化掩膜层和衬底的接触面积，另一方面，由于凸起结构的存在，降低了第二图案化掩膜层覆盖凸起结构上表面的部分的高度，同时凸起结构对第二图案化掩膜层起到良好的支撑作用，如此，提高了第二图案化掩膜层的机械稳定性，避免或缓解了第二图案化掩膜层发生倒塌、脱落或者断裂。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书以及附图变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制造方法的流程框图；
图2至图9为本公开实施例提供的半导体结构的制造方法的工艺流程图；
图10a至图12b为本公开另一实施例提供的半导体结构的制造方法的工艺流程图；
图13至图15为本公开再一实施例提供的半导体结构的制造方法的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在半导体制造工艺中，通常需要在衬底上形成具有较大高度的光刻胶图案层，接着，以该光刻胶图案层为掩膜刻蚀衬底，以将光刻胶图案层的图形转移到衬底上。
然而，随着半导体结构不断朝着小型化、高集成度的方向发展，当制程微缩时，由于光刻胶图案层的高度较大，且局部区域(例如图形区域)与衬底的接触面积较小，会导致光刻胶图案层会在局部区域出现倒塌、脱落、断裂等情况，影响后续图形转移精度，进而降低半导体结构性能。
基于此，提出了本公开实施例的以下技术方案。下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
本公开实施例提供了一种半导体结构的制造方法，如图1所示，方法包括以下步骤：
步骤S101、提供衬底，在衬底上形成第一图案化掩膜层，以第一图案化掩膜层为掩膜刻蚀衬底，以形成第一沟槽，衬底未被刻蚀的区域构成凸起结构；
步骤S102、在衬底上形成第二图案化掩膜层，第二图案化掩膜层至少覆盖凸起结构的侧壁和上表面，第二图案化掩膜层上形成有开口，开口暴露第一沟槽的部分底面；
步骤S103、以第二图案化掩膜层为掩膜，从开口刻蚀衬底，以在第一沟槽的下方形成第二沟槽。
图2至图9为本公开实施例提供的半导体结构的制造方法的工艺流程图；图10a至图12b为本公开另一实施例提供的半导体结构的制造方法的工艺流程图；图13至图15为本公开再一实施例提供的半导体结构的制造方法的工艺流程图；其中，图3a、图5a、图7a、图10a、图11a、图12a为半导体结构在制造过程中的俯视示意图，图3b、图5b、图7b、图10b、图11b、图12b分别为沿图3a、图5a、图7a、图10a、图11a、图12a中的线AA′截取的剖面结构示意图。下面，结合图2至图15对本公开实施例的半导体结构的制造方法再做进一步详细的说明。
首先，执行步骤S101，如图2以及图3a至图3b所示，提供衬底10，在衬底10上形成第一图案化掩膜层11，以第一图案化掩膜层11为掩膜刻蚀衬底10，以形成第一沟槽T1，衬底10未被刻蚀的区域构成凸起结构12。
衬底10可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。衬底10内可以具有字线、位线、有源区、隔离结构以及接触层等结构。在一具体实施例中，衬底10为硅衬底，硅衬底可经掺杂或未经掺杂。在一些实施例中，衬底10还包括形成在衬底10上的器件结构、层间介质层、位于层间介质层内的互连层等结构。
第一图案化掩膜层11的材料可以是光刻胶。但不限于此，第一图案化掩膜层11的材料还可以为其他能够用作图案转移的材料，例如还可以是旋涂硬掩膜层，例如非晶碳层或非晶硅层等。
如图3a所示，在一实施例中，第一沟槽T1的数量为多个，多个第一沟槽T1在衬底10上分立设置，凸起结构12位于多个第一沟槽T1的周边区域。
后续将在每一第一沟槽T1的下方对应形成第二沟槽T2(参见图6)，在实际操作中，可以根据后续需要形成的第二沟槽T2(参见图6)的排布方式确定第一沟槽T1的排布方式。图3a中示出的第一沟槽T1沿第一方向和第二方向呈阵列排布，第一方向和第二方向垂直或斜交。但不限于此，多个第一沟槽T1还可以具有其他的排布方式，例如沿任意方向呈线性排布，或者呈不规则排布方式。
图3a中示出的第一沟槽T1的水平截面的形状是圆形，但不限于此，第一沟槽T1的水平截面的形状还可以是其他形状，例如，矩形、椭圆形等。
接下来，执行步骤S102，如图4、图5a至图5b所示，在衬底10上形成第二图案化掩膜层13，第二图案化掩膜层13至少覆盖凸起结构12的侧壁和上表面，第二图案化掩膜层13上形成有开口S，开口S暴露第一沟槽T1的部分底面。
具体的，在衬底10上形成第二图案化掩膜层13，包括：
形成第一膜层13′，第一膜层13′覆盖凸起结构12的侧壁和上表面，并填充第一沟槽T1；
刻蚀第一膜层13′形成贯穿第一膜层13′的开口S，以形成第二图案化掩膜层13。
在一些实施例中，第一膜层13′的材料包括光刻胶，通过对第一膜层13′执行曝光显影工艺以形成第二图案化掩膜层13。但不限于此，第一膜层13′的材料还可以为其他能够用作图案转移的材料，例如还可以是旋涂硬掩膜层，例如非晶碳层或非晶硅层等。
图5a中示出的开口S的水平截面的形状是圆形，但不限于此，开口S的水平截面的形状还可以是其他形状，例如，矩形、椭圆形等。
在后续工艺中，可以以第二图案化掩膜层13为掩膜，从开口S刻蚀衬底10，以将第二图案化掩膜层13的图案转移至衬底10上。本公开实施例首先在衬底10上形成凸起结构12，接着形成第二图案化掩膜层13，第二图案化掩膜层13覆盖凸起结构12的侧壁和上表面，一方面增大了第二图案化掩膜层13和衬底10的接触面积，另一方面，由于凸起结构12的存在，降低了第二图案化掩膜层13覆盖凸起结构12上表面的部分的高度，同时凸起结构12对第二图案化掩膜层13起到良好的支撑作用，如此，提高了第二图案化掩膜层13的机械稳定性，避免或缓解了第二图案化掩膜层13发生倒塌、脱落或者断裂，提高后续图案转移的精度。
可以理解的，凸起结构12的高度越高，凸起结构12对第二图案化掩膜层13的支撑作用越好，提高第二图案化掩膜层13的机械稳定性的效果越好；但是，凸起结构12的高度不能过高，凸起结构12的高度过高，第二图案化掩膜层13覆盖凸起结构12上表面的部分的高度较低，在以第二图案化掩膜层13为掩膜刻蚀衬底10的过程中，容易暴露出凸起结构12的上表面，进而可能会过刻蚀凸起结构12并破坏位于凸起结构12下方的其他结构，从而降低图形转移精度。在一实施例中，第二图案化掩膜层13的高度H1和凸起结构12的高度H2的比值的范围在3至5之间(包括端点值)，例如3.5、4、4.5等。
如图5a所示，在一实施例中，第一沟槽T1和开口S的数量均为多个，多个开口S对应暴露多个第一沟槽T1的底面。在该实施例中，凸起结构12为在衬底10上连续延伸的结构，凸起结构12的机械稳定性较强，如此，对第二图案化掩膜层13的支撑效果更好，增加了第二图案化掩膜层13的机械稳定性。
继续参见图5a和图5b，在一实施例中，覆盖凸起结构12侧壁的第二图案化掩膜层13的宽度L不宜过小或过大，宽度L过小，第二图案化掩膜层13和凸起结构12的侧壁结合的牢固性较差，位于凸起结构12侧壁上的第二图案化掩膜层13容易发生脱落或断裂；宽度L过大，位于相邻的第一沟槽T1之间的凸起结构12的宽度较小，影响凸起结构12的机械稳定性和凸起结构12对第二图案化掩膜层13的支撑效果。在一具体实施例中，覆盖凸起结构12侧壁的第二图案化掩膜层13的宽度的范围在1μm至5μm之间(包括端点值)，例如2μm、3μm、4μm等。
接下来，执行步骤S103，如图6所示，以第二图案化掩膜层13为掩膜，从开口S刻蚀衬底10，以在第一沟槽T1的下方形成第二沟槽T2。
再次参见图6，在一些实施例中，以第二图案化掩膜层13为掩膜，从开口S刻蚀衬底10的过程中，会同时刻蚀掉部分第二图案化掩膜层13，剩余的第二图案化掩膜层13定义为第二膜层13″。本公开实施例中，在形成第二沟槽T2之前，通过设置第二图案化掩膜层13的高度H1和凸起结构12的高度H2的比值的范围在3至5之间，使得在形成第二沟槽T2之后，剩余的第二图案化掩膜层13(第二膜层13″)的高度大于凸起结构12的高度，也就是说，在刻蚀衬底10形成第二沟槽T2的过程中，第二图案化掩膜层13始终覆盖凸起结构12的表面和位于凸起结构12两侧的部分衬底10的表面，从而对凸起结构12和衬底10起到良好的保护作用。
接着，如图7a至图7b所示，方法还包括：去除第二膜层13″。
本公开实施例中，凸起结构12对第二图案化掩膜层13起到良好支撑作用，从而允许在衬底10上形成具有较大高度的第二图案化掩膜层13，进而允许形成具有较大深度的第二沟槽T2。如图7a所示，在一实施例中，第二沟槽T2的数量为多个，多个第二沟槽T2对应形成在多个第一沟槽T1的下方。
接下来，如图8至图9所示，在形成第二沟槽T2之后，方法还包括：
形成导电材料层14′，导电材料层14′填充第二沟槽T2和第一沟槽T1并覆盖凸起结构12；
去除凸起结构12，并去除填充第一沟槽T1以及覆盖凸起结构12的导电材料层14′，以形成导电层14，导电层14填充第二沟槽T2。
在实际操作中，可以通过如下方法形成导电层14：首先，形成晶种材料层(未图示)，晶种材料层(未图示)覆盖第二沟槽T2的内壁和凸起结构12的表面；接着，形成填充第二沟槽T2和第一沟槽T1并覆盖凸起结构12的主体材料层(未图示)，晶种材料层(未图示)和主体材料层(未图示)构成导电材料层14′；接着，去除覆盖凸起结构12的表面的晶种材料层(未图示)以形成晶种层(未图示)，并去除填充第一沟槽T1以及覆盖凸起结构12的主体材料层(未图示)，以形成主体层(未图示)，晶种层(未图示)和主体层(未图示)构成导电层14。
导电材料层14′可以使用化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射等工艺形成，例如，首先通过化学气相沉积工艺形成晶种材料层(未图示)，接着通过电镀工艺形成主体材料层(未图示)。导电材料层14′的材料包括铜。
在一些实施例中，在形成导电层14之前，还可以在第二沟槽T2的内壁形成绝缘层(未图示)，用于电隔离衬底10和导电层14，并在绝缘层(未图示)和导电层14之间形成阻挡层(未图示)，用于防止导电层14中的金属进入衬底10内。
本公开实施例提供的形成第二沟槽T2并在第二沟槽T2内形成导电层14的方法可以用于制造硅通孔，导电层14可以用于传输电信号，并通过导电层14来实现半导体芯片之间的信号传输。但不限于此，第二沟槽T2还可以是电容孔，并可以在第二沟槽内形成用于存储数据的电容结构，或者，还可以在第二沟槽内填充介质层以在衬底10内形成用于隔离器件结构的深沟槽隔离。
图3a至图3b中示出的凸起结构12为在衬底10上连续延伸的结构。但不限于此，如图10a至图10b所示，在本公开另一实施例中，凸起结构12的数量为多个，多个凸起结构12在衬底10上分立设置，多个凸起结构12之间的间隙构成第一沟槽T1，即第一沟槽T1在衬底10上连续延伸，并在衬底10上限定出多个分立的凸起结构12。
图10a中示出的凸起结构12的水平截面的形状是矩形，但不限于此，凸起结构12的水平截面的形状还可以是其他形状，例如，圆形、椭圆形等。
接下来，如图11a至图11b所示，在衬底10上形成第二图案化掩膜层13，第二图案化掩膜层13至少覆盖凸起结构12的侧壁和上表面，第二图案化掩膜层13上形成有开口S，开口S暴露第一沟槽T1的部分底面。
具体的，第二图案化掩膜层13覆盖多个凸起结构12的侧壁和上表面，如此增加了第二图案化掩膜层13和凸起结构12的侧壁的接触面积，提高了第二图案化掩膜层13的机械稳定性。
后续将从开口S刻蚀衬底10以形成第二沟槽T2，在实际操作中，可以根据需要形成的第二沟槽T2的排布方式确定开口S的排布方式。在一些实施例中，在开口S的排布方向上，相邻的两个开口S之间设置有至少一个凸起结构12，如此，增加了第二图案化掩膜层13在开口S的排列方向上的机械稳定性，更好的避免或缓解第二图案化掩膜层13发生倒塌、脱落或者断裂。如图11a所示，在一具体实施例中，多个开口S沿第一方向和第二方向呈阵列排布，在第一方向和/或第二方向上，相邻的两个开口S之间至少设置有一个凸起结构12。但不限于此，开口S还可以沿任意方向呈线性排布，或者呈无规则排布。
接下来，如图12a至图12b所示，以第二图案化掩膜层13为掩膜，从开口S刻蚀衬底10，以在第一沟槽T1的下方形成第二沟槽T2。在一些实施例中，在形成第二沟槽T2之后，还去除了剩余的第二图案化掩膜层13。
接下来，在图12b的基础上，对图12b所示的结构执行如图8至图9所示的步骤，在第二沟槽T2内形成导电层14。
如图13所示，在本公开再一实施例中，在衬底10上形成第二图案化掩膜层13之前，还包括：刻蚀衬底10，在凸起结构12上形成至少一个第三沟槽T3，第三沟槽T3从凸起结构12的上表面延伸至凸起结构12的内部，第三沟槽T3的深度小于或等于第一沟槽T1的深度。
在一实施例中，可以在凸起结构12上形成多个第三沟槽T3。在实际操作中，可以在形成第一沟槽T1之前或之后形成第三沟槽T3。当第一沟槽T1和第三沟槽T3的深度相同时，可以在同一步骤中形成第三沟槽T3和第一沟槽T1。
接下来，如图14所示，在衬底10上形成第二图案化掩膜层13，还包括：形成第二图案化掩膜层13，第二图案化掩膜层13填充第三沟槽T3。如此，进一步增加了第二图案化掩膜层13和凸起结构12的接触面积，从而进一步增大了第二图案化掩膜层13的机械稳定性。
接下来，如图15所示，以第二图案化掩膜层13为掩膜，从开口S刻蚀衬底10，以在第一沟槽T1的下方形成第二沟槽T2。
接下来，在图15的基础上，对图15所示的结构执行如图7至图9所示的步骤，在第二沟槽T2内形成导电层14。
应当说明的是，本领域技术人员能够对上述步骤顺序之间进行可能的变换而并不离开本公开的保护范围。
本公开还提供一种半导体结构，如图5a至图5b所示，半导体结构包括：衬底10；第一沟槽T1，位于衬底10上，衬底10未形成第一沟槽T1的区域构成凸起结构12；第二图案化掩膜层13，第二图案化掩膜层13至少覆盖凸起结构12的侧壁和上表面，第二图案化掩膜层13上形成有开口S，开口S暴露第一沟槽T1的部分底面。
衬底10可以为半导体衬底，并且可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。衬底10内可以具有字线、位线、有源区、隔离结构以及接触层等结构。在一具体实施例中，衬底10为硅衬底，硅衬底可经掺杂或未经掺杂。在一些实施例中，衬底10还包括形成在衬底10上的器件结构、层间介质层、位于层间介质层内的互连层等结构。
在实际操作中，可以通过对衬底10执行刻蚀工艺形成第一沟槽T1，衬底10未被刻蚀的区域构成凸起结构12。参见图3a，在一实施例中，第一沟槽T1的数量为多个，多个第一沟槽T1在衬底10上分立设置，凸起结构12位于多个第一沟槽T1的周边区域，凸起结构12为在衬底10上连续延伸的结构。
图5a中示出的第一沟槽T1沿第一方向和第二方向呈阵列排布，第一方向和第二方向垂直或斜交。但不限于此，多个第一沟槽T1还可以具有其他的排布方式，例如沿任意方向呈线性排布，或者呈不规则排布方式。
图5a中示出的第一沟槽T1的水平截面的形状是圆形，但不限于此，第一沟槽T1的水平截面的形状还可以是其他形状，例如，矩形、椭圆形等。
在实际操作中，可以通过如下方式形成第二图案化掩膜层13：首先，形成第一膜层，第一膜层覆盖凸起结构12的侧壁和上表面，并填充第一沟槽T1；接着，刻蚀第一膜层形成贯穿第一膜层的开口S，以形成第二图案化掩膜层13。在一些实施例中，第二图案化掩膜层13的材料包括光刻胶。但不限于此，第二图案化掩膜层13的材料还可以为其他能够用作图案转移的材料，例如还可以是旋涂硬掩膜层，例如非晶碳层或非晶硅层等。
在一实施例中，开口S的数量为多个，多个开口S对应暴露多个第一沟槽T1的底面。图5a中示出的开口S的水平截面的形状是圆形，但不限于此，开口S的水平截面的形状还可以是其他形状，例如，矩形、椭圆形等。
在后续工艺中，可以以第二图案化掩膜层13为掩膜，从开口S刻蚀衬底10形成第二沟槽，以将第二图案化掩膜层13的图案转移至衬底10上。本公开实施例首先在衬底10上形成凸起结构12，接着形成第二图案化掩膜层13，第二图案化掩膜层13覆盖凸起结构12的侧壁和上表面，一方面增大了第二图案化掩膜层13和衬底10的接触面积，另一方面，由于凸起结构12的存在，降低了第二图案化掩膜层13覆盖凸起结构12上表面的部分的高度，同时凸起结构12对第二图案化掩膜层13起到良好的支撑作用，如此，提高了第二图案化掩膜层13的机械稳定性，避免或缓解了第二图案化掩膜层13发生倒塌、脱落或者断裂，提高后续图案转移的精度。
可以理解的，凸起结构12的高度越高，凸起结构12对第二图案化掩膜层13的支撑作用越好，提高第二图案化掩膜层13的机械稳定性的效果越好；但是，凸起结构12的高度不能过高，凸起结构12的高度过高，第二图案化掩膜层13覆盖凸起结构12上表面的部分的高度较低，在以第二图案化掩膜层13为掩膜刻蚀衬底10的过程中，容易暴露凸起结构12的上表面，进而可能会过刻蚀凸起结构12并破坏位于凸起结构12下方的其他结构，从而降低图形转移精度。在一实施例中，第二图案化掩膜层13的高度H1和凸起结构12的高度H2的比值的范围在3至5之间(包括端点值)，例如3.5、4、4.5等。
在一实施例中，凸起结构12为在衬底10上连续延伸的结构，凸起结构12的机械稳定性较强，如此，对第二图案化掩膜层13的支撑效果更好，增加了第二图案化掩膜层13的机械稳定性。
如图5a所示，在一实施例中，覆盖凸起结构12侧壁的第二图案化掩膜层13的宽度L不宜过小或过大，宽度L过小，第二图案化掩膜层13和凸起结构12的侧壁结合的牢固性较差，位于凸起结构12侧壁上的第二图案化掩膜层13容易发生脱落或断裂；宽度L过大，位于相邻的第一沟槽T1之间的凸起结构12的宽度较小，影响凸起结构12的机械稳定性和凸起结构12对第二图案化掩膜层13的支撑效果。在一具体实施例中，覆盖凸起结构12侧壁的第二图案化掩膜层13的宽度的范围在1μm至5μm之间(包括端点值)，例如2μm、3μm、4μm等。
图5a至图5b中示出的凸起结构12为在衬底10上连续延伸的结构。但不限于此，如图11a至图11b所示，在本公开另一实施例中，凸起结构12的数量为多个，多个凸起结构12在衬底10上分立设置，多个凸起结构12之间的间隙构成第一沟槽T1，即第一沟槽T1在衬底10上连续延伸，并在衬底10上限定出多个分立的凸起结构12。
图11a中示出的凸起结构12的水平截面的形状是矩形，但不限于此，凸起结构12的水平截面的形状还可以是其他形状，例如，圆形、椭圆形等。
第二图案化掩膜层13覆盖多个凸起结构12的侧壁和上表面，如此增加了第二图案化掩膜层13和凸起结构12的侧壁的接触面积，提高了第二图案化掩膜层13的机械稳定性。
后续将从开口S刻蚀衬底10以形成第二沟槽，在实际操作中，可以根据需要形成的第二沟槽的排布方式确定开口S的排布方式。在一些实施例中，在开口S的排布方向上，相邻的两个开口S之间设置有至少一个凸起结构12，如此，增加了第二图案化掩膜层13在开口S的排列方向上的机械稳定性，更好的避免或缓解第二图案化掩膜层13发生倒塌、脱落或者断裂。如图11a所示，在一具体实施例中，多个开口S沿第一方向和第二方向呈阵列排布，在第一方向和/或第二方向上，相邻的两个开口S之间至少设置有一个凸起结构12。但不限于此，开口S还可以沿任意方向呈线性排布，或者呈无规则排布。
如图14所示，在本公开再一实施例中，半导体结构还包括：至少一个第三沟槽T3，从凸起结构12的上表面延伸至凸起结构12的内部，第三沟槽T3的深度小于或等于第一沟槽T1的深度，第二图案化掩膜层13填充第三沟槽T3，如此，进一步增加了第二图案化掩膜层13和凸起结构12的接触面积，从而进一步增大了第二图案化掩膜层13的机械稳定性。
在一实施例中，可以在凸起结构12上形成多个第三沟槽T3。在实际操作中，可以在形成第一沟槽T1之前或之后形成第三沟槽T3。当第一沟槽T1和第三沟槽T3的深度相同时，可以在同一步骤中形成第三沟槽T3和第一沟槽T1。
本公开实施例中，凸起结构12对第二图案化掩膜层13起到良好支撑作用，从而允许在衬底10上形成具有较大高度的第二图案化掩膜层13，进而允许在衬底10内形成具有较大深度的第二沟槽。
在实际操作中，将第二图案化掩膜层13的图案转移至衬底10上，以形成第二沟槽之后，还可以在第二沟槽内填充导电层，导电层可以用于传输电信号，并通过导电层来实现半导体芯片之间的信号传输。但不限于此，第二沟槽还可以是电容孔，并可以在第二沟槽内形成用于存储数据的电容结构，或者，还可以在第二沟槽内填充介质层以在衬底10内形成用于隔离器件结构的深沟槽隔离。
应当说明的是，以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底，在所述衬底上形成第一图案化掩膜层，以所述第一图案化掩膜层为掩膜刻蚀所述衬底，以形成第一沟槽，所述衬底未被刻蚀的区域构成凸起结构；
在所述衬底上形成第二图案化掩膜层，所述第二图案化掩膜层至少覆盖所述凸起结构的侧壁和上表面，所述第二图案化掩膜层上形成有开口，所述开口暴露所述第一沟槽的部分底面；
以所述第二图案化掩膜层为掩膜，从所述开口刻蚀所述衬底，以在所述第一沟槽的下方形成第二沟槽。
2.根据权利要求1所述的制造方法，其特征在于，在所述衬底上形成第二图案化掩膜层，包括：所述第二图案化掩膜层的高度和所述凸起结构的高度的比值的范围在3至5之间；在形成所述第二沟槽之后，剩余的所述第二图案化掩膜层的高度大于所述凸起结构的高度。
3.根据权利要求1所述的制造方法，其特征在于，所述第一沟槽和所述第二沟槽的数量均为多个，多个所述第一沟槽在所述衬底上分立设置，所述凸起结构位于多个所述第一沟槽的周边区域，多个所述第二沟槽对应形成于多个所述第一沟槽的下方。
4.根据权利要求3所述的制造方法，其特征在于，覆盖所述凸起结构侧壁的所述第二图案化掩膜层的宽度的范围在1μm至5μm之间。
5.根据权利要求1所述的制造方法，其特征在于，所述凸起结构和所述第二沟槽的数量均为多个，多个所述凸起结构在所述衬底上分立设置，多个所述凸起结构之间的间隙构成所述第一沟槽，多个所述第二沟槽形成于所述第一沟槽的下方。
6.根据权利要求1所述的制造方法，其特征在于，在所述衬底上形成第二图案化掩膜层之前，还包括：
刻蚀所述衬底，在所述凸起结构上形成至少一个第三沟槽，所述第三沟槽从所述凸起结构的上表面延伸至所述凸起结构的内部，所述第三沟槽的深度小于等于所述第一沟槽的深度；
在所述衬底上形成第二图案化掩膜层，还包括：形成所述第二图案化掩膜层，所述第二图案化掩膜层填充所述第三沟槽。
7.根据权利要求1所述的制造方法，其特征在于，在形成所述第二沟槽之后，所述方法还包括：
形成导电材料层，所述导电材料层填充所述第二沟槽和所述第一沟槽并覆盖所述凸起结构；
去除所述凸起结构，并去除填充所述第一沟槽以及覆盖所述凸起结构的导电材料层，以形成导电层，所述导电层填充所述第二沟槽。
8.一种半导体结构，其特征在于，包括：
衬底；
第一沟槽，位于所述衬底上，所述衬底未形成所述第一沟槽的区域构成凸起结构；
第二图案化掩膜层，所述第二图案化掩膜层至少覆盖所述凸起结构的侧壁和上表面，所述第二图案化掩膜层上形成有开口，所述开口暴露所述第一沟槽的部分底面。
9.根据权利要求8所述的半导体结构，其特征在于，所述第二图案化掩膜层的高度和所述凸起结构的高度的比值的范围在3至5之间。
10.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：至少一个第三沟槽，从所述凸起结构的上表面延伸至所述凸起结构的内部，所述第三沟槽的深度小于等于所述第一沟槽的深度，所述第二图案化掩膜层填充所述第三沟槽。
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