CN116825850B - 一种集成esd保护器件的分离栅沟槽mos器件及工艺 - Google Patents
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Abstract
本发明提供一种集成ESD保护器件的分离栅沟槽MOS器件及工艺，集成ESD保护器件的分离栅沟槽MOS器件一方面实现了横向TVS双向晶体管与分离栅沟槽MOS器件的单片集成，另一方面还通过外延工艺集成了一颗漏源垂直型ESD保护二极管。这样一来，该器件在使用时完全不需要设计师考虑较为困难的漏源ESD保护问题；由于横向TVS双向晶体管为双向大电流TVS结构且寄生电容可控制在10pF量级，因此该分离栅沟槽MOS器件的栅极抗ESD或浪涌能力极强，同时其开关频率与损耗也不会受到很大影响。本申请提出的分离栅沟槽MOS器件，十分适用于各类高可靠的高速开关应用，也能够有效防止驱动时的EMI问题。
Description
技术领域
本发明属于微电子技术领域，尤其是一种集成ESD保护器件的分离栅沟槽MOS器件。
背景技术
分离栅沟槽MOS器件和普通沟槽MOS器件相比，其开关损耗更低，结电容更小，米勒平台窄，内阻低；随着手机快充、电动汽车、无刷电机和锂电池的兴起，中压MOSFET的需求越来越大，中压功率器件开始蓬勃发展，因其巨大的市场份额，国内外诸多厂商在相应的新技术研发上不断加大投入；分离栅沟槽MOS器件作为中压MOSFET的代表，被作为开关器件广泛应用于电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件。
然而，分离栅沟槽MOS器件依然存在ESD能力不足，面对浪涌时容易被损毁的可靠性问题。为了增加分离栅沟槽MOS器件的ESD与浪涌能力，一般做法是在其周围外挂分立的TVS器件或集成多晶硅二极管实现最基本的ESD保护；但这样就涉及到器件的选型，板级电路复杂，焊接可靠性，以及成本增加等问题。
发明内容
为解决现有技术中的至少一个技术问题，本发明实施例提供一种集成ESD保护器件的分离栅沟槽MOS器件及工艺，通过结构与工艺改进，在分离栅沟槽MOS器件的漏源之间集成了一颗可用于ESD保护的垂直型ESD保护二极管，同时在更加脆弱的分离栅沟槽MOS器件的栅源之间集成了一颗高性能NPN晶体管双向浪涌保护TVS器件，单颗MOS器件就能够具有较强的ESD与浪涌防护能力，且单颗芯片面积不会增加太多。为实现以上技术目的，本发明实施例采用的技术方案是：
第一方面，本发明实施例提供了一种集成ESD保护器件的分离栅沟槽MOS器件，包括N+衬底，位于N+衬底上方的N型外延层；N型外延层背离N+衬底的表面为第一主面，N+衬底背离N型外延层的表面为第二主面；
在第一主面至N型外延层体内设有栅极沟槽和隔离沟槽，其中隔离沟槽的数量为三根，间隔并列设置于栅极沟槽一侧；隔离沟槽的内壁和底部设有沟槽氧化层，隔离沟槽中填充有隔离沟槽多晶硅；在栅极沟槽底部和内壁下部设有栅极沟槽氧化层，在栅极沟槽的内壁上部设有栅氧化层；在栅极沟槽中自下而上设有分离栅多晶硅和栅极多晶硅，在分离栅多晶硅和栅极多晶硅之间夹设有中间介质层；中间介质层上方的栅极多晶硅两侧为栅氧化层；在栅氧化层侧的N型外延层顶部设有P型体区，在P型体区表面设有相切的第一类N+区和第一类P+区；在两个相邻的隔离沟槽之间的N型外延层顶部设有一P型阱区，P型阱区的表面注入有第一类P+区；第一类P+区的宽度小于等于两个相邻隔离沟槽之间的距离；在另两个相邻隔离沟槽之间的N型外延层顶部设有P型的齐纳区，在齐纳区的表面注入有两个第一类N+区；
在第一主面设有绝缘介质层，在所有的第一类N+区和第一类P+区以及栅极多晶硅上设有通孔，所述通孔穿过绝缘介质层；P型体区内的第一类N+区和第一类P+区、P型阱区101内的第一类P+区和齐纳区内的一个第一类N+区通过通孔与第一类金属导线相连，构成整个器件的源极；齐纳区内的另一个第一类N+区通过通孔与第二类金属导线相连，并在器件表面通过绕线连接栅极多晶硅构成整个器件的栅极；
在第二主面设有背面金属作为整个器件的漏极；在第一主面的第一类金属导线和第二类金属导线的上方制作有钝化层，钝化层分别在源极，栅极处进行开孔并引出电极。
进一步地，P型体区的深度小于栅氧化层的深度。
进一步地，P型阱区的深度大于P型体区的深度。
进一步地，齐纳区的深度大于P型阱区的深度。
第二方面，本发明实施例提供了一种集成ESD保护器件的分离栅沟槽MOS器件的制作工艺，包括以下步骤：
步骤S1，提供N+衬底，并在N+衬底上生长N型外延；
步骤S2，在N型外延层刻蚀形成隔离沟槽，热氧化形成沟槽氧化层，填充隔离沟槽多晶硅；CMP研磨；
步骤S3，在N型外延层刻蚀形成栅极沟槽，热氧化形成栅极沟槽氧化层，填充多晶硅形成分离栅多晶硅，回刻，淀积中间介质层，栅氧化形成栅氧化层，填充栅极多晶硅；CMP研磨；
步骤S4，通过P型离子注入并共同退火，形成P型体区、P型阱区和齐纳区；
步骤S5，通过N+、P+离子注入形成第一类N+区和第一类P+区；淀积绝缘介质层；刻通孔，制作第一主面的金属层，包括第一类金属导线和第二类金属导线，制作第二主面的金属层，包括背面金属；淀积钝化层并开孔。
进一步地，步骤S4中，P型体区、P型阱区和齐纳区离子注入剂量不同。
本发明实施例提供的技术方案带来的有益效果是：本申请提出的分离栅沟槽MOS器件的栅极抗ESD或浪涌能力极强，同时其开关频率与损耗也不会受到很大影响。本申请提出的分离栅沟槽MOS器件，十分适用于各类高可靠的高速开关应用，也能够有效防止驱动时的EMI问题。
附图说明
图1为本发明实施例中的分离栅沟槽MOS器件结构示意图。
图2为本发明实施例中的分离栅沟槽MOS器件等效电路图。
图3a为本发明实施例中的制作隔离沟槽和隔离沟槽多晶硅示意图。
图3b为本发明实施例中的制作栅极沟槽、分离栅多晶硅和栅极多晶硅示意图。
图3c为本发明实施例中的制作P型体区、P型阱区和齐纳区示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
在本发明实施例的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
如图1所示，本发明实施例提出的一种集成ESD保护器件的分离栅沟槽MOS器件，包括N+衬底000，位于N+衬底000上方的N型外延层001；N型外延层001背离N+衬底000的表面为第一主面，N+衬底000背离N型外延层001的表面为第二主面；
在第一主面至N型外延层001体内设有栅极沟槽201a和隔离沟槽202a，其中隔离沟槽202a的数量为三根，间隔并列设置于栅极沟槽201a一侧；隔离沟槽202a的内壁和底部设有沟槽氧化层202，隔离沟槽202a中填充有隔离沟槽多晶硅301；在栅极沟槽201a底部和内壁下部设有栅极沟槽氧化层201，在栅极沟槽201a的内壁上部设有栅氧化层204；在栅极沟槽201a中自下而上设有分离栅多晶硅300和栅极多晶硅302，在分离栅多晶硅300和栅极多晶硅302之间夹设有中间介质层203；中间介质层203上方的栅极多晶硅302两侧为栅氧化层204；在栅氧化层204侧的N型外延层001顶部设有P型体区100，在P型体区100表面设有相切的第一类N+区002和第一类P+区103；在两个相邻的隔离沟槽202a之间的N型外延层001顶部设有一P型阱区101，P型阱区101的表面注入有第一类P+区103；第一类P+区103的宽度小于等于两个相邻隔离沟槽202a之间的距离；在另两个相邻隔离沟槽202a之间的N型外延层001顶部设有P型的齐纳区102(Zener区)，在齐纳区102的表面注入有两个第一类N+区002；
在第一主面设有绝缘介质层200，在所有的第一类N+区002和第一类P+区103以及栅极多晶硅上设有通孔403，所述通孔403穿过绝缘介质层200；需要说明的是，在本实施例中，为了表述简便，未画出栅极引出沟槽，以及栅极引出沟槽中填充的栅极多晶硅，栅极引出沟槽中的栅极多晶硅与栅极沟槽201a中的栅极多晶硅302相连，都视作栅极多晶硅；P型体区100内的第一类N+区002和第一类P+区103、P型阱区101内的第一类P+区103和齐纳区102内的一个第一类N+区002通过通孔403与第一类金属导线400相连，构成整个器件的源极；齐纳区102内的另一个第一类N+区002通过通孔403与第二类金属导线402相连，并在器件表面通过绕线连接栅极多晶硅构成整个器件的栅极；
在第二主面设有背面金属401作为整个器件的漏极；在第一主面的第一类金属导线400和第二类金属导线402的上方制作有钝化层500，钝化层500分别在源极，栅极处进行开孔并引出电极。
进一步地，P型体区100的深度小于栅氧化层204的深度，以保证沟道的正常开启。
进一步地，P型阱区101由于剂量更高，在相同退火条件下，其深度一般来说会大于P型体区100的深度；
进一步地，齐纳区102由于剂量进一步提高，高于P型阱区101，其结深深度会进一步加深，大于P型阱区101的深度；
本申请提出的集成ESD保护器件的分离栅沟槽MOS器件的等效电路如图2所示，包括三个器件：NMOS器件02，P型体区100与源极相连，ESD二极管03的N区与NMOS器件02漏极相连，P区与NMOS器件02源极相连，基区浮空对称NPN三极管01的两端分别接NMOS器件02的栅极和源极，基区浮空对称NPN三极管01作为双向浪涌保护TVS器件；
本发明实施例还提出了一种集成ESD保护器件的分离栅沟槽MOS器件的制作工艺，包括以下步骤：
步骤S1，提供N+衬底000，并在N+衬底000上生长N型外延层001；
步骤S2，在N型外延层001刻蚀形成隔离沟槽202a，热氧化形成沟槽氧化层202，填充隔离沟槽多晶硅301；CMP研磨；
以上步骤S1、S2参见图3a；
步骤S3，在N型外延层001刻蚀形成栅极沟槽201a，热氧化形成栅极沟槽氧化层201，填充多晶硅形成分离栅多晶硅300，回刻，淀积中间介质层203，栅氧化形成栅氧化层204，填充栅极多晶硅302；CMP研磨；
以上步骤S3参见图3b；
步骤S4，通过P型离子注入并共同退火，形成P型体区100、P型阱区101和齐纳区102；
此步骤中， P型体区100、P型阱区101和齐纳区102离子注入剂量可以不同；
以上步骤S4参见图3c；
步骤S5，通过N+、P+离子注入形成第一类N+区002和第一类P+区103；淀积绝缘介质层200；刻通孔403，制作第一主面的金属层，包括第一类金属导线400和第二类金属导线402，制作第二主面的金属层，包括背面金属401；淀积钝化层500并开孔。
以上步骤S5参见图1。
以上实施例提出的集成ESD保护器件的分离栅沟槽MOS器件，一方面实现了横向TVS双向晶体管与分离栅沟槽MOS器件的单片集成，另一方面还通过外延工艺集成了一颗漏源垂直型ESD保护二极管。这样一来，该器件在使用时完全不需要设计师考虑较为困难的漏源ESD保护问题；由于横向TVS双向晶体管为双向大电流TVS结构且寄生电容可控制在10pF量级，因此该分离栅沟槽MOS器件的栅极抗ESD或浪涌能力极强，同时其开关频率与损耗也不会受到很大影响。本申请提出的分离栅沟槽MOS器件，十分适用于各类高可靠的高速开关应用，也能够有效防止驱动时的EMI问题。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (6)
1.一种集成ESD保护器件的分离栅沟槽MOS器件，包括N+衬底(000)，位于N+衬底(000)上方的N型外延层(001)；N型外延层(001)背离N+衬底(000)的表面为第一主面，N+衬底(000)背离N型外延层(001)的表面为第二主面；其特征在于，
在第一主面至N型外延层(001)体内设有栅极沟槽(201a)和隔离沟槽(202a)，其中隔离沟槽(202a)的数量为三根，间隔并列设置于栅极沟槽(201a)一侧；隔离沟槽(202a)的内壁和底部设有沟槽氧化层(202)，隔离沟槽(202a)中填充有隔离沟槽多晶硅(301)；在栅极沟槽(201a)底部和内壁下部设有栅极沟槽氧化层(201)，在栅极沟槽(201a)的内壁上部设有栅氧化层(204)；在栅极沟槽(201a)中自下而上设有分离栅多晶硅(300)和栅极多晶硅(302)，在分离栅多晶硅(300)和栅极多晶硅(302)之间夹设有中间介质层(203)；中间介质层(203)上方的栅极多晶硅(302)两侧为栅氧化层(204)；在栅氧化层(204)侧的N型外延层(001)顶部设有P型体区(100)，在P型体区(100)表面设有相切的第一类N+区(002)和第一类P+区(103)；在两个相邻的隔离沟槽(202a)之间的N型外延层(001)顶部设有一P型阱区(101)，P型阱区(101)的表面注入有第一类P+区(103)；第一类P+区(103)的宽度小于等于两个相邻隔离沟槽(202a)之间的距离；在另两个相邻隔离沟槽(202a)之间的N型外延层(001)顶部设有P型的齐纳区(102)，在齐纳区(102)的表面注入有两个第一类N+区(002)；
在第一主面设有绝缘介质层(200)，在所有的第一类N+区(002)和第一类P+区(103)以及栅极多晶硅上设有通孔(403)，所述通孔(403)穿过绝缘介质层(200)；P型体区(100)内的第一类N+区(002)和第一类P+区(103)、P型阱区(101)内的第一类P+区(103)和齐纳区(102)内的一个第一类N+区(002)通过通孔(403)与第一类金属导线(400)相连，构成整个器件的源极；齐纳区(102)内的另一个第一类N+区(002)通过通孔(403)与第二类金属导线(402)相连，并在器件表面通过绕线连接栅极多晶硅构成整个器件的栅极；
在第二主面设有背面金属(401)作为整个器件的漏极；在第一主面的第一类金属导线(400)和第二类金属导线(402)的上方制作有钝化层(500)，钝化层(500)分别在源极，栅极处进行开孔并引出电极。
2.如权利要求1所述的集成ESD保护器件的分离栅沟槽MOS器件，其特征在于，
P型体区(100)的深度小于栅氧化层(204)的深度。
3.如权利要求1所述的集成ESD保护器件的分离栅沟槽MOS器件，其特征在于，
P型阱区(101)的深度大于P型体区(100)的深度。
4.如权利要求1所述的集成ESD保护器件的分离栅沟槽MOS器件，其特征在于，
齐纳区(102)的深度大于P型阱区(101)的深度。
5.一种如权利要求1～4中任一项所述的集成ESD保护器件的分离栅沟槽MOS器件的制作工艺，其特征在于，包括以下步骤：
步骤S1，提供N+衬底(000)，并在N+衬底(000)上生长N型外延层(001)；
步骤S2，在N型外延层(001)刻蚀形成隔离沟槽(202a)，热氧化形成沟槽氧化层(202)，填充隔离沟槽多晶硅(301)；CMP研磨；
步骤S3，在N型外延层(001)刻蚀形成栅极沟槽(201a)，热氧化形成栅极沟槽氧化层(201)，填充多晶硅形成分离栅多晶硅(300)，回刻，淀积中间介质层(203)，栅氧化形成栅氧化层(204)，填充栅极多晶硅(302)；CMP研磨；
步骤S4，通过P型离子注入并共同退火，形成P型体区(100)、P型阱区(101)和齐纳区(102)；
步骤S5，通过N+、P+离子注入形成第一类N+区(002)和第一类P+区(103)；淀积绝缘介质层(200)；刻通孔(403)，制作第一主面的金属层，包括第一类金属导线(400)和第二类金属导线(402)，制作第二主面的金属层，包括背面金属(401)；淀积钝化层(500)并开孔。
6.如权利要求5所述的集成ESD保护器件的分离栅沟槽MOS器件的制作工艺，其特征在于，
步骤S4中，P型体区(100)、P型阱区(101)和齐纳区(102)离子注入剂量不同。
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- 2023-08-25 CN CN202311076280.XA patent/CN116825850B/zh active Active
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