CN116799070B - 具有三重resurf结构的分离栅沟槽MOS器件及工艺 - Google Patents
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Abstract
本发明提供一种具有三重resurf结构的分离栅沟槽MOS器件及工艺；本申请提出的具有三重resurf结构的分离栅沟槽MOS器件通过在分离栅沟槽MOS器件中实现triple resurf结构，在相同耐压下大大降低了器件的比导通电阻，降低了器件的导通损耗。由于分离栅结构本身就对漂移区具有辅助耗尽能力，因此该器件相当于在分离栅沟槽基础上由triple resurf又进行了一次辅助耗尽，在相同耐压下，比传统分离栅沟槽MOS器件具有更低的导通电阻；该器件实现的工艺为多次外延，通过多次外延与多次埋层注入工艺能够实现较为精确的Ptop层，且随着外延次数的增加，Ptop层形貌将越理想，器件的性能将更加优异。
Description
技术领域
本发明涉及半导体技术领域，尤其是一种具有三重resurf结构的分离栅沟槽MOS器件及工艺。
背景技术
分离栅沟槽MOS器件和普通沟槽MOS器件相比，其开关损耗更低，结电容更小，米勒平台窄，相同电压下的导通电阻低，具有良好的开关特性与较低的导通损耗；随着手机快充、电动汽车、无刷电机和锂电池的兴起，中压MOSFET的需求越来越大，中压功率器件开始蓬勃发展；分离栅沟槽MOS器件作为中压MOSFET的代表，被作为开关器件广泛应用于电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件，其比导通电阻是十分重要的参数。
然而，由于分离栅沟槽MOS器件分离栅的存在，相比于传统VDMOS其漂移区在高压下耗尽的更深，这本身就降低了分离栅沟槽MOS器件的比导通电阻；为了进一步降低分离栅沟槽MOS器件的比导通电阻，需要在其漂移区中设计三重resurf结构。三重resurf即tripleresurf；resurf即降低表面电场。
发明内容
为解决现有技术中的至少一个技术问题，本发明实施例提供一种具有三重resurf结构的分离栅沟槽MOS器件及工艺，在相同耐压下大大降低了器件的比导通电阻，降低了器件的导通损耗。为实现以上技术目的，本发明实施例采用的技术方案是：
第一方面，本发明实施例提供了一种具有三重resurf结构的分离栅沟槽MOS器件，包括：N+衬底，位于N+衬底上方的N型外延层；N型外延层背离N+衬底的表面为第一主面，N+衬底背离N型外延层的表面为第二主面；
在N型外延层中设有从第一主面至体内的第一类沟槽；在第一类沟槽中，下半部中间位置设有分离栅多晶硅，分离栅多晶硅的两侧与下侧为分离栅氧化层；分离栅多晶硅的上侧设有垫积氧化层，垫积氧化层的正上方中间位置设有栅极多晶硅；栅极多晶硅两侧设有栅氧化层；
在第一类沟槽以外的左右两侧的N型外延层中，分别制作有Ptop层；Ptop层与第一类沟槽之间间隔一个距离；
在N型外延层顶部非第一类沟槽的其它区域，设有P型体区；P型体区的底部与Ptop层间隔一个距离；在第一类沟槽左侧的P型体区表面，设有自左到右的第一类P+区和第一类N+区；在第一类沟槽右侧的P型体区表面，设有自右到左的第一类P+区和第一类N+区；
在第一主面设有绝缘介质层和正面金属层；其中正面金属层包括第一类正面金属和第二类正面金属，第一类正面金属通过穿透绝缘介质层的通孔连接所有P型体区中的第一类P+区和第一类N+区，以及分离栅多晶硅，作为器件源极；第二类正面金属通过穿透绝缘介质层的通孔连接栅极多晶硅，作为器件栅极；在绝缘介质层上还设有钝化层；钝化层在源极和栅极分别开孔；
在第二主面设有背面金属层，作为器件漏极。
进一步地，Ptop层与第一类沟槽之间的距离为0.5～2微米。
进一步地，Ptop层的宽度为0.5～1微米。
进一步地，Ptop层的长度与分离栅多晶硅相当。
进一步地，P型体区的底部与Ptop层间隔的距离为0.8～1.5微米。
进一步地，第一类沟槽下方设有第三条Ptop层；所述第三条Ptop层与第一类沟槽左右两侧的Ptop层与第一类沟槽的距离相同。
第二方面，本发明实施例提供了一种如上文所述的具有三重resurf结构的分离栅沟槽MOS器件的制作工艺，包括以下步骤：
步骤S1，提供N+衬底，并在N+衬底上外延生长第一外延层，并进行第一次P埋层注入，得到第一P埋层；
步骤S2，外延生长第二外延层，再进行第二次P埋层注入，得到第二P埋层；
步骤S3，重复以上的生长外延层和P埋层注入，得到垂直叠加的多个外延层，以及两列垂直叠加的多个P埋层；
步骤S4，在垂直叠加的多个外延层上再次外延生长厚外延层，形成器件的N型外延层；
步骤S5，在N型外延层的两列垂直叠加的多个P埋层的中间位置刻蚀形成第一类沟槽；第一类沟槽左右两侧的Ptop层分别包括一列垂直叠加的多个P埋层；
步骤S6，第一类沟槽氧化形成分离栅氧化层，在第一类沟槽中填充导电多晶硅；
步骤S7，第一类沟槽中填充导电多晶硅后，进行回刻，形成分离栅多晶硅；
步骤S8，垫积分离栅多晶硅上方的垫积氧化层，第一类沟槽上部侧壁氧化形成栅氧化层；填充导电多晶硅并CMP，形成栅极多晶硅；
步骤S9，通过P型离子注入并退火，形成P型体区；通过N+、P+离子注入形成第一类N+区和第一类P+区；
步骤S10，垫积绝缘介质层，刻蚀通孔，淀积正面金属层，刻蚀形成第一类正面金属和第二类正面金属；制作钝化层并开孔；制作背面金属层。
进一步地，在进行第一次P埋层注入得到第一P埋层PBL1时，再进行一次P型高能离子注入从而形成N型外延层下部的第三条Ptop层。
本发明实施例提供的技术方案带来的有益效果是：本申请提出的，能够在漂移区实现更深的耗尽，大大提升其静态特性的同时开关特性不会受到影响，在相同耐压下，比传统分离栅沟槽MOS器件具有更低的比导通电阻，是一种十分具有量产价值的分离栅沟槽MOS器件结构，可广泛用于各类场合。
附图说明
图1为本发明实施例一中的分离栅沟槽MOS器件结构示意图。
图2为本发明实施例一中的外延生长第一外延层N-epi1，并进行第一次P埋层注入示意图。
图3为本发明实施例一中的外延生长第二外延层N-epi2，再进行第二次P埋层注入示意图。
图4为本发明实施例一中的外延生长第二外延层N-epi3，再进行第三次P埋层注入示意图。
图5为本发明实施例一中的外延生长厚外延层N-epi7，形成器件的N型外延层示意图。
图6为本发明实施例一中的刻蚀形成第一类沟槽示意图。
图7为本发明实施例一中的在第一类沟槽氧化形成分离栅氧化层，填充导电多晶硅示意图。
图8为本发明实施例一中的回刻形成分离栅多晶硅示意图。
图9为本发明实施例一中的垫积氧化层，第一类沟槽0上部侧壁氧化形成栅氧化层；填充导电多晶硅并CMP示意图。
图10为本发明实施例一中的离子注入形成P型体区，形成第一类N+区和第一类P+区示意图。
图11为本发明实施例二中的分离栅沟槽MOS器件结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
在本发明实施例的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例一；
实施例一提出一种具有三重resurf结构的分离栅沟槽MOS器件（以下简称器件），如图1所示，包括：N+衬底000，位于N+衬底000上方的N型外延层001；N型外延层001背离N+衬底000的表面为第一主面，N+衬底000背离N型外延层001的表面为第二主面；
在N型外延层001中设有从第一主面至体内的第一类沟槽020；在第一类沟槽020中，下半部中间位置设有分离栅多晶硅022，分离栅多晶硅022的两侧与下侧为分离栅氧化层021；分离栅多晶硅022的上侧设有垫积氧化层023，垫积氧化层023的正上方中间位置设有栅极多晶硅025；栅极多晶硅025两侧设有栅氧化层024；
在第一类沟槽020以外的左右两侧的N型外延层001中，分别制作有Ptop层012；Ptop层012与第一类沟槽020之间间隔一个距离；
在N型外延层001顶部非第一类沟槽020的其它区域，设有P型体区010；P型体区010的底部与Ptop层012间隔一个距离；在第一类沟槽020左侧的P型体区010表面，设有自左到右的第一类P+区011和第一类N+区002；在第一类沟槽020右侧的P型体区010表面，设有自右到左的第一类P+区011和第一类N+区002；
在第一主面设有绝缘介质层030和正面金属层032；其中正面金属层032包括第一类正面金属和第二类正面金属，第一类正面金属通过穿透绝缘介质层030的通孔031连接所有P型体区010中的第一类P+区011和第一类N+区002，以及分离栅多晶硅022，作为器件源极；第二类正面金属通过穿透绝缘介质层030的通孔031连接栅极多晶硅025，作为器件栅极；在器件的版图上，第一类正面金属和第二类正面金属并不重合，以便分别引出源极和栅极，特此说明；在绝缘介质层030上还设有钝化层040；钝化层040在源极和栅极分别开孔；
在第二主面设有背面金属层033，作为器件漏极。
具体地，Ptop层012与第一类沟槽020之间的距离为0.5～2微米；
具体地，Ptop层012的宽度为0.5～1微米；
具体地，Ptop层012的长度与分离栅多晶硅022相当；
具体地，P型体区010的底部与Ptop层012间隔的距离为0.8～1.5微米；
本申请提出的一种具有三重resurf结构的分离栅沟槽MOS器件的制作工艺，包括以下步骤：
步骤S1，提供N+衬底000，并在N+衬底000上外延生长第一外延层N-epi1，并进行第一次P埋层注入，得到第一P埋层PBL1；参见图2；
步骤S2，外延生长第二外延层N-epi2，再进行第二次P埋层注入，得到第二P埋层PBL2；参见图3；
步骤S3，重复以上的生长外延层和P埋层注入，得到垂直叠加的六个外延层N-epi1、N-epi2.......N-epi6，以及两列垂直叠加的六个P埋层PBL1、PBL2.......PBL6；参见图4、图5；根据实际情况，本步骤下N-epi的层数不一定为6层，可根据外延工艺的参数适当调整；
步骤S4，在垂直叠加的六个外延层N-epi1、N-epi2.......N-epi6上再次外延生长厚外延层N-epi7，形成器件的N型外延层001；参见图5；根据实际情况，N-epi的最大层数不一定为7层，而是根据步骤S3中的层数而确定；
步骤S5，在N型外延层001的两列垂直叠加的六个P埋层PBL1、PBL2.......PBL6的中间位置刻蚀形成第一类沟槽020；第一类沟槽020左右两侧的Ptop层012分别包括一列垂直叠加的六个P埋层PBL1、PBL2.......PBL6；参见图6；
步骤S6，第一类沟槽020氧化形成分离栅氧化层021，在第一类沟槽020中填充导电多晶硅；参见图7；
步骤S7，第一类沟槽020中填充导电多晶硅后，进行回刻，形成分离栅多晶硅022；参见图8；
步骤S8，垫积分离栅多晶硅022上方的垫积氧化层023，第一类沟槽020上部侧壁氧化形成栅氧化层024；填充导电多晶硅并CMP，形成栅极多晶硅025；参见图9；
步骤S9，通过P型离子注入并退火，形成P型体区010；通过N+、P+离子注入形成第一类N+区002和第一类P+区011；如图10所示；
步骤S10，垫积绝缘介质层030，刻蚀通孔031，淀积正面金属层032，刻蚀形成第一类正面金属和第二类正面金属；制作钝化层040并开孔；制作背面金属层033；如图1所示。
本申请的主要工作原理为：当高电压加载在器件漏极与源极之间，该器件由于分离栅也会接地，因此分离栅与侧方的漂移区会产生辅助耗尽作用，但由于本申请的结构采用了三重resurf（Triple resurf）结构的Ptop层，Ptop层还会对漂移区进行进一步的辅助耗尽（相比常规分离栅沟槽MOS，本申请器件漂移区相当于多了一次耗尽），因此本申请在实现相同耐压时可以进一步调高N外延层的浓度，从而进一步降低比导通电阻。
实施例二，参见图11；
在实施例一的基础上，在第一类沟槽020下方设有第三条Ptop层；所述第三条Ptop层与第一类沟槽020左右两侧的Ptop层与第一类沟槽020的距离相同；
第一类沟槽020下方的第三条Ptop层用于辅助该部分漂移区的耗尽。
在工艺上，与实施例一不同的是，在进行第一次P埋层注入得到第一P埋层PBL1时，再进行一次P型高能离子注入从而形成N型外延层下部的第三条Ptop层。
本申请提出的具有三重resurf结构的分离栅沟槽MOS器件通过在分离栅沟槽MOS器件中实现triple resurf结构，在相同耐压下大大降低了器件的比导通电阻，降低了器件的导通损耗。由于分离栅结构本身就对漂移区具有辅助耗尽能力，因此该器件相当于在分离栅沟槽基础上由triple resurf又进行了一次辅助耗尽，在相同耐压下，比传统分离栅沟槽MOS器件具有更低的导通电阻；该器件实现的工艺为多次外延，通过多次外延与多次埋层注入工艺能够实现较为精确的Ptop层，且随着外延次数的增加，Ptop层形貌将越理想，器件的性能将更加优异。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (7)
1.一种具有三重resurf结构的分离栅沟槽MOS器件，包括：N+衬底(000)，位于N+衬底(000)上方的N型外延层(001)；N型外延层(001)背离N+衬底(000)的表面为第一主面，N+衬底(000)背离N型外延层(001)的表面为第二主面；其特征在于，
在N型外延层(001)中设有从第一主面至体内的第一类沟槽(020)；在第一类沟槽(020)中，下半部中间位置设有分离栅多晶硅(022)，分离栅多晶硅(022)的两侧与下侧为分离栅氧化层(021)；分离栅多晶硅(022)的上侧设有垫积氧化层(023)，垫积氧化层(023)的正上方中间位置设有栅极多晶硅(025)；栅极多晶硅(025)两侧设有栅氧化层(024)；
在第一类沟槽(020)以外的左右两侧的N型外延层(001)中，分别制作有Ptop层(012)；Ptop层(012)与第一类沟槽(020)之间间隔一个距离；
在N型外延层(001)顶部非第一类沟槽(020)的其它区域，设有P型体区(010)；P型体区(010)的底部与Ptop层(012)间隔一个距离；在第一类沟槽(020)左侧的P型体区(010)表面，设有自左到右的第一类P+区(011)和第一类N+区(002)；在第一类沟槽(020)右侧的P型体区(010)表面，设有自右到左的第一类P+区(011)和第一类N+区(002)；
在第一主面设有绝缘介质层(030)和正面金属层(032)；其中正面金属层(032)包括第一类正面金属和第二类正面金属，第一类正面金属通过穿透绝缘介质层(030)的通孔(031)连接所有P型体区(010)中的第一类P+区(011)和第一类N+区(002)，以及分离栅多晶硅(022)，作为器件源极；第二类正面金属通过穿透绝缘介质层(030)的通孔(031)连接栅极多晶硅(025)，作为器件栅极；在绝缘介质层(030)上还设有钝化层(040)；钝化层(040)在源极和栅极分别开孔；
在第二主面设有背面金属层(033)，作为器件漏极；
P型体区(010)的底部与Ptop层(012)间隔的距离为0.8～1.5微米。
2.如权利要求1所述的具有三重resurf结构的分离栅沟槽MOS器件，其特征在于，
Ptop层(012)与第一类沟槽(020)之间的距离为0.5～2微米。
3.如权利要求1所述的具有三重resurf结构的分离栅沟槽MOS器件，其特征在于，
Ptop层(012)的宽度为0.5～1微米。
4.如权利要求1所述的具有三重resurf结构的分离栅沟槽MOS器件，其特征在于，
Ptop层(012)的长度与分离栅多晶硅(022)相当。
5.如权利要求1所述的具有三重resurf结构的分离栅沟槽MOS器件，其特征在于，
第一类沟槽(020)下方设有第三条Ptop层；所述第三条Ptop层与第一类沟槽(020)左右两侧的Ptop层与第一类沟槽(020)的距离相同。
6.一种如权利要求1～4中任一项所述的具有三重resurf结构的分离栅沟槽MOS器件的制作工艺，其特征在于，包括以下步骤：
步骤S1，提供N+衬底(000)，并在N+衬底(000)上外延生长第一外延层，并进行第一次P埋层注入，得到第一P埋层；
步骤S2，外延生长第二外延层，再进行第二次P埋层注入，得到第二P埋层；
步骤S3，重复以上的生长外延层和P埋层注入，得到垂直叠加的多个外延层，以及两列垂直叠加的多个P埋层；
步骤S4，在垂直叠加的多个外延层上再次外延生长厚外延层，形成器件的N型外延层(001)；
步骤S5，在N型外延层(001)的两列垂直叠加的多个P埋层的中间位置刻蚀形成第一类沟槽(020)；第一类沟槽(020)左右两侧的Ptop层(012)分别包括一列垂直叠加的多个P埋层；
步骤S6，第一类沟槽(020)氧化形成分离栅氧化层(021)，在第一类沟槽(020)中填充导电多晶硅；
步骤S7，第一类沟槽(020)中填充导电多晶硅后，进行回刻，形成分离栅多晶硅(022)；
步骤S8，垫积分离栅多晶硅(022)上方的垫积氧化层(023)，第一类沟槽(020)上部侧壁氧化形成栅氧化层(024)；填充导电多晶硅并CMP，形成栅极多晶硅(025)；
步骤S9，通过P型离子注入并退火，形成P型体区(010)；通过N+、P+离子注入形成第一类N+区(002)和第一类P+区(011)；
步骤S10，垫积绝缘介质层(030)，刻蚀通孔(031)，淀积正面金属层(032)，刻蚀形成第一类正面金属和第二类正面金属；制作钝化层(040)并开孔；制作背面金属层(033)。
7.如权利要求6所述的具有三重resurf结构的分离栅沟槽MOS器件的制作工艺，其特征在于，
在进行第一次P埋层注入得到第一P埋层PBL1时，再进行一次P型高能离子注入从而形成N型外延层下部的第三条Ptop层。
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