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CN114823668A - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

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CN114823668A CN202210273113.3A CN202210273113A CN114823668A CN 114823668 A CN114823668 A CN 114823668A CN 202210273113 A CN202210273113 A CN 202210273113A CN 114823668 A CN114823668 A CN 114823668A
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李永亮
赵飞
陈安澜
张佳熠
殷华湘
罗军
王文武
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Institute of Microelectronics of CAS
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Abstract

本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于避免沟道释放后具有较大栅极长度的环栅晶体管的沟道存在弯曲或粘连问题，降低在同一衬底上实现集成电路中具有较大栅极长度的晶体管与其余的环栅晶体管的制造难度。所述半导体器件包括：衬底、鳍式场效应晶体管和环栅晶体管。衬底具有第一区域和第二区域。沿着衬底的厚度方向，鳍式场效应晶体管包括的第一沟道具有至少一层叠层。每层叠层包括第一材料层、以及位于第一材料层上的第二材料层。第一材料层和第二材料层所含有的材料不同。环栅晶体管包括的第二沟道具有第二材料层。环栅晶体管的栅极长度小于鳍式场效应晶体管的栅极长度。所述制造方法用于制造上述半导体器件。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
集成电路中往往具有一些栅极长度较大的晶体管。例如：一部分模拟晶体管和/或输入/输出晶体管等。此外，环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当集成电路包括的晶体管为环栅晶体管时，可以提高该集成电路的工作性能。
但是，采用现有的制造方法难以在同一基底上实现具有较大栅极长度的晶体管与集成电路中其余的环栅晶体管的制造。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，用于避免具有较大栅极长度的环栅晶体管在沟道释放后存在沟道弯曲或粘连问题，降低在同一衬底上实现集成电路中具有较大栅极长度的晶体管与其余的环栅晶体管的制造难度。
为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：
衬底；衬底具有第一区域和第二区域。
形成在第一区域上的鳍式场效应晶体管。沿着衬底的厚度方向，鳍式场效应晶体管包括的第一沟道具有至少一层叠层。每层叠层包括第一材料层、以及位于第一材料层上的第二材料层。第一材料层和第二材料层所含有的材料不同。
形成在第二区域上的环栅晶体管。环栅晶体管包括的第二沟道具有第二材料层。环栅晶体管的栅极长度小于鳍式场效应晶体管的栅极长度。
与现有技术相比，本发明提供的半导体器件中，相对于相同长度、且悬空设置的至少一层纳米线或片，因鳍式场效应晶体管的第一沟道为形成在衬底上的鳍状结构，使得第一沟道具有较高的结构稳定性。基于此，即使鳍式场效应晶体管具有的栅极长度大于环栅晶体管具有的栅极长度，也不会在第一沟道释放后出现第一沟道弯曲或第一沟道包括的相邻第一材料层或相邻第二材料层粘连在一起等问题，提高了制造栅极长度较大的晶体管的良率。此外，鳍式场效应晶体管包括的第一沟道具有至少一层叠层。每层叠层包括第一材料层、以及位于第一材料层上的第二材料层。并且，环栅晶体管包括的第二沟道具有第二材料层。基于此，在制造本发明提供的半导体器件的过程中，可以在衬底上形成用于制造上述至少一层叠层的膜层(叠层材料层)。并对该膜层进行图案化处理等操作，可以使得该膜层位于第一区域和第二区域的相应位置上的部分分别形成结构相同的第一沟道和堆叠结构。同时，因第一材料层和第二材料层所含有的材料不同，利于通过对堆叠结构包括的第一材料层的选择性去除来实现对第二沟道具有的第二材料层的释放。也就是说，可以基于同一上述膜层实现对第一沟道和第二沟道的制造，在降低制造成本、以及简化制造流程的同时也降低在同一衬底上实现集成电路中具有较大栅极长度的晶体管与其余的环栅晶体管的制造难度。
本发明实施例还提供了一种半导体器件的制造方法，该半导体器件的制造方法还包括：
提供一衬底。衬底具有第一区域和第二区域。
在第一区域上形成鳍式场效应晶体管、以及在第二区域上形成环栅晶体管。沿着衬底的厚度方向，鳍式场效应晶体管包括的第一沟道具有至少一层叠层。每层叠层包括第一材料层、以及位于第一材料层上的第二材料层。第一材料层和第二材料层所含有的材料不同。环栅晶体管包括的第二沟道具有第二材料层。环栅晶体管的栅极长度小于鳍式场效应晶体管的栅极长度。
与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果与本发明提供的半导体器件具有的有益效果相同，此处不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例中在衬底上形成至少一层叠层材料层后的结构示意图；
图2为本发明实施例中形成第一鳍状结构和第二鳍状结构后的结构示意图；
图3为本发明实施例中形成浅槽隔离后的结构示意图；
图4为本发明实施例中形成第一牺牲栅和第二牺牲栅后的结构示意图；
图5为本发明实施例中形成侧墙后在第一鳍部和第二鳍部处、且沿B-B’向的结构断面图；
图6为本发明实施例中形成第一源区、第一漏区、第二源区和第二漏区后在第一沟道和堆叠结构处、且沿B-B’向的结构断面图；
图7为本发明实施例中形成介电层后的结构示意图；
图8为本发明实施例中同时去除第一牺牲栅和第二牺牲栅后结构沿A-A’向的结构断面图；
图9为本发明实施例中在掩膜层的掩膜作用下形成第一栅介质层和第一栅极后结构沿A-A’向的结构断面图；
图10为本发明实施例中去除位于第二区域上的掩膜层后结构A-A’向的结构断面图；
图11为本发明实施例中形成第二沟道后结构A-A’向的结构断面图；
图12为本发明实施例提供的半导体器件第一种结构沿A-A’向的结构断面图；
图13为图12所示结构的立体图；
图14为图13所示结构在第一沟道和第二沟道处、且沿B-B’向的结构断面图；
图15为本发明实施例提供的半导体器件第二种结构沿A-A’向的结构断面图；
图16为本发明实施例中在掩膜层的掩膜作用下形成第二沟道后的结构沿A-A’向的结构断面图；
图17为本发明实施例中在掩膜层的掩膜作用下形成第二栅介质层和第二栅极后结构沿A-A’向的结构断面图；
图18为本发明实施例中去除位于第一区域上的掩膜层后结构沿A-A’向的结构断面图；
图19为本发明实施例中在掩膜层的掩膜作用下形成第二沟道、并去除掩膜层后的结构沿A-A’向的结构断面图；
图20为本发明实施例提供的半导体器件的制造方法流程图。
附图标记：11为衬底，111为第一区域，112为第二区域，12为叠层材料层，121为叠层，1211为第一材料层，1212为第二材料层，13为第一鳍状结构，131为第一鳍部，14为第二鳍状结构，141为第二鳍部，15为浅槽隔离，16为源区形成区，17为漏区形成区，18为过渡区，19为第一牺牲栅，20为第二牺牲栅，21为侧墙，22为介电层，23为第一源区，24为第一漏区，25为第二源区，26为第二漏区，27为第一沟道，28为堆叠结构，29为掩膜层，30为第一栅介质层，301为栅氧化层，302为栅绝缘层，31为第一栅极，32为第二沟道，33为第二栅介质层，34为第二栅极。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
集成电路中往往具有一些栅极长度较大的晶体管。例如：一部分模拟晶体管和/或输入/输出晶体管等。此外，环栅晶体管相对于平面晶体管和鳍式场效应晶体管具有较高的栅控能力等优势，因此当集成电路所包括的各个晶体管为环栅晶体管时，可以提高该集成电路的工作性能。
但是，采用现有的制造方法在基底上制造栅长较大的环栅晶体管存在技术挑战。具体的，在基底上形成包括至少一层叠层材料层的鳍部。每层叠层材料层包括牺牲层、以及位于牺牲层上的沟道层。该鳍部具有源区形成区、漏区形成区、以及位于源区形成区和漏区形成区之间的过渡区。接着形成至少覆盖在过渡区外周的牺牲栅。并对源区形成区和漏区形成区进行处理，以获得环栅晶体管具有的源区和漏区。然后形成覆盖在衬底上的介电层，该介电层的顶部与牺牲栅的顶部平齐。去除牺牲栅，暴露出鳍部具有的过渡区。因所制造的环栅晶体管的栅极长度较大，故上述过渡区的长度也较大。基于此，在采用湿法刻蚀工艺去除牺牲层位于过渡区内的部分后，因沟道层位于过渡区内的部分较长、以及去除部分牺牲层所释放的空隙较窄，故在腐蚀液和清洗液等的毛细力、以及相邻沟道层之间的应力的作用下容易导致沟道层位于过渡区内的部分出现弯曲或粘连在一起的问题，进而影响具有较大栅极长度的环栅晶体管的良率。而采用干法刻蚀工艺去除牺牲层位于过渡区内的部分存在着刻蚀选择比低、以及容易损伤沟道层位于过渡区内的部分的问题。而采用上述方法制造具有栅极长度较小(例如：栅极长度大于0、且小于等于150nm)的环栅晶体管则不易出现上述问题。由此可见，采用现有的制造方法难以在同一基底上实现具有较大栅极长度的晶体管与集成电路中其余的环栅晶体管的制造。
为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中，具有相对较大栅极长度的晶体管为鳍式场效应晶体管，以防止在第一沟道释放后出现第一沟道弯曲或第一沟道包括的相邻第一材料层和相邻第二材料层粘连在一起等问题。并且，第一沟道具有层叠在一起的至少一层第一材料层和第二材料层，以及第二沟道具有第二材料层，利于基于同一叠层材料层实现对第一沟道和第二沟道的制造，在降低制造成本、以及简化制造流程的同时也降低在同一衬底上实现集成电路中具有较大栅极长度的晶体管与其余的环栅晶体管的制造难度。
如图12至图15所示，本发明实施例提供了一种半导体器件。该半导体器件包括：衬底11、鳍式场效应晶体管和环栅晶体管。其中，根据应用场景的不同，上述鳍式场效应晶体管和环栅晶体管在集成电路中所发挥的作用并不相同。具体的，鳍式场效应晶体管和环栅晶体管在集成电路中的工作类型可以根据实际需求进行设置。示例性的，从所处理的信号类型方面来讲，上述鳍式场效应晶体管可以为模拟晶体管。从所能实现的功能方面来讲，上述鳍式场效应晶体管可以为输入/输出晶体管或核心晶体管等。上述环栅晶体管可以为核心晶体管等。
如图12至图15所示，上述衬底11具有第一区域111和第二区域112。鳍式场效应晶体管形成在第一区域111上。沿着衬底11的厚度方向，鳍式场效应晶体管包括的第一沟道27具有至少一层叠层121。每层叠层121包括第一材料层1211、以及位于第一材料层1211上的第二材料层1212。第一材料层1211和第二材料层1212所含有的材料不同。环栅晶体管形成在第二区域112上。环栅晶体管包括的第二沟道32具有第二材料层1212。环栅晶体管的栅极长度小于鳍式场效应晶体管的栅极长度。
具体来说，上述衬底可以为硅衬底、绝缘体上硅衬底、锗硅衬底、锗衬底等任一半导体衬底。上述衬底具有的第一区域为形成上述鳍式场效应晶体管对应的区域，因此第一区域在衬底上的位置和数量可以分别根据实际应用场景中对鳍式场效应晶体管在衬底上的形成位置和数量的要求进行设置，此处不做具体限定。衬底具有的第二区域为形成上述环栅晶体管对应的区域，因此第二区域在衬底上的位置和数量可以分别根据实际应用场景中对环栅晶体管在衬底上的形成位置和数量的要求进行设置，此处不做具体限定。
在一些情况下，如图12至图15所示，上述衬底11上还形成有用于限定有源区的浅槽隔离15。浅槽隔离15所含有的材料可以为SiN、Si3N4、SiO2或SiCO等绝缘材料。
对于上述鳍式场效应晶体管和环栅晶体管来说，第一沟道具有的叠层的层数和规格、以及第二沟道具有的纳米线或片的层数和规格可以根据实际需求进行设置。其中，如图1至图19所示，第一沟道27具有的叠层121的层数可以等于第二沟道32具有的纳米线或片的层数。在此情况下，可以基于同一叠层材料层12来制造形成第一沟道27和第二沟道32，降低半导体器件的制造难度、以及简化半导体器件的制造流程。当然，第一沟道具有的叠层的层数也可以与第二沟道具有的纳米线或片的层数不同。此外，上述第一材料层和第二材料层所含有的材料为半导体材料，二者具体所含有材料可以根据实际需求进行设置。示例性的，第一材料层所含有的材料可以为Si1-xGex；其中，0≤x≤1。第二材料层所含有的材料可以为Si1-yGey；其中，0≤y≤1、且∣x-y∣≥0.2。在该情况下，第一材料层和第二材料层中Ge含量的具体差值可以根据实际需求进行设置。可以想到的是，第一材料层和第二材料层中Ge含量的差值越大，二者的刻蚀选择比越大。相应的，如图8至图19所示，在通过去除堆叠结构28包括的第一材料层1211的方式使得堆叠结构28包括的第二材料层1212形成第二沟道32的情况下，利于防止第二沟道32受到刻蚀、清洗等操作的影响，提高环栅晶体管的良率。例如：第一材料层所含有的材料可以为Si，第二材料层所含有的材料可以为Si0.5Ge0.5。又例如：第一材料层所含有的材料可以为Si0.75Ge0.25，第二材料层所含有的材料可以为Si0.2Ge0.8。
至于鳍式场效应晶体管和环栅晶体管的栅极长度可以根据实际应用场景设置，只要能够应用至本发明实施例提供的半导体器件中即可。示例性的，上述环栅晶体管的栅极长度大于0、且小于等于150nm。基于此，如图8至图19所示，在通过去除堆叠结构28包括的第一材料层1211的方式释放其包括的第二材料层1212以形成第二沟道32的情况下，因环栅晶体管具有的第二栅介质层33和第二栅极34依次环绕在第二沟道32的外周，同时，第二沟道32具有的第二材料层1212的长度也较小，利于防止第二沟道32具有的第二材料层1212在释放过程中因长度较大而造成弯曲或粘连在一起的现象，提高环栅晶体管的良率。当然，在实际应用场景中上述第二沟道具有的相邻两层第二材料层的间距、第二材料层与衬底的间距、以及第二材料层的宽度等因素均会影响造成第二材料层弯曲、以及粘连在一起的作用力(如前文所述的腐蚀液和清洗液等毛细力)的大小，故在确保第二材料层不会发生上述弯曲等现象的前提下，除了将环栅晶体管的栅极长度设置为大于0、且小于等于150nm的任一数值外，还可以根据实际应用场景将其设置为大于150nm的其他合适数值，此处不做具体限定。
在实际的应用过程中，如图12至图15所示，上述鳍式场效应晶体管还包括第一源区23、第一漏区24、第一栅介质层30和第一栅极31。第一沟道27位于第一源区23和第一漏区24之间、且分别与第一源区23和第一漏区24接触。第一栅介质层30和第一栅极31至少依次形成在第一沟道27的外周。其中，第一栅介质层30还可以形成在衬底11位于第一区域111的部分上。上述环栅晶体管还包括第二源区25、第二漏区26、第二栅介质层33和第二栅极34。第二沟道32位于第二源区25和第二漏区26之间、且分别与第二源区25和第二漏区26接触。第二栅介质层33和第二栅极34至少依次环绕在第二沟道32的外周。其中，第二栅介质层33还可以形成在衬底11位于第二区域112的部分上。
具体来说，上述第一源区、第一漏区、第二源区和第二漏区可以为Si、Ge等半导体材料。其中，上述四者所含有的材料可以彼此相同，也可以任意两者、三者或四者不同。上述第一栅介质层和第二栅介质层所含有的材料可以为氧化硅、氮化硅或碳氧化硅等介电常数较低的绝缘材料，也可以为HfO2、ZrO2、TiO2或Al2O3等介电常数较高的绝缘材料。其中，第一栅介质层和第二栅介质层可以为单层结构，也可以为由至少两层绝缘层所组成的叠层结构。第一栅介质层和第二栅介质层所含有的材料和厚度可以相同，也可以不同。具体的，上述第一栅介质层和第二栅介质层的具体结构、所含有的材料和厚度可以根据实际应用场景来设置。示例性的，如图15所示，在鳍式场效应晶体管为输入/输出晶体管的情况下，鳍式场效应晶体管包括的第一栅介质层30的厚度大于环栅晶体管包括的第二栅介质层33的厚度。示例性的，如图15所示，在鳍式场效应晶体管为输入/输出晶体管的情况下，鳍式场效应晶体管包括的第一栅介质层30可以为叠层结构。具体的，第一栅介质层30包括栅氧化层301、以及位于栅氧化层301上的栅绝缘层302。栅氧化层301至少形成在第一沟道27的外周。其中，栅氧化层301所含有的材料可以为氧化硅、氮氧化硅等。栅绝缘层302可以为上述介电常数较高的绝缘材料。二者的厚度可以根据鳍式场效应晶体管的工作电压来设置，此处不做具体限定。
对于第一栅极和第二栅极所含有的材料和规格可以根据实际应用场景设置。例如：第一栅极和第二栅极所含有的材料可以为TiN、TaN或TiSiN等导电材料。具体的，第一栅极和第二栅极所含有的材料和厚度可以相同，也可以不同。
在一些情况下，如图12至图15所示，上述鳍式场效应晶体管和环栅晶体管还可以均具有侧墙21和介电层22。其中，介电层22覆盖在第一区域111和第二区域112上。并且，介电层22覆盖在第一区域111上的部分的顶部与第一栅极31的顶部平齐。介电层22覆盖在第二区域112上的部分的顶部与第二栅极34的顶部平齐。应理解，在制造本发明实施例提供的半导体器件的过程中，如图7至图19所示，介电层22的存在可以在刻蚀第一牺牲栅19、第二牺牲栅20和堆叠结构28包括的第一材料层1211时，保护第一源区23、第一漏区24、第二源区25和第二漏区26不受刻蚀、清洗等操作的影响。具体的，上述介电层22所含有的材料可以为SiO2或SiN等绝缘材料。
对于上述侧墙来说，如图12至图15所示，鳍式场效应晶体管具有的侧墙21可以形成在介电层22与第一栅介质层30和第一栅极31之间。环栅晶体管具有的侧墙21可以至少形成在介电层22与第二栅介质层33和第二栅极34之间。上述侧墙21的存在便于形成鳍式场效应晶体管和环栅晶体管具有的栅堆叠、以及将栅堆叠与后续形成的导电结构隔离开。上述侧墙21所含有的材料为绝缘材料。具体的，上述侧墙21所含有的材料、以及侧墙21的厚度可以根据实际应用场景设计，此处不做具体限定。
由上述内容可知，如图1至图19所示，本发明实施例提供的半导体器件中，因鳍式场效应晶体管的第一沟道27为形成在衬底11上的鳍状结构，使得第一沟道27相对于相同长度、且悬空设置的至少一层纳米线或片具有较高的结构稳定性。基于此，即使鳍式场效应晶体管具有的栅极长度大于环栅晶体管具有的栅极长度，也不会在第一沟道27释放后出现第一沟道27弯曲或第一沟道27包括的相邻两层第一材料层1211或相邻两层第二材料层1212粘连在一起等问题，提高了制造栅极长度较大的晶体管的良率。此外，鳍式场效应晶体管包括的第一沟道27具有至少一层叠层121。每层叠层121包括第一材料层1211、以及位于第一材料层1211上的第二材料层1212。并且，环栅晶体管包括的第二沟道32具有第二材料层1212。基于此，在制造本发明实施例提供的半导体器件的过程中，可以在衬底11上形成用于制造上述至少一层叠层121的膜层(叠层材料层12)。并对该膜层进行图案化处理等操作，可以使得该膜层位于第一区域111和第二区域112的相应位置上的部分分别形成结构相同的第一沟道27和堆叠结构28。同时，因第一材料层1211和第二材料层1212所含有的材料不同，利于通过对堆叠结构28包括的第一材料层1211的选择性去除来实现对第二沟道32具有的第二材料层1212的释放。也就是说，可以基于同一上述膜层实现对第一沟道27和第二沟道32的制造，在降低制造成本、以及简化制造流程的同时也降低在同一衬底上实现集成电路中具有较大栅极长度的晶体管与其余的环栅晶体管的制造难度。
如图20所示，本发明实施例提供了一种半导体器件的制造方法。下文将根据图1至图19示出的操作的立体图或断面图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
首先，提供一衬底。衬底具有第一区域和第二区域。具体的，衬底的材质和结构、以及第一区域和第二区域在衬底上的位置等信息可以参考前文，此处不再赘述。
如图1至图19所示，在第一区域111上形成鳍式场效应晶体管、以及在第二区域112上形成环栅晶体管。沿着衬底11的厚度方向，鳍式场效应晶体管包括的第一沟道27具有至少一层叠层121。每层叠层121包括第一材料层1211、以及位于第一材料层1211上的第二材料层1212。第一材料层1211和第二材料层1212所含有的材料不同。环栅晶体管包括的第二沟道32具有第二材料层1212。环栅晶体管的栅极长度小于鳍式场效应晶体管的栅极长度。
具体的，上述鳍式场效应晶体管和环栅晶体管包括的各个结构、以及各个结构所含有的材料和规格等信息可以参考前文，此处不再赘述。
在一种示例中，上述在第一区域上形成鳍式场效应晶体管、以及在第二区域上形成环栅晶体管可以包括以下步骤：
如图1至图6所示，在第一区域111上形成鳍式场效应晶体管包括的第一源区23、第一漏区24和第一沟道27，以及在第二区域112上形成堆叠结构28与环栅晶体管包括的第二源区25和第二漏区26。第一沟道27位于第一源区23和第一漏区24之间、且分别与第一源区23和第一漏区24接触。堆叠结构28位于第二源区25和第二漏区26之间、且分别与第二源区25和第二漏区26接触。第一沟道27和堆叠结构28均具有至少一层叠层121。
可以理解的是，堆叠结构包括的第二材料层为用于形成第二沟道具有的第二材料层的膜层，因此堆叠结构具有的叠层的层数等于第二沟道具有的第二材料层的层数。此外，可以基于同一膜层(叠层材料层)来制造第一沟道和堆叠结构，以简化半导体器件的制造过程，降低制造成本。当然，也可以基于不同的膜层，分步形成第一沟道和堆叠结构。再者，在鳍式场效应晶体管和环栅晶体管的导电类型相同的情况下，第一源区、第一漏区、第二源区和第二漏区可以采用相同的工艺同时形成，也可以采用不同的工艺分步形成。而在鳍式场效应晶体管和环栅晶体管的导电类型不同的情况下，第一源区、第一漏区、第二源区和第二漏区的制造工艺以及形成的先后顺序可以根据实际应用场景设置，此处不做具体限定。
示例性的，上述在第一区域上形成鳍式场效应晶体管包括的第一源区、第一漏区和第一沟道，以及在第二区域上形成堆叠结构与环栅晶体管包括的第二源区和第二漏区，可以包括以下步骤：
如图1至图3所示，在第一区域111上形成第一鳍部131、以及在第二区域112上形成第二鳍部141。第一鳍部131和第二鳍部141均具有源区形成区16、漏区形成区17、以及位于源区形成区16和漏区形成区17之间的过渡区18。
在实际的应用过程中，如图1所示，可以采用外延生长等工艺，沿着衬底11的厚度方向，在衬底11上形成用于制造第一沟道和堆叠结构的至少一层叠层材料层12。其中，叠层材料层12的层数可以参考第一沟道和堆叠结构具有的叠层的层数进行设置。例如：第一沟道和堆叠结构均具有两层叠层的情况下，需要在衬底11上形成两层叠层材料层12。此外，上述叠层材料层12所含有的材料与第一沟道和堆叠结构具有的叠层所含有的材料相同。如图2所示，接着可以采用光刻和刻蚀工艺自上而下对叠层材料层和衬底11进行刻蚀，以在第一区域111上形成第一鳍状结构13、以及在第二区域112上形成第二鳍状结构14。其中，第一鳍状结构13和第二鳍状结构14的长度延伸方向可以相同、也可以不同。此外，衬底11被刻蚀的深度大于等于浅槽隔离的厚度、且小于衬底11的厚度。最后，如图3所示，可以采用化学气相沉积或物理气相沉积等工艺形成覆盖在第一区域111和第二区域112上的隔离材料(图中未示出)，并依次对隔离材料进行平坦化处理和回刻处理，以在衬底11暴露于第一鳍状结构和第二鳍状结构之外的部分上形成浅槽隔离15。其中，浅槽隔离15所含有的材料可以参考前文，此处不再赘述。第一鳍状结构暴露在浅槽隔离15外的部分为第一鳍部131。第二鳍状结构暴露在浅槽隔离15外的部分为第二鳍部141。此外，可以理解的是，因鳍式场效应晶体管的栅极长度大于环栅晶体管的栅极长度，故在二者包括的第一栅极和第二栅极厚度相同、以及侧墙的厚度也相同，或者上述两方面相差较小的情况下，第一鳍部131具有的过渡区18的长度大于第二鳍部141具有的过渡区18的长度。
如图4所示，形成覆盖在第一鳍部131具有的过渡区外周的第一牺牲栅19、以及形成覆盖在第二鳍部141具有的过渡区外周的第二牺牲栅20。第一牺牲栅19的长度大于第二牺牲栅20的长度。
其中，上述第一牺牲栅的长度延伸方向与第一栅极的长度延伸方向相同。第一牺牲栅的宽度延伸方向不同于第一鳍部的长度延伸方向。上述第二牺牲栅的长度延伸方向与第二栅极的长度延伸方向相同。第二牺牲栅的宽度延伸方向不同于第二鳍部的长度延伸方向。具体的，第一牺牲栅和第二牺牲栅的宽度延伸方向可以相同，也可以不同。优选的，在第一鳍部和第二鳍部的长度延伸方向(B-B’向)相同的情况下，第一牺牲栅和第二牺牲栅的宽度延伸方向(A-A’向)与第一鳍部和第二鳍部的长度延伸方向正交。
此外，如图7至图19所示，后续会在至少去除第一牺牲栅19所释放的栅极形成区内形成第一栅介质层30和第一栅极31。
在实际的应用过程中，上述第一牺牲栅和第二牺牲栅可以基于相同的材料同时形成。也可以基于不同的材料分步形成。例如：在第一牺牲栅和第二牺牲栅同时形成的情况下，可以采用化学气相沉积等工艺，在第一区域和第二区域的上方沉积用于形成第一牺牲栅和第二牺牲栅的栅极材料。接着可以采用光刻和干法刻蚀等工艺，对上述栅极材料进行选择性刻蚀，保留栅极材料覆盖在第一鳍部具有的过渡区和第二鳍部具有的过渡区外周上的部分，获得第一牺牲栅和第二牺牲栅。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。如图5所示，在形成第一牺牲栅19和第二牺牲栅20后，可以采用上述方式至少在第一牺牲栅19和第二牺牲栅20的侧壁形成侧墙21。侧墙21所含有的材料可以为氮化硅等绝缘材料。侧墙21的厚度可以根据实际需求进行设置。
如图6所示，对第一鳍部具有的源区形成区和漏区形成区进行处理，分别形成鳍式场效应晶体管包括第一源区23和第一漏区24，第一鳍部具有的过渡区形成第一沟道27；并对第二鳍部具有的源区形成区和漏区形成区进行处理，分别形成环栅晶体管包括的第二源区25和第二漏区26，第二鳍部具有的过渡区形成堆叠结构28。
在实际的应用过程中，在鳍式场效应晶体管和环栅晶体管的导电类型相同的情况下，可以在第一牺牲栅、第二牺牲栅和侧墙的掩膜作用下，采用湿法或干法刻蚀工艺同时去除第一鳍部具有源区形成区和漏区形成区、以及去除第二鳍部具有的源区形成区和漏区形成区。接着可以采用外延生长等工艺至少在位于第一区域上的源区形成区和漏区形成区内分别形成第一源区和第一漏区、以及至少在位于第二区域上的源区形成区和漏区形成区内分别形成第二源区和第二漏区。而在鳍式场效应晶体管和环栅晶体管的导电类型相反的情况下，可以采用上述工艺去除第一鳍部具有源区形成区和漏区形成区、以及去除第二鳍部具有的源区形成区和漏区形成区。接着在第一覆盖层的掩膜作用下，先至少在第一区域上的源区形成区和漏区形成区内分别形成第一源区和第一漏区。再去除覆盖在第二区域上的第一覆盖层，并在第一区域上覆盖第二覆盖层。最后在第二覆盖层的掩膜作用下，至少第二区域上的源区形成区和漏区形成区内分别形成第二源区和第二漏区。
当然，也可以采用其他方式形成上述第一源区、第一漏区、第二源区和第二漏区。
在一些情况下，如图7所示，在所制造的半导体其间还包括介电层22的情况下，在形成上述第一源区23、第一漏区、第二源区25和第二漏区后，在进行后续操作前，上述半导体器件的制造方法还包括：形成覆盖在第一区域111和第二区域112上的介电层22。该介电层22位于第一区域111上的部分与第一牺牲栅19的顶部平齐。该介电层22位于第二区域112上的部分与第二牺牲栅20的顶部平齐。
在实际的应用过程中，可以采用物理气相沉积或化学气相沉积工艺形成覆盖在第一区域和第二区域上方的介电材料，并采用化学机械抛光工艺对介电材料进行平坦化处理，以露出第一牺牲栅和第二牺牲栅的顶部。其中，介电材料剩余在第一区域和第二区域上的部分形成介电层。其中，介电层所含有的材料可以为氧化硅等绝缘材料。
需要说明的是，如图6和图7所示，在获得了上述第一沟道27、堆叠结构28和介电层22后，第一牺牲栅19还至少覆盖在第一沟道27的外周。第二牺牲栅20还至少覆盖在堆叠结构28的外周。基于此，在形成第一栅介质层30、第一栅极31和第二沟道32等结构前，还需要去除第一牺牲栅19和第二牺牲栅20。具体的，第一牺牲栅19和第二牺牲栅20可以同时去除，也可以分步去除，此处不做具体限定。
如图8至图19所示，至少在第一沟道27的外周依次形成鳍式场效应晶体管包括的第一栅介质层30和第一栅极31；以及选择性去除堆叠结构28包括的第一材料层1211，使得堆叠结构28包括的第二材料层1212形成第二沟道32，并至少在第二沟道32的外周依次形成环栅晶体管包括的第二栅介质层33和第二栅极34。
具体来说，上述鳍式场效应晶体管包括的第一栅介质层和第一栅极、以及环栅晶体管包括的第二沟道、第二栅介质层和第二栅极，两个晶体管包括的各个结构的形成先后顺序可以根据上述结构所含有的材料和厚度、以及实际应用场景设置，此处不做具体限定。例如：在第一栅介质层和第二栅介质层所含有的材料和厚度均相同、以及第一栅极和第二栅极所含有的材料和厚度均相同的情况下，鳍式场效应晶体管和环栅晶体管可以同时形成。又例如：在第一栅介质层和第二栅介质层所含有的材料和厚度、第一栅极和第二栅极所含有的材料和厚度至少有一方面不同情况下，可以在形成鳍式场效应晶体管后再形成环栅晶体管。或者，可以在形成环栅晶体管后再形成鳍式场效应晶体管。
在一种示例中，如图8、图12至图16以及图19所示，上述至少在第一沟道27的外周依次形成鳍式场效应晶体管包括的第一栅介质层30和第一栅极31。以及选择性去除堆叠结构28包括的第一材料层1211，使得堆叠结构28包括的第二材料层1212形成第二沟道32，并至少在第二沟道32的外周依次形成环栅晶体管包括的第二栅介质层33和第二栅极34，可以包括以下步骤：如图16所示，在掩膜层29的掩膜作用下，选择性去除堆叠结构包括的第一材料层，使得堆叠结构包括的第二材料层形成第二沟道32。掩膜层29位于第一区域111上。如图19所示，去除掩膜层。如图12至图15所示，至少在第二沟道32外周依次形成第二栅介质层33和第二栅极34；以及至少在第一沟道27的外周依次形成第一栅介质层30和第一栅极31。
在实际的应用过程中，如图8所示，在去除掉第一牺牲栅和第二牺牲栅后，第一沟道27和堆叠结构28均暴露在外。因二者所含有的材料相同，故去除堆叠结构包括的第一材料层前形成覆盖在第一区域上的掩膜层，可以保护第一沟道具有的第一材料层不会在形成第二沟道的过程中受到影响，提高鳍式场效应晶体管的良率。其中，上述掩膜层所含有的材料可以根据实际应用场景设置。例如：掩膜层可以为光刻胶掩膜层、底部抗反射层或旋涂碳层等。如图16所示，在掩膜层29的掩膜作用下，可以采用湿法刻蚀或干法刻蚀工艺选择性去除堆叠结构包括的第一材料层，使得堆叠结构包括的第二材料层形成第二沟道。如图19所示，可以采用湿法刻蚀或干法刻蚀工艺去除掩膜层。此时，第一沟道27和第二沟道32均暴露在外。如图12至图15所示，可以采用原子层沉积等工艺形成上述第一栅介质层30、第二栅介质层33、第一栅极31和第二栅极34，获得鳍式场效应晶体管和环栅晶体管。
需要说明的是，在第一栅介质层和第二栅介质层所含有的材料和厚度均相同、以及第一栅极和第二栅极所含有的材料和厚度均相同的情况下，该方案中第一栅介质层和第二栅介质层可以同时形成。第一栅极和第二栅极也可以同时形成。也就是说，可以采用原子层沉积等工艺同时至少在第一沟道外周形成第一栅介质层、以及至少在第二沟道外周形成第二栅介质层。接着同时在第一栅介质层上形成第一栅极、以及在第二栅介质层上形成第二栅极。
在另一种示例中，如图8至图15所示，上述至少在第一沟道27的外周依次形成鳍式场效应晶体管包括的第一栅介质层30和第一栅极31；以及选择性去除堆叠结构28包括的第一材料层1211，使得堆叠结构28包括的第二材料层1212形成第二沟道32，并至少在第二沟道32的外周依次形成环栅晶体管包括的第二栅介质层33和第二栅极34，包括以下步骤：如图9所示，在掩膜层29的掩膜作用下，至少在第一沟道27的外周依次形成第一栅介质层30和第一栅极31。掩膜层29位于第二区域112上。如图10所示，去除掩膜层。如图11所示，选择性去除堆叠结构包括的第一材料层，使得堆叠结构包括的第二材料层形成第二沟道32。如图12至图15所示，至少在第二沟道32的外周依次形成第二栅介质层33和第二栅极34。可以理解的是，该方案是在掩膜层的掩膜作用下，先形成位于第一区域上的鳍式场效应晶体管。在去除掩膜层后，再形成位于第二区域上的环栅晶体管。
在又一种示例中，如图8、图12至图18所示，上述至少在第一沟道27的外周依次形成鳍式场效应晶体管包括的第一栅介质层30和第一栅极31；以及选择性去除堆叠结构28包括的第一材料层1211，使得堆叠结构28包括的第二材料层1212形成第二沟道32，并至少在第二沟道32的外周依次形成环栅晶体管包括的第二栅介质层33和第二栅极34，可以包括以下步骤：如图16所示，在掩膜层29的掩膜作用下，选择性去除堆叠结构包括的第一材料层，使得堆叠结构包括的第二材料层形成第二沟道32。掩膜层29位于第一区域111上。如图17所示，至少在第二沟道32的外周依次形成第二栅介质层33和第二栅极34。如图18所示，去除掩膜层。如图12至图15所示，至少在第一沟道27的外周依次形成第一栅介质层30和第一栅极31。可以理解的是，该方案是在掩膜层的掩膜作用下，先形成位于第二区域上的环栅晶体管。在去除掩膜层后，再形成位于第一区域上的鳍式场效应晶体管。
具体的，上述两种方案对应的去除堆叠结构包括的第一材料层、去除掩膜层以及形成第一栅介质层等操作所采用的工艺等信息可以参考前文第一种方案，此处不再赘述。相比于第一种方案，后面的两种方案更利于获得所含有的材料和/或厚度不同的第一栅介质层和第二栅介质层；和/或，利于获得所含有的材料和/或厚度不同的第一栅极和第二栅极。
在一种示例中，如前文所述，参见图15，上述鳍式场效应晶体管为输入/输出晶体管的情况下，第一栅介质层30可以包括栅氧化层301、以及位于栅氧化层301上的栅绝缘层302。栅氧化层301至少形成在第一沟道27的外周。基于此，上述至少在第一沟道的外周形成第一栅介质层，可以包括以下步骤：形成覆盖在第一区域和第二区域上的氧化材料层。对氧化材料层进行图案化处理，保留氧化材料层位于栅极形成区内的部分，获得栅氧化层。上述栅极形成区为形成第一栅介质层和第一栅极的区域。在栅氧化层上形成栅绝缘层，获得第一栅介质层。
在实际的应用过程中，在通过上述三种方案实现第一栅介质层、第一栅极、第二栅介质层和第二栅极制造的情况下，当第一沟道暴露在外、并想要至少在第一沟道的外周形成第一栅介质层时，可以采用原子层沉积等工艺先形成上述氧化材料层。形成的条件可以根据实际应用场景设置。例如：可以在含氧气氛下，处理温度为600℃～850℃。上述含氧气氛为臭氧气氛、臭氧与氧气的混合气氛或者氧气与氢气的混合气氛等。接着在第三覆盖层的掩膜作用下，采用湿法刻蚀或干法刻蚀工艺对氧化材料层进行图案化处理，获得栅氧化层。其中，上述第三覆盖层位于第一区域上。第三覆盖层所含有的材料可以为光刻胶或旋涂碳等。然后可以采用原子层沉积等工艺形成栅绝缘层，获得第一栅介质层。最后去除第三覆盖层。
需要说明的是，形成了具有栅氧化层和栅绝缘层的第一栅介质层后，可以按照前文所述的内容执行上述三种方案。
与现有技术相比，本发明实施例提供的半导体器件的制造方法具有的有益效果与本发明实施例提供的半导体器件具有的有益效果相同，此处不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (12)

1.一种半导体器件，其特征在于，包括：
衬底；所述衬底具有第一区域和第二区域；
形成在所述第一区域上的鳍式场效应晶体管；沿着所述衬底的厚度方向，所述鳍式场效应晶体管包括的第一沟道具有至少一层叠层；每层所述叠层包括第一材料层、以及位于所述第一材料层上的第二材料层；所述第一材料层和所述第二材料层所含有的材料不同；
形成在所述第二区域上的环栅晶体管；所述环栅晶体管包括的第二沟道具有所述第二材料层；所述环栅晶体管的栅极长度小于所述鳍式场效应晶体管的栅极长度。
2.根据权利要求1所述的半导体器件，其特征在于，所述环栅晶体管的栅极长度大于0、且小于等于150nm；和/或，
所述鳍式场效应晶体管为模拟晶体管。
3.根据权利要求1所述的半导体器件，其特征在于，所述鳍式场效应晶体管为输入/输出晶体管或核心晶体管。
4.根据权利要求1所述的半导体器件，其特征在于，在所述鳍式场效应晶体管为输入/输出晶体管的情况下，所述鳍式场效应晶体管包括的第一栅介质层的厚度大于所述环栅晶体管包括的第二栅介质层的厚度。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一材料层所含有的材料为Si1-xGex；其中，0≤x≤1；所述第二材料层所含有的材料为Si1-yGey；其中，0≤y≤1、且∣x-y∣≥0.2。
6.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底；所述衬底具有第一区域和第二区域；
在所述第一区域上形成鳍式场效应晶体管、以及在所述第二区域上形成环栅晶体管；沿着所述衬底的厚度方向，所述鳍式场效应晶体管包括的第一沟道具有至少一层叠层；每层所述叠层包括第一材料层、以及位于所述第一材料层上的第二材料层；所述第一材料层和所述第二材料层所含有的材料不同；所述环栅晶体管包括的第二沟道具有所述第二材料层；所述环栅晶体管的栅极长度小于所述鳍式场效应晶体管的栅极长度。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述在所述第一区域上形成鳍式场效应晶体管、以及在所述第二区域上形成环栅晶体管，包括：
在所述第一区域上形成所述鳍式场效应晶体管包括的第一源区、第一漏区和所述第一沟道，以及在所述第二区域上形成堆叠结构与所述环栅晶体管包括的第二源区和第二漏区；所述第一沟道位于所述第一源区和第一漏区之间、且分别与所述第一源区和第一漏区接触；所述堆叠结构位于所述第二源区和第二漏区之间、且分别与所述第二源区和第二漏区接触；所述第一沟道和所述堆叠结构均具有所述至少一层叠层；
至少在所述第一沟道的外周依次形成所述鳍式场效应晶体管包括的第一栅介质层和第一栅极；以及选择性去除所述堆叠结构包括的所述第一材料层，使得所述堆叠结构包括的所述第二材料层形成所述第二沟道，并至少在所述第二沟道的外周依次形成环栅晶体管包括的第二栅介质层和第二栅极。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述在所述第一区域上形成所述鳍式场效应晶体管包括的第一源区、第一漏区和所述第一沟道，以及在所述第二区域上形成堆叠结构与所述环栅晶体管包括的第二源区和第二漏区，包括：
在所述第一区域上形成第一鳍部、以及在所述第二区域上形成第二鳍部；所述第一鳍部和所述第二鳍部均具有源区形成区、漏区形成区、以及位于所述源区形成区和所述漏区形成区之间的过渡区；
形成覆盖在所述第一鳍部具有的过渡区外周的第一牺牲栅、以及形成覆盖在所述第二鳍部具有的过渡区外周的第二牺牲栅；所述第一牺牲栅的长度大于所述第二牺牲栅的长度；
对所述第一鳍部具有的所述源区形成区和所述漏区形成区进行处理，分别形成所述鳍式场效应晶体管包括第一源区和第一漏区，所述第一鳍部具有的过渡区形成所述第一沟道；并对所述第二鳍部具有的源区形成区和所述漏区形成区进行处理，分别形成所述环栅晶体管包括的第二源区和第二漏区，所述第二鳍部具有的过渡区形成所述堆叠结构。
9.根据权利要求7或8所述的半导体器件的制造方法，其特征在于，所述至少在所述第一沟道的外周依次形成所述鳍式场效应晶体管包括的第一栅介质层和第一栅极；以及选择性去除所述堆叠结构包括的所述第一材料层，使得所述堆叠结构包括的所述第二材料层形成所述第二沟道，并至少在所述第二沟道的外周依次形成环栅晶体管包括的第二栅介质层和第二栅极，包括：
在掩膜层的掩膜作用下，选择性去除所述堆叠结构包括的所述第一材料层，使得所述堆叠结构包括的所述第二材料层形成所述第二沟道；所述掩膜层位于所述第一区域上；
去除所述掩膜层；
至少在所述第二沟道外周依次形成所述第二栅介质层和所述第二栅极；以及至少在所述第一沟道的外周依次形成所述第一栅介质层和所述第一栅极。
10.根据权利要求7或8所述的半导体器件的制造方法，其特征在于，所述至少在所述第一沟道的外周依次形成所述鳍式场效应晶体管包括的第一栅介质层和第一栅极；以及选择性去除所述堆叠结构包括的所述第一材料层，使得所述堆叠结构包括的所述第二材料层形成所述第二沟道，并至少在所述第二沟道的外周依次形成环栅晶体管包括的第二栅介质层和第二栅极，包括：
在掩膜层的掩膜作用下，至少在所述第一沟道的外周依次形成所述第一栅介质层和所述第一栅极；所述掩膜层位于所述第二区域上；
去除所述掩膜层；
选择性去除所述堆叠结构包括的所述第一材料层，使得所述堆叠结构包括的所述第二材料层形成所述第二沟道；
至少在所述第二沟道的外周依次形成所述第二栅介质层和所述第二栅极。
11.根据权利要求7或8所述的半导体器件的制造方法，其特征在于，所述至少在所述第一沟道的外周依次形成所述鳍式场效应晶体管包括的第一栅介质层和第一栅极；以及选择性去除所述堆叠结构包括的所述第一材料层，使得所述堆叠结构包括的所述第二材料层形成所述第二沟道，并至少在所述第二沟道的外周依次形成环栅晶体管包括的第二栅介质层和第二栅极，包括：
在掩膜层的掩膜作用下，选择性去除所述堆叠结构包括的所述第一材料层，使得所述堆叠结构包括的所述第二材料层形成所述第二沟道；所述掩膜层位于所述第一区域上；
至少在所述第二沟道的外周依次形成所述第二栅介质层和所述第二栅极；
去除所述掩膜层；
至少在所述第一沟道的外周依次形成所述第一栅介质层和所述第一栅极。
12.根据权利要求7或8所述的半导体器件的制造方法，其特征在于，所述鳍式场效应晶体管为输入/输出晶体管；所述第一栅介质层包括栅氧化层、以及位于所述栅氧化层上的栅绝缘层；所述栅氧化层至少形成在所述第一沟道的外周；
至少在所述第一沟道的外周形成所述第一栅介质层，包括：
形成覆盖在所述第一区域和所述第二区域上的氧化材料层；
对所述氧化材料层进行图案化处理，保留所述氧化材料层位于栅极形成区内的部分，获得所述栅氧化层；所述栅极形成区为形成所述第一栅介质层和所述第一栅极的区域；
在所述栅氧化层上形成所述栅绝缘层，获得所述第一栅介质层。
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