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CN104795332B - 鳍式场效应晶体管的形成方法 - Google Patents

鳍式场效应晶体管的形成方法 Download PDF

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CN104795332B CN201410027723.0A CN201410027723A CN104795332B CN 104795332 B CN104795332 B CN 104795332B CN 201410027723 A CN201410027723 A CN 201410027723A CN 104795332 B CN104795332 B CN 104795332B
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Abstract

一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，包括第一区域和第二区域，第一区域上形成有第一鳍部，第二区域上形成有第二鳍部，第一鳍部和第二鳍部的宽度相同，所述半导体衬底表面还形成有第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶部表面；在所述第一鳍部表面形成阻挡层；在第二鳍部表面形成半导体外延层，所述第二鳍部以及位于所述第二鳍部表面的半导体外延层作为第三鳍部；去除所述阻挡层；对所述第一鳍部表面进行氧化形成第一栅介质层，对所述第三鳍部表面进行氧化形成第三栅介质层，所述第三栅介质层的厚度大于第一栅介质层的厚度。所述方法可以提高鳍式场效应晶体管的性能。

Description

鳍式场效应晶体管的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种鳍式场效应晶体管的形成方法。
背景技术
随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅（gate-last）工艺得到了广泛应用，以获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管（Fin FET）作为一种多栅器件得到了广泛的关注。
由于集成电路中，不同的器件的工作电压不同，需要形成不同厚度的栅介质层，栅介质层厚度较薄的鳍式场效应晶体管一般被应用于集成电路中的工作电压较低的核心器件中，例如逻辑器件中；而栅介质层厚度较厚的鳍式场效应晶体管一般被应用于工作电压较高的外围电路中，例如输入/输出器件。
现有技术形成的高工作电压区的核心器件中的鳍部的宽度大于高工作电压区的外围电路中的鳍部宽度，导致集成电路中不同工作电压的晶体管的鳍部沟道区域的导通电阻不同，进而影响集成电路的性能。
发明内容
本发明解决的问题是提供一种鳍式场效应晶体管的形成方法，提高鳍式场效应晶体管的性能。
为解决上述问题，本发明提供一种鳍式场效应晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域上形成有第一鳍部，在所述第二区域上形成有第二鳍部，所述第一鳍部和第二鳍部的宽度相同，所述半导体衬底表面还形成有第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶部表面；在所述第一鳍部表面形成阻挡层；在第二鳍部表面形成半导体外延层，所述第二鳍部以及位于所述第二鳍部表面的半导体外延层作为第三鳍部；去除所述阻挡层；对所述第一鳍部表面进行氧化形成第一栅介质层，对所述第三鳍部表面进行氧化形成第三栅介质层，所述第三栅介质层的厚度大于第一栅介质层的厚度。
可选的，所述阻挡层的材料为氮化硅、氧化硅、光刻胶。
可选的，所述阻挡层还覆盖第一区域上的第一介质层的表面。
可选的，形成所述阻挡层的方法包括：在所述半导体衬底表面形成覆盖所述第一鳍部、第二鳍部以及第一介质层的阻挡材料层；在所述第一区域上形成掩膜层；以所述掩膜层为掩膜，刻蚀去除第二区域上的部分阻挡材料层；然后去除所述第一区域上的掩膜层。
可选的，采用湿法刻蚀工艺去除所述阻挡层。
可选的，所述半导体外延层的材料为硅、锗或锗硅。
可选的，采用选择性外延工艺形成所述半导体外延层。
可选的，还包括：形成位于所述第一栅介质层表面的横跨所述第一鳍部的第一栅极、位于所述第一栅极两侧的第一鳍部内的第一源漏极以及位于所述第三栅介质层表面的横跨所述第三鳍部的第三栅极、位于所述第三栅极两侧的第三鳍部内的第三源漏极。
为解决上述问题，本发明还提供一种鳍式场效应晶体管的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底包括第三区域和第四区域；在所述半导体衬底的第三区域上形成第一掩膜层，在半导体衬底的第四区域上形成第二掩膜层，所述第一掩膜层和第二掩膜层的宽度相同；在所述第四区域上的第二掩膜层侧侧壁表面形成侧墙，所述第二掩膜层和位于所述第二掩膜层侧壁表面的侧墙作为第三掩膜层；以所述第一掩膜层和第三掩膜层为掩膜，刻蚀半导体衬底，在第三区域上形成第四鳍部，在第四区域上形成第五鳍部，所述第五鳍部的宽度大于第四鳍部的宽度；去除所述第一掩膜层和第三掩膜层，在所述半导体衬底表面形成第二介质层，所述第二介质层的表面低于第四鳍部和第五鳍部的顶部表面；对所述第四鳍部表面进行氧化形成第四栅介质层，对所述第五鳍部表面进行氧化形成第五栅介质层，所述第五栅介质层的厚度大于第四栅介质层的厚度。
可选的，所述侧墙的形成方法包括：在所述半导体衬底表面以及第一掩膜层、第二掩膜层的表面形成侧墙材料层；在所述第四区域上形成保护层；以所述保护层为掩膜，去除第三区域上的侧墙材料层；去除所述保护层；去除第四区域半导体衬底表面以及第二掩膜层顶部的侧墙材料层，在第二掩膜层侧壁表面形成侧墙。
可选的，所述保护层的材料为光刻胶、氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几种。
可选的，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几种。
可选的，采用湿法刻蚀工艺去除所述第三区域上的侧墙材料层。
可选的，采用干法刻蚀工艺去除第四区域的半导体衬底表面以及第二掩膜层顶部的侧墙材料层。
可选的，所述第一掩膜层和第二掩膜层的形成方法包括：在所述半导体衬底上形成牺牲材料层；图形化所述牺牲材料层，形成分立的若干牺牲层；在所述半导体衬底表面以及牺牲层表面形成掩膜材料层；采用无掩膜刻蚀工艺，去除位于半导体衬底表面以及牺牲层顶部表面的掩膜材料层，在所述第三区域上形成第一掩膜层，在所述第四区域上形成第二掩膜层；去除所述牺牲层。
可选的，所述牺牲层的材料包括光刻胶、底部抗反射材料、氮化硅或氧化硅中的一种或几种。
可选的，所述掩膜材料层的材料与牺牲层的材料不同。
可选的，所述掩膜材料层的材料为氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几种。
可选的，还包括：形成位于所述第四栅介质层表面的横跨所述第四鳍部的第四栅极、位于所述第四栅极两侧的第四鳍部内的第四源漏极，以及位于所述第五栅介质层表面的横跨所述第五鳍部的第五栅极、位于所述第五栅极两侧的第五鳍部内的第五源漏极。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，在形成宽度相同的第一鳍部和第二鳍部后，在第一鳍部表面形成阻挡层，在第二鳍部表面形成半导体外延层，将所述第二鳍部和半导体外延层作为第三鳍部，第三鳍部的宽度大于第一鳍部的宽度；对第一鳍部表面和第三鳍部表面进行氧化，在第一鳍部表面形成第一栅介质层，在第三鳍部表面形成第三栅介质层，使第三栅介质层的厚度大于第一栅介质层的厚度，从而第三鳍部表面被氧化掉的材料厚度大于第一鳍部表面被氧化掉的材料厚度，使得最终剩余的第一鳍部和剩余的第三鳍部的宽度相同。
本发明的技术方案，还可以在半导体衬底上形成宽度相同的第一掩膜层鞥和第二掩膜层，然后在第二掩膜层两侧侧壁表面形成侧墙，所述第二掩膜层和侧墙作为第三掩膜层，使第三掩膜层的宽度大于第一掩膜层的宽度，以所述第三掩膜层为掩膜形成的第五鳍部，以第一掩膜层为掩膜形成的第四鳍部，第五鳍部的宽度大于第四鳍部宽度，所以，在第四鳍部上形成第四栅介质层，在第五鳍部上形成厚度大于第四栅介质层厚度的第五栅介质层后，剩余的第四鳍部的宽度与剩余的第五鳍部的宽度相同，避免鳍部宽度不同，导致沟道导通电阻不同，从而可以提高最终形成的鳍式场效应晶体管的性能，提高集成电路的性能。
附图说明
图1至图6是本发明的一实施例的鳍式场效应晶体管的形成过程的结构示意图；
图7至图13是本发明的另一实施例的鳍式场效应晶体管的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术形成的工作电压较低的核心器件中的鳍部宽度小于工作电压较高的外围电路中的鳍部宽度，影响集成电路的性能。
研究发现，现有技术形成鳍式场效应晶体管的栅介质层一般是采用氧化工艺以形成较高质量的栅介质层，对鳍部的表面进行氧化形成栅介质层会使鳍部的宽度下降。根据所需要的栅介质层的厚度的不一样，鳍部表面被氧化的厚度也不相同；而随着集成电路的集成度的提高，鳍部的宽度越来越小，超出光刻分辨率，所以一般采用双图形工艺形成掩膜层，以形成较小宽度鳍部，但是采用所述双图形工艺形成的低工作电压区的晶体管鳍部和高工作电压区的晶体管的鳍部通常具有相同的初始宽度；在形成栅介质层的过程中，由于高工作电压区中的晶体管需要较厚的栅介质层，所以，高工作电压区中的鳍部在氧化过程中被消耗的厚度大于低工作电压区的鳍部被消耗的厚度，最终导致高工作电压区中的鳍式场效应晶体管的宽度小于低工作电压区中的鳍式场效应晶体管的鳍部宽度，导致集成电路中不同工作电压的鳍式场效应晶体管的鳍部的宽度不同，从而影响集成电路的性能。
本发明的实施例中，在高工作电压区表面形成的初始鳍部表面形成外延层，使得形成栅介质层之后，高工作电压区与低工作电压区的鳍部宽度相同；还可以通过在高工作电压区表面形成宽度较大的掩膜图形，使高工作电压区形成的鳍部宽度大于低工作电压区形成的鳍部宽度，从而使得最终形成的高工作电压区的鳍式场效应晶体管的鳍部宽度与低工作电压区的鳍式场效应晶体管的鳍部宽度相同。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100，所述半导体衬底100包括第一区域I和第二区域II，在所述第一区域I上形成第一鳍部101，在所述第二区域II上形成第二鳍部102，所述第一鳍部101和第二鳍部102的宽度相同。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为单晶硅。
所述半导体衬底100包括第一区域I和第二区域II，所述第一区域I用于形成低工作电压的第一鳍式场效应晶体管，所述第二区域II用于形成高工作电压的第二鳍式场效应晶体管。所述第一区域I和第二区域II可以相邻或不相邻，本实施例中，所述第一区域I和第二区域II为相邻区域。
本实施例中，通过刻蚀半导体衬底100形成所述第一鳍部101和第二鳍部102。在本发明的其他实施例中，所述第一鳍部101和第二鳍部102可以通过外延工艺形成。所述第一鳍部101和第二鳍部102中根据形成的鳍式场效应晶体管的类型不同可以掺杂有不同类型的杂质离子，所述杂质离子的类型与晶体管的类型相反。
所述第一鳍部101和第二鳍部102的数量大于或等于一个，本实施例中，以两个第一鳍部101、两个第二鳍部102作为示例。
本实施例中，所述第一鳍部101和第二鳍部102的宽度相同。形成所述第一鳍部101和第二鳍部102的方法包括：采用自对准双重图形工艺，在所述半导体衬底100表面形成若干掩膜图形，所述掩膜图形的宽度相同；以所述掩膜图形为掩膜，刻蚀所述半导体衬底，形成所述第一鳍部101和第二鳍部102。
请参考图2，在所述半导体衬底100上形成第一介质层200，所述第一介质层200的表面低于第一鳍部101和第二鳍部102的顶部表面。
所述第一介质层200的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材料，所述第一介质层200作为相邻鳍部之间的隔离结构，以及后续形成的栅极结构与半导体衬底100之间的隔离结构。
形成所述第一介质层200的方法包括：采用化学气相沉积工艺或旋涂工艺，在所述半导体衬底100表面形成介质材料，所述介质材料覆盖第一鳍部101和第二鳍部102；对所述介质材料进行平坦化，形成介质材料层，所述介质材料层的表面与第一鳍部101和第二鳍部102的顶面齐平；回刻蚀所述介质材料层，形成第一介质层200，使所述第一介质层200的表面低于第一鳍部101和第二鳍部102的顶面，暴露出第一鳍部101以及第二鳍部102的顶面和部分侧壁。
请参考图3，在所述第一区域I上的第一鳍部101表面形成阻挡层110。
形成所述阻挡层110的方法包括：形成覆盖所述第一鳍部101、第二鳍部102以及第一介质层200的阻挡材料层；在所述第一区域I上形成掩膜层；以所述掩膜层为掩膜，刻蚀去除第二区域II上的部分阻挡材料层；然后去除所述第一区域I上的掩膜层。所述掩膜层的材料可以是光刻胶层。所述阻挡层110的材料可以为氮化硅、氧化硅或光刻胶。本实施例中，所述阻挡层110的材料为氮化硅。
在本发明的其他实施例中，也可以直接在所述半导体衬底表面形成光刻胶层后，对所述光刻胶层进行曝光显影，去除第二区域II上的部分光刻胶层，第一区域I上的部分光刻胶层作为阻挡层。
请参考图4，在所述第二区域II上的第二鳍部102表面形成半导体外延层104，所述第二鳍部102和半导体外延层104作为第三鳍部103。
所述半导体外延层104的材料为硅、锗、锗硅等半导体材料。通过选择性外延工艺形成所述半导体外延层104，并且所述第一鳍部101表面被阻挡层110覆盖，所以，所述半导体外延层104只能形成在第二鳍部102高出介质层200上方的部分的侧壁和顶部表面上。
本实施例中，所述半导体外延层104的材料为硅，采用选择性外延工艺形成所述半导体外延层104，其中，所述选择性外延工艺采用的温度是600℃～1100℃，压强为1托～500托，硅源气体为SiH4或SiH2Cl2，还包括HCl气体以及氢气，其中硅源气体HCl的流量均为1sccm～1000sccm，氢气的流量是0.1slm～50slm。
所述半导体外延层104的厚度为，所述半导体外延层104的厚度可以根据后续在所述第三鳍部103表面形成的第三栅介质层的厚度调整，所述栅介质层的厚度越大，需要形成的半导体外延层104的厚度越大。
形成所述半导体外延层104之后，所述第三鳍部103的宽度大于所述第一鳍部101的宽度，后续通过氧化工艺在所述第一鳍部101表面形成第一栅介质层，在第三鳍部103表面形成第三栅介质层，并且所述第三栅介质层的厚度大于所述第一栅介质层的厚度，使得第三鳍部103表面消耗的半导体材料的厚度大于第一鳍部101表面消耗的半导体材料的厚度，从而使得最终剩余的第一鳍部的宽度与第三鳍部的宽度接近或相同。
请参考图5，去除所述阻挡层110（请参考图4）。
采用湿法刻蚀工艺去除所述阻挡层110，本实施例中，所述阻挡层110的材料为氮化硅，所以所述湿法刻蚀工艺采用的刻蚀溶液为磷酸溶液。
在本发明的其他实施例中，根据所述阻挡层110的材料，选择合适的刻蚀溶液。
去除所述阻挡层110之后，暴露出所述第一鳍部101的侧壁和顶部表面。
请参考图6，对所述第一鳍部101表面进行氧化形成第一栅介质层210，在所述第三鳍部103表面进行氧化形成第三栅介质层230，所述第三栅介质层230的厚度大于第一栅介质层210的厚度。
形成所述第一栅介质层210和第三栅介质层230的工艺为热氧化工艺。本实施例中，分别对所述第一鳍部101和第三鳍部103表面进行氧化。
所述第一栅介质层210和第三栅介质层230的形成方法包括：在所述第一区域I上形成保护层之后，对第二区域II上的第三鳍部103表面进行氧化处理，形成第三栅介质层230；去除第一区域I上的保护层，在第二区域II上形成保护层，然后对第一区域I上的第一鳍部101表面进行氧化，形成第以栅介质层210。
对所述第一鳍部101和第三鳍部103表面进行氧化处理可以是在氧化气氛下的退火工艺，采用的氧化气体包括O2、O3或H2O中的一种或几种，温度为200℃～500℃。通过调节氧化工艺的氧化时间来分别控制所述第一栅介质层210和第三栅介质层230的厚度，使得第三栅介质层230的厚度大于第一栅介质层210的厚度，使得第三鳍部103所在的鳍式场效应晶体管可以承受较大的工作电压，而第一鳍部101a所在的鳍式场效应晶体管的工作电压较低。
形成第一栅介质层210的氧化时间小于形成第三栅介质层230的氧化时间，从而使得第一鳍部101表面被氧化掉的材料厚度小于第三鳍部103表面被氧化掉的材料的厚度，使得最终形成第一栅介质层210之后的第一鳍部101a与形成第三栅介质层230之后的第三鳍部103a的宽度相同。
后续，还包括：形成位于所述第一栅介质层210表面的横跨所述第一鳍部101a的第一栅极、位于所述第一栅极两侧的第一鳍部101a内的第一源漏极；形成位于所述第三栅介质层230表面的横跨所述第三鳍部103a的第三栅极、位于所述第三栅极两侧的第三鳍部103内的第三源漏极。
采用上述方法形成的高工作电压的鳍式场效应晶体管的鳍部宽度与低工作电压的鳍式场效应晶体管的鳍部宽度相同，有利于提高集成电路的性能。
本发明的另一实施例还提供另一种鳍式场效应晶体管的形成方法。
请参考图7，提供半导体衬底300，所述半导体衬底300包括第三区域III和第四区域IV。
请参考图8，在所述半导体衬底300上形成分立的牺牲层301。
形成所述牺牲层301的方法包括：在所述半导体衬底300上形成牺牲材料层；图形化所述牺牲材料层，形成分立的若干牺牲层301。
所述牺牲层301的材料包括光刻胶、底部抗反射材料、氮化硅或氧化硅中的一种或几种。本实施例中，所述牺牲层301的材料为光刻胶。
请参考图9，在所述第三区域III上的牺牲层301侧壁表面形成第一掩膜层310，在第四区域IV上的牺牲层301侧壁表面形成第二掩膜层320。
形成所述第一掩膜层310和第二掩膜层320的方法包括：在所述半导体衬底300表面以及牺牲层301表面形成掩膜材料层；采用无掩膜刻蚀工艺，去除位于半导体衬底300表面以及牺牲层301顶部表面的掩膜材料层，在所述第三区域III上形成第一掩膜层310，在所述第四区域IV上形成第二掩膜层320，所述第一掩膜层310与第二掩膜层320的宽度相同，等于掩膜材料层的厚度。
所述掩膜材料层的材料与牺牲层301的材料不同，使得形成的第一掩膜层310和第二掩膜层320与牺牲层301之间具有较高的刻蚀选择比，从而在后续去除牺牲层301的过程中，不会对第一掩膜层310和第二掩膜层320的尺寸造成影响。
所述掩膜材料层的材料为氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几种。本实施例中，所述掩膜材料层的材料为氮化硅。
请参考图10，去除牺牲层301（如图9所示），在所述第二掩膜层320的侧壁表面形成侧墙330，所述第二掩膜层320和侧墙330作为第三掩膜层340。
所述侧墙330的形成方法包括：在所述半导体衬底300表面以及第一掩膜层310、第二掩膜层320的表面形成侧墙材料层；在所述第四区域IV上形成保护层；以所述保护层为掩膜，去除第三区域III上的侧墙材料层；去除所述保护层；去除第四区域IV的半导体衬底100表面以及第二掩膜层320顶部的侧墙材料层，在第二掩膜层320侧壁表面形成侧墙330。
所述保护层的材料为光刻胶、氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几种。
所述侧墙330的材料为氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几种。
本实施例中，所述保护层与侧墙材料层的材料不同，可以采用湿法刻蚀工艺去除所述第三区域III上的侧墙材料层，然后采用无掩膜干法刻蚀工艺去除第四区域IV的半导体衬底100表面以及第二掩膜层320顶部的侧墙材料层，在第二掩膜层320侧壁表面形成侧墙330。
所述第二掩膜层320和侧墙330作为第三掩膜层340，使得所述第三掩膜层340的宽度大于第一掩膜层310的宽度。
所述侧墙330的厚度为所述侧墙330的厚度可以根据后续在所述第五鳍部325表面形成的第五栅介质层的所需厚度进行调整，所述第五栅介质层的厚度越大，需要形成的侧墙330的厚度越大。
请参考图11，以所述第一掩膜层310和第三掩膜层340为掩膜，刻蚀半导体衬底300，在第三区域III上形成第四鳍部314，在第四区域IV上形成第五鳍部315，所述第五鳍部315的宽度大于第四鳍部314的宽度。
采用干法刻蚀工艺刻蚀所述半导体衬底300，由于第三掩膜层340的宽度大于第一掩膜层310的宽度，使得形成的第五鳍部315的宽度大于第四鳍部314的宽度。
请参考图12，去除所述第一掩膜层310（请参考图11）和第三掩膜层340（请参考图11），在所述半导体衬底300表面形成第二介质层400，所述第二介质层400的表面低于第四鳍部314和第五鳍部315的顶部表面。
所述第二介质层400的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材料，所述第二介质层400作为相邻鳍部之间的隔离结构，以及后续形成的栅极结构与半导体衬底300之间的隔离结构。
所述第二介质层400的方法与上一实施例中的第一介质层的形成方法相同，在此不作赘述。
请参考图13，对所述第四鳍部314表面进行氧化形成第四栅介质层324，对所述第五鳍部315表面进行氧化形成第五栅介质层325，所述第五栅介质层325的厚度大于第四栅介质层324的厚度。
形成所述第五栅介质层325和第四栅介质层324的方法与上一实施例中的第一栅介质层和第三栅介质层的形成方法形同，在此不作赘述。
通过调节氧化工艺的氧化时间来分别控制所述四栅介质层324和第五栅介质层325的厚度，使得第五栅介质层325的厚度大于第四栅介质层324的厚度，使得第五鳍部315所在的鳍式场效应晶体管可以承受较大的工作电压，而第四鳍部314所在的鳍式场效应晶体管的工作电压较低。在本发明的其他实施例中，还可以通过调节氧化工艺的氧化气体浓度等参数，控制所述四栅介质层324和第五栅介质层325的厚度。
形成第四栅介质层324的氧化时间小于形成第五栅介质层325的氧化时间，从而使得第四栅介质层314表面被氧化掉的材料厚度小于第五鳍部315表面被氧化掉的材料的厚度，使得最终形成第四栅介质层324之后，剩余的第四鳍部324与形成第五栅介质层230之后的第五鳍部315的宽度相同。
后续，还包括：形成位于所述第四栅介质层324表面的横跨所述第四鳍部314的第四栅极、位于所述第四栅极两侧的第四鳍部314内的第四源漏极；形成位于所述第五栅介质层325表面的横跨所述第五鳍部315的第五栅极、位于所述第五栅极两侧的第五鳍部315内的第五源漏极。
采用上述方法形成的高工作电压的鳍式场效应晶体管的鳍部宽度与低工作电压的鳍式场效应晶体管的鳍部宽度相同，有利于提高集成电路的性能。
综上所述，本发明的实施例中，可以形成宽度相同的第一鳍部和第二鳍部之后，在第二鳍部表面形成半导体外延层，形成第三鳍部，使第三鳍部的宽度大于第一鳍部的宽度；还可以，形成宽度相同的第一掩膜层和第二掩膜层，然后在第二掩膜层两侧形成侧墙，所述第二掩膜层和侧墙作为第三掩膜层，使第三掩膜层的宽度大于第一掩膜层的宽度，以所述第一掩膜层和第三掩膜层为掩膜形成第四鳍部和第五鳍部，第五鳍部的宽度大于第四鳍部。在较大宽度的鳍部表面形成厚度较大的栅介质层，而在宽度较小的鳍部表面形成厚度较小的栅介质层，使得最终形成的具有较厚栅介质层的鳍式场效应晶体管的鳍部宽度与栅介质层厚度较小的鳍式场效应晶体管的鳍部宽度相同，从而提高鳍式场效应晶体管和集成电路的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域上形成有第一鳍部，所述第二区域上形成有第二鳍部，所述第一鳍部和第二鳍部的宽度相同，所述半导体衬底表面还形成有第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶部表面；
在所述第一鳍部表面形成阻挡层；
在第二鳍部表面形成半导体外延层，所述第二鳍部以及位于所述第二鳍部表面的半导体外延层作为第三鳍部；
去除所述阻挡层；
对所述第一鳍部表面进行氧化形成第一栅介质层，对所述第三鳍部表面进行氧化形成第三栅介质层，所述第三栅介质层的厚度大于第一栅介质层的厚度，且剩余的第一鳍部和剩余的第三鳍部的宽度相同。
2.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述阻挡层的材料为氮化硅、氧化硅、光刻胶。
3.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述阻挡层还覆盖第一区域上的第一介质层的表面。
4.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，形成所述阻挡层的方法包括：在所述半导体衬底表面形成覆盖所述第一鳍部、第二鳍部以及第一介质层的阻挡材料层；在所述第一区域上形成掩膜层；以所述掩膜层为掩膜，刻蚀去除第二区域上的部分阻挡材料层；然后去除所述第一区域上的掩膜层。
5.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，采用湿法刻蚀工艺去除所述阻挡层。
6.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，所述半导体外延层的材料为硅、锗或锗硅。
7.根据权利要求6所述的鳍式场效应晶体管的形成方法，其特征在于，采用选择性外延工艺形成所述半导体外延层。
8.根据权利要求1所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：形成位于所述第一栅介质层表面的横跨所述第一鳍部的第一栅极、位于所述第一栅极两侧的第一鳍部内的第一源漏极以及位于所述第三栅介质层表面的横跨所述第三鳍部的第三栅极、位于所述第三栅极两侧的第三鳍部内的第三源漏极。
9.一种鳍式场效应晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
在所述半导体衬底的第一区域上形成第一掩膜层，在半导体衬底的第二区域上形成第二掩膜层，所述第一掩膜层和第二掩膜层的宽度相同；
在所述第二区域上的第二掩膜层侧壁表面形成侧墙，所述第二掩膜层和位于所述第二掩膜层侧壁表面的侧墙作为第三掩膜层；
以所述第一掩膜层和第三掩膜层为掩膜，刻蚀半导体衬底，在第一区域上形成第一鳍部，在第二区域上形成第二鳍部，所述第二鳍部的宽度大于第一鳍部的宽度；
去除所述第一掩膜层和第三掩膜层，在所述半导体衬底表面形成介质层，所述介质层的表面低于第一鳍部和第二鳍部的顶部表面；
对所述第一鳍部表面进行氧化形成第一栅介质层，对所述第二鳍部表面进行氧化形成第二栅介质层，所述第二栅介质层的厚度大于第一栅介质层的厚度，且剩余的第一鳍部的宽度与剩余的第二鳍部的宽度相同。
10.根据权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，所述侧墙的形成方法包括：在所述半导体衬底表面以及第一掩膜层、第二掩膜层的表面形成侧墙材料层；在所述第二区域上形成保护层；以所述保护层为掩膜，去除第一区域上的侧墙材料层；去除所述保护层；去除第二区域半导体衬底表面以及第二掩膜层顶部的侧墙材料层，在第二掩膜层侧壁表面形成侧墙。
11.根据权利要求10所述的鳍式场效应晶体管的形成方法，其特征在于，所述保护层的材料为光刻胶、氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几种。
12.根据权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几种。
13.根据权利要求10所述的鳍式场效应晶体管的形成方法，其特征在于，采用湿法刻蚀工艺去除所述第一区域上的侧墙材料层。
14.根据权利要求10所述的鳍式场效应晶体管的形成方法，其特征在于，采用干法刻蚀工艺去除第二区域的半导体衬底表面以及第二掩膜层顶部的侧墙材料层。
15.根据权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，所述第一掩膜层和第二掩膜层的形成方法包括：在所述半导体衬底上形成牺牲材料层；图形化所述牺牲材料层，形成分立的若干牺牲层；在所述半导体衬底表面以及牺牲层表面形成掩膜材料层；采用无掩膜刻蚀工艺，去除位于半导体衬底表面以及牺牲层顶部表面的掩膜材料层，在所述第一区域上形成第一掩膜层，在所述第二区域上形成第二掩膜层；去除所述牺牲层。
16.根据权利要求15所述的鳍式场效应晶体管的形成方法，其特征在于，所述牺牲层的材料包括光刻胶、底部抗反射材料、氮化硅或氧化硅中的一种或几种。
17.根据权利要求15所述的鳍式场效应晶体管的形成方法，其特征在于，所述掩膜材料层的材料与牺牲层的材料不同。
18.根据权利要求17所述的鳍式场效应晶体管的形成方法，其特征在于，所述掩膜材料层的材料为氧化硅、氮化硅、氮氧化硅或碳氧化硅中的一种或几种。
19.根据权利要求9所述的鳍式场效应晶体管的形成方法，其特征在于，还包括：形成位于所述第一栅介质层表面的横跨所述第一鳍部的第一栅极、位于所述第一栅极两侧的第一鳍部内的第一源漏极，以及位于所述第二栅介质层表面的横跨所述第二鳍部的第二栅极、位于所述第二栅极两侧的第二鳍部内的第二源漏极。
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