CN114267717B - 半导体器件及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体器件及其制备方法，通过在漂移区的第一表层设置具有第一端和第二端的电阻结构，并设置至少两个与各体区一一对应的栅源结构，栅源结构的栅极区覆盖体区形成的沟道并延伸覆盖至体区，相邻两个栅源结构包括第一栅源结构和第二栅源结构，第一栅源结构的栅极区与第一端连接，第一栅源结构的漏极区与第二端与电连接，相当于在第一栅源结构的栅极区和漏极区之间并联了一个电阻，并在第一栅源结构所形成的场效应管中并联了第二栅源结构所形成的场效应管，如此当半导体器件应用于半导体芯片时，则无需在半导体芯片内额外集成电阻和场效应管，便于调整电阻阻值，且能够降低半导体芯片的制造成本。

Description

半导体器件及其制备方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体器件及其制备方法。

背景技术

通常，高压MOSFET在与控制芯片合封到一个塑封体内后，需在控制芯片内集成一个大电阻和场效应管，以提供电流通路，进而给高压MOSFET提供门极驱动电压，使得高压MOSFET导通。

目前，控制芯片多在8寸及以上的晶圆厂生产，芯片单位面积制造成本高，且控制芯片内集成器件多，对电阻阻值的调整影响较大，因此在控制芯片内集成电阻的方案经济性和实用性都不高。

发明内容

基于此，有必要提供一种能够提高控制芯片经济型和实用性的半导体器件。

一种半导体器件，包括：

漂移区，具有第一导电类型；

电阻结构，设置在所述漂移区的第一表层，所述电阻结构包括相对的第一端和第二端；

多个相隔设置的体区，分别位于所述漂移区的第一表层且形成有沟道，所述体区具有第二导电类型，所述第二导电类型与所述第一导电类型相反；

至少两个栅源结构，分别与各所述体区一一对应设置，所述栅源结构包括相邻设置的栅极区和源极区，所述源极区设置在所述体区远离所述漂移区的表面，所述栅极区覆盖所述沟道并延伸覆盖至所述体区；相邻两个栅源结构包括第一栅源结构和第二栅源结构，所述第一栅源结构的所述栅极区与所述第一端电连接；

漏极区，位于所述漂移区的第二表层，与所述第二端电连接，所述第二表层与所述第一表层相对设置。

在其中一个实施例中，所述半导体器件还包括第三栅源结构，所述第三栅源结构的所述栅极区与所述第二栅源结构的所述栅极区电连接。

在其中一个实施例中，所述半导体器件还包括：

至少一个隔离层，位于所述漂移区的第一表层且分别设置在各所述栅源结构之间。

在其中一个实施例中，所述半导体器件还包括：

至少一个隔离结构，设置在所述漂移区的第一表层并位于各所述体区之间，且与所述体区间隔设置。

在其中一个实施例中，所述电阻结构包括：

第一氧化层，位于所述漂移区的第一表层；

多晶硅条，位于所述第一氧化层远离所述漂移区的表面，所述多晶硅条的延伸方向上设置有第一接点和第二接点，其中，所述第一接点作为所述第一端，所述第二接点作为所述第二端。

在其中一个实施例中，所述多晶硅条包括多条呈阵列排布的晶条，各所述晶条之间串联连接或并联连接，其中所述晶条宽度范围为1um至4um，相邻两个所述晶条的间距范围为1um至3um。

在其中一个实施例中，所述第二接点位于所述多晶硅条的端部，所述电阻结构还包括：

绝缘层，覆盖所述第一氧化层和所述多晶硅条，且外露所述第二接点。

在其中一个实施例中，所述电阻结构还包括：

导电层，覆盖所述第二接点，且与所述漏极区电连接。

在其中一个实施例中，所述源极区与所述绝缘层相邻设置或所述绝缘层至少部分内嵌于所述源极区。

在其中一个实施例中，所述电阻结构设置在所述半导体器件的边缘区域且至少部分覆盖所述体区，所述电阻结构与所述体区绝缘。

在其中一个实施例中，所述体区包括：

掺杂阱，位于所述漂移区的第一表层且具有第二导电类型；

结终端延伸区，位于所述漂移区的第一表层且与所述掺杂阱交叠设置。

一种半导体器件的制备方法，包括：

提供具有第一掺杂类型的衬底，并于所述衬底上形成漂移区，所述漂移区具有第一导电类型；

于所述漂移区的第一表层形成电阻结构，所述电阻结构包括相对的第一端和第二端；

于所述漂移区的第一表层形成多个相隔设置的体区，所述体区形成有沟道且具有第二导电类型，所述第二导电类型与所述第一导电类型相反；

于所述漂移区的第一表层形成至少两个与各所述体区一一对应的栅源结构，所述栅源结构包括相邻设置的栅极区和源极区，所述源极区设置在所述体区远离所述漂移区的表面，所述栅极区覆盖所述沟道并延伸覆盖至所述体区；相邻两个栅源结构包括第一栅源结构和第二栅源结构，所述第一栅源结构的所述栅极区与所述第一端电连接；

于所述漂移区的第二表层形成漏极区，所述漏极区与所述第二端电连接，所述第二表层与所述第一表层相对设置。

在其中一个实施例中，所述方法还包括：

采用离子注入工艺于所述漂移区的第一表层形成至少一个隔离结构，所述隔离结构位于各体区之间，且与体区间隔设置。

在其中一个实施例中，于所述漂移区的第一表层形成电阻结构包括：

于所述漂移区的第一表层热氧生长第一氧化层；

于所述第一氧化层淀积多晶硅层，并向所述多晶硅层分别注入P31离子，N+离子和P+离子，其中P31离子的注入能量为40kev-80kev，剂量为5E14/cm2-5E15/cm2；

对所述多晶硅层进行光刻和干法刻蚀得到多晶硅条，其中多晶硅条包括多条呈阵列排布的晶条，其中所述晶条宽度范围为1um至4um，相邻两个所述晶条的间距范围为1um至3um。

上述半导体器件，通过在漂移区的第一表层设置具有第一端和第二端的电阻结构，并设置至少两个与各体区一一对应的栅源结构，栅源结构的栅极区覆盖体区形成的沟道并延伸覆盖至体区，相邻两个栅源结构包括第一栅源结构和第二栅源结构，第一栅源结构的栅极区与第一端连接，第一栅源结构的漏极区与第二端与电连接，相当于在第一栅源结构的栅极区和漏极区之间并联了一个电阻，并在第一栅源结构所形成的场效应管中并联了第二栅源结构所形成的场效应管，如此当半导体器件应用于半导体芯片时，则无需在半导体芯片内额外集成电阻和场效应管，便于调整电阻阻值，且能够降低半导体芯片的制造成本。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例的半导体器件的结构示意图；

图2为一实施例的半导体器件的局部俯视图；

图3为一实施例的半导体器件的等效电路图；

图4为另一实施例的半导体器件的结构示意图；

图5为另一实施例的半导体器件的等效电路图；

图6为另一实施例的半导体器件的俯视图；

图7为另一实施例的半导体器件的结构示意图；

图8为另一实施例的半导体器件的结构示意图；

图9为另一实施例的半导体器件的结构示意图；

图10为另一实施例的半导体器件的结构示意图；

图11为另一实施例的半导体器件的结构示意图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

图1为一实施例的半导体器件的结构示意图，如图1所示，该半导体器件可应用于半导体芯片，包括漂移区100、电阻结构110、多个相隔设置的体区120、至少两个栅源结构130及漏极区140，漂移区100具有第一导电类型；电阻结构110设置在漂移区100的第一表层，电阻结构110包括相对的第一端和第二端；多个相隔设置的体区120分别位于漂移区100的第一表层且形成有沟道，体区120具有第二导电类型，第二导电类型与第一导电类型相反；至少两个栅源结构130分别与各体区120一一对应设置，栅源结构130包括相邻设置的栅极区1301和源极区1302，源极区1302设置在体区120远离漂移区100的表面，栅极区1301覆盖沟道并延伸覆盖至体区120；相邻两个栅源结构130包括第一栅源结构131和第二栅源结构132，第一栅源结构131的栅极区1301与第一端电连接；漏极区140位于漂移区100的第二表层，与第二端电连接，第二表层与第一表层相对设置。

其中，漂移区100和体区120的导电类型相反。第一导电类型和第二导电类型分别为P型和N型中的一种，且第一导电类型和第二导电类型不同。例如，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。示例性的，在本实施例中，第一导电类型为N型，第二导电类型为P，即漂移区100的导电类型为N型，体区120110的导电类型为P型。

具体的，漂移区100可以通过轻度的离子注入或者掺杂形成，其中注入的离子类型可根据实际需要进行选择。

漂移区100的第一表层可为图1中的上表层，在漂移区100的第一表层的体区120可内凹形成沟道，如图2所示(未示出源极区1302)，栅极区1301覆盖该沟道并延伸覆盖至体区120的表面，源极区1302设置在体区120远离漂移区100的表面，例如可为图1中体区120的上表面，并且源极区1302具有与体区120的第二导电类型相反的第一导电类型，如此源极区1302与体区120之间形成PN结，最终构成场效应管。其中，源极区1302与栅极区1301相邻设置，且源极区1302和栅极区1301绝缘。此外，栅极区1301可覆盖部分沟道；源极区1302和栅极区1301绝缘设置。

如图3所示，电阻结构110包括第一端和第二端，第一端可与第一栅源结构131的栅极区1301电连接，第二端与漏极区140连接，即实现在场效应管的栅极区1301和漏极区140并联了一个电阻结构110，而第二栅源结构132(栅极表示为S，源极表示为G)形成了与第一栅源结构131(栅极表示为S1，源极表示为G1)共漏极的场效应管，使得该场效应管与第一栅源结构131形成的场效应管并联，等效电路图可参考图3所示，其中图中的电阻R表示电阻结构110。其中，电阻结构110的第一端可通过内部引线与栅极区1301电连接。

在一个实施例中，体区120的数量可与栅源结构130数量相同，栅源结构130还可大于两个，例如三个或三个以上，此时体区120也包括三个或三个以上，以与栅源结构130一一对应。若除第一栅源结构131和第二栅源结构132外，还包括其他栅源结构130，则相当于在除第一栅源结构131和第二栅源结构132所形成的场效应管外，又形成了与其共漏极的其他场效应管，且其他场效应管与两个场效应管并联。

可以理解，图1中示例性示出了电阻结构110部分叠设在体区120的上表面，事实上，其也可位于漂移区100的第一表层且不覆盖体区120，以避免与体区120产生电连接。

本发明实施例的半导体器件通过在漂移区100的第一表层设置具有第一端和第二端的电阻结构110，并设置至少两个与各体区120一一对应的栅源结构130，栅源结构130的栅极区1301覆盖体区120形成的沟道并延伸覆盖至体区120，相邻两个栅源结构130包括第一栅源结构131和第二栅源结构132，第一栅源结构131的栅极区1301与第一端连接，第一栅源结构131的漏极区140与第二端与电连接，相当于在第一栅源结构131的栅极区1301和漏极区140之间并联了一个电阻，并在第一栅源结构131所形成的场效应管中并联了第二栅源结构132所形成的场效应管，如此当半导体器件应用于半导体芯片时，则无需在半导体芯片内额外集成电阻和场效应管，便于调整电阻阻值，且能够降低半导体芯片的制造成本。

在一个实施例中，如图4所示，半导体器件还包括第三栅源结构130，其中第三栅源结构130的栅极区1301与第二栅源结构132的栅极区1301电连接。

可以理解，第三栅源结构130的栅极区1301与第二栅源结构132的栅极区1301可通过内部引线连接，以使第三栅源结构130的栅极共享第二栅源结构132的栅极，等效电路如图5所示，其中图中的S2为第三栅源结构130的源极。

其中，当栅源结构130数量为三个时，半导体器件的俯视图可参考图6所示，其中S1表示第一栅源结构131的源极区1302，G1表示第一栅源结构131的栅极区1301，S表示第二栅源结构132的源极区1302，G表示第二栅源结构132的栅极区1301，S2为第三栅源结构130的源极区1302。

在一个实施例中，如图7所示，半导体器件还包括至少一个隔离层150，位于漂移区100的第一表层且分别设置在各栅源结构130之间。

可以理解，隔离层150可用于隔离相邻两个栅源结构130，其可包括叠层设置的氧化层和磷硅玻璃层，其中氧化层位于磷硅玻璃层与漂移区100之间，其可部分覆盖相邻两个栅源结构130之间的体区120。

在一个实施例中，如图8所示，半导体器件还包括至少一个隔离结构160，隔离结构160设置在漂移区100的第一表层并位于各体区120之间，且与体区120间隔设置。

可以理解，隔离结构160用于隔离相邻两个体区120，防止工作期间相邻两个栅源结构130相互之间产生影响，同时该设置也不会影响整个半导体器件的耐压。

其中，当栅源结构130的数量为多个时，隔离结构160的数量也可为多个，以隔离相邻两个栅源结构130。在一个实施例中，每相邻的两个隔离层150可连通，以三个体区120为例，如此设置可将位于中间的体区120分别与相邻两个体区120隔绝。

在一个实施例中，电阻结构110包括第一氧化层111和多晶硅条112，如图9所示，其中第一氧化层111位于漂移区100的第一表层；多晶硅条112位于第一氧化层111远离漂移区100的表面，多晶硅条112的延伸方向上设置有第一接点和第二接点，其中，第一接点作为第一端，第二接点作为第二端。

其中，多晶硅条112与源极区1302间隔设置，以避免多晶硅条112与源极区1302产生电连接。

可以理解，多晶硅条112可为由多条阵列排布的晶条串并联而成，也可为单条具有伸长的Z字形、S形形状、伸长并螺旋的正方形形状以及伸长并螺旋的圆形形状的条状物体，其中多晶硅条112上设置有第一接点和第二接点，第一接点和第二接点的位置可根据实际需求进行调整，而第一接点和第二接点之间的多晶硅条112长度可根据需要在栅极区1301和漏极区140接入的电阻的阻值确定。在一个实施例中，多晶硅条112上可设置有多个可进行外接的接点，在使用时，可根据实际需要可选取其中两个接点作为第一接点和第二接点。

在一个实施例中，多晶硅条112包括多条呈阵列排布的晶条，各晶条之间串联连接或并联连接，其中晶条宽度范围为1um至4um，相邻两个晶条的间距范围为1um至3um。

在一个实施例中，第二接点位于多晶硅条112的端部，电阻结构110还包括绝缘层113，如图10所示，绝缘层113覆盖第一氧化层111和多晶硅条112，且外露第二接点。

其中，绝缘层113可为磷硅玻璃材料或硼磷硅玻璃材料。

可以理解，为便于接线，多晶硅条112的两个接点可分别位于第一氧化层111上相对于第一栅源结构131的栅极区1301的近端和远端，其中第一接点位于近端，以缩短与栅极区1301电连接时的引线长度，第二接点位于远端，以便于通过引线引出至漏极区140。

其中，绝缘层113用于隔离多晶硅条112，以避免多晶硅条112与其他导电层接触，同时使多晶硅条112仅外露第二接点，以便于外接漏极区140。

在一个实施例中，电阻结构110还包括导电层，导电层覆盖第二接点，且与漏极区140电连接。

可以理解，为便于多晶硅条112与漏极区140的连接，可在多晶硅条112的外露的第二接点再设置一导电层，通过导电层与漏极区140的电连接实现多晶硅条112与漏极区140的电连接。

在一个实施例中，源极区1302与绝缘层113相邻设置或绝缘层113至少部分内嵌于源极区1302。

可以理解，为提高各结构层的分布紧密性，从而减小功率器件的整体体积，可使源极区1302与绝缘层113相邻设置，或使绝缘层113至少部分嵌入源极区1302，如此，由于绝缘层113的绝缘性，既不会短接源极区1302和多晶硅条112，又提高了各结构层的分布紧凑性，从而整体减小功率器件的体积。

在一个实施例中，电阻结构110设置在半导体器件的边缘区域且至少部分覆盖体区120，电阻结构110与体区120绝缘，从而实现器件的小体积化。

在一个实施例中，如图11所示，体区120包括掺杂阱121和结终端延伸区122，掺杂阱121位于漂移区100的第一表层且具有第二导电类型；结终端延伸区122位于漂移区100的第一表层且与掺杂阱121交叠设置(图中虚线阴影区域为交叠区域)。

具体的，结终端延伸区122可通过注入与主结相同类型的杂质，从而在主结边缘处形成低浓度的掺杂区，即结终端延伸区122，结终端延伸区122具有与掺杂阱121相同的导电类型。可以理解，掺杂阱121末端会形成较深pn结，使pn结末端处的曲率较大，峰值电场出现在器件表面，导致器件终端击穿电压下降，通过设置结终端延伸区122可提高功率器件的击穿电压。

在一个实施例中，栅极区1301在平行于漂移区100的方向至少部分内嵌于源极区1302。

可以理解，源极区1302可具有一凹槽，栅极区1301可至少部分内置于该凹槽中，其中栅极区1301与源极区1302绝缘设置，如此可有效利用器件面积，同时又不会影响器件导通时电流的传输性能。

在一个实施例中，栅极区1301包括第二氧化层、多晶硅层和隔离层150，第二氧化层位于漂移区100的第一表层且延伸覆盖至体区120的表面；多晶硅层位于第二氧化层远离漂移区100的表面；隔离层150位于多晶硅层和源极区1302之间。

其中，第二氧化层用于隔离多晶硅层与漂移区100和体区120，隔离层150用于隔离多晶硅层和源极区1302。其中，多晶硅层可为多晶硅材料，也可为金属、金属氮化物、金属硅化物等。

在一个实施例中，漂移区100包括具有第一导电类型的掺杂区以及外延层，其中外延层也为第一导电类型，外延层位于掺杂区的上表面，可通过离子注入形成。

本发明实施例还提供一种功率器件的制备方法，方法包括步骤S110至步骤S160。

步骤S110，提供具有第一掺杂类型的衬底，并于衬底上形成漂移区100，漂移区100具有第一导电类型。具体的，第一导电类型可为P型和N型中的一种，通过掺杂离子形成漂移区100。漂移区100可包括具有第一导电类型的掺杂区以及外延层，其中外延层也为第一导电类型，外延层位于掺杂区的上表面，可通过离子注入形成。

在一个实施例中，漂移区100可为N导电类型，通过注入N离子形成，剂量为4E15-6E15/cm2。

步骤S120，于漂移区100的第一表层形成电阻结构110，电阻结构110包括第一端和第二端。

步骤S130，漂移区100的第一表层形成多个相隔设置的体区120，体区120形成有沟道且具有第二导电类型，第二导电类型与第一导电类型相反。

步骤S140，于漂移区100的第一表层形成至少两个与各体区120一一对应的栅源结构130，栅源结构130包括相邻设置的栅极区1301和源极区1302，源极区1302设置在体区120远离漂移区100的表面，栅极区1301覆盖沟道并延伸覆盖至体区120；相邻两个栅源结构130包括第一栅源结构131和第二栅源结构132，第一栅源结构131的栅极区1301与第一端电连接。

步骤S150，于漂移区100的第二表层形成漏极区140，漏极区140与第二端电连接，第二表层与第一表层相对设置。

其中，关于漂移区100、体区120、电阻结构110、栅源结构130及漏区的描述参见上述实施例中的相关描述，在此不再赘述。

在一个实施例中，制备方法还包括采用离子注入工艺于所述漂移区100的第一表层形成至少一个隔离结构160，所述隔离结构160位于各体区120之间，且与体区120间隔设置。

在一个实施例中，制备方法还包括于漂移区100的第一表层形成隔离层150，隔离层150分别间隔设置在各栅源结构130之间。

在一个实施例中，在于漂移区100的第一表层形成电阻结构110时，还可使电阻结构110至少部分覆盖体区120，其中电阻结构110与体区120绝缘。

在一个实施例中，在于漂移区100的第一表层形成电阻结构110时，还可使电阻结构110部分内嵌于源极区1302，以提高结构层的紧密性，从而降低器件整体体积，其中电阻结构110与源极区1302绝缘设置。

在一个实施例中，于漂移区100的第一表层形成电阻结构110包括于漂移区100的第一表层热氧生长第一氧化层111，然后于第一氧化层111淀积多晶硅层，并向多晶硅层分别注入P31离子，N+离子和P+离子，其中P31离子的注入能量为40kev-80kev，剂量为5E14/cm2-5E15/cm2，最后对多晶硅层进行光刻和干法刻蚀得到多晶硅条112，其中多晶硅条112包括多条呈阵列排布的晶条，其中晶条宽度范围为1um至4um，相邻两个晶条的间距范围为1um至3um。

其中，第一氧化层111可采用热氧生长工艺，生长厚度为第一氧化层111制备完成后进行多晶硅淀积，厚度为/>在一个实施例中，第二接点位于多晶硅条112的端部，于漂移区100的第一表层形成电阻结构110还包括于第一氧化层111和多晶硅条112形成绝缘层113，其中绝缘层113外露第二接点。

在一个实施例中，于漂移区100的第一表层形成电阻结构110还包括于第二接点上覆盖导电层，导电层与漏极区140电连接。

在一个实施例中，于漂移区100的第一表层形成体区120步骤包括于漂移区100的第一表层分别形成掺杂阱121和结终端延伸区122，其中，可分别在漂移区100的第一表层通过离子注入形成掺杂阱121和结终端延伸区122。

具体的，可先进行打标，标记出需要形成体区的区域。体区包括掺杂阱121和结终端延伸区122，掺杂阱121可为P阱，可通过注入B11离子形成，其中剂量为3E13/cm2-6E13/cm2。

结终端延伸区122可通过先在漂移区生长氧化层，生长厚度为然后光刻注入离子形成结终端延伸区122。之后在结终端延伸区122上热氧生长氧化层，生长厚度为/>1150℃以上高温扩散，主时间300-500min。之后光刻腐蚀，外露需要制备其他材料层的漂移区第一表层的区域，以进一步制备其他材料层。

此外，还可通过光刻、刻蚀等工艺制备用于建立电连接的接触孔，以及采用背面减薄、背面注入和背面金属工艺制备得到漏极。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (13)

1.一种半导体器件，其特征在于，包括：

漂移区，具有第一导电类型；

电阻结构，设置在所述漂移区的第一表层，所述电阻结构包括相对的第一端和第二端；其中，所述电阻结构包括多条呈阵列排布的晶条，各所述晶条之间串联连接或并联连接；

多个相隔设置的体区，分别位于所述漂移区的第一表层且形成有沟道，所述体区具有第二导电类型，所述第二导电类型与所述第一导电类型相反；其中，每一所述体区形成一所述沟道；

至少两个栅源结构，分别与各所述体区一一对应设置，所述栅源结构包括相邻设置的栅极区和源极区，所述源极区设置在所述体区远离所述漂移区的表面，所述栅极区覆盖所述沟道并延伸覆盖至所述体区；相邻两个栅源结构包括第一栅源结构和第二栅源结构，所述第一栅源结构的所述栅极区与所述第一端电连接；

至少一个隔离层，位于所述漂移区的第一表层且分别设置在各所述栅源结构之间；

漏极区，位于所述漂移区的第二表层，与所述第二端电连接，所述第二表层与所述第一表层相对设置。

2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括第三栅源结构，所述第三栅源结构的所述栅极区与所述第二栅源结构的所述栅极区电连接。

3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：

至少一个隔离结构，设置在所述漂移区的第一表层并位于各所述体区之间，且与所述体区间隔设置。

4.根据权利要求1所述的半导体器件，其特征在于，所述电阻结构包括：

第一氧化层，位于所述漂移区的第一表层；

多晶硅条，位于所述第一氧化层远离所述漂移区的表面，所述多晶硅条的延伸方向上设置有第一接点和第二接点，其中，所述第一接点作为所述第一端，所述第二接点作为所述第二端；其中，所述多晶硅条包括多条呈阵列排布的所述晶条。

5.根据权利要求4所述的半导体器件，其特征在于，所述晶条宽度范围为1um至4um，相邻两个所述晶条的间距范围为1um至3um。

6.根据权利要求4所述的半导体器件，其特征在于，所述第二接点位于所述多晶硅条的端部，所述电阻结构还包括：

绝缘层，覆盖所述第一氧化层和所述多晶硅条，且外露所述第二接点。

7.根据权利要求6所述的半导体器件，其特征在于，所述电阻结构还包括：

导电层，覆盖所述第二接点，且与所述漏极区电连接。

8.根据权利要求6所述的半导体器件，其特征在于，所述源极区与所述绝缘层相邻设置或所述绝缘层至少部分内嵌于所述源极区。

9.根据权利要求1所述的半导体器件，其特征在于，所述电阻结构设置在所述半导体器件的边缘区域且至少部分覆盖所述体区，所述电阻结构与所述体区绝缘。

10.根据权利要求1所述的半导体器件，其特征在于，所述体区包括：

掺杂阱，位于所述漂移区的第一表层且具有第二导电类型；

结终端延伸区，位于所述漂移区的第一表层且与所述掺杂阱交叠设置。

11.一种半导体器件的制备方法，其特征在于，包括：

提供具有第一掺杂类型的衬底，并于所述衬底上形成漂移区，所述漂移区具有第一导电类型；

于所述漂移区的第一表层形成电阻结构，所述电阻结构包括相对的第一端和第二端；其中，所述电阻结构包括多条呈阵列排布的晶条，各所述晶条之间串联连接或并联连接；

于所述漂移区的第一表层形成多个相隔设置的体区，所述体区形成有沟道且具有第二导电类型，所述第二导电类型与所述第一导电类型相反；其中，每一所述体区形成一所述沟道；

于所述漂移区的第一表层形成至少两个与各所述体区一一对应的栅源结构，所述栅源结构包括相邻设置的栅极区和源极区，所述源极区设置在所述体区远离所述漂移区的表面，所述栅极区覆盖所述沟道并延伸覆盖至所述体区；相邻两个栅源结构包括第一栅源结构和第二栅源结构，所述第一栅源结构的所述栅极区与所述第一端电连接；

于所述漂移区的第一表层的各所述栅源结构之间形成隔离层；

于所述漂移区的第二表层形成漏极区，所述漏极区与所述第二端电连接，所述第二表层与所述第一表层相对设置。

12.根据权利要求11所述的半导体器件的制备方法，其特征在于，所述方法还包括：

采用离子注入工艺于所述漂移区的第一表层形成至少一个隔离结构，所述隔离结构位于各体区之间，且与体区间隔设置。

13.根据权利要求11所述的半导体器件的制备方法，其特征在于，于所述漂移区的第一表层形成电阻结构包括：

于所述漂移区的第一表层热氧生长第一氧化层；

于所述第一氧化层淀积多晶硅层，并向所述多晶硅层注入P31离子，其中

P31离子的注入能量为40kev-80kev，剂量为5E14/cm2-5E15/cm2；其中，P31为磷离子；

对所述多晶硅层进行光刻和干法刻蚀得到多晶硅条，其中多晶硅条包括多条呈阵列排布的晶条，其中所述晶条宽度范围为1um至4um，相邻两个所述晶条的间距范围为1um至3um。